JP2001244341A

JP2001244341A - 半導体集積回路のレイアウト方法

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Publication number: JP2001244341A
Application number: JP2000050240A
Authority: JP
Inventors: Narimasa Takeda; 成正武田
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2000-02-25
Filing date: 2000-02-25
Publication date: 2001-09-07
Anticipated expiration: 2020-02-25
Also published as: JP3589931B2

Abstract

(57)【要約】【課題】複数の入出力バッファをグループ化して配置す
る入出力バッファグループ配置領域をチップ内部領域に
も配置可能であるだけでなく、入出力バッファグループ
配置領域を、内部回路と入出力バッファグループ配置領
域を構成する各入出力バッファとの各配線長が極力短く
なるような形状にして配置することができる半導体集積
回路のレイアウト方法を提供する。【解決手段】５０２は上層のＶＤＤ配線、５０４は下層
のＶＤＤ配線、５０３は上層のＧＮＤ配線、５０５は下
層のＧＮＤ配線である。この構造により、入出力バッフ
ァをＸ方向またはＹ方向に隣接して配置した場合、互い
に隣接した同一グループ内に属する入出力バッファの各
ＶＤＤ配線、各ＧＮＤ配線は、セル枠５０１上で互いに
自動的に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト方法に関し、特に入力バッファおよび出力バッ
ファ（以下入出力バッファと称す）をチップ内部領域に
自由に配置することができる半導体集積回路のレイアウ
ト方法に関する。

【０００２】

【従来の技術】最近ウェハプロセスの微細化が急速に進
むと共に、半導体チップを搭載した半導体パッケージの
多ピン化も同時に進んでいる。このため、半導体チップ
の内部領域の面積が相対的に小さくなる一方、入出力バ
ッファを配置し半導体チップの外周部を構成するＩ／Ｏ
領域の面積が相対的に大きくなって、全体の半導体チッ
プ面積がピン数で決定される場合が多数生じるようにな
ってきた。

【０００３】この問題を解決するための第１の従来技術
を図１７を参照して説明すると、半導体チップ１７１上
に多数の半田ボール１７２が搭載され、半田ボール１７
２を介して半導体チップ内部領域１７３に配置された内
部回路と基板（図示せず）上の半田ボールに各々対応す
る電極とが接続される。

【０００４】半導体チップ内部領域１７３の外周部に配
置された入出力バッファ１７４は、半導体チップ内部領
域１７３に配置されたＮＡＮＤ回路、ＮＯＲ回路、フリ
ップフロップ回路などのセル１７５Ａ〜１７５Ｃや、Ｒ
ＡＭブロック、ＲＯＭブロック、ＣＰＵなどのマクロセ
ル１７５Ｄ〜１７５Ｆからの出力信号を増幅して半田ボ
ール１７２に出力し、また半田ボール１７２から入力さ
れる信号を増幅して、セル１７５Ａ〜１７５Ｃまたは、
マクロセル１７５Ｄ〜１７５Ｆに入力する。

【０００５】この構造の半導体チップは、半田ボール１
７２を半導体チップ１７１の全面にわたって配置するこ
とが出来るので、入出力バッファ１７４と外部リードと
をボンディングワイヤで接続する半導体装置と比較し
て、ピン数が多くかつ相対的にチップ内部領域１７３の
面積が小さい場合は、チップ面積を小さくすることが出
来る。

【０００６】しかしながら、ピン数がさらに増加しこれ
に伴って入出力バッファ１７４の数が図１７に示す例よ
りもさらに増加した場合は、入出力バッファ１７４が配
置されたＩ／Ｏ領域がさらに拡大することになるので、
チップ面積がチップ内部領域１７３に配置される回路規
模によらず、ピン数から決定されることになり、チップ
内部領域１７３の集積度、すなわち回路素子数／チップ
面積が低下するという問題がある。

【０００７】上記の問題を解決した第２の従来例が、フ
リップチップ型半導体装置の配置配線方法として特開平
９−６９５６８号公報に記載されている。

【０００８】次に図面を参照して、上記公報に記載され
ている第２の従来技術について説明する。

【０００９】図１４は、第２の従来技術によるフリップ
チップ型半導体装置の配置配線方法を示すフローチャー
トであり、以下にこの図面を参照しながら説明する。

【００１０】まず機能記述データ１１１は機能レベルシ
ミュレーション（処理工程１１２）によって機能レベル
の動作確認を終えた後、論理合成（処理工程１１３）に
よって回路ブロックを構成要素とする回路図データ１１
４で具体化され、この回路図データによってチップサイ
ズの算定（処理工程１１５）を行った後、入出力バッフ
ァおよび内部回路を構成するセルの双方を区別しない配
置位置定義処理（処理工程１１６）をチップ面上に対し
て行う。

【００１１】ここで内部回路とはＮＡＮＤ、ＮＯＲ、Ｅ
Ｘ−ＯＲおよびフリップフロップなどの基本論理を機能
にもつ多数のセル、またはＲＡＭ，ＲＯＭ，ＣＰＵなど
のマクロセルから構成される回路を意味し、入出力バッ
ファとは電源の供給や信号の入出力を行う機能をもつ回
路を意味している。

【００１２】これらの内部回路を構成するセルや入出力
バッファは、それぞれの大きさが基本セルという配置上
の最小区画の単位を基準にしてｘ方向およびｙ方向それ
ぞれがその整数値で決められている。

【００１３】そこで全回路を構成する各回路ブロックの
基本セル数を加算し、さらにこれら回路ブロック間接続
に必要な配線用領域や電源配線用領域など経験的に定め
られる必要面積量を加えてチップサイズ算定（処理工程
１１５）を実行する。

【００１４】ここで、基本セルを最小単位とする区画定
義を行ったときの平面図を示した図１５を併せて参照す
ると、チップサイズが定まるとそのサイズに基づきチッ
プ全面に前述した基本セルを最小単位とする区画定義
（処理工程１１６）を行う。メッシュ状になる同区画１
５５は、基本セルを単位とした直交座標を形成し、各種
の内部ブロック１５３ａ〜１５３ｄと入出力バッファ１
５２とは同区画１５５を最小単位として配置される。こ
の区画定義がブロックの配置位置定義である。

【００１５】すなわち入出力バッファの配置位置と内部
回路を構成する回路ブロックの配置位置に区別がなく双
方の回路ブロックを自由に配置できる点に特徴がある。

【００１６】また上記工程１１５，１１６の処理フロー
とは別に、フロアプラン（処理工程１１７）の処理とし
て、入出力バッファのグルーピングすなわちバッファ分
割の処理が行われる（処理工程１１８）。

【００１７】このグルーピングは、動作タイミングの整
合性や、信号の相互干渉、半導体チップを実装する基板
上の端子の位置関係、製造工程、テスト環境等々を考慮
し、電気的に共通に接続する一対の電源（Ｖｄｄ）およ
び接地（ＧＮＤ）に接続してよい入出力バッファのグル
ープと、それとは電気的に分離独立した他のＶｄｄおよ
びＧＮＤ対に共通に接続すべき入出力バッファのグルー
プとにグループ分けする。一対のＶｄｄおよびＧＮＤに
接続可能であっても実装上の端子位置関係から別グルー
プになることもある。

【００１８】次に、入出力バッファおよび内部回路を構
成する回路ブロックのフロアプランが行われる。この処
理工程では、上記入出力バッファのグループ分け工程
（処理工程１１８）の処理結果に従って、半導体チップ
上のどの位置に入出力バッファを置くかを定める。

【００１９】また同時に入出力バッファと内部回路とを
合わせたＬＳＩ全体の中での信号伝播時間に対する制
約、すなわちクリティカルパスに関わる回路ブロックの
相対位置関係と、相互の信号干渉、ノイズ干渉、その他
製造工程およびテスト上の諸制約などを考慮すると共
に、メモリブロックなどのレイアウト面積の大きな回路
ブロックを入出力バッファに対して好適な位置にバラン
スがとれるように考慮し、さらに自動配線処理時の配線
障害を極力引き起こさないようにそれぞれ考慮して、回
路ブロックの位置をそれぞれ定める（処理工程１１９，
１２０）。

【００２０】特に入出力バッファについては、上述した
グループ分けに従い、それぞれのグループ内で入出力バ
ッファが一列状に並ぶように配慮した概略配置をする
（処理工程１１９）。

【００２１】より厳密には、自動配線処理における配線
敷設の主軸方向またはそれに直交する副軸方向のいずれ
かの方向に対して、入出力バッファが一列状に並ぶよう
にする。通常主軸方向および副軸方向は半導体チップの
各辺に沿った直交する２つの方向に一致する。

【００２２】ここで、入出力バッファを配置した一列状
の矩形の長辺が、入出力バッファを配置することが可能
なチップの一辺長（図１５のブロック配置位置定義領域
１５４の縦又は横の全長）を上回ってしまうことがあり
得る。その場合は、その１つの入出力バッファのグルー
プをさらに細分化し、細分化されたグループについてそ
れぞれ一列状を保つように再配置をする。

【００２３】フロアプラン（処理工程１１７）で配置位
置を決定する回路ブロックとしては、入出力バッファお
よび上述した諸配慮の対象となる内部回路を構成する回
路ブロックであり、それ以外のものは、後の自動配置処
理に委ねられる。なお、前述した配置位置定義（処理工
程１１６）と同様、フロアプランでも入出力バッファと
内部回路を構成する回路ブロックとの配置領域の区別は
ない。

【００２４】上記に説明した処理により、図１４のフロ
アプラン（処理工程１１７）が終了する。

【００２５】次の処理工程では、ＶｄｄおよびＧＮＤ端
子を含めて一列状に配置した入・出力バッファブロック
を１つのマクロとして扱うために必要な諸データの生成
をするマクロデータ生成処理を行う（処理工程１２
２）。

【００２６】次にフロアプランデータに基づいてブロッ
ク間の信号配線長予測を行い、その電気的負荷量を用い
て仮配線長シミュレーションを行う（処理工程１２
３）。ここでＬＳＩ回路が期待通り動くかどうかチェッ
クされ、不具合がある場合は、図１５には示されていな
いがその不具合が解消できる然るべき前工程にたち戻っ
て修正を受けた後、再度動作確認を行う。

【００２７】動作が確認されれば次に自動配置配線の処
理工程１２４に入る。この工程では、前述したフロアプ
ランで配置位置指定を受けた回路ブロック（より詳しく
は、絶対位置指定とグルーピングとよばれる相対位置指
定との２種類を含む）に加えて、その指定を受けていな
い残りの回路ブロックを加えた全ブロックの配置位置が
確定し、その状態でブロック端子間の信号線に対して自
動配線を行う。

【００２８】ここでチップ内の実際の配線長が全て確定
するので、その配線の電気的負荷量を考慮した、実配線
長タイミングシミュレーションによる動作確認を行う
（処理工程１２５）。不具合があれば然るべき前工程に
たち戻り、最終的に動作が確認されるまで、必要な工程
を繰り返す。

【００２９】この後、今までの処理に使用されたシンボ
リックデータはマスク製作のためのマスクデータ１２６
に変換され、マスク製作工程に入る。

【００３０】以上が第２の従来技術によるフリップチッ
プ型半導体装置の配置配線方法の設計フローである。

【００３１】次に図１６を参照して、第２の従来技術に
よるフリップチップ型半導体装置の配置配線方法を用い
て設計した半導体チップ１６０について説明する。

【００３２】１６１Ａは、入出力バッファのうちで最小
面積の入出力バッファであり、電流駆動能力は最も低
い。１６１Ｂは、入出力バッファ１６１Ａを３個並列接
続して構成した入出力バッファであり、中程度の電流駆
動能力を有する。また、１６１Ｃは、入出力バッファ１
６１Ａを６個並列接続して構成した入出力バッファであ
り、この例においては、電流駆動能力は最も大きい。

【００３３】電源（Ｖｄｄ）配線１６２とＧＮＤ配線１
６３は平行して各入出力バッファの内部を通過してお
り、これらの配線１６２，１６３により各グループを構
成する入出力バッファに電流を供給する。

【００３４】また、内部回路配置領域１６４Ａ〜１６４
Ｄには、内部回路を構成する回路ブロックが配置され
る。図１６からわかるように、第２の従来技術によるフ
リップチップ型半導体装置の配置配線方法においては、
入出力バッファが複数のグループ毎に、半導体チップ１
６０の外周部だけでなく、内部領域に対しても一列状に
配置される。

【００３５】そして留意すべき点は、入出力バッファの
配置方向と電源（Ｖｄｄ）配線１６２およびＧＮＤ配線
１６３の方向とが同一であるという特徴がある。

【００３６】

【発明が解決しようとする課題】上述した第１の従来技
術による半導体集積回路のレイアウト方法は、ピン数が
非常に多く、これに伴って半導体チップの外周部に配置
される入出力バッファの数が多くなった場合は、入出力
バッファが配置されるＩ／Ｏ領域の面積が内部回路が配
置されるチップ内部領域の面積に対して相対的に大きく
なり、チップ面積がチップ内部領域に配置される回路規
模によらず、ピン数から決定されることになり、チップ
内部領域の集積度、すなわち回路素子数／チップ面積が
低下するという問題がある。

【００３７】また、特開平９−６９５６８号公報記載の
フリップチップ型半導体装置の配置配線方法の特徴は、
入出力バッファをチップ内部領域に対しても配置するこ
とでＩ／Ｏ領域の面積を相対的に小さくし、Ｉ／Ｏ領域
の面積とチップ内部領域の面積とのバランスをとって、
半導体チップ全体に渡って集積度を均一化しているのが
特徴である。

【００３８】一方、最近急速に高速化が進んでいる半導
体集積回路においては、タイミングマージンが極めて小
さくなっており、配線容量による遅延が高速化の妨げに
なっている。

【００３９】すなわち、入出力バッファとこれに接続す
る内部回路との配線長が長くなると配線遅延が大きくな
り、配線遅延に対する制約条件を満足しないため、配線
遅延を小さくするようにレイアウト設計を何回もやり直
さなければならない。

【００４０】上記公報記載のフリップチップ型半導体装
置の配置配線方法においては、グループ化された入出力
バッファを基本的に一列状に配置しなければなければな
らないという強い制約があるため、グループ化された入
出力バッファと内部回路とを自由に配置することができ
ない。特に１つのグループを構成する入出力バッファの
数が多い場合は、入出力バッファを一列状に配置した配
置領域の長さが長くなり、入出力バッファと内部回路と
を接続する全ての配線について最小化を行うことが困難
であり、配線遅延によるタイミングエラーを発生する可
能性が高いという問題がある。

【００４１】上述した内容を図１２（ａ）を参照してさ
らに詳しく説明すると、図１２（ａ）は、第２の従来例
によるフリップチップ型半導体装置の配置配線方法にお
ける入出力バッファとセルまたはマクロセルとの相対的
位置関係を示している。

【００４２】図１２（ａ）において、１２１Ａ〜１２１
Ｅは入出力バッファであり、１２２はセルまたはマクロ
セル、１２３Ａ〜１２４Ｅは、入出力バッファ１２１Ａ
〜１２１Ｅとセルまたはマクロセル１２２とをそれぞれ
接続する配線である。

【００４３】従来のフリップチップ型半導体装置の配置
配線方法では、入出力バッファを一列状にしか配置でき
ないので、配線１２３Ｃを最小の長さにすると、配線１
２３Ａ，１２３Ｅは長くなってしまう。このため、配線
１２３Ａ，１２３Ｅに起因する配線遅延が大きくなり、
タイミングエラーを発生しやすい。

【００４４】さらに、上記に説明したタイミングエラー
を解消するために、入出力バッファおよび内部回路を構
成するセルまたはマクロセルの配置と配線を何回もやり
直さなければならないため、設計期間が長期化するとい
う問題がある。

【００４５】このため本発明の目的は、複数の入出力バ
ッファをグループ化して配置する入出力バッファグルー
プ配置領域をチップ内部領域にも配置するだけでなく、
入出力バッファグループ配置領域を、内部回路と入出力
バッファグループ配置領域を構成する各入出力バッファ
との各配線長が極力短くなるような形状にして配置する
ことができる半導体集積回路のレイアウト方法を提供す
ることにある。

【００４６】また本発明の他の目的は、入出力バッファ
と内部回路とを接続する配線に起因する配線遅延によっ
て、タイミングエラーを生じない半導体集積回路のレイ
アウト方法を提供することにある。

【００４７】さらに本発明の他の目的は、入出力バッフ
ァと内部回路とを接続する配線に起因する配線遅延によ
ってタイミングエラーを生じたとしても、少ないレイア
ウト修正回数でタイミングエラーを解消することが可能
な半導体集積回路のレイアウト方法を提供することにあ
る。

【００４８】

【課題を解決するための手段】そのため、本発明による
半導体集積回路のレイアウト方法は、複数の内部回路ブ
ロックと、前記複数の内部回路ブロックと外部とのイン
タフェースを行い、Ｘ方向またはＹ方向に互いに隣接配
置されることにより電源配線およびＧＮＤ配線が共通接
続される複数の入出力バッファとを含む半導体集積回路
の回路接続情報を生成する第１のステップと、前記回路
接続情報を基に前記複数の入出力バッファを電気的に独
立した複数の電源に対応して複数の入出力バッファグル
ープにグループ化する第２のステップと、前記入出力バ
ッファおよび前記内部回路ブロックの両方を区別せず、
共通に半導体チップ上に配置するための配置グリッド
を、前記半導体チップ全面に渡って設定する区画定義を
行う第３のステップと、前記入出力バッファグループを
構成する前記複数の入出力バッファを互いに隣接するよ
うに前記配置グリッドに配置すると共に、前記複数の内
部回路ブロックを前記配置グリッドに配置する第４のス
テップと、前記各入出力バッファグループを構成する前
記複数の入出力バッファに対する前記各入出力バッファ
毎にそれぞれ独立した前記電源配線と前記ＧＮＤ配線
と、前記内部回路ブロックに対する前記電源配線とＧＮ
Ｄ配線と、前記複数の内部回路ブロックおよび前記複数
の入出力バッファ相互の配線とを行う第５のステップ
と、を備えている。

【００４９】

【発明の実施の形態】次に、本発明による半導体集積回
路のレイアウト方法の第１の実施の形態について図面を
参照して説明する。

【００５０】まず初めに、本発明の半導体集積回路のレ
イアウト方法で用いる入出力バッファについて、図５を
参照して説明する。図５は、本発明による入出力バッフ
ァのレイアウト図であり、５０１は入出力バッファのセ
ル枠を表し、セル枠５０１上に設けたリファレンス点５
０７を基準点として、入出力バッファを配置する。

【００５１】また、５０２は入出力バッファを構成する
トランジスタ（図示せず）に電流を供給する上層、例え
ば６層目のアルミ配線からなるＶＤＤ配線であり、Ｘ方
向に配置されている。同様に、５０４は下層、例えば５
層目のアルミ配線からなるＶＤＤ配線であり、Ｙ方向に
配置されている。

【００５２】また５０３は、入出力バッファを構成する
各トランジスタに接続する上層、例えば６層目のアルミ
配線からなるＧＮＤ配線でありＸ方向に配置されてお
り、同様に５０５は下層、例えば５層目のアルミ配線か
らなるＧＮＤ配線であり、Ｙ方向に配置されている。ま
た５０６Ａは、上層のＶＤＤ配線５０２と下層のＶＤＤ
配線５０４とを接続するスルーホールであり、５０６Ｂ
は、上層のＧＮＤ配線５０３と下層のＧＮＤ配線５０５
とを接続するスルーホールである。

【００５３】このような構成をとることにより、入出力
バッファをＸ方向またはＹ方向に隣接して配置した場
合、互いに隣接した入出力バッファの各ＶＤＤ配線、各
ＧＮＤ配線は、セル枠５０１上で互いに接続する。例え
ば、入出力バッファをＸ方向にに隣接して配置した場
合、隣接した入出力バッファを構成するＶＤＤ配線５０
２は、セル枠５０１上で互いに接続し、同様に隣接した
入出力バッファを構成するＧＮＤ配線５０３は、セル枠
５０１上で互いに接続する。Ｙ方向に同様に、隣接した
入出力バッファを構成するＶＤＤ配線およびＧＮＤ配線
は、セル枠５０１上で互いに接続する。

【００５４】従って、同一グループ内に属する複数の入
出力バッファをＸ方向またはＹ方向に隣接して配置する
ことにより、同一グループを構成する入出力バッファの
ＶＤＤ配線およびＧＮＤ配線は、自動的に接続される。

【００５５】次に、図６を参照して本発明による入出力
バッファを用いてレイアウトした半導体チップ６０１に
ついて説明する。図６に示すように、入出力バッファ配
置領域６０２Ａ，６０２Ｂ，６０２Ｃは様々な形状にす
ることができる。すなわち、入出力バッファ配置領域６
０２Ａは、最小面積の単位入出力バッファから構成さ
れ、入出力バッファ配置領域６０２Ｂは、４個の単位入
出力バッファから構成され凸状の形状をしている。

【００５６】また、入出力バッファ配置領域６０２Ｃ
は、６個の単位入出力バッファから構成されＬ字型の形
状をしている。このように、本発明による半導体集積回
路のレイアウト方法は、凸形、Ｌ字形、凸形、クランク
形、階段形など種々の形状を有する入出力バッファ配置
領域が単位入出力バッファから構成され、かつ同一入出
力バッファ配置領域を構成する各単位入出力バッファの
ＶＤＤ配線およびＧＮＤ配線は、それぞれ自動的に共通
接続されるという特徴がある。

【００５７】次に図１に示すフローチャートを参照し
て、本発明の導体集積回路のレイアウト方法について説
明する。図中の太枠及び点線で囲まれた処理ステップ
が、図１４で述べた第２の従来例によるフリップチップ
型半導体装置の配置配線方法と異なる処理である。

【００５８】最初にステップＳ１１で、半導体集積回路
（ＬＳＩ）に要求される仕様を満たすように、ＶＨＤＬ
等を用いてＬＳＩの機能を記述し、機能記述データ１１
を出力する。

【００５９】次にステップＳ１２において、ステップＳ
１１で生成した機能記述データ１１に対して、機能レベ
ルでのシミュレーションを実行し、機能レベルでの動作
検証を行う。そして、この動作検証の結果が要求仕様を
満足するまで、機能記述データ１１を修正する。

【００６０】続いてステップＳ１３で、機能レベルシミ
ュレーションの検証が満足した機能記述データ１１を用
いて論理合成を行い、回路ブロックを構成要素とする回
路接続情報１２を生成する。

【００６１】次に回路図接続情報１２を参照して、ステ
ップＳ１５においてチップ面積が確定していない初期段
階で概略的なチップ面積を表す初期チップ面積を算出す
る。図２は、ステップＳ１５の詳細フローを示すフロー
チャートであり、図２を参照してステップＳ１５の処理
について詳細に説明する。

【００６２】初めに、回路接続情報１２に含まれるピン
情報２２を参照して、ステップＳ２１で、外部端子であ
る入力信号ピンまたは出力信号ピンに対応して半導体チ
ップ上に形成されたパッド数、すなわち信号パッド数
（Ｎ１）を算出し、ステップＳ２２で外部電源に対応し
て半導体チップ上に形成されたパッド数、すなわち外部
電源パッド数（Ｎ２）を算出し、ステップＳ２３で内部
電源に接続する内部電源のパッド数、すなわち内部電源
パッド数（Ｎ３）を算出し、ステップＳ２４で、これら
信号パッド数（Ｎ１）と外部電源パッド数（Ｎ２）と内
部電源パッド数（Ｎ３）とを加算して、総パッド数
（Ｎ）を算出する。

【００６３】ここで内部電源パッドとは、外部電源を昇
圧または降圧して生成した内部電源をウェハース段階
で、電圧チェック等をするために用いるパッドである。

【００６４】次に、半田ボールピッチ情報２１に格納さ
れている半田ボールピッチｄと、ステップＳ２４で算出
された総パッド数を参照して、信号パッドと外部電源パ
ッドと内部電源パッドの全てのパッドとを、半導体チッ
プ上に敷き詰めた場合の面積Ｓ１を次の（１）式により
計算する。

【００６５】Ｓ１＝ｄ²×（平方根Ｎ−１）²＋α ・・・（１）ここで第１項の（平方根Ｎ−１）は、正方形に上記全て
のパッドを敷き詰めた場合に、一辺がピッチｄにより分
割される数を示している。また、ｄは半田ボールピッチ
であるが、パッドのピッチと実質上一致する。

【００６６】次に、セルの種類とセル毎の半導体チップ
への搭載数を格納するセル情報２３と、セル使用率を格
納するセル使用率情報２４とを参照して、ステップＳ２
６で面積Ｓ２を次の（２）式により算出する。

【００６７】Ｓ２＝セル総面積÷セル使用率＋β ・・・（２）ここでセル総面積は、半導体チップ上に配置されるセル
の面積の総和であり、セル使用率とは、一般に半導体チ
ップの面積をセル総面積で除した値であり、配線総数、
設計の難易度、設計期間など種々の要素を考慮した経験
式から算出される。

【００６８】また（１），（２）式でα，βは面積の補
正項であり、半導体チップの辺の長さを区画定義の整数
倍にするように補正する。図７を参照して説明すると、
半導体チップ７１上に半田ボール７３がマトリックス状
に配置され、また半導体チップ７１は区画定義７２を単
位として構成される。このとき、半導体チップ７１の辺
の長さが区画定義７２の整数倍となるように、補正項
α，βに対応する補正領域７４を設ける。

【００６９】次にステップＳ２７で面積Ｓ１と面積Ｓ２
とを比較し、面積Ｓ１が面積Ｓ２よりも大きいか等しい
場合は、ステップＳ２８で初期チップ面積Ｓを面積Ｓ１
とし、面積Ｓ１が面積Ｓ２よりも小さい場合は、ステッ
プＳ２９で初期チップ面積Ｓを面積Ｓ２とする。すなわ
ち、面積Ｓ１，Ｓ２の大きい方の面積を初期チップ面積
とする。

【００７０】例えば、総パッド数Ｎを１２０、半田ボー
ルのピッチｄ＝１ｍｍとした場合、（１）式により、Ｓ
１＝１・９９．１＋αとなり、補正項αを０．９とする
ことによりＳ１＝１００ｍｍ²（１０ｍｍ□）を得る。

【００７１】上記のようにして求めた初期チップ面積Ｓ
から、Ｓ＝ａ×ｂとなる初期チップの辺の長さを算出す
る。

【００７２】次に図１のステップＳ１６の処理に進み、
図７に示すように、入出力バッファおよび内部回路を構
成する回路ブロックの双方の配置領域、配置グリッドを
区別しない区画定義７２を初期チップ７１の全面にわた
って設定する。

【００７３】またステップＳ１７において、入出力バッ
ファと内部回路を構成する回路ブロックに対する種々の
配置条件が格納されている配置制限データ１３を参照し
て、ステップＳ１７１の入出力バッファのグループ化を
行い、次にステップＳ１７２の入出力バッファ別の概略
配置および配置制限データ１３により指定された特定の
内部回路ブロックの概略配置を行い、ステップＳ１７３
で、入出力バッファと配置制限データ１３により指定さ
れた特定の内部回路ブロックの配置位置を細かく微調整
する。

【００７４】なお、指定された特定の内部回路ブロック
以外の内部回路ブロックは、後で説明するステップ３０
で自動配置が行われる。

【００７５】最初にステップＳ１７１における入出力バ
ッファのグルーピングをより具体的に説明すると、回路
接続情報１２を参照して回路接続情報１２に含まれる全
ての入出力バッファを複数のグループにグループ化す
る。

【００７６】このグループ化は、動作タイミングの整合
性や、信号の相互干渉、チップを実装する基板上の端子
の位置関係、製造工程、テスト環境等の配置制限データ
１３を考慮して行う。

【００７７】また、その際各グループには必ず各グルー
プを構成する入出力バッファに電源を供給する電源セル
と、各入出力バッファのＧＮＤ配線に接続するＧＮＤセ
ルとを必要な数だけ設けておく。すなわち、各グループ
の電源配線とＧＮＤ配線は、基本的にはグループ毎にそ
れぞれ独立している。

【００７８】次にステップＳ１７２およびステップＳ１
７３で、入出力バッファと配置制限データ１３により指
定された特定の回路ブロックの半導体チップ上における
概略配置を行う。このとき、クリティカルパス、信号間
のクロストーク、ノイズが信号線に飛び込んで生じる誤
動作、テストをする際の諸制約、面積が大きいマクロセ
ルと入出力バッファとの配置位置のバランスなどに関連
する配置制限データ１３を考慮して、これらの条件を満
たすように各入出力バッファの配置と、内部回路を構成
する特定の回路ブロックの配置、および各入出力バッフ
ァと特定の回路ブロックの相対的な配置を行う。

【００７９】例えば最近ＡＳＩＣにおいては、高速のＡ
／Ｄコンバータ、Ｄ／Ａコンバータ、ＰＬＬ回路などを
搭載することが多くなってきているが、これらのアナロ
グ回路は、ノイズに関して極めて敏感である。

【００８０】しかしながら、ディジタル回路の高速化に
伴ってノイズが有するノイズ電力は増加し、上記アナロ
グ回路へのノイズは混入しやすくなってきている。その
ため、ノイズを発生する回路ブロックとアナログ回路と
をどの様に配置し、アナログ回路の特性が劣化しないよ
うにするかは極めて重要である。

【００８１】上記のステップＳ１７２，Ｓ１７３で第２
の従来例によるフリップチップ型半導体装置の配置配線
方法とは異なり、図６に示すように、入出力バッファ配
置領域６０２Ａ，６０２Ｂ，６０２Ｃを様々な形状にす
ることができる。すなわち、第２の従来例では、入出力
バッファ配置領域を基本的には一列状にしか配置できず
大きな配置上の制約となるが、本発明による入出力バッ
ファを用いることにより、最小面積の矩形状の単位入出
力バッファ、凸状の形状を有する入出力バッファ、Ｌ字
型の形状を有する入出力バッファなど種々の形状を有す
る入出力バッファ配置領域を構成することが出来、かつ
同一入出力バッファ配置領域を構成する各単位入出力バ
ッファのＶＤＤ配線およびＧＮＤ配線は、それぞれ自動
的に共通接続される。

【００８２】これにより、上記に述べたクリティカルパ
ス、信号間のクロストーク、ノイズが信号線に飛び込ん
で生じる誤動作、テストをする際の諸制約、面積が大き
いマクロセルと入出力バッファとの配置位置のバランス
などに関連する様々な条件を考慮して各入出力バッファ
の配置と、内部回路を構成する特定の回路ブロックの配
置、および各入出力バッファと特定の回路ブロックの相
対的な配置を行うことが可能である。

【００８３】上述した内容を図１２（ｂ）を参照してさ
らに詳しく説明すると、図１２（ｂ）は本発明による入
出力バッファを用いた場合の入出力バッファとセルまた
はマクロセルとの相対的位置関係について示している。

【００８４】図１２（ｂ）において、１２１Ａ’〜１２
１Ｅ’は本発明による入出力バッファであり、１２３
Ａ’〜１２４Ｅ’は、入出力バッファ１２１Ａ’〜１２
１Ｅ’とセルまたはマクロセル１２２とをそれぞれ接続
する配線である。

【００８５】本発明による入出力バッファ１２１Ａ’〜
１２１Ｅ’は、図１２（ｂ）に示すようにコの字形に配
置可能なので、セルまたはマクロセル１２２を取り囲む
ように入出力バッファ１２１Ａ’〜１２１Ｅ’を配置す
ることが出来る。

【００８６】このため、配線１２３Ａ’〜１２４Ｅ’の
長さを、図１２（ａ）に示す第２の従来例によるフリッ
プチップ型半導体装置の配置配線方法の場合に比して均
等化することが出来る。従って、本発明による入出力バ
ッファ１２１Ａ’〜１２１Ｅ’を用いて半導体集積回路
のレイアウトを行った場合、タイミングエラーが発生し
にくいという特徴がある。

【００８７】なお、説明を容易にするためにフロアプラ
ン内部の手順に順番があるようにして説明したが、実際
にはその時々の設計対象によっていろいろな段取りが考
えられ、手順の前後関係に関しては必ずしも上記の説明
に従う必要はない。

【００８８】次にステップＳ１８において、特定の内部
ブロック以外の内部ブロックの自動配置〜実配線による
タイミング検証までを行うが、図３を参照してこの処理
ステップを詳細に説明する。

【００８９】最初に、ステップ３０で配置制限データ１
３により指定された特定の内部回路ブロック以外の内部
回路ブロックの自動配置を行い、この配置データとステ
ップＳ１７３で生成された入出力バッファと特定の内部
回路ブロックの配置データとから、入出力バッファを含
む全ての回路ブロックの配置データ３１を生成する。

【００９０】次にステップＳ３１で、配置データ３１を
参照して各回路ブロック間の配線長を予測し、この予測
した配線長を用いて配線の配線容量を算出し、仮配線に
よるタイミング検証を行う。すなわち、仮配線によりタ
イミングシミュレーションを行い、この結果をエラー情
報として出力する。

【００９１】上記の結果タイミング条件を満足すればス
テップＳ３２で、入出力バッファおよび内部回路ブロッ
クを含む全ての回路ブロックの詳細配置と、この詳細配
置を基にした詳細配線とを計算機を用いて自動で行い、
配置・配線データ３２を生成する。

【００９２】また、ステップＳ３１でタイミング条件が
満足されないと判定された場合は、ステップＳ１７３で
配置された入出力バッファと特定の内部回路ブロック、
またはステップＳ３０で配置された特定の内部回路以外
の回路ブロックに対して、ステップＳ３３でこれらの配
置の一部または全部をタイミング条件を満たすように配
置変更することにより、その結果がタイミング条件を満
たすか否かを判定し、配置の変更によりタイミング条件
を満足すると判定された場合は、ステップＳ３４で配置
を修正し配置データ３１をこの修正した新しい配置デー
タに更新する。

【００９３】次にステップＳ３５で、配置・配線データ
３２を参照して各回路ブロック間の実配線長を抽出し、
この抽出した実配線長を用いて配線の配線容量を算出
し、実配線によるタイミング検証を行う。すなわち、実
配線によりタイミングシミュレーションを行い、この結
果をエラー情報として出力する。そして、タイミングを
満足すると判定された場合、上記の処理で用いられたシ
ンボリックなレイアウトデータは、マスク制作のための
アートワークデータに全て変換され、マスク制作のため
のデータとなる。

【００９４】また、上記の処理ステップＳ３５で、タイ
ミングを満足しないと判定された場合、ステップＳ３６
で配置・配線データ３２を構成する配線をタイミング条
件を満たすように変更することにより、その結果として
タイミングを満足するか否かが判定され、各回路ブロッ
ク間の配線の一部または全部を変更することにより、タ
イミングを満足するように変更可能と判定された場合、
ステップＳ３７で配線変更を行い配置・配線データ３２
を構成する配線データをこの修正した新しい配線データ
に更新する。

【００９５】また、ステップＳ３３で入出力バッファお
よび内部回路ブロックの配置を変更しても、タイミング
条件を満たさないと判定された場合は、図１のステップ
Ｓ１９でチップ面積を拡大した拡大チップ面積を算出す
る。

【００９６】次にステップＳ１９のチップ面積拡大の処
理フローについて、図４を参照して詳細に説明する。

【００９７】初めにステップＳ４１で、仮配線によるタ
イミングシミュレーションまたは実配線によるタイミン
グシミュレーションでのエラー情報より、タイミングエ
ラーを生じたエラー数Ｋを算出する。

【００９８】次にステップＳ４２で、配線グリッドの増
加率ｇを決定する。ここで、配線グリッドの増加率ｇ
は、元の配線グリッド数に対して増加する配線グリッド
数の割合であり、例えば、１００の配線グリッドに対し
て３つ配線グリッドを増加させた場合、配線グリッドの
増加率ｇは３％となる。

【００９９】次にステップＳ４３において、ステップＳ
４２で算出した配線グリッドの増加率ｇと配線グリッド
の間隔Ｄとから配線グリッド拡大率γを次の（３）式か
ら算出する。

【０１００】 γ＝ｇ・Ｄ（μｍ）・・・（３）次にステップＳ４４で、ステップＳ４１で算出したエラ
ー数Ｋと、（１）式で算出した配線グリッド拡大率γよ
り、Ｘ軸方向およびＹ軸方向へ半導体チップの一辺を、
次の（４）式から算出されるΔＸおよびΔＹだけ拡大す
る。

【０１０１】 ΔＸ＝ΔＹ＝（Ｋ÷２）×γ（μｍ）・・・・（４）すなわち、エラー数Ｋに応じて、Ｘ軸方向およびＹ軸方
向の辺の長さを等しく長くする。

【０１０２】なお上記の説明において、半導体チップの
辺の長さをエラー数Ｋに応じて、Ｘ軸方向およびＹ軸方
向に均等に長くしたが、これに限らず、Ｘ軸方向とＹ軸
方向とで辺を伸張する比率を変えても良い。

【０１０３】次にステップＳ４５で、半田ボール間隔Ｈ
（μｍ）が格納されている半田ボール間隔情報４０１
と、ステップＳ４４で算出されたＸ軸方向およびＹ軸方
向の半導体チップの辺の拡大長ΔＸ，ΔＹが、半田ボー
ル間隔Ｈを越えているか否かを判定し、拡大長ΔＸ，Δ
Ｙが半田ボール間隔Ｈを越えていれば、ステップＳ４６
でΔＸ（＝ΔＹ）／Ｈを整数に丸め込んだ値だけ半田ボ
ールの数をＸ軸方向およびＹ軸方向にそれぞれ増加し、
拡大長ΔＸ，ΔＹが半田ボール間隔Ｈを越えていなけれ
ば、半田ボールを追加しない。

【０１０４】次にステップＳ４５、ステップＳ４６の処
理を行った後、図１に示す処理ステップＳ１６を実行す
る。すなわち、入出力バッファおよび内部回路を構成す
る回路ブロックの双方を区別しない区画定義を、ステッ
プＳ４５とステップＳ４６の結果を受けて拡大チップ面
積から求めた拡大チップ上で更新し、この更新された区
画定義を基にして、ステップＳ１７２で入出力バッファ
および内部回路を構成する特定の回路ブロックの概略配
置を行う。

【０１０５】こうして、上記に説明した処理フローをタ
イミングエラーが全て解消するまで繰り返し実行し、全
てのタイミングエラーが解消したときに、そのときのチ
ップ面積を最終的な半導体集積回路のチップ面積として
確定する。

【０１０６】すなわち、本発明による半導体集積回路の
レイアウト方法により、ステップＳ１５での初期チップ
面積を算出する際は、極力チップ面積が小さくなるよう
に設定し、その後ステップＳ４４でタイミングエラーを
発生したエラーの数に応じてチップ面積を拡大すること
により、不必要にチップ面積を大きくすることなく、か
つタイミング条件を満足する半導体集積回路を設計する
ことが可能である。

【０１０７】次に、上記に説明した本発明による半導体
集積回路のレイアウト方法を用いて設計した場合に、チ
ップ面積が具体的にどの程度縮小化されるかを具体的に
説明する。

【０１０８】例として図１１（ａ），（ｂ）に示すよう
に、外部ピン数の総計が４００ピン、セル使用率が２０
％、入出力バッファの面積が５０μｍ×５００μｍの場
合、図１１（ａ）に示す従来の半導体集積回路のレイア
ウト方法では、半導体チップの辺の長さは、５０μｍ×
１００ピン＋５００μｍ×２＝６ｍｍとなる。但し、上
辺、下辺、左辺、右辺にそれぞれ１００ピンずつ分配さ
れるとした。従って、従来の半導体集積回路のレイアウ
ト方法によるチップ面積は、６ｍｍ×６ｍｍ＝３６ｍｍ
²となる。

【０１０９】一方、本発明による半導体集積回路のレイ
アウト方法では、チップ内部領域の面積５ｍｍ×５ｍｍ
＝２５ｍｍ²の２０％が、内部回路を構成する全ての回
路ブロックを配置する面積となり、この面積２５ｍｍ²
×０．２＝５ｍｍ²と、入出力バッファ４００個分の面
積、すなわち５０μｍ×５００μｍ×４００＝１０ｍｍ
²を加算した面積、５ｍｍ²＋１０ｍｍ²＝１５ｍｍ²がチ
ップ面積となる。

【０１１０】従って、１５ｍｍ²÷３６ｍｍ²＝０．４２
となり、本発明による半導体集積回路のレイアウト方法
を用いた場合、大幅にチップ面積を縮小することが出来
る。

【０１１１】また図５に示す本発明による入出力バッフ
ァを用いることにより、図６に示すように入出力バッフ
ァ領域の形状を種々の形状にすることができる。これに
より、タイミング条件を満たすように、入出力バッファ
配置領域の形状および入出力バッファの配置を決定する
ことが出来るので、タイミング条件を満たすような回路
ブロックの再配置の処理および回路ブロック間の再配線
の処理を繰り返す回数が少なくなり設計期間全体を短縮
することが出来る。

【０１１２】次に図８，９を参照して本発明による半導
体集積回路のレイアウト方法を用いて設計した半導体チ
ップ８０１について説明する。

【０１１３】図８は、半導体チップ８０１の平面構造を
概念的に説明するための図であり、半導体チップ８０１
の全面に半田ボール８０３が、同一半田ボールピッチで
配置され、本発明による入出力バッファが配置領域８０
４Ａ，８０４Ｂ，８０４Ｃに配置されている。また、内
部回路を構成するセル８０５Ａ，８０５Ｂとマクロセル
８０５Ｃ，８０５Ｄとが配置されている。図８の点線部
Ａの領域を拡大して示したのが図９であり、次に図９を
参照して説明する。

【０１１４】９０１Ａ，９０１Ｂは、内部電源（Ｖｉ）
用パッドであり、９０２Ａ，９０２Ｂは、内部ＧＮＤ
（Ｇｉ）用パッドであり、９０３Ａ〜９０３Ｄは、信号
用パッドであり、９０４Ａ，９０４Ｂは、外部電源
（Ｖ）用パッドであり、９０５Ａ，９０５Ｂは、外部Ｇ
ＮＤ（Ｇ）用パッドである。

【０１１５】また９１０Ａ〜９１０Ｆは、本発明による
入出力バッファであり、９１１Ａ〜９１１Ｆは、入出力
バッファ９１０Ａ〜９１０Ｆと信号用パッド９０３Ａ〜
９０３Ｄおよび外部電源（Ｖ）用パッド９０４Ａ、外部
ＧＮＤ（Ｇ）用パッド９０５Ａとをそれぞれ接続する配
線である。

【０１１６】同様に、９２０Ａ〜９２０Ｄは、本発明に
よる入出力バッファであり、９２１Ａ〜９２１Ｄは、入
出力バッファ９２０Ａ〜９２０Ｄと信号用パッド（記載
せず）および外部電源（Ｖ）用パッド９０４Ｂ、外部Ｇ
ＮＤ（Ｇ）用パッド９０５Ｂとをそれぞれ接続する配線
である。

【０１１７】また、９３０Ａ〜９３０Ｄは、セルまたは
マクロセルを表している。

【０１１８】次に、入出力バッファ９１０Ａ〜９１０
Ｆ，９２０Ａ〜９２０Ｄを中心にもう少し詳しくレイア
ウトについて説明する。

【０１１９】９１０Ｃは電源用セルを構成し、外部電源
（Ｖ）用パッド９０４Ａと配線９１１Ｃを介して接続
し、また入出力バッファ９１０Ａ，９１０Ｅとは隣接し
て接しているので、これらの各入出力バッファ９１０
Ａ，９１０Ｅの各電源配線と自動的に電源配線が接続す
る。このため、これらの入出力バッファ９１０Ａ，９１
０Ｅおよびこれらの入出力バッファ９１０Ａ，９１０Ｅ
に隣接する入出力バッファ９１０Ｂ，９１０Ｆには、外
部電源（Ｖ）用パッド９０４Ａから電源用セル９１０Ｃ
を介して電流が供給される。

【０１２０】同様に、９１０ＤはＧＮＤ用セルを構成
し、外部ＧＮＤ（Ｇ）用パッド９０５Ａと配線９１１Ｄ
を介して接続し、また入出力バッファ９１０Ｂ，９１０
Ｆとは隣接して接しているので、これらの各入出力バッ
ファ９１０Ｂ，９１０Ｆの各ＧＮＤ配線と自動的にＧＮ
Ｄ配線が接続する。このため、これらの入出力バッファ
９１０Ｂ，９１０Ｆおよびこれらの入出力バッファ９１
０Ｂ，９１０Ｆに隣接する入出力バッファ９１０Ａ，９
１０Ｅから、外部ＧＮＤ（Ｇ）用パッド９０５Ａに対し
てＧＮＤ用セル９１０Ｄを介して電流が流れる。

【０１２１】入出力バッファ９１０Ａは、信号用パッド
９０３Ａと配線９１１Ａを介して接続しており、信号用
パッド９０３Ａに印加される信号を増幅してセル９３０
Ｃに入力する。

【０１２２】また、入出力バッファ９１０Ｅは、信号用
パッド９０３Ｂと配線９１１Ｅを介して接続しており、
マクロセル９３０Ｄから出力される信号を増幅して信号
用パッド９０３Ｂに出力する。

【０１２３】このように、入出力バッファ９１０Ａ〜９
１０Ｆは、一つのグループを構成し、このグループには
電源セル９１０ＣとＧＮＤセル９１０Ｄとを含んで、グ
ループを構成する各入出力バッファ９１０Ａ〜９１０Ｆ
に電源を供給する。

【０１２４】入出力バッファ９２０Ａ〜９２０Ｄから構
成されるグループについても、上記のレイアウト構造と
基本的には同様であるが、入出力バッファ配置領域の形
状は、Ｌ字形としている。この理由は、入出力バッファ
９２０Ｄに接続する信号用パッドが、入出力バッファ９
２０Ｄの右の方にあり、入出力バッファ９２０Ｂに接続
する信号用パッドが、入出力バッファ９２０Ｂの下の方
にあるため、配線９２１Ｂ，９２１Ｄを共に短くするた
めである。

【０１２５】次に図１０を参照して、本発明による半導
体集積回路のレイアウト方法の途中工程における半導体
チップのレイアウトについて説明する。

【０１２６】図１０（ａ）は、図１のステップＳ１５で
算出した初期チップ面積を基にして、初期チップ１０１
に半田ボール１０２を初期チップ１０１の全面に渡って
配置したレイアウトを示している。

【０１２７】次に図１０（ｂ）は、図１のステップＳ１
７２で入出力バッファ１１０Ａ〜１１０Ｄと、内部回路
を構成する特定の回路ブロック１２０Ａ〜１２０Ｃとを
配置した場合のレイアウトを示している。

【０１２８】次に図１０（ｃ）は、図１のステップＳ１
８における仮配線によるタイミング検証または実配線に
よるタイミング検証の結果、タイミングエラーが発生
し、このタイミングエラー数に応じて、ステップＳ１９
でチップ面積を拡大した様子を示している。ここで１０
３は、拡大した半導体チップを示している。

【０１２９】また、拡大した領域には、半田ボール１０
５を全面に配置しているが、必ずしも半田ボール１０５
を配置する必要はない。しかしながら、半田ボール１０
５を用いることにより、入出力バッファの配置の自由度
にさらに向上する。

【０１３０】次に図面を参照して、本発明による半導体
集積回路のレイアウト方法の第２の実施の形態について
説明する。

【０１３１】本発明による半導体集積回路のレイアウト
方法の第１の実施の形態では、図４のステップＳ４１で
タイミングエラーが半導体チップ上のどの位置で発生し
たかを問題とせず、タイミングエラーを生じた数を算出
し、ステップＳ４４でタイミングエラー数に比例した距
離だけ、Ｘ軸方向へΔＸ、Ｙ軸方向へΔＹだけ半導体チ
ップを伸張したが、第２の実施の形態では、ステップＳ
４１に代わるステップＳ４１’で、シミュレーション結
果からエラーを生じたノードとこのノードに対応するレ
イアウトデータとから、タイミングエラーを発生した位
置を算出し、ステップＳ４４に代わるステップＳ４４’
でタイミングエラーが発生した位置から半導体チップの
外側に向かって、半導体チップを拡大する。

【０１３２】次に図１３を参照して、上記に説明した内
容についてより具体的に説明する。

【０１３３】図１３（ａ）は、ステップＳ４１’で初期
チップ１３１上に２箇所、すなわち１３３Ａ，１３３Ｂ
の位置にタイミングエラーを検出したことを示してい
る。１３２は、初期チップ１３１の中心位置であり、１
３４Ａ〜１３４Ｅはセルまたはマクロセルを示してい
る。

【０１３４】続いてステップＳ４４’において、位置１
３３Ａから外側に向かって初期チップ１３１を拡大す
る。次にステップＳ１６で、入出力バッファ、内部回路
を構成する回路ブロックの双方を区別しない区画定義を
拡大した領域に対しても行う。

【０１３５】図１３（ｂ）において、１３５Ａ，１３６
Ａは、それぞれ位置１３３Ａを通るＹ軸方向およびＸ軸
方向の直線であり、配線グリッド分だけ、すなわちＸ軸
方向にはｄ２、ｙ軸方向にはｄ１だけこれらの直線１３
５Ａの左側および直線１３６Ａの上側を移動する。ここ
で、ｄ１はＹ軸方向の配線グリッドであり、ｄ２はＸ軸
方向の配線グリッドであり、１３５’，１３６Ａ’は直
線１３５，１３６Ａが配線グリッド分だけ移動した後の
直線を表している。

【０１３６】この結果、セル１３４Ａは、左方向に距離
ｄ２、上方向に向かって距離ｄ１だけ移動する。また、
セル１３４Ｂは、上方向に向かって距離ｄ１だけ移動す
る。

【０１３７】同様に、ステップＳ４４’において、位置
１３３Ｂから外側に向かって初期チップ１３１を拡大す
る。続いてステップＳ１６で、入出力バッファ、内部回
路を構成する回路ブロックの双方を区別しない区画定義
を拡大した領域に対しても行う。

【０１３８】１３５Ｂ，１３６Ｂは、それぞれ位置１３
３Ｂを通るＹ軸方向およびＸ軸方向の直線であり、配線
グリッド分だけ、すなわちＸ軸方向にはｄ２、ｙ軸方向
にはｄ１だけ拡大する。この結果、セル１３４Ｄは、右
方向に距離ｄ２だけ移動する。また、セル１３４Ｅは、
下方向に向かって距離ｄ１だけ移動する。

【０１３９】また、マクロセル１３４Ｃは初期チップを
拡大しても、タイミングエラーを生じた位置１３３Ａ，
１３３Ｂの内側に位置するので移動しない。

【０１４０】次に、図１のステップＳ１７２，１７３
で、入出力バッファおよび特定の内部回路ブロックの概
略配置を行った後、ステップＳ１８で仮配線によるタイ
ミング検証または実配線によるタイミング検証を行う
が、このタイミング検証の結果、位置１３３Ａに対応す
るタイミングエラーが解消し、位置１３３Ｂに対応する
タイミングエラーが解消しなかった場合、図１３（ｃ）
に示すように、位置１３３Ｂに対してさらに配線グリッ
ドだけ拡大する。すなわち、直線１３５Ｂから右側を右
方向に対して２配線グリッド分移動し、直線１３６Ｂか
ら下側を下方向に対して２配線グリッド分移動する。

【０１４１】このように、全てのタイミングエラーが解
消するまで、タイミングエラーを生じた位置から外側に
向かって半導体チップ、すなわち区画定義を順次最小単
位の距離で拡大し、入出力バッファおよび内部回路ブロ
ックの再配置および再配線を行う。そして、全てのタイ
ミングエラーが解消したときに、そのときのチップ面積
を最終的な半導体集積回路のチップ面積として確定す
る。

【０１４２】上記に説明した第２の実施の形態による半
導体集積回路のレイアウト方法は、タイミングエラーが
発生した位置を検出し、その検出位置の外側に向かって
区画定義の領域を拡大するので、第１の実施の形態によ
る半導体集積回路のレイアウト方法よりも、拡大した区
画定義の領域を用いて効率良く、入出力バッファおよび
内部回路ブロックの再配置および再配線を実行すること
が出来、第１の実施の形態による半導体集積回路のレイ
アウト方法を用いた場合よりも、さらにレイアウトの繰
り返し回数が少なくなることにより設計期間が短縮する
ばかりでなく、半導体チップの面積も小さくすることが
出来る。

【０１４３】なお上記の説明においては、フリップチッ
プ構成の半導体チップについて主として述べたが、フリ
ップチップに限らず、ボンディングワイヤで外部ピンと
半導体チップ上に形成したパッドとを接続するタイプの
半導体集積回路に対しても適用可能である。

【０１４４】また図５において、ＶＤＤ配線またはＧＮ
Ｄ配線をＸ方向またはＹ方向にセル枠の左端から右端ま
で、または上端から下端までを直線的に配置した場合に
ついて説明したが、必ずしもこの配線方法に限定される
ものではなく、ＶＤＤ配線およびＧＮＤ配線のセル枠上
での位置および配線層が、各入出力バッファで共通にな
っていることが重要である。この条件を満たしていれ
ば、グループを構成する各入出力バッファをＸ方向また
はＹ方向に隣接することにより、グループを構成する各
入出力バッファのＶＤＤ配線とＧＮＤ配線とを共通接続
することが出来る。

【０１４５】また図９において、一つのグループに一つ
の電源セルと一つのＧＮＤセルを含む場合について説明
したが、一つのグループに２個以上の電源セルとＧＮＤ
セルを設ける場合についても容易に拡張可能である。こ
の場合は、電流供給能力を強化することができる。

【０１４６】

【発明の効果】以上説明したように、本発明の第１の実
施の形態による半導体集積回路のレイアウト方法は、初
期チップ面積を算出する際は、極力チップ面積が小さく
なるように設定し、その後タイミングエラーを発生した
エラーの数に応じてチップ面積を拡大することにより、
不必要にチップ面積を大きくすることなく、かつタイミ
ング条件を満足する半導体集積回路を設計することが可
能である。

【０１４７】また、本発明の第２の実施の形態による半
導体集積回路のレイアウト方法は、タイミングエラーを
発生した位置を検出し、その検出位置の外側に向かって
区画定義の領域を拡大するので、第１の実施の形態によ
る半導体集積回路のレイアウト方法よりも、拡大した区
画定義の領域を用いて効率良く、入出力バッファおよび
内部回路ブロックの再配置および再配線を実行すること
が出来、第１の実施の形態による半導体集積回路のレイ
アウト方法を用いた場合よりも、さらにレイアウトの繰
り返し回数がすくなることにより設計期間が短縮するば
かりでなく、半導体チップの面積も小さくすることが出
来る。

【０１４８】また本発明による入出力バッファを用いる
ことにより、入出力バッファ領域の形状を種々の形状に
することができる。これにより、タイミング条件を満た
すように、入出力バッファ配置領域の形状および入出力
バッファの配置を決定することが出来るので、タイミン
グ条件を満たすような入出力バッファおよび内部回路ブ
ロックの再配置の処理および回路ブロック間の再配線の
処理を繰り返す回数が少なくなり設計期間全体を短縮す
ることが出来る。

【図面の簡単な説明】

【図１】本発明の半導体集積回路のレイアウト方法の実
施の形態を示すフローチャートである。

【図２】初期チップ面積を算出する図１のステップＳ１
５における詳細を説明するためのフローチャートであ
る。

【図３】図１のステップＳ１８における自動配線〜実配
線によるタイミング検証までの詳細を説明するためのフ
ローチャートである。

【図４】チップ面積拡大を行う図１のステップＳ１９の
処理内容を詳細に説明するためのフローチャートであ
る。

【図５】本発明による入出力バッファのレイアウト図で
ある。

【図６】本発明による入出力バッファをグループ化し、
各々のグループに属する各入出力バッファを半導体チッ
プ上に配置した一実施例を示すレイアウト図である。

【図７】半導体チップ７１上に配置する半田ボール７３
と、区画定義７２と、補正項α，βに対応する補正領域
７４を説明するためのチップレイアウト図である。

【図８】本発明による半導体集積回路のレイアウト方法
を用いて設計した半導体チップのレイアウト図である。

【図９】図８の一部Ａを拡大して示したレイアウト図で
ある。

【図１０】本発明による半導体集積回路のレイアウト方
法の途中工程における半導体チップの各レイアウト図で
ある。

【図１１】従来の半導体集積回路のレイアウト方法およ
び本発明による半導体集積回路のレイアウト方法の各チ
ップ面積を算出するためのチップレイアウト図、および
入出力バッファのレイアウト図である。

【図１２】従来の半導体集積回路のレイアウト方法およ
び本発明による半導体集積回路のレイアウト方法の各入
出力バッファの配置形状の違いによる、入出力バッファ
とセルまたはマクロセルとを接続する配線長の違いを説
明するための概念的レイアウト図である。

【図１３】本発明の第２の実施の形態による半導体集積
回路のレイアウト方法で、ステップＳ４１’と、ステッ
プＳ４４’の各処理ステップを説明するためのチップレ
イアウト図である。

【図１４】第２の従来技術によるフリップチップ型半導
体装置の配置配線方法を示すフローチャートである。

【図１５】第２の従来技術によるフリップチップ型半導
体装置の配置配線方法において、基本セルを最小単位と
する区画定義を行ったときの平面図である。

【図１６】第２の従来技術によるフリップチップ型半導
体装置の配置配線方法を用いて配置したグループ毎の入
出力バッファと、入出力バッファに接続する電源配線お
よびＧＮＤ配線と、内部回路配置領域１６４Ａ〜１６４
Ｄを示すチップレイアウト図である。

【図１７】半導体集積回路のレイアウト方法の第１の従
来例を示すチップレイアウト図である。

【符号の説明】

１１，１１１機能記述データ１２回路接続情報１３，１２１配置制限データ１４，１２６マスクデータ２１半田ボールピッチ情報２２ピン情報２３セル情報２４セル使用率情報３１配置データ３２配置・配線データ７１，１０１，１３１初期チップ７２区画定義７３，１０２，１０５，１７２，８０３半田ボール７４補正領域１０３，１１１，１３１”，１５１，１８１，６０１，
８０１半導体チップ１１０Ａ〜１１０Ｃ，１３４Ａ，１３４Ｂ，１３４Ｄ，
１３４Ｅ，１７５Ａ〜１７５Ｃ，８０５Ａ，８０５Ｂ
セル１１２Ａ〜１１２Ｄ，１２１Ａ〜１２１Ｅ，１５２，１
６１Ａ〜１６１Ｃ，１７４入出力バッファ１１４回路図データ１２０Ａ〜１２０Ｃ，１３４Ｃ，１７５Ｄ〜１７５Ｆ，
８０５Ｃ，８０５Ｄマクロセル１２１Ａ’〜１２１Ｅ’，９１０Ａ〜９１０Ｆ，９２０
Ａ〜９２０Ｄ本発明による入出力バッファ１２２，９３０Ａ〜９３０Ｄセルまたはマクロセル１２３Ａ〜１２３Ｅ，１２３Ａ’〜１２３Ｅ’，９１１
Ａ〜９１１Ｆ，９２１Ａ〜９２１Ｄ配線１３２半導体チップの中心１３３Ａ，１３３Ｂタイミングエラーが検出された
半導体チップ上の位置１３５Ａ位置１３３Ａを通るＹ軸方向の直線１３５Ｂ位置１３３Ｂを通るＹ軸方向の直線１３６Ａ位置１３３Ａを通るＸ軸方向の直線１３６Ｂ位置１３３Ｂを通るＸ軸方向の直線１３５Ａ’ 直線１３５Ａを外側に移動した直線１３５Ｂ’ 直線１３５Ｂを外側に移動した直線１３６Ａ’ 直線１３６Ａを外側に移動した直線１３６Ｂ’ 直線１３６Ｂを外側に移動した直線１５３ａ〜１５３ｄ内部回路ブロック１５４ブロック配置位置定義領域１５５区画定義１６２，５０２，５０４ＶＤＤ配線１６３，５０３，５０５ＧＮＤ配線１６４Ａ〜１６４Ｄ内部回路配置領域１７３半導体チップ内部領域４０１半田ボール間隔情報４０２配線グリッド間隔情報５０１入出力バッファのセル枠５０６Ａ，５０６Ｂスルーホール５０７セル枠５０１上に設けたリファレンス点６０２Ａ〜６０２Ｃ，８０４Ａ，８０４Ｂ，８０４Ｃ
入出力バッファ配置領域６０３内部回路配置領域９０１Ａ，９０１Ｂ内部電源（Ｖｉ）用パッド９０２Ａ，９０２Ｂ内部ＧＮＤ（Ｇｉ）用パッド９０３Ａ〜９０３Ｄ信号用パッド９０４Ａ，９０４Ｂ外部電源（Ｖ）用パッド９０５Ａ，９０５Ｂ外部ＧＮＤ（Ｇ）用パッド

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 ＤＦターム(参考） 5B046 AA08 BA06 JA01 JA04 5F038 BE09 CA01 CA05 CA07 CA17 CD02 CD08 DF03 DF12 DF14 EZ08 EZ09 EZ10 EZ20 5F064 AA06 DD01 DD02 DD03 DD04 DD05 DD07 DD08 DD10 DD12 DD14 DD18 DD22 DD24 DD31 DD34 DD41 DD42 DD43 EE02 EE03 EE05 EE45 EE46 EE47 EE52 EE57 HH06

Claims

【特許請求の範囲】

【請求項１】複数の内部回路ブロックと、前記複数の
内部回路ブロックと外部とのインタフェースを行い、Ｘ
方向またはＹ方向に互いに隣接配置されることにより電
源配線およびＧＮＤ配線が共通接続される複数の入出力
バッファとを含む半導体集積回路の回路接続情報を生成
する第１のステップと、前記回路接続情報を基に前記複数の入出力バッファを電
気的に独立した複数の電源に対応して複数の入出力バッ
ファグループにグループ化する第２のステップと、前記入出力バッファおよび前記内部回路ブロックの両方
を区別せず、共通に半導体チップ上に配置するための配
置グリッドを、前記半導体チップ全面に渡って設定する
区画定義を行う第３のステップと、前記入出力バッファグループを構成する前記複数の入出
力バッファを互いに隣接するように前記配置グリッドに
配置すると共に、前記複数の内部回路ブロックを前記配
置グリッドに配置する第４のステップと、前記各入出力バッファグループを構成する前記複数の入
出力バッファに対する前記各入出力バッファ毎にそれぞ
れ独立した前記電源配線と前記ＧＮＤ配線と、前記内部
回路ブロックに対する前記電源配線とＧＮＤ配線と、前
記複数の内部回路ブロックおよび前記複数の入出力バッ
ファ相互の配線とを行う第５のステップと、を備える半
導体集積回路のレイアウト方法。
【請求項２】前記入出力バッファグループは、前記半
導体チップ上に形成され前記複数の入出力バッファと前
記複数の内部回路ブロックとに電源を供給する電源用パ
ッドに接続し、前記入出力バッファグループを構成する
前記入出力バッファと隣接配置することにより、この入
出力バッファと前記電源配線が共通接続される電源セル
と、前記半導体チップ上に形成され外部のＧＮＤ配線に接続
するＧＮＤパッドに接続し、前記入出力バッファグルー
プを構成する前記入出力バッファと隣接配置することに
より、この入出力バッファと前記ＧＮＤ配線が共通接続
されるＧＮＤセルと、を少なくとも各１個備えることを
特徴とする請求項１記載の半導体集積回路のレイアウト
方法。
【請求項３】前記入出力バッファは、第１の配線層か
らなる第１の電源配線および第１のＧＮＤ配線が、第１
の方向に入出力バッファの外形を示すセル枠の両端を結
ぶように配線され、第２の配線層からなる第２の電源配
線および第２のＧＮＤ配線が、前記第１の方向と直交す
る第２の方向に前記セル枠の両端を結ぶように配線さ
れ、前記第１の電源配線と前記第２の電源配線が交差す
る箇所にスルーホールを設けて前記第１の電源配線と前
記第２の電源配線とが電気的に接続され、前記第１のＧ
ＮＤ配線と前記第２のＧＮＤ配線が交差する箇所に前記
スルーホールを設けて前記第１のＧＮＤ配線と前記第２
のＧＮＤ配線とが電気的に接続されることを特徴とする
請求項１記載の半導体集積回路のレイアウト方法。
【請求項４】前記入出力バッファグループを構成する
前記複数の入出力バッファが、Ｌ字形、凹形、凸形、ク
ランク形、または階段形のいずれかの形状に配置される
ことを特徴とする請求項１記載の半導体集積回路のレイ
アウト方法。
【請求項５】複数の内部回路ブロックと、前記複数の
内部回路ブロックと外部とのインタフェースを行い、Ｘ
方向またはＹ方向に互いに隣接配置されることにより電
源配線およびＧＮＤ配線が共通接続される複数の入出力
バッファとを含む半導体集積回路の回路接続情報を生成
する第１のステップと、前記回路接続情報を基に前記複数の入出力バッファを電
気的に独立した複数の電源に対応して複数の入出力バッ
ファグループにグループ化する第２のステップと、前記半導体集積回路の概略的なチップ面積である初期チ
ップ面積を算出する第３のステップと、前記初期チップ面積から算出した半導体チップである初
期チップ上に、前記入出力バッファおよび前記内部回路
ブロックの両方を区別せず共通に配置するための配置グ
リッドを、前記初期チップ全面に渡って設定する区画定
義を行う第４のステップと、前記入出力バッファグループを構成する前記複数の入出
力バッファを互いに隣接するように前記配置グリッドに
配置すると共に、前記複数の内部回路ブロックを前記配
置グリッドに配置する第５のステップと、前記各入出力バッファグループを構成する前記複数の入
出力バッファに対する前記各入出力バッファ毎にそれぞ
れ独立した前記電源配線と前記ＧＮＤ配線と、前記内部
回路ブロックに対する前記電源配線と前記ＧＮＤ配線
と、前記複数の内部回路ブロックおよび前記複数の入出
力バッファ相互の配線とを行う第６のステップと、前記第５のステップと前記第６のステップの各処理結果
に基づき、前記半導体集積回路のタイミングシミュレー
ションを行い、得られたタイミングシミュレーション結
果が所定のタイミング条件を満たすか否かを判定する第
７のステップと、前記第７のステップで前記タイミングシミュレーション
結果が所定のタイミング条件を満たさない場合、前記初
期チップ面積を拡大した拡大チップ面積を算出する第８
のステップと、前記第８のステップの処理結果により、前記拡大チップ
面積から算出した半導体チップである拡大チップ上に、
前記入出力バッファおよび前記内部回路ブロックの両方
を区別せず共通に配置するための配置グリッドを、前記
拡大チップ全面に渡って設定する区画定義を行う第９の
ステップと、前記第５のステップでの配置グリッドを前記第９のステ
ップで得られた配置グリッドに変更して、前記第５のス
テップの処理を行う第１０のステップと、前記第１０の処理結果である前記入出力バッファと前記
内部回路ブロックの配置結果を基に、前記第６の処理を
行う第１１のステップと、を備える半導体集積回路のレ
イアウト方法。
【請求項６】前記第３のステップは、前記半導体チッ
プ上に形成され外部との信号を入出力する信号パッドの
数、すなわち信号パッド数を算出する第１２のステップ
と、前記半導体チップ上に形成され外部電源が印加される外
部電源パッドの数、すなわち外部電源パッド数を算出す
る第１３のステップと、前記半導体チップ上に形成され前記半導体集積回路内部
で生成される内部電源が印加される内部電源パッドの
数、すなわち内部電源パッド数を算出する第１４のステ
ップと、前記信号パッド数と前記外部電源パッド数と前記内部電
源パッド数とを加算して、総パッド数を算出する第１５
のステップと、前記総パッド数を前記半導体チップ上に敷き詰めた場合
の面積である第１の面積を算出する第１６のステップ
と、前記内部回路ブロックの種類と前記種類毎の前記半導体
チップへの前記回路ブロック搭載数より半導体チップの
第２の面積を算出する第１７のステップと、前記第１の面積と前記第２の面積とを比較し、前記第１
の面積が前記第２の面積よりも大きいか等しい場合は、
前記第１の面積を前記初期チップ面積とし、前記第１の
面積が前記第２の面積よりも小さい場合は、前記第２の
面積を前記初期チップ面積とする第１８のステップと、
を備える請求項５記載の半導体集積回路のレイアウト方
法。
【請求項７】前記第１の面積Ｓ１が、ｄを前記信号パ
ッドと前記外部電源パッドと前記外部電源パッド間のピ
ッチ、Ｎを前記総パッド数、αを面積の補正項として次
式で算出されることを特徴とする請求項６記載の半導体
集積回路のレイアウト方法。Ｓ１＝ｄ²×（平方根Ｎ−１）²＋α
【請求項８】前記第８のステップは、前記第７のステ
ップにおいて前記タイミングシミュレーション結果が、
前記所定のタイミング条件を満たさない場合に出力され
るエラー情報を基に、タイミングエラーの数を算出する
第１９のステップと、前記タイミングエラーの数が１個の場合に前記半導体チ
ップ上に設定する配線グリッドの増加割合を算出する第
２０のステップと、前記タイミングエラーの数と前記配線グリッドの増加割
合とから、Ｘ方向とＹ方向へ前記半導体チップの各辺を
伸張する長さを算出する第２０のステップと、を備える
請求項５記載の半導体集積回路のレイアウト方法。