JP2001237319A - 半導体集積回路の設計方法および半導体集積回路 - Google Patents

半導体集積回路の設計方法および半導体集積回路

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JP2001237319A
JP2001237319A JP2000047113A JP2000047113A JP2001237319A JP 2001237319 A JP2001237319 A JP 2001237319A JP 2000047113 A JP2000047113 A JP 2000047113A JP 2000047113 A JP2000047113 A JP 2000047113A JP 2001237319 A JP2001237319 A JP 2001237319A
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Yasunari Umemoto
康成 梅本
Yasuo Osone
靖夫 大曽根
Norio Nakazato
典生 中里
Chushiro Kusano
忠四郎 草野
Hideyuki Ono
秀行 小野
Takahiro Fujita
孝博 藤田
Kiichi Yamashita
喜市 山下
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Hitachi Ltd
Hitachi Solutions Technology Ltd
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Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Abstract

(57)【要約】 【課題】 複数のトランジスタを並列に接続して1つの
トランジスタとして動作させる高出力のパワートランジ
スタにおいて、比較的簡単に各トランジスタ同士の間隔
を決定できるとともに、チップ内温度分布を比較的に均
一にすることが可能なレイアウト設計方法を提供する。 【解決手段】 1個の半導体チップ上にマトリックス状
に並べて配置された複数のトランジスタ(Q1〜Qn)
からなる出力回路を備えた半導体集積回路において、同
一列のトランジスタを所定数ずつグループにして複数個
のブロックを構成し、このブロック内では各トランジス
タを等間隔(L1)で配置するとともに、ブロック同士
の間隔(L2)はブロック内の各トランジスタの間隔よ
りも広くなるように設計するようにした。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体集積回路の
熱制御技術さらには高出力のパワートランジスタICの
チップ内温度分布の均一化に適用して有効な技術に関
し、例えば移動体通信用高周波モジュールにおける出力
用トランジスタが形成された半導体集積回路に利用して
有効な技術に関する。
【0002】
【従来の技術】化合物半導体トランジスタはシリコン・
トランジスタに比べて高周波特性が非常に優れている。
そのため、近年、移動体通信用高周波モジュール(以
下、RFモジュールと称する)を構成する出力パワート
ランジスタとして、ベース・エミッタ接合にGaAs−
AlGaAsのようなIII-V族化合物半導体のヘテロ接
合を用いたバイポーラ・トランジスタ(以下、HBTと
称する)を利用したものが実用化されつつある。
【0003】
【発明が解決しようとする課題】従来、HBTを用いた
RFモジュールでは、高出力を得るため大きな電力が消
費され、それによってチップの発熱も大きかった。その
ため、熱ばらつきや局所的な温度上昇によってトランジ
スタに大きなベース電流が流れてコレクタ電流が増大
し、エミッタ・コレクタ間の接合が破壊するという不良
が発生するおそれがある。そこで、チップ内の温度が大
きくばらついたり、局所的に高温にならないようにする
ための対策が行なわれている。
【0004】例えば、HBTを用いた高出力のパワート
ランジスタは、一般に複数のトランジスタ(以下、単位
トランジスタと呼ぶ)に分割して形成し、それらをチッ
プ上にマトリックス状に並べて配置し、ベース、エミッ
タおよびコレクタをそれぞれ並列に接続して同一の信号
を入力して同時に動作させるように構成されるので、各
単位トランジスタの間隔を、高温になり易いチップ中央
に行くほど広くし放熱の良好な周辺部ほど狭くするよう
にレイアウト設計する手法が提案されている(特開平6
−34283号公報)。
【0005】しかしながら、上記先願では、各単位トラ
ンジスタの間隔をチップ中央に行くほど広くし周辺部ほ
ど狭くすることが開示されているのみで、具体的にどの
ようにそれらの間隔を決定するかについては記載されて
いない。一般には、このような場合における間隔の決定
の仕方としては、例えば隣接する間隔同士の差が一定に
なるように決定する等差級数的な間隔設定方法や、隣接
する間隔同士の比が一定になるように決定する等比級数
的な間隔設定方法が考えられる。
【0006】しかし、このような級数的な設定方法で
は、各単位トランジスタの間隔が場所によってそれぞれ
異なるため、例えばシミュレーションにより等差級数的
設定と等比級数的設定のいずれの方がチップ内の温度分
布がより均一になるか検証するような場合に、単位トラ
ンジスタの数が多くなるほどパラメータの数が多くな
り、演算が非常に複雑となり、所要時間も長くなるとい
う問題点があることが明らかとなった。
【0007】本発明の目的は、複数のトランジスタを並
列に接続して1つのトランジスタとして動作させる高出
力のパワートランジスタにおいて、比較的簡単に各トラ
ンジスタ同士の間隔を決定できるとともに、チップ内温
度分布を比較的均一にすることが可能なレイアウト設計
方法を提供することにある。
【0008】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【0010】すなわち、同一サイズ(同一性の範囲を含
む)の複数のトランジスタが1個の半導体チップ上にマ
トリックス状に並べて配置され、各トランジスタの対応
する端子同士が互いに接続されて同一の信号により同時
に動作させるように構成される出力回路を備えてなる半
導体集積回路の設計方法において、同一列のトランジス
タを所定数ずつグループにして複数個のブロックを構成
し、このブロック内では各トランジスタを等間隔で配置
するとともに、ブロック同士の間隔はブロック内の各ト
ランジスタの間隔よりも広くなるように設計するように
したものである。
【0011】さらに、ブロック数が3以上になった場合
には各ブロックの間隔同士も同一に設定するのが望まし
い。
【0012】上記した手段に従うと、トランジスタのサ
イズと列の長さが決定していれば、シミュレーションに
よりチップ内の温度分布が均一になるレイアウトを決定
する際のパラメータは、各トランジスタの間隔と各ブロ
ックの間隔の2つで済むため、比較的簡単に各トランジ
スタの間隔を決定することが可能となる。
【0013】ここで、一般には、予めチップサイズが決
まっていて上記列の長さはチップサイズから決定されて
いることが多いが、上記列の長さは必ずしも決定されて
いる必要はない。チップサイズに自由度がある場合に
は、各トランジスタの間隔と各ブロックの間隔を優先的
に決定することで、より一層チップ内の温度分布の均一
化を図ることができる。
【0014】出力回路を構成するトランジスタは、バイ
ポーラ・トランジスタに限定されず、MOSFETであ
ってもよい。ただし、高周波で高出力すなわち消費電力
の大きな出力回路ほど本発明を適用するのが有効である
ので、出力トランジスタとしてHBTを用いたRFモジ
ュールのような半導体集積回路に適用すると顕著な効果
が得られる。
【0015】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
【0016】図1は本発明を適用して有効な半導体集積
回路の一例としてのRFモジュールの出力回路の回路図
を示す。同図において、Q1,Q2,……Qnはヘテロ
接合バイポーラ・トランジスタからなる単位トランジス
タで、これらの単位トランジスタQ1〜Qnは各々のベ
ース端子同士、コレクタ端子同士、エミッタ端子同士が
それぞれ互いに結合されて並列に接続され、ベース端子
には共通の入力信号RFinが入力されてあたかもひと
つのトランジスタとして動作するように構成されてい
る。また、各単位トランジスタQ1〜Qnのコレクタ端
子C1,C2,……Cnは第1の出力端子OUT1に共
通に接続され、エミッタ端子E1,E2,……Enは第
2の出力端子OUT2に共通に接続されている。
【0017】図2には、本発明を図1の実施例回路に適
用した場合の半導体チップ上におけるレイアウト構成例
が示されている。特に制限されないが、この実施例で
は、6個の単位トランジスタが横方向に並んで配設され
た列が6列設けられている。
【0018】図2において、符号Eが付されている部位
は単位トランジスタQ1,Q2,……Qnのエミッタ電
極、Bは単位トランジスタQ1,Q2,……Qnのベー
ス電極、Cは単位トランジスタQ1,Q2,……Qnの
コレクタ電極であり、これらの電極の下方に各トランジ
スタのエミッタ領域、ベース領域およびコレクタ領域が
設けられている。同図に示されているように各トランジ
スタのベース領域、コレクタ領域およびエミッタ領域は
それぞれ同一の大きさに形成されている。なお、図示し
ないが、上記ベース領域とエミッタ領域はエピタキシャ
ル成長によりIII−V族混晶層がヘテロ接合をなすよう
に形成されている。
【0019】この実施例では、上記各列の単位トランジ
スタの各エミッタ領域Eの上方には各列毎にこれらを電
気的に接続するエミッタ配線層ELが、またこのエミッ
タ配線層ELと並行に、単位トランジスタのベース電極
Bを各列毎に接続するベース配線層BLと、コレクタ領
域Cを各列毎に接続するコレクタ配線層CLとがそれぞ
れ配設されている。しかも、ベース配線層BLとコレク
タ配線層CLは、隣接する列同士で互いにエミッタ配線
層ELに対する上下位置が逆になるように、すなわち隣
接する列のベース配線層BL同士またはコレクタ配線層
CL同士が互いに背中あわせになるように配設されるこ
とで、ベース配線層BLとコレクタ配線層CLを同一の
導電層により形成した場合においても、それらを分離す
る領域を設けなくて済むように設計されている。これに
よって、プロセスが簡単になるとともに、レイアウト面
積が小さくなる。
【0020】そして、上記各列のコレクタ配線層CLと
ベース配線層BLは、各々反対側の列の端でそれぞれ結
合線CCL,CBLによって互いに結合されており、こ
の結合線CCL,CBLにて図示しないモジュールのベ
ース基板上のプリント配線や他のICのパッド等にボン
ディングワイヤにより結合されるように構成されてい
る。なお、各列のエミッタ配線層ELは、列の一方の端
(図では右端)にてチップを貫通するように形成された
バイヤホールの内壁からチップ表面にかけて形成された
バッファメタル層BFM1〜BFM3に接続され、各バ
ッファメタル層BFM1〜BFM3はチップ裏面にほぼ
全面的に形成されたグランド用メタル層(図示省略)に
接続されている。
【0021】次に、図2のようにレイアウトされた出力
回路に本発明を適用して各トランジスタのピッチを設定
する方法を、図3のフローチャートを用いて具体的に説
明する。なお、この実施例では、各列の長さ(両端のト
ランジスタの中心間距離TL)が予め決定されている場
合を例にとって説明する。ここで、各列の長さが予め決
定されている場合とは、例えば各単位トランジスタを等
ピッチで配置した従来製品と同一サイズのチップ上に同
一数の単位トランジスタを配置してその間隔を適宜に設
計することでチップ内温度分布を均一化した製品を設計
する場合などがある。また、各単位トランジスタのサイ
ズおよび個数も本発明とは別の観点から既に決定されて
いるものとする。
【0022】この実施例においては、先ず各列にある複
数のトランジスタを同一数のトランジスタを含むブロッ
クに分ける(ステップS1)。例えば各列毎に6個のト
ランジスタがある場合には、それらのトランジスタを3
つずつ2つのブロックに分ける。分割するブロックの数
は2つに限定されるものでなく、2個ずつ3ブロックに
分けても良い。図2には、そのうち2つのブロックに分
割した場合のレイアウトが示されている。
【0023】次に、ブロック内のトランジスタのピッチ
L1をある値に設定する(ステップS2)。この値L1
は、列内の全てのトランジスタを等ピッチに配置した場
合におけるピッチL0よりも小さい(L1<L0)範囲
で任意に設定される。それから、列全体の長さがすでに
決まっているので、その長さTLから計算式を使ってブ
ロック間の距離L2を求める(ステップS3)。各列の
トランジスタが6個で2個ずつ3ブロックに分割したと
きのブロック間距離L2は2つ存在するが、その場合に
は2つのL2は同一の値に設定するものとする。各列の
トランジスタが6個で3個ずつ2ブロックに分割したと
きの計算式は、4L1+L2=TL(=5L0)であ
り、2個ずつ3ブロックに分割したときの計算式は、3
L1+2L2=TLである。
【0024】続いて、上記のようにして決定されたL
1,L2を用いて各トランジスタのピッチやブロック間
距離を設定した出力回路についてシミュレーションによ
り、あるいは試作品を作成して、単位電力(例えば1ワ
ット)の出力が得られるように動作させたときのチップ
内におけるワースト・トランジスタすなわち最も温度が
高くなるトランジスタの温度(以下、最大熱抵抗と称す
る)を求める(ステップS4)。
【0025】上記手順(ステップS1〜S4)を、ピッ
チL1が取り得る範囲内でL1の値を、例えば最も小さ
い方から少しずつ変えて繰り返し(ステップS5)、そ
れぞれにおける最大熱抵抗を比較して最も低いものを検
出し、そのときのピッチL1およびL2を設計値として
採用する(ステップS6)。
【0026】図4には、トランジスタの数が全部で36
個あり、これをチップ上に6個ずつ6列に並べて出力回
路を構成した場合において、上記方法により算出した最
大熱抵抗を、横軸をブロック内トランジスタのピッチL
1(単位はμm)、縦軸を最大熱抵抗(単位は℃/W)
にとってグラフに示したものである。同図において、◇
印は各列のトランジスタを3個ずつ2つに分割してL1
を変化させたときの値、○印は各列のトランジスタを2
個ずつ3つに分割してL1を変化させたときの値をそれ
ぞれプロットしたものである。また、グラフ上でL1が
最も大きな値になっている40μmは、従来と同じ値す
なわち6個のトランジスタをすべて等ピッチL0で配置
した場合の値である。
【0027】同図より、各列のトランジスタが6個の場
合には、30μm前後が最も最大熱抵抗が小さくなる
こと、各列のトランジスタを3個ずつ2つに分割して
ときの方が、2個ずつ3つに分割した場合より最大熱抵
抗が小さくなり、チップ内の温度分布が均一に近づくこ
とが分かる。従って、各列のトランジスタが6個の場合
には、2ブロックに分割しブロック内トランジスタのピ
ッチL1を30〜33μmに設定すると良い。
【0028】なお、図2に示すようなレイアウトにおい
ては、各列の間隔は、列間にベース配線層BLとコレク
タ配線層CLが配設される。そのため、もともと列内の
トランジスタ同士の間隔よりも広くなっているので、列
と直交する方向に沿った温度分布は緩やかすなわちチッ
プ中央部のトランジスタとチップエッジに近い方のトラ
ンジスタの温度差は列方向に比べて小さい。従って、こ
の実施例では、各列の間隔は、列方向のように間隔を変
えずに、同一間隔としている。ただし、この列間隔に関
しても、上記同様な方法を適用して、チップ中央部ほど
列間隔を広くし、チップエッジに近い側は狭くするよう
に設計しても良い。
【0029】以上、出力回路がHBTのみで構成されて
いるRFモジュールについて説明したが、RFモジュー
ルには図5のようにベース抵抗R1,R2,……Rnを
介して各出力用トランジスタQ1,Q2,……Qnのベ
ースに入力信号RFinが入力されるように構成されて
いるものや、図6のように、図5の出力回路における出
力用トランジスタQ1〜Qnのベース抵抗R1〜Rnの
前段すなわち各ベース抵抗と入力端子との間に容量素子
CC1〜CCnを挿入して、入力信号RFinを容量素
子CC1〜CCnを介してトランジスタQ1〜Qnのベ
ースに入力させるとともに、各抵抗R1〜Rnと容量素
子CC1〜CCnとの接続ノードN1〜Nnにそれぞれ
抵抗R21〜R2nを介して直流バイアス電圧DCin
を与えるようにした回路があり、そのような出力回路に
対しても本発明を適用できることは勿論である。
【0030】なお、図6の実施例では、抵抗R21〜R
2nを介して直流バイアス電圧DCinを与えるように
しているため、ベース電位の熱変動による出力トランジ
スタの熱暴走(温度変動による誤動作)を防止できると
ともに、入力信号RFinを容量素子CC1〜CCnを
介してトランジスタQ1〜Qnのベースに入力させるこ
とにより抵抗R21〜R2nを大きくしても高周波領域
でのゲイン低下を少なくすることができるという利点が
ある。図6の回路の場合、ベース抵抗R1〜Rnを省略
することも可能であるが、この抵抗があることによって
安定化係数を高めることができる。
【0031】図5や図6の実施例のように、回路が抵抗
や容量を有する場合、それらにの抵抗や容量は、レイア
ウト上の都合から列間に配設するのが望ましい。従っ
て、その場合にも、図3を用いて説明した手順に従って
列内トランジスタのピッチを決定することができ、それ
によって同様にチップ内の温度分布を均一化することが
できる。一方、図5や図6の実施例回路のレイアウトで
抵抗や容量を列間に配設した場合には、列間隔は図2の
実施例よりもさらに広くなるので、列間隔をチップ上の
位置で変える必要性は一層低くなる。
【0032】図7および図8は上記実施例を適用したR
Fモジュールの構成とその応用システムの一例としての
携帯電話器の概略構成を示す。 RFモジュールは、図
7に示すように、初段アンプ110と、ドライバ段12
0と、出力段130とから構成されており、入力信号R
Finを初段アンプ110とドライバ段120と出力段
130で順次増幅して出力する。保護用トランジスタを
備えた前記実施例の回路は、図7における出力段130
として用いられる。そして、それらの回路のうち出力段
130は、例えばGaAs単結晶のような半導体チップ
上に形成される。そして、この出力段チップ130が初
段アンプ110やドライバ段120を形成した半導体チ
ップとともに銀ペースト等によりプリント配線基板やリ
ードフレーム等の上に装着され、ワイヤボンディングに
よりチップ間およびチップとリード端子との間が接続さ
れてから樹脂等のパッケージに封入されてモジュールと
して完成される。
【0033】RFモジュールの応用システムとしての携
帯電話器は、図8に示すように、無線アンテナ11、R
F送信ユニット13やRF受信ユニットなどを含み送受
信信号の処理を行なう信号処理部10、マイクロホン2
1とスピーカ22を含む送受話器20、テンキーなどの
操作部31と液晶ディスプレイ装置などの表示器32が
配置された操作パネル30、汎用のマイクロコンピュー
タを用いたシステム制御部40、電話番号などの識別情
報(ID)を発生する識別信号発生部50などにより構
成されている。
【0034】さらに、上記信号処理部10は、アンテナ
11を介して無線信号の送信を行うRF送信ユニット1
3と、アンテナ11および分波器12を介して無線信号
の受信を行なうRF受信ユニット14と、送信信号の変
復処理および受信信号の復調処理を行う変復調部15
と、送受信信号の多重化制御を行う多重制御部16と、
PLL(位相制御ループ)による送受信周波数の設定お
よび制御を行う周波数制御部17と、基地局の選択制御
などを行うために受信電界強度を検出する電界強度検出
部18などにより構成されている。図7のような構成を
有するRFモジュールは、このシステムを構成するRF
送信ユニット13における出力回路に適用される。
【0035】また、上記送受話器20は、マイクロホン
21およびスピーカ22のほかに、送話信号をデジタル
変換するA/D変換器23および受話信号をアナログ変
換するD/A変換器24を含んでいる。なお、このA/
D変換器23とD/A変換器24は信号処理部10側に
含ませるようにしてもよい。
【0036】操作パネル部30は、テンキーや各種設定
用キースイッチなどからなる操作部31、ドットマトリ
ックス方式による文字および画像の表示を行う液晶表示
部32、通話中あるいは回線接続中などの動作状態をL
ED(発光ダイオード)の点灯により能動的に表示する
LED表示部33などを有する。
【0037】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、各列のトランジスタの間隔をピッチとし
て計算し決定する場合について説明したが、ピッチの代
わりに各トランジスタの幅と狭義の間隔(分離領域の
幅)とを用いて計算し決定することも可能である。
【0038】また、実施例では、36個の単位トランジ
スタを並列に接続して出力回路を構成した場合について
説明したが、単位トランジスタの数は36個に限定され
るものでなく、それよりも多い場合であっても良い。因
みに、トランジスタの数は、出力効率と破壊強度とのト
レードオフで決定される。すなわち、出力を一定とした
場合、トランジスタの分割数を減らして1つの単位トラ
ンジスタのエミッタサイズを大きくした方が出力効率は
良くなるが、エミッタサイズを大きくすると電流集中が
生じて極端に温度が高くなる個所がでて来て素子が破壊
されやすくなるので、両者の兼ね合いから単位トランジ
スタの数が決定される。
【0039】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるHBT
を出力用トランジスタとして有する半導体集積回路に適
用した場合について説明したが、本発明はそれに限定さ
れるものでなく、一般的なシリコンのバイポーラ・トラ
ンジスタからなる出力回路を有する半導体集積回路やM
OSFETからなる出力回路を有する半導体集積回路に
も利用することができる。
【0040】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【0041】すなわち、本発明によれば、複数のトラン
ジスタを並列接続して構成する出力パワートランジスタ
の設計において、比較的簡単にチップ内温度分布を比較
的均一にするための各トランジスタ同士の間隔を決定す
ることができる。
【図面の簡単な説明】
【図1】本発明を適用して好適なバイポーラ・トランジ
スタからなる出力回路の第1の実施例を示す回路図。
【図2】図1の実施例回路のレイアウト構成例を示す平
面図。
【図3】本発明に係る出力回路における列内トランジス
タのピッチの決定手順の一例を示すフローチャート。
【図4】図3の手順に従って算出した最大熱抵抗を、横
軸をブロック内トランジスタのピッチ、縦軸を最大熱抵
抗にとって示したグラフである。
【図5】出力回路の他の実施例を示す回路図。
【図6】出力回路のさらに他の実施例を示す回路図。
【図7】本発明を適用した出力回路を有するRFモジュ
ールの概略構成を示す図。
【図8】RFモジュールの応用システムの一例としての
携帯電話ないしは携帯情報端末装置の概略構成を示すブ
ロック図。
【符号の説明】
Q1〜Qn 出力用トランジスタ B ベース C コレクタ E エミッタ OUT1,OUT2 出力端子 BL ベース配線層 CL コレクタ配線層 EL エミッタ配線層 L1 ブロック内のトランジスタ間隔 L2 ブロック間隔 10 信号処理部 11 アンテナ 12 分波器 13 RF送信ユニット(RFモジュール) 20 送受話器 30 操作パネル 110 初段アンプ 120 ドライバ段 130 出力段
フロントページの続き (72)発明者 大曽根 靖夫 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 中里 典生 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 草野 忠四郎 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 (72)発明者 小野 秀行 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 (72)発明者 藤田 孝博 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 山下 喜市 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Fターム(参考) 5B046 AA08 BA05 DA05 JA05 5F064 CC02 CC09 CC22 CC23 CC26 DD03 DD13 DD19 DD20 DD24 DD25 GG05 HH06 HH09

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 同一サイズの複数のトランジスタが1個
    の半導体チップ上にマトリックス状に並べて配置され、
    各トランジスタの対応する端子同士が互いに接続されて
    同一の信号により同時に動作されるように構成される出
    力回路を備えてなる半導体集積回路の設計方法におい
    て、少なくとも同一列のトランジスタを所定数ずつグル
    ープにして複数個のブロックを構成し、このブロック内
    では各トランジスタを等間隔で配置するとともに、ブロ
    ック同士の間隔はブロック内の各トランジスタの間隔よ
    りも広くなるように設定することを特徴とする半導体集
    積回路の設計方法。
  2. 【請求項2】 上記ブロック数が3以上になった場合に
    は各ブロックの間隔同士も同一に設定するようにしたこ
    とを特徴とする請求項1に記載の半導体集積回路の設計
    方法。
  3. 【請求項3】 上記トランジスタは、ベース端子を入力
    端子とし、コレクタ端子またはエミッタ端子が出力端子
    に接続されたヘテロ接合バイポーラ・トランジスタであ
    ることを特徴とする請求項1または2に記載の半導体集
    積回路の設計方法。
  4. 【請求項4】 同一サイズの複数のトランジスタが1個
    の半導体チップ上にマトリックス状に並べて配置され、
    各トランジスタの対応する端子同士が互いに接続されて
    同一の信号により同時に動作されるように構成された出
    力回路を備えてなる半導体集積回路であって、少なくと
    も同一列のトランジスタは所定数ずつグループ化され、
    このブロック内では各トランジスタは等間隔で配置され
    ているとともに、ブロック同士の間隔はブロック内の各
    トランジスタの間隔よりも広くなるように配設されてい
    ることを特徴とする半導体集積回路。
  5. 【請求項5】 上記ブロック数が3以上である場合に、
    各ブロックの間隔同士も同一に設定されていることを特
    徴とする請求項4に記載の半導体集積回路。
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