JP2001237318A - モデルパラメータ最適化方法およびそれを用いた回路シミュレーション方法 - Google Patents
モデルパラメータ最適化方法およびそれを用いた回路シミュレーション方法Info
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- JP2001237318A JP2001237318A JP2000046252A JP2000046252A JP2001237318A JP 2001237318 A JP2001237318 A JP 2001237318A JP 2000046252 A JP2000046252 A JP 2000046252A JP 2000046252 A JP2000046252 A JP 2000046252A JP 2001237318 A JP2001237318 A JP 2001237318A
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Abstract
(57)【要約】
【課題】 回路シミュレーション用のモデルパラメータ
を最適に抽出でき、それにより高信頼性および高精度の
回路シミュレーション方法を実現する。 【解決手段】 複数のロットから複数の半導体基板を任
意に選択し、選択した前記複数の半導体基板の各々に対
して、前記半導体基板に形成された半導体素子の特性デ
ータを測定し、前記特性データの測定値をパラメータデ
ータとして抽出し、抽出した前記パラメータデータの平
均値を算出して、該平均値を回路シミュレーション用の
モデルパラメータとする。
を最適に抽出でき、それにより高信頼性および高精度の
回路シミュレーション方法を実現する。 【解決手段】 複数のロットから複数の半導体基板を任
意に選択し、選択した前記複数の半導体基板の各々に対
して、前記半導体基板に形成された半導体素子の特性デ
ータを測定し、前記特性データの測定値をパラメータデ
ータとして抽出し、抽出した前記パラメータデータの平
均値を算出して、該平均値を回路シミュレーション用の
モデルパラメータとする。
Description
【０００１】
【発明が属する技術分野】本発明は、主として半導体集
積回路装置の設計に利用する回路シミュレーション用の
モデルパラメータを最適に抽出する方法およびそれを用
いた回路シミュレーション方法に関する。
積回路装置の設計に利用する回路シミュレーション用の
モデルパラメータを最適に抽出する方法およびそれを用
いた回路シミュレーション方法に関する。
【０００２】
【従来の技術】近年、例えば、ＭＯＳ型半導体集積回路
の分野では、半導体素子に対するパターンの微細化、高
集積化、高速化が進むにつれ、集積回路に要求される設
計仕様も多様で複雑になってきている。各種の集積回路
設計仕様を満たすために、設計した各要素回路の機能お
よび全体の集積回路動作を検証する際に、回路シミュレ
ーションを行うのであるが、その場合、ＭＯＳトランジ
スタ特性のモデルパラメータを抽出し、それらでＭＯＳ
トランジスタの動作を考慮している。
の分野では、半導体素子に対するパターンの微細化、高
集積化、高速化が進むにつれ、集積回路に要求される設
計仕様も多様で複雑になってきている。各種の集積回路
設計仕様を満たすために、設計した各要素回路の機能お
よび全体の集積回路動作を検証する際に、回路シミュレ
ーションを行うのであるが、その場合、ＭＯＳトランジ
スタ特性のモデルパラメータを抽出し、それらでＭＯＳ
トランジスタの動作を考慮している。
【０００３】通常、そのＭＯＳトランジスタのモデルパ
ラメータ抽出に使用されているＭＯＳトランジスタ特性
の代表的実測データを得るためには、数十種類のパター
ンや構造を有するＭＯＳトランジスタが作成されている
テストパターンの入った半導体基板選択が必要である。
その選択は担当者に一任されていることが多く、製造さ
れたロットの中から数枚程度抜き取りしたウエーハ上の
ＭＯＳトランジスタ数個の主要特性を測定し、その結
果、電気特性が平均と思われる１枚を選択し、それをも
とに、ＭＯＳトランジスタのモデルパラメータを抽出し
ていた。
ラメータ抽出に使用されているＭＯＳトランジスタ特性
の代表的実測データを得るためには、数十種類のパター
ンや構造を有するＭＯＳトランジスタが作成されている
テストパターンの入った半導体基板選択が必要である。
その選択は担当者に一任されていることが多く、製造さ
れたロットの中から数枚程度抜き取りしたウエーハ上の
ＭＯＳトランジスタ数個の主要特性を測定し、その結
果、電気特性が平均と思われる１枚を選択し、それをも
とに、ＭＯＳトランジスタのモデルパラメータを抽出し
ていた。
【０００４】例として、図６は、選択されたウエーハの
特定のＭＯＳトランジスタにドレイン電圧とゲート電圧
を印加して、そのドレイン電流を測定した図である。
特定のＭＯＳトランジスタにドレイン電圧とゲート電圧
を印加して、そのドレイン電流を測定した図である。
【０００５】図６に示すように、あるゲート電圧（Ｖ
ｇ）に対して１本のドレイン電流（Ｉｄ）―ドレイン電
圧（Ｖｄ）曲線が抽出される。この曲線を回路シミュレ
ータに取り込むときには、ドレイン電流Ｉｄ、ドレイン
電圧Ｖｄやゲート電圧Ｖｇは適当なステップ毎の測定値
として導入され、また、それら測定点の間の値は一定の
数式をもちいて補間される。
ｇ）に対して１本のドレイン電流（Ｉｄ）―ドレイン電
圧（Ｖｄ）曲線が抽出される。この曲線を回路シミュレ
ータに取り込むときには、ドレイン電流Ｉｄ、ドレイン
電圧Ｖｄやゲート電圧Ｖｇは適当なステップ毎の測定値
として導入され、また、それら測定点の間の値は一定の
数式をもちいて補間される。
【０００６】以上は、ＭＯＳトランジスタ特性の代表的
特性値であったが、これとともに、ＭＯＳトランジスタ
のモデルパラメータには、製造プロセスなどによる特性
バラツキデータを表現するため、コーナーモデルと呼ば
れるものが用意されている。図７に、このコーナーモデ
ルの例を示す。
特性値であったが、これとともに、ＭＯＳトランジスタ
のモデルパラメータには、製造プロセスなどによる特性
バラツキデータを表現するため、コーナーモデルと呼ば
れるものが用意されている。図７に、このコーナーモデ
ルの例を示す。
【０００７】図７のコーナーモデルは、ＣＭＯＳデバイ
スである場合、ＮチャンネルＭＯＳトランジスタとＰチ
ャンネルＭＯＳトランジスタの許容ドレイン電流（Ｉｄ
ｓ）の範囲を示したものである。すなわち、Ｎチャンネ
ル、ＰチャンネルＭＯＳトランジスタにおいて、集積回
路を正常に駆動させ、所定の特性を得るためにはドレイ
ン電流はＤ１〜Ｄ４の点で囲まれた領域の値になければ
ならない。ＭＯＳトランジスタのＩｄｓのバラツキを上
記範囲に設定して任意の値の組み合わせを選択し、回路
シミュレーションを実行し、集積回路全体の特性バラツ
キを評価する。点ＣはＩｄｓの中心値または平均値の組
み合わせの点である。
スである場合、ＮチャンネルＭＯＳトランジスタとＰチ
ャンネルＭＯＳトランジスタの許容ドレイン電流（Ｉｄ
ｓ）の範囲を示したものである。すなわち、Ｎチャンネ
ル、ＰチャンネルＭＯＳトランジスタにおいて、集積回
路を正常に駆動させ、所定の特性を得るためにはドレイ
ン電流はＤ１〜Ｄ４の点で囲まれた領域の値になければ
ならない。ＭＯＳトランジスタのＩｄｓのバラツキを上
記範囲に設定して任意の値の組み合わせを選択し、回路
シミュレーションを実行し、集積回路全体の特性バラツ
キを評価する。点ＣはＩｄｓの中心値または平均値の組
み合わせの点である。
【０００８】コーナーモデルを抽出するにあたっては、
以上のようなＭＯＳトランジスタ特性の１つである許容
ドレイン電流（Ｉｄｓ）やこの他しきい値電圧（Ｖｔ
ｈ）が用いられ、特性仕様としての設計上決定された定
格値、つまり許容範囲を上記の図の抽出領域としてい
た。
以上のようなＭＯＳトランジスタ特性の１つである許容
ドレイン電流（Ｉｄｓ）やこの他しきい値電圧（Ｖｔ
ｈ）が用いられ、特性仕様としての設計上決定された定
格値、つまり許容範囲を上記の図の抽出領域としてい
た。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の技術には、以下に示す課題が存在する。
来の技術には、以下に示す課題が存在する。
【００１０】第１に、半導体集積回路作製時には、すで
に説明したように製造工程において加工バラツキが存在
し、それに伴って完成したＭＯＳトランジスタの電気特
性バラツキも存在する。このような状況下で、各種モデ
ルパラメータ抽出用のＭＯＳトランジスタ特性の測定
は、電気特性が平均と思われる１枚のウェーハを選択し
て行われていた。従来例として、モデルパラメータ抽出
用のＭＯＳトランジスタ特性を図４に示したが、測定デ
ータ（曲線）が１つしかなく、そのデータが、上記のよ
うなウエーハ選択法および製造プロセスのバラツキのた
め、真に近い平均値のデータかどうか不明であり、場合
によっては、このデータより得られたパラメータを使用
することにより、回路シミュレーションが正しい結果を
与えるかどうか疑わしい場合も予想された。
に説明したように製造工程において加工バラツキが存在
し、それに伴って完成したＭＯＳトランジスタの電気特
性バラツキも存在する。このような状況下で、各種モデ
ルパラメータ抽出用のＭＯＳトランジスタ特性の測定
は、電気特性が平均と思われる１枚のウェーハを選択し
て行われていた。従来例として、モデルパラメータ抽出
用のＭＯＳトランジスタ特性を図４に示したが、測定デ
ータ（曲線）が１つしかなく、そのデータが、上記のよ
うなウエーハ選択法および製造プロセスのバラツキのた
め、真に近い平均値のデータかどうか不明であり、場合
によっては、このデータより得られたパラメータを使用
することにより、回路シミュレーションが正しい結果を
与えるかどうか疑わしい場合も予想された。
【００１１】第２に、コーナーモデルを抽出するにあた
って、ＭＯＳトランジスタ特性である許容ドレイン電流
（Ｉｄｓ）あるいは、しきい値電圧（Ｖｔｈ）の値の上
下限を有する定格値を使用して抽出している。したがっ
て、ＭＯＳトランジスタ特性のバラツキ幅も大きく、従
来のコーナーモデルを用いてシミュレーションされた回
路特性のバラツキの幅も広いものとなり、あまり正確に
は評価できなかった。
って、ＭＯＳトランジスタ特性である許容ドレイン電流
（Ｉｄｓ）あるいは、しきい値電圧（Ｖｔｈ）の値の上
下限を有する定格値を使用して抽出している。したがっ
て、ＭＯＳトランジスタ特性のバラツキ幅も大きく、従
来のコーナーモデルを用いてシミュレーションされた回
路特性のバラツキの幅も広いものとなり、あまり正確に
は評価できなかった。
【００１２】よって、本発明は、上記の問題を解決する
ためになされたものであり、その目的は、回路シミュレ
ーション用のモデルパラメータを最適に抽出でき、それ
により高信頼性および高精度の回路シミュレーション方
法を実現することにある。
ためになされたものであり、その目的は、回路シミュレ
ーション用のモデルパラメータを最適に抽出でき、それ
により高信頼性および高精度の回路シミュレーション方
法を実現することにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１のモデルパラメータ最適化方法
は、複数のロットから複数の半導体基板を任意に選択
し、選択した前記複数の半導体基板の各々に対して、前
記半導体基板に形成された半導体素子の特性データを測
定し、前記特性データの測定値をパラメータデータとし
て抽出し、抽出した前記パラメータデータの平均値を算
出して、該平均値を回路シミュレーション用のモデルパ
ラメータとすることを特徴とする。
め、本発明に係る第１のモデルパラメータ最適化方法
は、複数のロットから複数の半導体基板を任意に選択
し、選択した前記複数の半導体基板の各々に対して、前
記半導体基板に形成された半導体素子の特性データを測
定し、前記特性データの測定値をパラメータデータとし
て抽出し、抽出した前記パラメータデータの平均値を算
出して、該平均値を回路シミュレーション用のモデルパ
ラメータとすることを特徴とする。
【００１４】また、前記の目的を達成するため、本発明
に係る第２のモデルパラメータ最適化方法は、複数のロ
ットから複数の半導体基板を任意に選択し、選択した前
記複数の半導体基板の各々に対して、前記半導体基板に
形成された半導体素子の特性データを測定し、前記特性
データの測定値をパラメータデータとして抽出し、抽出
した前記パラメータデータに基づいて、前記半導体素子
の特性バラツキ範囲を決定する第１および第２の限界デ
ータを算出して、該第１および第２の限界データを回路
シミュレーション用のモデルパラメータとすることを特
徴とする。
に係る第２のモデルパラメータ最適化方法は、複数のロ
ットから複数の半導体基板を任意に選択し、選択した前
記複数の半導体基板の各々に対して、前記半導体基板に
形成された半導体素子の特性データを測定し、前記特性
データの測定値をパラメータデータとして抽出し、抽出
した前記パラメータデータに基づいて、前記半導体素子
の特性バラツキ範囲を決定する第１および第２の限界デ
ータを算出して、該第１および第２の限界データを回路
シミュレーション用のモデルパラメータとすることを特
徴とする。
【００１５】前記第１および第２のモデルパラメータ最
適化方法において、前記複数の半導体基板は１０枚以上
の半導体基板であることが好ましい。
適化方法において、前記複数の半導体基板は１０枚以上
の半導体基板であることが好ましい。
【００１６】前記の目的を達成するため、本発明に係る
回路シミュレーション方法は、前記第１および第２のモ
デルパラメータ最適化方法を用いて、回路特性のシミュ
レーションを行うことを特徴とする。
回路シミュレーション方法は、前記第１および第２のモ
デルパラメータ最適化方法を用いて、回路特性のシミュ
レーションを行うことを特徴とする。
【００１７】上記方法によれば、特に複数の半導体基板
を選択しそれぞれの半導体素子の特性データを複数測定
して平均値またはバラツキ範囲を算出して、回路シミュ
レーション用モデルパラメータとするので、従来のよう
な単なる平均特性データの予想値や定格による特性バラ
ツキをモデルパラメータとする方法よりも、高信頼性お
よび高精度の回路シミュレーション用モデルパラメータ
を実現すると共に、それを用いた正確な回路シミュレー
ションを実行することができる。
を選択しそれぞれの半導体素子の特性データを複数測定
して平均値またはバラツキ範囲を算出して、回路シミュ
レーション用モデルパラメータとするので、従来のよう
な単なる平均特性データの予想値や定格による特性バラ
ツキをモデルパラメータとする方法よりも、高信頼性お
よび高精度の回路シミュレーション用モデルパラメータ
を実現すると共に、それを用いた正確な回路シミュレー
ションを実行することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１９】（第１の実施形態）図１は、本発明の第１
の実施形態に係るモデルパラメータ最適化方法における
処理工程を示すフローチャートである。
の実施形態に係るモデルパラメータ最適化方法における
処理工程を示すフローチャートである。
【００２０】図１において、まず、ＭＯＳトランジスタ
特性データを得てモデルパラメータを構築するためのウ
エーハを複数枚選択する（Ｓ１０１）。この選択は、あ
る一定のプロセスで製作されたウエハを、例えば１ロッ
トから複数枚、異なる複数のロットから複数枚任意に選
択することによって行われる。要するに、そのプロセス
で製造されたウエハから一様に選択するのである。そし
てこの後、選択されたウエハすべてについてＭＯＳトラ
ンジスタ特性データを測定し（Ｓ１０２）、それらすべ
ての測定値をパラメータデータとして抽出し（Ｓ１０
３）、抽出したパラメータデータの平均値を算出して、
その平均値を回路シミュレーション用モデルパラメータ
とする（Ｓ１０４）。
特性データを得てモデルパラメータを構築するためのウ
エーハを複数枚選択する（Ｓ１０１）。この選択は、あ
る一定のプロセスで製作されたウエハを、例えば１ロッ
トから複数枚、異なる複数のロットから複数枚任意に選
択することによって行われる。要するに、そのプロセス
で製造されたウエハから一様に選択するのである。そし
てこの後、選択されたウエハすべてについてＭＯＳトラ
ンジスタ特性データを測定し（Ｓ１０２）、それらすべ
ての測定値をパラメータデータとして抽出し（Ｓ１０
３）、抽出したパラメータデータの平均値を算出して、
その平均値を回路シミュレーション用モデルパラメータ
とする（Ｓ１０４）。
【００２１】ここで、図２（ａ）は、本実施形態による
回路シミュレーション用のモデルパラメータに使用する
特性データの一例を示し、ＭＯＳトランジスタの、ゲー
ト電圧Ｖｇをパラメータとしたドレイン電圧Ｖｄ対ドレ
イン電流Ｉｄ特性を測定した図である。図２（ｂ）は、
図２（ａ）の曲線の一部Ａの拡大図である。
回路シミュレーション用のモデルパラメータに使用する
特性データの一例を示し、ＭＯＳトランジスタの、ゲー
ト電圧Ｖｇをパラメータとしたドレイン電圧Ｖｄ対ドレ
イン電流Ｉｄ特性を測定した図である。図２（ｂ）は、
図２（ａ）の曲線の一部Ａの拡大図である。
【００２２】図２には、測定した特性データ（曲線）が
７本示されているが、これらはそれぞれ１ロットからの
異なるウエハ、異なるロットからの異なるウエハに対す
るトランジスタ特性であり、プロセス条件のバラツキに
よって特性曲線が僅かずつばらついている。
７本示されているが、これらはそれぞれ１ロットからの
異なるウエハ、異なるロットからの異なるウエハに対す
るトランジスタ特性であり、プロセス条件のバラツキに
よって特性曲線が僅かずつばらついている。
【００２３】この抽出されたパラメータデータを回路シ
ミュレータに具体的に取り込むときには、それぞれの曲
線１本について、従来同様、Ｉｄ、Ｖｄやゲート電圧Ｖ
ｇは適当なステップ毎の測定値として取り込まれ、ま
た、それら測定点の間の値は一定の数式を用いて補間さ
れる。そして上記データ形式の回路シミュレータの導入
に伴って、データを統計処理するプログラムを回路シミ
ュレータに追加する。
ミュレータに具体的に取り込むときには、それぞれの曲
線１本について、従来同様、Ｉｄ、Ｖｄやゲート電圧Ｖ
ｇは適当なステップ毎の測定値として取り込まれ、ま
た、それら測定点の間の値は一定の数式を用いて補間さ
れる。そして上記データ形式の回路シミュレータの導入
に伴って、データを統計処理するプログラムを回路シミ
ュレータに追加する。
【００２４】本実施形態のかかるデータおよびシミュレ
ータプログラムによって、実際に、要素回路や集積回路
全体の代表的な特性を評価するためのシミュレーション
を行う場合は、図２の例では、回路シミュレータによっ
て、まず抽出された７本の抽出パラメータデータについ
て統計処理すなわちＩｄ−Ｖｄ特性の平均値を算出し、
その後そのパラメータデータの平均値をモデルパラメー
タとして最適化することにより、これを用いて回路シミ
ュレーションが行われる。
ータプログラムによって、実際に、要素回路や集積回路
全体の代表的な特性を評価するためのシミュレーション
を行う場合は、図２の例では、回路シミュレータによっ
て、まず抽出された７本の抽出パラメータデータについ
て統計処理すなわちＩｄ−Ｖｄ特性の平均値を算出し、
その後そのパラメータデータの平均値をモデルパラメー
タとして最適化することにより、これを用いて回路シミ
ュレーションが行われる。
【００２５】以上のように、回路シミュレーションに用
いるモデルパラメータは、実際のプロセスで作成された
複数のトランジスタによる実測データであるので、そこ
から算出された特性データの平均値は真の平均特性とな
っている。このため、回路シミュレーション結果は、実
際のプロセスに対応した信頼性ある結果を導き出すこと
ができる。
いるモデルパラメータは、実際のプロセスで作成された
複数のトランジスタによる実測データであるので、そこ
から算出された特性データの平均値は真の平均特性とな
っている。このため、回路シミュレーション結果は、実
際のプロセスに対応した信頼性ある結果を導き出すこと
ができる。
【００２６】（第２の実施形態）図３は、本発明の第２
の実施形態に係るモデルパラメータ最適化方法における
処理工程を示すフローチャートである。図３において、
ステップＳ１０３までは図１に示す第１の実施形態と同
じ処理工程であるので、その後の処理工程について以下
で説明する。なお、本実施形態は、従来例において説明
したコーナーモデルの構築に関する。
の実施形態に係るモデルパラメータ最適化方法における
処理工程を示すフローチャートである。図３において、
ステップＳ１０３までは図１に示す第１の実施形態と同
じ処理工程であるので、その後の処理工程について以下
で説明する。なお、本実施形態は、従来例において説明
したコーナーモデルの構築に関する。
【００２７】本実施形態によるコーナーモデルの構築
も、第１の実施形態のように、図２に示したＭＯＳトラ
ンジスタの７本のＩｄ−Ｖｄ特性データに基づいて行
う。回路シミュレータには、図２の７本のＩｄ−Ｖｄ特
性データが記憶されているから、そのＩｄ−Ｖｄ特性デ
ータから、回路シミュレータの統計処理プログラムによ
って、例えば、バラツキ上限データとバラツキ下限デー
タ（図２（ｂ）参照）とを算出し、これらを回路シミュ
レーション用モデルパラメータとする（Ｓ３０４）。
も、第１の実施形態のように、図２に示したＭＯＳトラ
ンジスタの７本のＩｄ−Ｖｄ特性データに基づいて行
う。回路シミュレータには、図２の７本のＩｄ−Ｖｄ特
性データが記憶されているから、そのＩｄ−Ｖｄ特性デ
ータから、回路シミュレータの統計処理プログラムによ
って、例えば、バラツキ上限データとバラツキ下限デー
タ（図２（ｂ）参照）とを算出し、これらを回路シミュ
レーション用モデルパラメータとする（Ｓ３０４）。
【００２８】このようにして、例えばＣＭＯＳデバイス
の場合、抽出データを用いたコーナーモデルは、従来の
図５の代わりに、ＮチャンネルＭＯＳトランジスタ、Ｐ
チャンネルＭＯＳトランジスタのＩｄｓに対応するＤ１
〜Ｄ４の各点が、実測されたＩｄｓのバラツキ上下限の
組み合わせたものになる。
の場合、抽出データを用いたコーナーモデルは、従来の
図５の代わりに、ＮチャンネルＭＯＳトランジスタ、Ｐ
チャンネルＭＯＳトランジスタのＩｄｓに対応するＤ１
〜Ｄ４の各点が、実測されたＩｄｓのバラツキ上下限の
組み合わせたものになる。
【００２９】以上のコーナーモデルでは、従来のような
設計仕様に基づく広い規格値ではなく、実測したバラツ
キ上下限値で囲まれた範囲で示された図５に代わるコー
ナーモデルを用いて、プロセスバラツキによる回路特性
のバラツキシュミュレーションが行える。したがって、
当然のことながら、特性範囲が狭い実測バラツキに基づ
く回路シミュレーションを行うことができるので、実際
の製造プロセスバラツキを反映した高精度の回路特性シ
ミュレーションが可能となる。
設計仕様に基づく広い規格値ではなく、実測したバラツ
キ上下限値で囲まれた範囲で示された図５に代わるコー
ナーモデルを用いて、プロセスバラツキによる回路特性
のバラツキシュミュレーションが行える。したがって、
当然のことながら、特性範囲が狭い実測バラツキに基づ
く回路シミュレーションを行うことができるので、実際
の製造プロセスバラツキを反映した高精度の回路特性シ
ミュレーションが可能となる。
【００３０】以上の実施の形態では、ＭＯＳトランジス
タのＩｄ−Ｖｄ特性でのモデルパラメータ抽出について
説明したが、本発明はこれに限定されるものではなく、
回路シミュレーションの目的に応じて各種の特性曲線の
抽出パラメータを用いることができる。
タのＩｄ−Ｖｄ特性でのモデルパラメータ抽出について
説明したが、本発明はこれに限定されるものではなく、
回路シミュレーションの目的に応じて各種の特性曲線の
抽出パラメータを用いることができる。
【００３１】例えば、図２に示す特性曲線は、選択され
た複数のＭＯＳトランジスタについて、基板バイアスを
パラメータとしたＩｄ−Ｖｇ特性であり、縦軸は特に対
数スケールでとられている。このようなデータは、しき
い値電圧以下で存在する微小電流およびしきい値電圧付
近の電流立ち上がりを良く表し、従って、集積回路の待
機時の消費電流、しきい値電圧が低く設定された回路な
どのプロセスによるバラツキ評価などに適している。
た複数のＭＯＳトランジスタについて、基板バイアスを
パラメータとしたＩｄ−Ｖｇ特性であり、縦軸は特に対
数スケールでとられている。このようなデータは、しき
い値電圧以下で存在する微小電流およびしきい値電圧付
近の電流立ち上がりを良く表し、従って、集積回路の待
機時の消費電流、しきい値電圧が低く設定された回路な
どのプロセスによるバラツキ評価などに適している。
【００３２】また、図３に示す特性曲線は、選択された
複数のＭＯＳトランジスタについて、基板バイアスをパ
ラメータとしたＩｄ−Ｖｇ特性であり、縦軸はリニアス
ケールでとられている。こうした特性データもモデルパ
ラメータデータとして抽出し、用いることができる。
複数のＭＯＳトランジスタについて、基板バイアスをパ
ラメータとしたＩｄ−Ｖｇ特性であり、縦軸はリニアス
ケールでとられている。こうした特性データもモデルパ
ラメータデータとして抽出し、用いることができる。
【００３３】また、本発明の実施の形態による回路シミ
ュレーションでは、抽出データを統計処理して用いるの
で、抽出する特性曲線としては１０本以上、すなわち異
なるウエーハについてそれぞれから１０個以上のＭＯＳ
トランジスタ等の半導体素子特性を抽出することが望ま
しい。それは、特性曲線が多ければそれだけ統計処理結
果が正確になるからである。図２（ｂ）では、７本の抽
出なので特性曲線は一様にばらついているように見える
が、抽出本数を多くすると、平均値のデータ付近に曲線
が集まるように分布するようになる。そうした状況で
は、バラツキの範囲として上下限をとるのではなく、統
計処理プログラムで標準偏差をとることもでき、様々な
観点からのバラツキシミュレーションができる。
ュレーションでは、抽出データを統計処理して用いるの
で、抽出する特性曲線としては１０本以上、すなわち異
なるウエーハについてそれぞれから１０個以上のＭＯＳ
トランジスタ等の半導体素子特性を抽出することが望ま
しい。それは、特性曲線が多ければそれだけ統計処理結
果が正確になるからである。図２（ｂ）では、７本の抽
出なので特性曲線は一様にばらついているように見える
が、抽出本数を多くすると、平均値のデータ付近に曲線
が集まるように分布するようになる。そうした状況で
は、バラツキの範囲として上下限をとるのではなく、統
計処理プログラムで標準偏差をとることもでき、様々な
観点からのバラツキシミュレーションができる。
【００３４】なお、特性曲線を多くするとそれを記憶
し、回路シミュレータを駆動するコンピュータとして記
憶容量や処理速度が大きいものが必要になるが、この点
については最近の半導体デバイスの性能向上からみると
本質的な問題ではない。
し、回路シミュレータを駆動するコンピュータとして記
憶容量や処理速度が大きいものが必要になるが、この点
については最近の半導体デバイスの性能向上からみると
本質的な問題ではない。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
回路シミュレーション用モデルパラメータの信頼性向
上、およびＭＯＳトランジスタに対するモデルパラメー
タのコーナーモデルの精度向上を図ることができ、これ
を用いて正確な集積回路シミュレーションを実行するこ
とができる。
回路シミュレーション用モデルパラメータの信頼性向
上、およびＭＯＳトランジスタに対するモデルパラメー
タのコーナーモデルの精度向上を図ることができ、これ
を用いて正確な集積回路シミュレーションを実行するこ
とができる。
【図１】 本発明の第１の実施形態に係るモデルパラメ
ータ最適化方法における処理工程を示すフローチャート
ータ最適化方法における処理工程を示すフローチャート
【図２】 本発明による回路シミュレーション用モデル
パラメータに使用するＭＯＳトランジスタのＩｄ−Ｖｄ
特性の測定値データを示す図
パラメータに使用するＭＯＳトランジスタのＩｄ−Ｖｄ
特性の測定値データを示す図
【図３】 本発明の第２の実施形態に係るモデルパラメ
ータ最適化方法における処理工程を示すフローチャート
ータ最適化方法における処理工程を示すフローチャート
【図４】 本発明による回路シミュレーション用モデル
パラメータに使用するＭＯＳトランジスタのＩｄ−Ｖｇ
特性の測定値データを縦軸対数スケールで示す図
パラメータに使用するＭＯＳトランジスタのＩｄ−Ｖｇ
特性の測定値データを縦軸対数スケールで示す図
【図５】 本発明による回路シミュレーション用モデル
パラメータに使用するＭＯＳトランジスタのＩｄ−Ｖｇ
特性の測定値データを縦軸リニアスケールで示す図
パラメータに使用するＭＯＳトランジスタのＩｄ−Ｖｇ
特性の測定値データを縦軸リニアスケールで示す図
【図６】 従来の回路シミュレーション用モデルパラメ
ータに使用するＭＯＳトランジスタのＩｄ−Ｖｄ特性の
規格値データを示す図
ータに使用するＭＯＳトランジスタのＩｄ−Ｖｄ特性の
規格値データを示す図
【図７】 従来の回路シミュレーション用コーナーモデ
ルを示す図
ルを示す図
Claims (4)
- 【請求項１】 複数のロットから複数の半導体基板を任
意に選択し、 選択した前記複数の半導体基板の各々に対して、前記半
導体基板に形成された半導体素子の特性データを測定
し、 前記特性データの測定値をパラメータデータとして抽出
し、 抽出した前記パラメータデータの平均値を算出して、該
平均値を回路シミュレーション用のモデルパラメータと
することを特徴とするモデルパラメータ最適化方法。 - 【請求項２】 複数のロットから複数の半導体基板を任
意に選択し、 選択した前記複数の半導体基板の各々に対して、前記半
導体基板に形成された半導体素子の特性データを測定
し、 前記特性データの測定値をパラメータデータとして抽出
し、 抽出した前記パラメータデータに基づいて、前記半導体
素子の特性バラツキ範囲を決定する第１および第２の限
界データを算出して、該第１および第２の限界データを
回路シミュレーション用のモデルパラメータとすること
を特徴とするモデルパラメータ最適化方法。 - 【請求項３】 前記複数の半導体基板は１０枚以上の半
導体基板である請求項１または２記載のモデルパラメー
タ最適化方法。 - 【請求項４】 請求項１から３のいずれか一項記載のモ
デルパラメータ最適化方法を用いて、回路特性のシミュ
レーションを行うことを特徴とする回路シミュレーショ
ン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000046252A JP2001237318A (ja) | 2000-02-23 | 2000-02-23 | モデルパラメータ最適化方法およびそれを用いた回路シミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000046252A JP2001237318A (ja) | 2000-02-23 | 2000-02-23 | モデルパラメータ最適化方法およびそれを用いた回路シミュレーション方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237318A true JP2001237318A (ja) | 2001-08-31 |
Family
ID=18568708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000046252A Pending JP2001237318A (ja) | 2000-02-23 | 2000-02-23 | モデルパラメータ最適化方法およびそれを用いた回路シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001237318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG110029A1 (en) * | 2003-03-14 | 2005-04-28 | Agency Science Tech & Res | Substrate for growing a iii-v nitride epilayer and method for selecting the same |
| JP2005190262A (ja) * | 2003-12-26 | 2005-07-14 | Renesas Technology Corp | 半導体集積回路の設計方法 |
-
2000
- 2000-02-23 JP JP2000046252A patent/JP2001237318A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG110029A1 (en) * | 2003-03-14 | 2005-04-28 | Agency Science Tech & Res | Substrate for growing a iii-v nitride epilayer and method for selecting the same |
| JP2005190262A (ja) * | 2003-12-26 | 2005-07-14 | Renesas Technology Corp | 半導体集積回路の設計方法 |
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