JP2001236248A - フェイルセーフ回路並びにこれを備えた制御装置 - Google Patents
フェイルセーフ回路並びにこれを備えた制御装置Info
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- JP2001236248A JP2001236248A JP2000042563A JP2000042563A JP2001236248A JP 2001236248 A JP2001236248 A JP 2001236248A JP 2000042563 A JP2000042563 A JP 2000042563A JP 2000042563 A JP2000042563 A JP 2000042563A JP 2001236248 A JP2001236248 A JP 2001236248A
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Abstract
(57)【要約】
【課題】最小限のＣＰＵ資源を使用して、ＣＰＵ暴走時
に確実に出力を禁止し、またＣＰＵの初期暴走による誤
出力も禁止する、信頼性の高いフェイルセーフ回路を提
供することにある。 【解決手段】ラッチ回路４で、パルス信号の立ちあが
り、ラッチ回路３でパルス信号の立下りとラッチ４の出
力を検知し、３ステートバッファ８をイネーブルにする
ことにより、ＣＰＵ１の初期暴走による誤出力を防止
し、またパルス信号１０が一定期間途絶えると、ラッチ
回路３及びラッチ回路４にリセットがかかり、３ステー
トバッファ８によってＣＰＵ１からの出力が遮断され
る。
に確実に出力を禁止し、またＣＰＵの初期暴走による誤
出力も禁止する、信頼性の高いフェイルセーフ回路を提
供することにある。 【解決手段】ラッチ回路４で、パルス信号の立ちあが
り、ラッチ回路３でパルス信号の立下りとラッチ４の出
力を検知し、３ステートバッファ８をイネーブルにする
ことにより、ＣＰＵ１の初期暴走による誤出力を防止
し、またパルス信号１０が一定期間途絶えると、ラッチ
回路３及びラッチ回路４にリセットがかかり、３ステー
トバッファ８によってＣＰＵ１からの出力が遮断され
る。
Description
【０００１】
【発明の属する技術分野】本発明はフェイルセーフ回路
に関し、特に自動車用ＥＣＵ（エレクトロニックコント
ロールユニット）にマイクロコンピュータ（以下マイコ
ン）を用いた制御装置におけるフェイルセーフ回路に関
する。
に関し、特に自動車用ＥＣＵ（エレクトロニックコント
ロールユニット）にマイクロコンピュータ（以下マイコ
ン）を用いた制御装置におけるフェイルセーフ回路に関
する。
【０００２】
【従来の技術】自動車用ＥＣＵを用いた制御装置では、
マイコン暴走時に不正な出力を禁止できるよう、フェイ
ルセーフ回路が備えられている。例えばＡＣＣ（オート
クルーズコントロール）を考えた場合、マイコン暴走時
は、ブレーキやアクセルに対して不正な出力をしないよ
う、出力を禁止している。このようなフェイルセーフ回
路は、近年コストダウンや、より安全性の高い回路とす
ることが要求されている。この要請に応えるために、例
えば、特開平９−３４５０２号公報には、デコード回路
とフリップフロップによって構成される出力制御回路が
ＣＰＵの出力ラッチ回路を制御して、ＣＰＵが初期暴走
した場合でも、誤出力を防止する技術が開示されてい
る。
マイコン暴走時に不正な出力を禁止できるよう、フェイ
ルセーフ回路が備えられている。例えばＡＣＣ（オート
クルーズコントロール）を考えた場合、マイコン暴走時
は、ブレーキやアクセルに対して不正な出力をしないよ
う、出力を禁止している。このようなフェイルセーフ回
路は、近年コストダウンや、より安全性の高い回路とす
ることが要求されている。この要請に応えるために、例
えば、特開平９−３４５０２号公報には、デコード回路
とフリップフロップによって構成される出力制御回路が
ＣＰＵの出力ラッチ回路を制御して、ＣＰＵが初期暴走
した場合でも、誤出力を防止する技術が開示されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術には、以下に掲げる問題点があった。特開平９−３４
５０２号公報に示される方法では、出力ラッチ回路に出
力するフリップフロップを動作させる信号として、デコ
ード回路でＣＰＵからの出力信号をデコードした信号を
用いている。ところが、特開平９−３４５０２号公報に
示される技術では、デコード回路に入力するＣＰＵから
の信号は、ＣＰＵ暴走時の誤動作を回避するため、複数
である必要がある。これは、ＣＰＵの資源（端子）を複
数このデコードの為に使用してしまうこととなり、近
年、回路の小型化、高集積化が進む中、ＣＰＵ資源が不
足する可能性があるという問題点がある。本発明は斯か
る問題点を鑑みてなされたものであり、その目的とする
ところは、最小限のＣＰＵ資源を使用して、ＣＰＵ暴走
時に確実に出力を禁止し、またＣＰＵの初期暴走による
誤出力も禁止する、信頼性の高いフェイルセーフ回路を
提供することにある。
術には、以下に掲げる問題点があった。特開平９−３４
５０２号公報に示される方法では、出力ラッチ回路に出
力するフリップフロップを動作させる信号として、デコ
ード回路でＣＰＵからの出力信号をデコードした信号を
用いている。ところが、特開平９−３４５０２号公報に
示される技術では、デコード回路に入力するＣＰＵから
の信号は、ＣＰＵ暴走時の誤動作を回避するため、複数
である必要がある。これは、ＣＰＵの資源（端子）を複
数このデコードの為に使用してしまうこととなり、近
年、回路の小型化、高集積化が進む中、ＣＰＵ資源が不
足する可能性があるという問題点がある。本発明は斯か
る問題点を鑑みてなされたものであり、その目的とする
ところは、最小限のＣＰＵ資源を使用して、ＣＰＵ暴走
時に確実に出力を禁止し、またＣＰＵの初期暴走による
誤出力も禁止する、信頼性の高いフェイルセーフ回路を
提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係わる発明のフェイルセーフ回
路は、中央演算処理装置と、前記中央処理演算装置から
出力されるパルスを監視し、前記パルスが途絶えると前
記中央処理演算装置に対してリセットを出力する監視機
能付リセット回路を備えるフェイルセーフ回路であっ
て、少なくとも前記中央演算処理装置から出力されるパ
ルスの立上がりエッジを検出して第１の出力制御信号を
出力する第１のラッチ回路と、前記パルスの立下がりエ
ッジと前記第１の出力制御信号とから第２の出力制御信
号を出力する第２のラッチ回路と、前記第１の出力制御
信号と前記第２の出力制御信号とが入力されると第３の
出力制御信号を出力するオアゲートと、前記第３の出力
制御信号により前記中央演算処理装置から出力される信
号を遮断する３ステートバッファとを備え、前記中央演
算処理装置からのパルスに応じて前記３ステートバッフ
ァで前記中央演算処理装置の出力の禁止を行なうことが
できることを特徴とする。また、本発明の請求項２に係
わる発明のフェイルセーフ回路は、前記請求項１に係わ
る発明に記載の前記監視機能付リセット回路が、さらに
前記中央処理演算装置に電源を供給する電源回路の出力
電圧値を監視し、起動時の前記出力電圧の上昇にともな
い、パワーオンリセット信号を発生することを特徴とす
る。また、本発明の請求項３に係わる発明のフェイルセ
ーフ回路は、前記請求項１に係わる発明に記載の前記監
視機能付リセット回路が、さらに前記中央処理演算装置
に電源を供給する電源回路の出力電圧値を監視し、前記
出力電圧低下時、リセット信号を発生することを特徴と
する。また、本発明の請求項４係わる発明のフェールセ
ーフ回路は、前記請求項１に係わる発明に記載の前記中
央処理演算装置の起動後、前記中央処理演算装置からの
パルスの立上がりと立下がりが出力されるまで、前記３
ステートバッファにより、前記中央演算処理装置の出力
を禁止することを特徴とする。また、本発明の請求項５
に係わる発明の制御装置は、前記請求項１乃至４に記載
のフェイルセーフ回路を備える車載用電子制御装置であ
ることを特徴とする。また、本発明の請求項６に係わる
発明の制御装置は、前記請求項４に係わる発明に記載の
フェイルセーフ回路を備える車載用オートクルーズ制御
装置であることを特徴とする。
に、本発明の請求項１に係わる発明のフェイルセーフ回
路は、中央演算処理装置と、前記中央処理演算装置から
出力されるパルスを監視し、前記パルスが途絶えると前
記中央処理演算装置に対してリセットを出力する監視機
能付リセット回路を備えるフェイルセーフ回路であっ
て、少なくとも前記中央演算処理装置から出力されるパ
ルスの立上がりエッジを検出して第１の出力制御信号を
出力する第１のラッチ回路と、前記パルスの立下がりエ
ッジと前記第１の出力制御信号とから第２の出力制御信
号を出力する第２のラッチ回路と、前記第１の出力制御
信号と前記第２の出力制御信号とが入力されると第３の
出力制御信号を出力するオアゲートと、前記第３の出力
制御信号により前記中央演算処理装置から出力される信
号を遮断する３ステートバッファとを備え、前記中央演
算処理装置からのパルスに応じて前記３ステートバッフ
ァで前記中央演算処理装置の出力の禁止を行なうことが
できることを特徴とする。また、本発明の請求項２に係
わる発明のフェイルセーフ回路は、前記請求項１に係わ
る発明に記載の前記監視機能付リセット回路が、さらに
前記中央処理演算装置に電源を供給する電源回路の出力
電圧値を監視し、起動時の前記出力電圧の上昇にともな
い、パワーオンリセット信号を発生することを特徴とす
る。また、本発明の請求項３に係わる発明のフェイルセ
ーフ回路は、前記請求項１に係わる発明に記載の前記監
視機能付リセット回路が、さらに前記中央処理演算装置
に電源を供給する電源回路の出力電圧値を監視し、前記
出力電圧低下時、リセット信号を発生することを特徴と
する。また、本発明の請求項４係わる発明のフェールセ
ーフ回路は、前記請求項１に係わる発明に記載の前記中
央処理演算装置の起動後、前記中央処理演算装置からの
パルスの立上がりと立下がりが出力されるまで、前記３
ステートバッファにより、前記中央演算処理装置の出力
を禁止することを特徴とする。また、本発明の請求項５
に係わる発明の制御装置は、前記請求項１乃至４に記載
のフェイルセーフ回路を備える車載用電子制御装置であ
ることを特徴とする。また、本発明の請求項６に係わる
発明の制御装置は、前記請求項４に係わる発明に記載の
フェイルセーフ回路を備える車載用オートクルーズ制御
装置であることを特徴とする。
【０００５】
【発明の実施の形態】本発明の上記の目的および他の目
的並びに発明の特徴および効果を明確にすべく、以下に
図面を参照しながら、本発明の実施の形態につき詳細に
説明する。図１は、本発明の一実施形態のフェールセー
フ回路の構成を示すブロック図であり、本実施の形態に
係わるフェイルセーフ回路は、制御マイコン用のＣＰＵ
（セントラルプロセッシングユニット：中央演算処理装
置）１、監視機能付リセット回路２、第1ラッチ回路
３、第２ラッチ回路４、第１論理ゲート５、第２論理ゲ
ート６、第３論理ゲート７、第４論理ゲート８並びに制
御部９を有する。ＣＰＵ１は、内蔵もしくは外付けのＲ
ＯＭから命令を取り出し、それにしたがって制御信号を
作成し、制御部９に供給する。監視機能付リセット回路
２は、自動車の電源であるバッテリをもとに電源回路で
発生する所定の電圧及び及びＣＰＵ１からのパルス信号
１０を監視し、電源回路からの電圧がある所定の値より
低い場合、もしくは一定期間ＣＰＵ１からのパルス信号
１０が途絶えた場合に、ＣＰＵ１及びラッチ回路３、ラ
ッチ回路４にリセット信号１１を出力する。ラッチ回路
４は、パルス信号１０がＨｉレベルになると、インバー
タ７によって反転し出力されたＬｏレベルにより、ラッ
チ出力が変化する。ラッチ回路３は、パルス信号１０の
Ｌｏレベルとラッチ回路４の出力にＬｏレベルが出力さ
れると、オアゲート５によって出力されるＬｏレベルの
信号により、ラッチ出力が変化する。オアゲート６は、
ラッチ回路３及びラッチ回路４の出力が同時にＬｏレベ
ルの時だけ、出力イネーブル信号１３を出力する。３ス
テートバッファ８は、出力イネーブル信号１３がＬｏレ
ベルの時だけ、ＣＰＵ１からの出力信号を制御部９に伝
達し、Ｈｉレベルのときは、出力をハイインピーダンス
状態にする。電源回路は、当業者にとってよく知られて
おり、また本発明とは直接関係しないので、その詳細な
構成は省略する。
的並びに発明の特徴および効果を明確にすべく、以下に
図面を参照しながら、本発明の実施の形態につき詳細に
説明する。図１は、本発明の一実施形態のフェールセー
フ回路の構成を示すブロック図であり、本実施の形態に
係わるフェイルセーフ回路は、制御マイコン用のＣＰＵ
（セントラルプロセッシングユニット：中央演算処理装
置）１、監視機能付リセット回路２、第1ラッチ回路
３、第２ラッチ回路４、第１論理ゲート５、第２論理ゲ
ート６、第３論理ゲート７、第４論理ゲート８並びに制
御部９を有する。ＣＰＵ１は、内蔵もしくは外付けのＲ
ＯＭから命令を取り出し、それにしたがって制御信号を
作成し、制御部９に供給する。監視機能付リセット回路
２は、自動車の電源であるバッテリをもとに電源回路で
発生する所定の電圧及び及びＣＰＵ１からのパルス信号
１０を監視し、電源回路からの電圧がある所定の値より
低い場合、もしくは一定期間ＣＰＵ１からのパルス信号
１０が途絶えた場合に、ＣＰＵ１及びラッチ回路３、ラ
ッチ回路４にリセット信号１１を出力する。ラッチ回路
４は、パルス信号１０がＨｉレベルになると、インバー
タ７によって反転し出力されたＬｏレベルにより、ラッ
チ出力が変化する。ラッチ回路３は、パルス信号１０の
Ｌｏレベルとラッチ回路４の出力にＬｏレベルが出力さ
れると、オアゲート５によって出力されるＬｏレベルの
信号により、ラッチ出力が変化する。オアゲート６は、
ラッチ回路３及びラッチ回路４の出力が同時にＬｏレベ
ルの時だけ、出力イネーブル信号１３を出力する。３ス
テートバッファ８は、出力イネーブル信号１３がＬｏレ
ベルの時だけ、ＣＰＵ１からの出力信号を制御部９に伝
達し、Ｈｉレベルのときは、出力をハイインピーダンス
状態にする。電源回路は、当業者にとってよく知られて
おり、また本発明とは直接関係しないので、その詳細な
構成は省略する。
【０００６】次に、本発明の実施形態の動作について、
図２のタイミング図を用いて説明する。図中の（１）で
電源がＯＮ状態になると、監視機能付リセット回路２
は、リセット信号をＬｏレベルに保持する（パワーオン
リセット）。Ｌｏレベルのリセット信号１１が入力され
ると、ラッチ回路３、ラッチ回路４の出力信号は、それ
ぞれＨｉレベルとなる。この時点で、オアゲート６の一
方にはＨｉレベルが入力されるため、出力信号は、Ｈｉ
レベルとなり、ＣＰＵ１からの出力信号は、３ステート
バッファ８によって遮断され、制御部への信号はハイイ
ンピーダンス状態となる。次にパワーオンリセットが解
除され、リセット信号がＨｉレベルにあがると、図２の
（２）のように一定周期のパルス信号１０が出力され始
める。このパルス信号１０の最初の立ちあがりで、イン
バータ７の出力はＨｉからＬｏへ変化しラッチ回路４の
出力は、ＨｉからＬｏへ変化する。次に、図２の（３）
のパルス信号１０の立下りで、ラッチ回路４は、ラッチ
動作しているため、その出力は変化しないので、図２の
（４）でオアゲート５の入力は、２つともＬｏレベルと
なり、ラッチ回路３に対して、Ｌｏレベルが出力され、
ラッチ回路３の出力がＨｉからＬｏへ変化する。する
と、オア６からの出力イネーブル信号がＬｏレベルとな
り、３ステートバッファ８がイネーブルとなり、ＣＰＵ
１からの出力信号が制御部９へ伝達される。これによ
り、パワーオンリセットが解除された後、何らかの原因
でＣＰＵ１が暴走していたとしてもパルス信号１０が立
ちあがり、立下り動作をしないと制御部への出力は遮断
され、初期暴走による誤出力を防止する。次に、一定期
間パルス信号１０が途絶えると、監視機能付リセット回
路２は、ＣＰＵ１が暴走したと判断し、リセット信号を
Ｌｏレベルとし、ＣＰＵ１及びラッチ回路３、ラッチ回
路４にリセットをかける。これにより、ラッチ回路３及
びラッチ回路４の出力は、再びＨｉレベルとなり、３ス
テートバッファ８は、ＣＰＵ１からの出力信号を再び遮
断する。これにより、ＣＰＵ１が動作時に何らかの原因
で暴走した場合も、誤出力を防止する。
図２のタイミング図を用いて説明する。図中の（１）で
電源がＯＮ状態になると、監視機能付リセット回路２
は、リセット信号をＬｏレベルに保持する（パワーオン
リセット）。Ｌｏレベルのリセット信号１１が入力され
ると、ラッチ回路３、ラッチ回路４の出力信号は、それ
ぞれＨｉレベルとなる。この時点で、オアゲート６の一
方にはＨｉレベルが入力されるため、出力信号は、Ｈｉ
レベルとなり、ＣＰＵ１からの出力信号は、３ステート
バッファ８によって遮断され、制御部への信号はハイイ
ンピーダンス状態となる。次にパワーオンリセットが解
除され、リセット信号がＨｉレベルにあがると、図２の
（２）のように一定周期のパルス信号１０が出力され始
める。このパルス信号１０の最初の立ちあがりで、イン
バータ７の出力はＨｉからＬｏへ変化しラッチ回路４の
出力は、ＨｉからＬｏへ変化する。次に、図２の（３）
のパルス信号１０の立下りで、ラッチ回路４は、ラッチ
動作しているため、その出力は変化しないので、図２の
（４）でオアゲート５の入力は、２つともＬｏレベルと
なり、ラッチ回路３に対して、Ｌｏレベルが出力され、
ラッチ回路３の出力がＨｉからＬｏへ変化する。する
と、オア６からの出力イネーブル信号がＬｏレベルとな
り、３ステートバッファ８がイネーブルとなり、ＣＰＵ
１からの出力信号が制御部９へ伝達される。これによ
り、パワーオンリセットが解除された後、何らかの原因
でＣＰＵ１が暴走していたとしてもパルス信号１０が立
ちあがり、立下り動作をしないと制御部への出力は遮断
され、初期暴走による誤出力を防止する。次に、一定期
間パルス信号１０が途絶えると、監視機能付リセット回
路２は、ＣＰＵ１が暴走したと判断し、リセット信号を
Ｌｏレベルとし、ＣＰＵ１及びラッチ回路３、ラッチ回
路４にリセットをかける。これにより、ラッチ回路３及
びラッチ回路４の出力は、再びＨｉレベルとなり、３ス
テートバッファ８は、ＣＰＵ１からの出力信号を再び遮
断する。これにより、ＣＰＵ１が動作時に何らかの原因
で暴走した場合も、誤出力を防止する。
【０００７】
【発明の効果】本発明は、以上のように構成されている
ので、以下に掲げる効果を奏する。本発明によれば、Ｃ
ＰＵからのパルス信号の立ちあがり、立下りをラッチ回
路で保持し、ＣＰＵからの出力信号を伝達、遮断する３
ステートバッファを制御することにより、最小限のＣＰ
Ｕ資源を使用して、ＣＰＵ暴走時に確実に出力を禁止
し、またＣＰＵの初期暴走による誤出力も禁止する、信
頼性の高いフェイルセーフ回路が提供される。なお、本
発明が上記各実施例に限定されず、本発明の技術思想の
範囲内において、各実施例は適宜変更され得ることは明
らかである。
ので、以下に掲げる効果を奏する。本発明によれば、Ｃ
ＰＵからのパルス信号の立ちあがり、立下りをラッチ回
路で保持し、ＣＰＵからの出力信号を伝達、遮断する３
ステートバッファを制御することにより、最小限のＣＰ
Ｕ資源を使用して、ＣＰＵ暴走時に確実に出力を禁止
し、またＣＰＵの初期暴走による誤出力も禁止する、信
頼性の高いフェイルセーフ回路が提供される。なお、本
発明が上記各実施例に限定されず、本発明の技術思想の
範囲内において、各実施例は適宜変更され得ることは明
らかである。
【図１】本発明における実施の形態の一つであるフェイ
ルセーフ回路の構成を表すブロック図である。
ルセーフ回路の構成を表すブロック図である。
【図２】図１に示したフェイルセーフ回路の動作を表す
タイミングチャートである。
タイミングチャートである。
１ ＣＰＵ ２ 監視機能付リセット回路 ３ ラッチ回路 ４ ラッチ回路 ５ オアゲート ６ オアゲート ７ インバータ ８ ３ステートバッファ ９ 制御部 １０ パルス信号 １１ リセット信号
Claims (6)
- 【請求項１】 中央演算処理装置と、前記中央処理演算
装置から出力されるパルスを監視し、前記パルスが途絶
えると前記中央処理演算装置に対してリセットを出力す
る監視機能付リセット回路を備えるフェイルセーフ回路
であって、少なくとも前記中央演算処理装置から出力さ
れるパルスの立上がりエッジを検出して第１の出力制御
信号を出力する第１のラッチ回路と、前記パルスの立下
がりエッジと前記第１の出力制御信号とから第２の出力
制御信号を出力する第２のラッチ回路と、前記第１の出
力制御信号と前記第２の出力制御信号とが入力されると
第３の出力制御信号を出力するオアゲートと、前記第３
の出力制御信号により前記中央演算処理装置から出力さ
れる信号を遮断する３ステートバッファとを備え、前記
中央演算処理装置からのパルスに応じて前記３ステート
バッファで前記中央演算処理装置の出力の禁止を行なう
ことができることを特徴とするフェイルセーフ回路。 - 【請求項２】 前記監視機能付リセット回路は、さらに
前記中央処理演算装置に電源を供給する電源回路の出力
電圧値を監視し、起動時の前記出力電圧の上昇にともな
い、パワーオンリセット信号を発生することを特徴とす
る前記請求項１に記載のフェイルセーフ回路。 - 【請求項３】 前記監視機能付リセット回路は、さらに
前記中央処理演算装置に電源を供給する電源回路の出力
電圧値を監視し、前記出力電圧低下時、リセット信号を
発生することを特徴とする前記請求項１に記載のフェイ
ルセーフ回路。 - 【請求項４】 前記中央処理演算装置の起動後、前記中
央処理演算装置からのパルスの立上がりと立下がりが出
力されるまで、前記３ステートバッファにより、前記中
央演算処理装置の出力を禁止することを特徴とする前記
請求項１に記載のフェイルセーフ回路。 - 【請求項５】 前記請求項１乃至４に記載のフェイルセ
ーフ回路を備える車載用電子制御装置。 - 【請求項６】 前記請求項１乃至４に記載のフェイルセ
ーフ回路を備える車載用オートクルーズ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000042563A JP2001236248A (ja) | 2000-02-21 | 2000-02-21 | フェイルセーフ回路並びにこれを備えた制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000042563A JP2001236248A (ja) | 2000-02-21 | 2000-02-21 | フェイルセーフ回路並びにこれを備えた制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001236248A true JP2001236248A (ja) | 2001-08-31 |
Family
ID=18565621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000042563A Pending JP2001236248A (ja) | 2000-02-21 | 2000-02-21 | フェイルセーフ回路並びにこれを備えた制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001236248A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006083716A (ja) * | 2004-09-14 | 2006-03-30 | Keihin Corp | スタータ駆動装置 |
| KR20190108801A (ko) * | 2018-03-15 | 2019-09-25 | 엘에스오토모티브테크놀로지스 주식회사 | 윈도우 와치독을 이용하여 페일 세이프티를 제어하는 장치 및 방법 |
| CN111104240A (zh) * | 2019-11-28 | 2020-05-05 | 中国航空工业集团公司西安航空计算技术研究所 | 一种fpga故障自恢复的电路及方法 |
-
2000
- 2000-02-21 JP JP2000042563A patent/JP2001236248A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006083716A (ja) * | 2004-09-14 | 2006-03-30 | Keihin Corp | スタータ駆動装置 |
| KR20190108801A (ko) * | 2018-03-15 | 2019-09-25 | 엘에스오토모티브테크놀로지스 주식회사 | 윈도우 와치독을 이용하여 페일 세이프티를 제어하는 장치 및 방법 |
| KR102476325B1 (ko) * | 2018-03-15 | 2022-12-08 | 엘에스오토모티브테크놀로지스 주식회사 | 윈도우 와치독을 이용하여 페일 세이프티를 제어하는 장치 및 방법 |
| CN111104240A (zh) * | 2019-11-28 | 2020-05-05 | 中国航空工业集团公司西安航空计算技术研究所 | 一种fpga故障自恢复的电路及方法 |
| CN111104240B (zh) * | 2019-11-28 | 2024-05-10 | 中国航空工业集团公司西安航空计算技术研究所 | 一种fpga故障自恢复的电路及方法 |
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