JP2001222260A - 駆動回路一体型液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 駆動回路内のシフトレジスタの不良を救済す
る冗長回路を備えた駆動回路一体型液晶表示装置におい
て、シフトレジスタの“Ｌ”固定不良だけでなく、
“Ｈ”固定不良も救済する。 【解決手段】 駆動回路内に、同一の信号が供給される
２組のシフト回路を有している。また、各シフト回路
は、シフトレジスタ４１と、このシフトレジスタ４１の
ｎ番目のビット出力端子とｎ＋１番目のビット出力端子
とに接続されたＥＸＯＲゲートＤn と、シフトレジスタ
４１のｎ番目のビット出力端子とＥＸＯＲゲートＤn の
出力端子とに接続されたＡＮＤゲートＡn とにより構成
されている。これらの２組のシフト回路の出力はＯＲゲ
ートに接続され、このＯＲゲートの出力により、例え
ば、ゲートバスラインに走査信号が供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶パネルに一体
的に形成されて表示部の画素を駆動する駆動回路を備え
た駆動回路一体型液晶表示装置に関し、特に駆動回路内
のシフトレジスタの不良を救済する冗長回路を備えた駆
動回路一体型液晶表示装置に関する。

【０００２】

【従来の技術】液晶表示装置は、薄くて軽量であるとと
もに低電圧で駆動できて消費電力が少ないという長所が
あり、各種電子機器に広く使用されている。特に、ＴＦ
Ｔ（Thin Film Transistor：薄膜トランジスタ）等の能
動素子が画素毎に設けられたアクティブマトリクス方式
の液晶表示装置は、表示品質の点でもＣＲＴ（Cathode-
Ray Tube）に匹敵するほど優れたものが得られるように
なり、近年、携帯テレビやパーソナルコンピュータ等の
ディスプレイにも使用されるようになった。

【０００３】一般的に、液晶表示装置は２枚の透明基板
の間に液晶を封入した構造を有している。それらの透明
基板の相互に対向する２つの面（対向面）のうち、一方
の面側には対向電極、カラーフィルタ及び配向膜等が形
成され、また他方の面側にはアクティブマトリクス回
路、画素電極及び配向膜等が形成されている。更に、各
透明基板の対向面と反対側の面には、それぞれ偏光板が
貼り付けられている。

【０００４】近年、アモルファスシリコンＴＦＴに替え
て、ポリシリコンＴＦＴが使用されるようになった。ア
モルファスシリコンＴＦＴの場合は駆動速度が遅いの
で、画素駆動用のドライバ集積回路（以下、ドライバＩ
Ｃという）を別途用意して液晶パネルと接続する必要が
あるが、ポリシリコンＴＦＴは駆動速度が速いので、ド
ライバ回路を液晶パネルと一体的に形成することができ
る。これにより、ドライバＩＣを用意する必要がなく、
液晶表示装置のコストを低減することができるという利
点がある。

【０００５】図９はドライバ一体型液晶表示装置の一例
を示すブロック図、図１０は従来の液晶表示装置の液晶
パネルの構成を示す模式図である。なお、この例では、
ＸＧＡ表示（１０２４×７６８ピクセル）対応の液晶表
示装置について説明する。制御回路５０は、データ処理
回路５１及びタイミング発生回路５２により構成されて
いる。データ処理回路５１は、パーソナルコンピュータ
等から画像データＲＧＢを入力し、シリアル−パラレル
変換して所定のタイミングで画像データＤ１〜Ｄ９６を
出力する。タイミング発生回路５２は、水平同期信号Ｈ
-sync 及び垂直同期信号Ｖ-sync を入力し、１垂直同期
期間の始まりを示すゲートスタート信号GSI 、水平同期
信号Ｈ-sync に同期したゲートクロックGCLK及びその反
転信号/GCLK 、１水平同期期間の始まりを示すデータス
タート信号DSI 、画像データＤ１〜Ｄ９６の転送タイミ
ングを示すデータクロックDCLK及びその反転信号/DCLK
を生成して出力する。

【０００６】液晶パネル６０は、図９に示すように、表
示部６１、データドライバ６２、ゲートドライバ６３に
より構成されている。この例では、表示部６１に、水平
方向に３０７２（１０２４×３（ＲＧＢ））個、垂直方
向に７６８個の画素７１が並んでいる。各画素７１に
は、それぞれＴＦＴ７２と、補助容量７３とが設けられ
ている。なお、図１０では画素７１を模式化して図示し
ており、実際の画素は、画素電極及び対向電極と、それ
らの間の液晶とにより構成されている。

【０００７】また、表示部６１には垂直方向に延びる３
０７２本のデータバスライン７４と、水平方向に延びる
７６８本のゲートバスライン７５が形成されている。Ｔ
ＦＴ７２のソースは画素電極に接続され、ドレインはデ
ータバスライン７４に接続され、ゲートはゲートバスラ
イン７５に接続されている。データドライバ６２は、３
２ビットのシフトレジスタ６４と、３０７２個のアナロ
グスイッチ６６により構成されている。シフトレジスタ
６４にはデータスタート信号DSI 及びデータクロックDC
LK，/DCLK が入力され、これらの信号に基づいて３２個
のビット出力端子から順番に選択信号が出力される。こ
の例では、アナログスイッチ６６は９６個づつ３２のブ
ロックに分けられており、各ブロック毎にシフトレジス
タ６４のビット出力端子と接続され、それらのビット出
力端子から出力される信号によりオン−オフする。１つ
のブロックのアナログスイッチ６６がオンになると、そ
れらのアナログスイッチ６６に接続されている９６本の
データバスライン７４に、画像データＤ１〜Ｄ９６が供
給される。

【０００８】一方、ゲートドライバ６３は、７６８ビッ
トのシフトレジスタ６７により構成されている。このシ
フトレジスタ６７はゲートスタート信号GSI 及びゲート
クロックGCLK，/GCLK を入力し、１垂直同期期間内に各
出力ビットを順番に１水平同期期間だけアクティブにす
る。シフトレジスタ６７の各ビット出力端子はゲートバ
スライン７５に接続されており、ビット出力端子から出
力される信号は走査信号としてゲートバスライン７５に
供給される。

【０００９】図１１はデータドライバ６２の動作を示す
タイミングチャート、図１２はゲートドライバ６３の動
作を示すタイミングチャートである。図１２に示すよう
に、ゲートドライバ６３では、垂直同期信号Ｖ-sync に
同期したゲートスタート信号GSI によりシフトレジスタ
６７がリセットされ、ゲートクロックGCLK，/GCLK に同
期したタイミングでシフトレジスタ６７の７６８個のビ
ット出力が順番に“Ｈ”になり、走査信号として出力さ
れる。例えば、シフトレジスタ６７の第１番目のビット
出力が“Ｈ”になると、１行目のゲートバスライン７５
に接続されている３０７２個のＴＦＴがオン状態とな
る。

【００１０】一方、図１１に示すように、データドライ
バ６２では、水平同期信号Ｈ-syncに同期したデータス
タート信号DSI によりシフトレジスタ６４がリセットさ
れ、データクロックDCLK，/DCLK に同期したタイミング
でシフトレジスタ６４の３２個のビット出力が順番に
“Ｈ”になる。例えば、第１番目のビット出力が“Ｈ”
になると、そのビット出力が供給される９６個のアナロ
グスイッチ６６が同時にオンになり、第１〜第９６列目
のデータバスライン７４に画像データＤ１〜Ｄ９６が伝
達される。これにより、１行目の第１〜第９６列目の画
素に画像データＤ１〜Ｄ９６が書き込まれる。

【００１１】その後、シフトレジスタ６４の第２番目の
ビット出力が“Ｈ”になり、１行目の第９７〜第１９２
列目の画素に次の画像データＤ１〜Ｄ９６が書き込まれ
る。このようにして、１行目の各画素にそれぞれ画像デ
ータが書き込まれる。次の水平同期期間では、シフトレ
ジスタ回路６７の第２番目のビットの出力が“Ｈ”にな
り、２行目のゲートバスライン７５に接続された３０７
２個のＴＦＴがオンになる。一方、シフトレジスタ回路
６４はデータスタート信号DSI によりリセットされ、デ
ータクロックDCLK，/DCLK に同期したタイミングで３２
個のビット出力を順番に“Ｈ”にする。これにより、１
行目のときと同様に、２行目の３０７２個の画素に画像
データが書き込まれる。

【００１２】このようにして、１垂直同期期間内に表示
部６１内の全ての画素にそれぞれ画像データが書き込ま
れ、液晶パネルに画像が表示される。ところで、シフト
レジスタ６４，６７に不良が発生すると表示不良とな
る。例えば、図１３（ａ）に示すようにシフトレジスタ
６７のＱn+1 番目のビットが“Ｌ”に固定されてしまう
と、Ｑn+1 番目以降のビットが全て“Ｌ”となり、これ
らのビット出力端子に接続されている画素に表示データ
伝達されなくなってしまう。また、図１３（ｂ）に示す
ように、Ｑn+1 番目のビットが“Ｈ”に固定されてしま
うと、Ｑn+1 番目以降のビットが全て“Ｈ”となり、こ
れらのビット出力端子に接続されている画素に誤った表
示データが書き込まれてしまう。

【００１３】このようなシフトレジスタの不良による液
晶表示装置の誤動作を回避するために、冗長回路を設け
た液晶表示装置、すなわち、データドライバ又はゲート
ドライバ内にシフトレジスタを２系統以上設けた液晶表
示装置が提案されている（特開平６−３２４６５１号及
び特開平９−６８９５０号等）。図１４は、このような
液晶表示装置の一例を示す図である。この図１４は、冗
長回路を備えた液晶表示装置のゲートドライバを示す。

【００１４】このように、２つのシフトレジスタ８１
ａ，８１ｂにそれぞれ同じ信号（GSI，GCLK，/GCLK ）
を供給し、シフトレジスタ８１ａ，８１ｂのｎ番目のビ
ット出力Ｑn をｎ番目の２入力ＯＲゲートＣn に入力し
て、これらのＯＲゲートＣn の出力Ｂn を走査信号とし
てゲートバスライン７５に供給する。このように、シフ
トレジスタ８１ａの出力とシフトレジスタ８１ｂの出力
とをＯＲゲートＣn に入力し、ＯＲゲートＣn の出力Ｂ
n を走査信号として表示部に供給することにより、シフ
トレジスタの不良による液晶表示装置の歩留まり低下を
回避することができる。なお、上記の例でゲートドライ
バ側に冗長回路を設けた場合について説明したが、デー
タドライバ側に冗長回路を設けることもできる。

【００１５】

【発明が解決しようとする課題】しかしながら、図１４
に示す方式では、シフトレジスタのビットが“Ｌ”に固
定される“Ｌ”固定不良ならば救済することができる
が、シフトレジスタのビットが“Ｈ”に固定される
“Ｈ”固定不良の場合は、ＯＲゲートの出力が常時
“Ｈ”となるので、救済することができない。

【００１６】本発明の目的は、シフトレジスタの“Ｌ”
固定不良だけでなく、“Ｈ”固定不良も救済できる駆動
回路一体型液晶表示装置を提供することである。

【００１７】

【課題を解決するための手段】上記した課題は、液晶パ
ネルに一体的に形成されて表示部の画素を駆動する駆動
回路を備えた駆動回路一体型液晶表示装置において、前
記駆動回路が、同一信号が入力される第１のシフトレジ
スタ及び第２のシフトレジスタと、前記第１のシフトレ
ジスタのｉ番目（但し、ｉは１からシフトレジスタのビ
ット数−１までの任意の整数）のビット出力とｉ＋１番
目のビット出力とを比較し、両者の論理値が異なるとき
にはアクティブ信号を出力し、両者の論理値が同じとき
に非アクティブ信号を出力する第１の比較回路と、前記
第２のシフトレジスタのｉ番目のビット出力とｉ＋１番
目のビット出力とを比較し、両者の論理値が異なるとき
にはアクティブ信号を出力し、両者の論理値が同じとき
に非アクティブ信号を出力する第２の比較回路と、前記
第１の比較回路の出力及び前記第２の比較回路の出力の
少なくとも一方がアクティブのときにアクティブ信号を
出力し、いずれも非アクティブのときに非アクティブ信
号を出力するゲート回路とにより構成されていることを
特徴とする駆動回路一体型液晶表示装置により解決す
る。

【００１８】以下、本発明の作用について説明する。本
発明においては、少なくとも２つのシフトレジスタ（第
１のシフトレジスタ及び第２のシフトレジスタ）と、各
シフトレジスタのｉ番目のビット出力とｉ＋１番目のビ
ット出力とを比較して、両者の論理値が異なるときには
アクティブ信号を出力し、両者の論理値が同じときに非
アクティブ信号を出力する比較回路（第１の比較回路及
び第２の比較回路）と、それらの比較回路の出力の少な
くとも一方がアクティブのときにアクティブ信号を出力
し、いずれも非アクティブのときに非アクティブ信号を
出力するゲート回路とを有している。

【００１９】液晶表示装置の駆動回路に使用されるシフ
トレジスタでは、正常な状態ではいずれか１つのビット
がアクティブとなり、他のビットはいずれも非アクティ
ブとなる。従って、正常な状態では、シフトレジスタの
ｉ番目のビット出力とｉ＋１番目のビット出力がいずれ
もアクティブとなることはなく、そのような状態が検出
されたときはシフトレジスタが異常であることがわか
る。

【００２０】本実施の形態においては、シフトレジスタ
のｉ番目のビット出力の論理値とｉ＋１番目のビット出
力の論理値が異なるときに、比較回路からアクティブ信
号が出力され、同じときには比較回路から非アクティブ
信号が出力される。従って、シフトレジスタのビット出
力がアクティブ（正の論理のときは“Ｈ”、負論理のと
きは“Ｌ”）の状態又は非アクティブ（正の論理のとき
は“Ｌ”、負論理のときは“Ｈ”）の状態に固定された
場合に、比較回路の出力は常に非アクティブとなる。

【００２１】ゲート回路は、第１の比較回路及び第２の
比較回路の出力の一方がアクティブであり、他方が非ア
クティブのときに、アクティブの信号を次段に伝達す
る。従って、第１のシフトレジスタ及び第２のシフトレ
ジスタのいずれか一方が異常な状態となっても、他方の
シフトレジスタにより正常な動作が実現される。比較回
路は、例えば、シフトレジスタのｉ番目のビット出力端
子とｉ＋１番目のビット出力端子とに接続されたイクス
クルーシブＯＲゲート（ＥＸＯＲゲート）と、シフトレ
ジスタのｉ番目のビット出力と前記イクスクルーシブＯ
Ｒゲートの出力とに接続されたＡＮＤゲートとにより構
成することができる。また、例えば、シフトレジスタの
ｉ番目のビット出力とｉ＋１番目のビット出力とに接続
されたイクスクルーシブＮＯＲゲートと、ｉ番目のビッ
ト出力を反転するインバータと、前記イクスクルーシブ
ＮＯＲゲートの出力と前記インバータの出力とに接続さ
れたＮＯＲゲートとにより構成してもよい。ゲート回路
は、例えばＯＲゲートにより構成することができる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
の液晶表示装置の液晶パネルを示すブロック図である。
なお、制御回路については従来と同様であるので、ここ
では制御回路の説明は省略する。

【００２３】液晶パネル１０の表示部１１には、水平方
向に３０７２（１０２４×３（ＲＧＢ））個、垂直方向
に７６８個の画素２１が並んでいる。各画素２１には、
それぞれＴＦＴ２２と、補助容量２３とが設けられてい
る。また、表示部１１には、垂直方向に延びる３０７２
本のデータバスライン２４と、水平方向に延びる７６８
本のゲートバスライン２５とが設けられている。ＴＦＴ
２２のソースは画素２１に接続され、ドレインはデータ
バスライン２４に接続され、ゲートはゲートバスライン
２５に接続されている。

【００２４】表示部１１の上側には、３２ビットのシフ
トレジスタ回路１４と、３０７２個のアナログスイッチ
１６とにより構成されるデータドライバが形成されてい
る。アナログスイッチ１６は、９６個づつ３２のブロッ
クに分けられており、各ブロックのアナログスイッチ１
６はそれぞれ対応するデータバスライン２４と画像デー
タ信号線Ｄ1 〜Ｄ96との間に接続されている。また、シ
フトレジスタ回路１４には、制御回路から出力されるデ
ータスタート信号DSI 及びデータクロックDCLK，/DCLK
が入力され、これらの信号に基づいて３２ブロックのア
ナログスイッチ１６に順番に選択信号が出力される。

【００２５】表示部１１の左側には、７６８ビットのシ
フトレジスタ回路１７からなるゲートドライバが形成さ
れている。このシフトレジスタ回路１７は、制御回路か
らゲートスタート信号GSI 及びゲートクロックGCLK，/G
CLK を入力し、１垂直同期期間内に各出力ビットを順番
に１水平同期期間だけアクティブ（“Ｈ”）にする。シ
フトレジスタ１７の出力は、各ゲートバスライン２５に
走査信号として供給される。

【００２６】図２は、シフトレジスタ回路１７の構成を
示す回路図である。ここでは、シフトレジスタ回路１７
の構成のみを示すが、シフトレジスタ回路１４の構成
も、ビット数が異なること以外は基本的にはシフトレジ
スタ回路１７と同様である。この図２に示すように、シ
フトレジスタ回路１７は２個の７６８ビット出力のシフ
ト回路３１ａ，３１ｂと、７６８個のＯＲゲートＣｉ
（ｉ＝１，…，ｎ，…７６８）とにより構成されてい
る。シフト回路３１ａ，３１ｂは同一の構成を有してお
り、いずれもゲートスタート信号GSI 及びゲートクロッ
クGCLK，/GCLK が入力される。そして、ゲートスタート
信号GSI によりクリアされ、ゲートクロックGCLK，/GCL
K に同期したタイミングで各出力ビットを順番にアクテ
ィブ（“Ｈ”）にする。

【００２７】シフト回路３１ａ，３１ｂのｎ番目のビッ
ト出力端子は、いずれもｎ番目のＯＲゲートＣn の入力
端子に接続されており、ＯＲゲートＣn はシフト回路３
１ａ，３１ｂのｎ番目のビット出力の少なくとも一方が
“Ｈ”のときに出力Ｂn を“Ｈ”とし、シフト回路３１
ａ，３１ｂのｎ番目のビット出力がいずれも“Ｌ”のと
きには出力Ｂn を“Ｌ”とする。他のＯＲゲートもこれ
に準じて動作する。

【００２８】図３は、シフト回路３１ａ，３１ｂの構成
を示す回路図である。シフト回路３１ａ，３１ｂは、い
ずれも、７６９ビットシフトレジスタ４１と、７６８個
のＥＸＯＲ（exclusive ＯＲ）ゲートＤｊ（ｊ＝１，
…，ｎ，…７６８）と、７６８個のＡＮＤゲートＥｊと
により構成されている。ＥＸＯＲゲートＤｎには、シフ
トレジスタ４１のＱn 番目のビット出力とＱn+1 番目の
ビット出力が入力され、これらのビット出力の一方が
“Ｈ”、 他方が“Ｌ”のときには“Ｈ”を出力し、Ｑn
番目のビット出力の論理値とＱn+1 番目のビット出力の
論理値とが同じときは“Ｌ”を出力する。他のＥＸＯＲ
ゲートの出力もこれに準ずる。

【００２９】ｎ番目のＡＮＤゲートＥn は、シフトレジ
スタ４１のｎ番目のビット出力とｎ番目のＥＸＯＲゲー
トＤn の出力がいずれも“Ｈ”のときに出力Ａn を
“Ｈ”とし、少なくとも一方が“Ｌ”のときには出力Ａ
n を“Ｌ”とする。他のＡＮＤゲートの出力もこれに準
ずる。以下、本実施の形態のシフトレジスタ回路の動作
について説明する。図４（ａ）はシフト回路３１ａの動
作を示すタイミングチャートであり、図４（ｂ）はシフ
ト回路３１ｂの動作を示すタイミングチャートである。
但し、ここでは、シフト回路３１ｂ内のシフトレジスタ
４１のＱn+1 番目ビットが“Ｌ”固定不良の場合を示し
ている。

【００３０】図４（ｂ）に示すように、シフト回路３１
ｂのシフトレジスタ４１のＱn+1 番目のビットが“Ｌ”
固定不良の場合は、ｎ＋１番目のＥＸＯＲゲートＤn+1
の出力が“Ｌ”のままとなり、シフト回路３１ｂのｎ番
目以降の出力Ａn 〜Ａ768 がいずれも“Ｌ”となる。し
かしながら、図４（ａ）に示すように、シフト回路３１
ａの出力Ａ1 〜Ａ768 はゲートクロックGCLK，/GCLK に
同期したタイミングで順番に“Ｈ”になるので、シフト
レジスタ回路１４のＯＲゲートＣ1 〜Ｃ768 の出力Ｂ1
〜Ｂ768 は、ゲートクロックGCLK，/GCLK に同期したタ
イミングで順番に“Ｈ”になる。これにより、表示部１
１の各画素にそれぞれ所定の画像データが書き込まれ
る。

【００３１】図５（ａ），（ｂ）は、シフト回路部３１
ｂ内のシフトレジスタ４１のＱn+1番目のビットが
“Ｈ”固定不良の場合の動作を示すタイミングチャート
である。図５（ｂ）に示すように、シフト回路３１ｂの
シフトレジスタ４１のＱn+1 番目のビットが“Ｈ”固定
不良の場合も、ｎ＋１番目のＥＸＯＲゲートＤn+1 の出
力が“Ｌ”のままとなり、シフト回路３１ｂのｎ番目以
降の出力Ａn 〜Ａ768 がいずれも“Ｌ”となる。しかし
ながら、図５（ａ）に示すように、シフト回路３１ａの
出力Ａ1 〜Ａ768 はゲートクロックGCLK，/GCLK に同期
したタイミングで順番に“Ｈ”になるので、シフトレジ
スタ回路１４のＯＲゲートＣ1 〜Ｃ768 の出力Ｂ1 〜Ｂ
768 は、ゲートクロックGCLK，/GCLK に同期したタイミ
ングで順番に“Ｈ”になる。これにより、表示部１１の
各画素にそれぞれ所定の画像データが書き込まれる。

【００３２】このように、本実施の形態においては、シ
フト回路３１ａ，３１ｂ内のシフトレジスタ４１のいず
れか一方に“Ｌ”固定不良又は“Ｈ”固定不良が発生し
ても、不良が発生したほうのシフト回路の出力が“Ｌ”
になる。これにより、シフトレジスタ回路１４の出力、
すなわちＯＲゲートの出力はゲートクロックGCLK，/GCL
K に同期したタイミングで順番に“Ｈ”になり、表示部
の各画素には正常に画像データが書き込まれる。本実施
の形態においては、液晶表示装置の製造歩留まりが向上
するという効果が得られる。

【００３３】また、本実施の形態においては、図１４に
示す従来の方式に比べてＥＸＯＲゲート及びＡＮＤゲー
トが必要となるが、これらのＥＸＯＲゲート及びＡＮＤ
ゲートはいずれもシフトレジスタや表示部内のＴＦＴと
同時に形成することができるので、製造工程数の増加が
回避される。 （第２の実施の形態）図６は本発明の第２の実施の形態
の液晶表示装置のシフト回路の構成を示す回路図であ
る。本実施の形態においては、シフト回路以外の部分の
構成は第１の実施の形態と基本的に同じであるので、液
晶パネルの構成を示す図１及びシフト回路の構成を示す
図２も参照して説明する。

【００３４】本実施の形態のシフト回路は、７６９ビッ
トシフトレジスタ４１と、７６８個のＥＸＮＯＲ（excl
usive ＮＯＲ）ゲートＦｊ（ｊ＝１，…，ｎ，…７６
８）と、７６８個のインバータＧｊと、７６８個のＮＡ
ＮＤゲートＨｊとにより構成されている。ＥＸＮＯＲゲ
ートＦn には、シフトレジスタ４１のＱn 番目のビット
出力とＱn+1 番目のビット出力が入力され、これらのビ
ット出力の一方が“Ｈ”、 他方が“Ｌ”のときには
“Ｌ”を出力し、Ｑn 番目のビット出力の論理値とＱn+
1 番目のビット出力の論理値とが同じときは“Ｈ”を出
力する。他のＥＸＮＯＲゲートの出力もこれに準ずる。

【００３５】ｎ番目のインバータＧn は、Ｑn 番目のビ
ット出力の論理値を反転して出力する。また、ＮＯＲゲ
ートＨn は、インバータＧn の出力とＥＸＮＯＲゲート
Ｆnの出力とを入力し、インバータＧn の出力及びＥＸ
ＯＲゲートＦn の出力の少なくとも一方が“Ｈ”のとき
は“Ｌ”を出力し、いずれも“Ｌ”のときは“Ｈ”を出
力する。他のインバータ及びＮＯＲゲートの動作もこれ
に準じる。

【００３６】以下、本実施の形態のシフトレジスタ回路
の動作について説明する。図７（ａ）はシフト回路３１
ａの動作を示すタイミングチャートであり、図７（ｂ）
はシフト回路３１ｂの動作を示すタイミングチャートで
ある。但し、ここでは、シフト回路３１ｂ内のシフトレ
ジスタ４１のＱn+1 番目ビットが“Ｌ”固定不良の場合
を示している。

【００３７】図７（ｂ）に示すように、シフト回路３１
ｂのシフトレジスタ４１のＱn+1 番目のビットが“Ｌ”
固定不良の場合は、ｎ＋１番目のＥＸＮＯＲゲートＦn+
1 の出力が“Ｈ”のままとなり、シフト回路３１ｂのｎ
＋１番目以降の出力Ａn+1 〜Ａ768 がいずれも“Ｌ”と
なる。しかしながら、図７（ａ）に示すように、シフト
回路３１ａの出力Ａ1 〜Ａ768 はゲートクロックGCLK，
/GCLK に同期したタイミングで順番に“Ｈ”になるの
で、シフトレジスタ回路１４のＯＲゲートＣ1 〜Ｃ768
の出力Ｂ1 〜Ｂ768 は、ゲートクロックGCLK，/GCLK に
同期したタイミングで順番に“Ｈ”になる。これによ
り、表示部１１の各画素にそれぞれ所定の画像データが
書き込まれる。

【００３８】図８（ａ），（ｂ）は、シフト回路部３１
ｂ内のシフトレジスタ４１のＱn+1番目のビットが
“Ｈ”固定不良の場合の動作を示すタイミングチャート
である。図８（ｂ）に示すように、シフト回路３１ｂの
シフトレジスタ４１のＱn+1 番目のビットが“Ｈ”固定
不良の場合は、ｎ＋１番目のＥＸＮＯＲゲートＦn+1 の
出力が“Ｈ”のままとなり、シフト回路３１ｂのｎ番目
以降の出力Ａn 〜Ａ768 がいずれも“Ｌ”となる。しか
しながら、図８（ａ）に示すように、シフト回路３１ａ
の出力Ａ1 〜Ａ768 はゲートクロックGCLK，/GCLK に同
期したタイミングで順番に“Ｈ”になるので、シフトレ
ジスタ回路１４のＯＲゲートＣ1 〜Ｃ768 の出力Ｂ1 〜
Ｂ768 は、ゲートクロックGCLK，/GCLK に同期したタイ
ミングで順番に“Ｈ”になる。これにより、表示部１１
の各画素にそれぞれ所定の画像データが書き込まれる。

【００３９】このように、本実施の形態においても、シ
フト回路３１ａ，３１ｂ内のシフトレジスタのいずれか
一方に“Ｌ”固定不良又は“Ｈ”固定不良が発生して
も、不良が発生したほうのシフト回路の出力が“Ｌ”に
なる。これにより、シフトレジスタ回路１４の出力部、
すなわちＯＲゲートの出力はゲートクロックGCLK，/GCL
K に同期したタイミングで順番に“Ｈ”になり、表示部
の各画素には正常に画像データが書き込まれる。本実施
の形態においては、液晶表示装置の製造歩留まりが向上
するという効果が得られる。

【００４０】なお、上記の第１の実施の形態及び第２の
実施の形態ではデータドライバ及びゲートドライバがい
ずれも２系統のシフト回路を有するものとしたが、デー
タドライバ及びゲートドライバのいずれか一方のみが２
系統のシフト回路を有するものとしてもよい。また、デ
ータドライバ又はゲートドライバが、３系統以上のシフ
ト回路により構成されていてもよい。

【００４１】

【発明の効果】以上説明したように、本発明の液晶表示
装置によれば、駆動回路内に少なくとも２つのシフトレ
ジスタと、シフトレジスタのｉ番目のビット出力とｉ＋
１番目のビット出力を比較する第１の比較回路及び第２
の比較回路と、該第１の比較回路及び第２の比較回路の
出力に応じてアクティブ又は非アクティブの信号を出力
するゲート回路とを有しているので、シフトレジスタの
ビットが“Ｌ”に固定される“Ｌ”固定不良だけでな
く、“Ｈ”に固定される“Ｈ”固定不良も救済すること
ができる。これにより、液晶表示装置の歩留まりが向上
するという効果が得られる。

【図面の簡単な説明】

【図１】図１は、本発明の第１の実施の形態の液晶表示
装置の液晶パネルを示すブロック図である。

【図２】図２は、シフトレジスタ回路の構成を示す回路
図である。

【図３】図３は、シフト回路の構成を示す回路図であ
る。

【図４】図４（ａ），（ｂ）は、図２に示すシフト回路
の一方が“Ｌ”固定不良の場合の動作を示すタイミング
チャートである。

【図５】図５（ａ），（ｂ）は、図２に示すシフト回路
の一方が“Ｈ”固定不良の場合の動作を示すタイミング
チャートである。

【図６】図６は、本発明の第２の実施の形態の液晶表示
装置のシフト回路の構成を示す回路図である。

【図７】図７（ａ），（ｂ）は、図６に示すシフト回路
の一方が“Ｌ”固定不良の場合の動作を示すタイミング
チャートである。

【図８】図８（ａ），（ｂ）は、図６に示すシフト回路
の一方が“Ｈ”固定不良の場合の動作を示すタイミング
チャートである。

【図９】図９は、ドライバ一体型液晶表示装置の一例を
示すブロック図である。

【図１０】図１０は、従来の液晶表示装置の液晶パネル
の構成を示す模式図である。

【図１１】図１１は、データドライバの動作を示すタイ
ミングチャートである。

【図１２】図１２は、ゲートドライバの動作を示すタイ
ミングチャートである。

【図１３】図１３は、“Ｌ”固定不良及び“Ｈ”固定不
良を示すタイミングチャートである。

【図１４】図１４は、冗長回路を設けた従来のゲートド
ライバを示すブロック図である。

【符号の説明】

１０，６０…液晶パネル、 １１，６１…表示部、 １４，１７…シフトレジスタ回路、 １６，６６…アナログスイッチ、 ２１，７１…画素、 ２２，７２…ＴＦＴ、 ２４，７４…データバスライン、 ２５，７５…ゲートバスライン、 ３１ａ，３１ｂ…シフト回路、 ４１，６４，６７…シフトレジスタ、 ５０…制御回路、 ５１…データ処理回路、 ５２…タイミング発生回路、 ６２…データドライバ、 ６３…ゲートドライバ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｈ ５Ｇ４３５ ６７０ ６７０Ａ Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ 9/30 9/30 (72)発明者 黒田 進一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H093 NA16 NC13 NC15 NC16 NC22 NC23 NC34 NC59 NC68 NC90 ND46 NF05 5C006 AC24 AF42 AF43 AF53 BB16 BC03 BC14 BC20 BF03 EB04 5C058 AA09 BA32 BA33 BB25 5C060 BD02 BD05 DB11 DB13 HB21 HB25 5C080 AA10 BB05 DD09 DD30 JJ02 JJ03 JJ04 5G435 AA16 AA19 BB12 CC09 EE30 EE37

Claims (3)

【特許請求の範囲】
1. 【請求項１】 液晶パネルに一体的に形成されて表示部
   の画素を駆動する駆動回路を備えた駆動回路一体型液晶
   表示装置において、 前記駆動回路が、 同一信号が入力される第１のシフトレジスタ及び第２の
   シフトレジスタと、 前記第１のシフトレジスタのｉ番目（但し、ｉは１から
   シフトレジスタのビット数−１までの任意の整数）のビ
   ット出力とｉ＋１番目のビット出力とを比較し、両者の
   論理値が異なるときにはアクティブ信号を出力し、両者
   の論理値が同じときに非アクティブ信号を出力する第１
   の比較回路と、 前記第２のシフトレジスタのｉ番目のビット出力とｉ＋
   １番目のビット出力とを比較し、両者の論理値が異なる
   ときにはアクティブ信号を出力し、両者の論理値が同じ
   ときに非アクティブ信号を出力する第２の比較回路と、 前記第１の比較回路の出力及び前記第２の比較回路の出
   力の少なくとも一方がアクティブのときにアクティブ信
   号を出力し、いずれも非アクティブのときに非アクティ
   ブ信号を出力するゲート回路とにより構成されているこ
   とを特徴とする駆動回路一体型液晶表示装置。
2. 【請求項２】 前記第１の比較回路は、前記第１のシフ
   トレジスタのｉ番目のビット出力端子とｉ＋１番目のビ
   ット出力端子とに接続されたイクスクルーシブＯＲゲー
   トと、前記第１のシフトレジスタのｉ番目のビット出力
   端子と前記イクスクルーシブＯＲゲートの出力端子とに
   接続されたＡＮＤゲートとにより構成され、前記第２の
   比較回路は前記第１の比較回路と同一の構成を有し、前
   記ゲート回路はＯＲゲートからなることを特徴とする請
   求項１に記載の駆動回路一体型液晶表示装置。
3. 【請求項３】 前記第１の比較回路は、前記第１のシフ
   トレジスタのｉ番目のビット出力端子とｉ＋１番目のビ
   ット出力端子とに接続されたイクスクルーシブＮＯＲゲ
   ートと、前記第１のシフトレジスタのｉ番目のビット出
   力を反転するインバータと、前記イクスクルーシブＮＯ
   Ｒゲートの出力端子と前記インバータの出力端子とに接
   続されたＮＯＲゲートとにより構成され、前記第２の比
   較回路は前記第１の比較回路と同一の構成を有し、前記
   ゲート回路はＯＲゲートからなることを特徴とする請求
   項１に記載の駆動回路一体型液晶表示装置。