JP2001217424A - Thin film transistor and liquid crystal display using the same - Google Patents
Thin film transistor and liquid crystal display using the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は薄膜トランジスタお
よびそれを用いた半導体装置に関わり、特に結晶性シリ
コン膜を活性層とした絶縁ゲート型の薄膜トランジスタ
およびそれを用いた液晶表示装置に関する。The present invention relates to a thin film transistor and a semiconductor device using the same, and more particularly to an insulated gate thin film transistor using a crystalline silicon film as an active layer and a liquid crystal display device using the same.
【０００２】[0002]
【従来の技術】従来より、アモルファスシリコン(a-Si:
H)膜を活性層とした薄膜トランジスタ（ＴＦＴ）は、大
面積基板上に低温で形成することができることから、液
晶ディスプレイやイメージセンサー等の半導体装置への
応用がなされている。近年、これら半導体装置の高性能
化に伴い、ＴＦＴに対する要求性能も高くなり、低温形
成された多結晶シリコン(poly-Si)膜を活性層としたＴ
ＦＴも登場している。低温でpoly-Si膜を形成する方法
としては、例えば特許第２７２５６６９号公報等にある
ように、a-Si:H膜に対して紫外線領域の波長のエキシマ
レーザ光を、パルス状に照射することにより、a-Si:H膜
を急激に加熱溶融・冷却させることで、再結晶させるレ
ーザアニール法がある。2. Description of the Related Art Conventionally, amorphous silicon (a-Si:
H) A thin film transistor (TFT) having a film as an active layer can be formed on a large-area substrate at a low temperature, and thus has been applied to a semiconductor device such as a liquid crystal display or an image sensor. In recent years, as the performance of these semiconductor devices has become higher, the required performance of the TFT has also become higher, and a polycrystalline silicon (poly-Si) film formed at a low temperature has been used as an active layer.
FT has also appeared. As a method for forming a poly-Si film at a low temperature, for example, as described in Japanese Patent No. 2725669, an a-Si: H film is irradiated with excimer laser light having a wavelength in the ultraviolet region in a pulsed manner. There is a laser annealing method in which the a-Si: H film is rapidly heated, melted, and cooled to recrystallize the film.
【０００３】しかしながら、レーザアニール法によるpo
ly-Si膜形成では、レーザを使用するために大面積にか
つ生産性よく形成することが困難である。また、一般に
a-Si:H膜中には１０atom%以上の水素が含まれており、
そのままではレーザ光による急激な加熱によって、水素
の突沸が起こり膜の剥離や表面の荒れが発生するため、
予め膜中の水素を脱離させる熱処理工程を追加しなけれ
ばならない。[0003] However, po
In the formation of a ly-Si film, it is difficult to form a large area and high productivity because a laser is used. Also, generally
The a-Si: H film contains 10 atom% or more of hydrogen,
As it is, rapid heating by laser light causes bumping of hydrogen, causing film peeling and surface roughness,
A heat treatment step for desorbing hydrogen in the film must be added in advance.
【０００４】また一方では、ＴＦＴ製造プロセスの低コ
スト化が求められている。このため、これまで主流であ
ったチャネル保護型のＴＦＴ構造から、より少ない工程
数で製造可能なチャネルエッチング型のＴＦＴ構造が現
在では主流となっている。[0004] On the other hand, cost reduction of the TFT manufacturing process is required. For this reason, a channel etching type TFT structure that can be manufactured in a smaller number of processes is now mainstream from a channel protection type TFT structure which has been mainstream until now.
【０００５】従来のチャネルエッチング型のＴＦＴで
は、活性層のアモルファスシリコン層とコンタクト層で
あるリンを添加したｎ＋シリコン層のエッチング速度が
ほとんど同じであるため、コンタクト層のエッチング時
に活性層の一部がエッチングされてしまい、当初の膜厚
よりも膜厚減少が発生する。また、この時にエッチング
される膜厚は、エッチング速度の面内均一性によって異
なるため、この分をみこして予め活性層を厚く形成する
必要があり、さらにトランジスタ特性のバラツキ要因に
もなっている。In a conventional channel etching type TFT, since the etching rate of the amorphous silicon layer of the active layer and the n + silicon layer to which phosphorus is added as the contact layer are almost the same, a part of the active layer is etched when the contact layer is etched. Is etched, and the film thickness is reduced from the initial film thickness. Further, since the film thickness to be etched at this time differs depending on the in-plane uniformity of the etching rate, it is necessary to form an active layer thicker in advance by taking this into account, and this also causes a variation in transistor characteristics.
【０００６】これに対しては、アモルファスシリコン膜
中の水素量の違いによってエッチングを阻止する方法が
特開昭６３−３１１６９号公報および特開平５−３１５
６１６号公報に記載されている。On the other hand, Japanese Patent Laid-Open Publication No. Sho 63-31169 and Japanese Patent Laid-Open Publication No. Hei 5-315 disclose a method of preventing etching by a difference in the amount of hydrogen in an amorphous silicon film.
No. 616.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、アモル
ファスシリコン膜は膜中に１０〜２０％程度の結合水素
を含むことにより膜の欠陥密度を低減しているため、こ
の結合水素量を５％程度に低減した場合には多くの欠陥
が発生する。このため、特開昭６３−３１１６９号公報
に記載されているように水素濃度の低いアモルファスシ
リコン膜を活性層に用いた場合には、活性層とコンタク
ト層の形成温度を変化させる必要があるため、連続的に
形成することができず。また、活性層に多くの欠陥を含
むため、十分な素子特性が得られない。However, since the amorphous silicon film contains about 10 to 20% of bonded hydrogen in the film to reduce the defect density of the film, the amount of bonded hydrogen is reduced to about 5%. If the number is reduced, many defects occur. Therefore, when an amorphous silicon film having a low hydrogen concentration is used for the active layer as described in JP-A-63-31169, it is necessary to change the formation temperature of the active layer and the contact layer. , Cannot be formed continuously. In addition, since the active layer contains many defects, sufficient device characteristics cannot be obtained.
【０００８】また、特開平５−３１５６１６号公報に記
載されているように、コンタクト層と活性層の間に結合
水素量の少ないアモルファスシリコン膜を形成した場合
には、薄膜トランジスタがＯＦＦ時に結合水素量の少な
いアモルファスシリコン膜に含まれる欠陥によってリー
ク電流が流れてしまうため、ＯＦＦ電流の抑制効果が低
くなってしまう。特に活性層に多結晶シリコン膜を用い
た場合には、ＯＦＦ電流が顕著となる。Further, as described in Japanese Patent Application Laid-Open No. Hei 5-315616, when an amorphous silicon film having a small amount of bonded hydrogen is formed between a contact layer and an active layer, the amount of bonded hydrogen is reduced when the thin film transistor is turned off. Since a leak current flows due to a defect included in the amorphous silicon film having a small amount, the effect of suppressing the OFF current is reduced. In particular, when a polycrystalline silicon film is used for the active layer, the OFF current becomes remarkable.
【０００９】そこで本発明の目的は、低コストのプロセ
スで均一性の高い製造が可能であると共に、ＯＦＦ電流
を低く抑えたまま、高いＯＮ電流を得ることが可能な薄
膜トランジスタおよびこれを用いた液晶表示装置を提供
することにある。It is an object of the present invention to provide a thin film transistor which can be manufactured with high uniformity by a low-cost process, and which can obtain a high ON current while keeping an OFF current low, and a liquid crystal using the same. A display device is provided.
【００１０】[0010]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の薄膜トランジスタは、多結晶シリコン膜
や微結晶シリコン膜といった結晶性シリコン膜を活性層
とし、この活性層とソース・ドレイン電極へのコンタク
ト層との間に電界緩和層が形成されていることを特徴と
している。これにより、チャネル領域の移動度が高くな
るため、トランジスタのＯＮ電流が増加し、またコンタ
クト領域には活性層とヘテロ結合となる低欠陥半導体膜
を電界緩和層として具備し、電界緩和構造となっている
ためＯＦＦ電流を抑えることが可能である。In order to solve the above-mentioned problems, a thin film transistor according to the present invention comprises a crystalline silicon film such as a polycrystalline silicon film or a microcrystalline silicon film as an active layer. It is characterized in that an electric field relaxation layer is formed between the contact layer and the electrode. Accordingly, the mobility of the channel region is increased, so that the ON current of the transistor is increased. In addition, the contact region is provided with a low-defect semiconductor film serving as a hetero-coupling with the active layer as an electric field relaxation layer to form an electric field relaxation structure. Therefore, the OFF current can be suppressed.
【００１１】また、ゲート絶縁膜、活性層、電界緩和層
およびコンタクト層はＣＶＤ法によって形成されるた
め、各層を連続的に形成することが可能となる。これに
より、工程や設備の増加の必要がなく、また清浄界面が
得られる。Further, since the gate insulating film, the active layer, the electric field relaxation layer, and the contact layer are formed by the CVD method, each layer can be formed continuously. As a result, there is no need to increase the number of processes and equipment, and a clean interface can be obtained.
【００１２】さらに本発明の別の薄膜トランジスタにお
いては、活性層とこれに接する電界緩和層のエッチング
速度が異なり、活性層に対して電界緩和層のエッチング
速度が速いため、活性層はほとんどエッチングされない
ことを特徴としている。このため、活性層の堆積膜厚を
薄くすることが可能であり、またエッチング後の活性層
膜厚の面内均一性も向上する。Further, in another thin film transistor of the present invention, the etching rate of the active layer and the electric field relaxation layer in contact therewith are different, and the etching rate of the electric field relaxation layer is higher than that of the active layer, so that the active layer is hardly etched. It is characterized by. Therefore, the thickness of the deposited active layer can be reduced, and the in-plane uniformity of the thickness of the active layer after etching can be improved.
【００１３】また、本発明の液晶表示装置は前記の薄膜
トランジスタによって画素が駆動されていることを特徴
としている。このため、画素への書込み能力が高く、ま
たその能力の均一性が高いため、高精細でむらのない画
像表示が可能である。Further, a liquid crystal display device according to the present invention is characterized in that pixels are driven by the thin film transistor. For this reason, the ability to write to the pixels is high, and the uniformity of the ability is high, so that a high-definition and uniform image display is possible.
【００１４】[0014]
【発明の実施の形態】以下、実施例を用いて本発明をさ
らに具体的に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described more specifically with reference to examples.
【００１５】図１は本発明に係る薄膜トランジスタの第
１実施例の断面図である。具体的には逆スタガー型の薄
膜トランジスタであり、活性層が多結晶シリコン膜、電
界緩和層およびコンタクト層が、それぞれアモルファス
シリコン膜およびｎ＋シリコン膜の積層によって構成さ
れている。活性層に多結晶シリコン膜を用いているた
め、従来のアモルファスシリコン膜に比べ移動度が高
く、またコンタクト層とのエッチング選択性があるた
め、膜厚も最初から薄く形成することができる。このた
め図３に示す従来の薄膜トランジスタに比べ、トランジ
スタのＯＮ電流を大幅に向上することが可能となる。し
かしながら、活性層を多結晶シリコン膜にした場合に
は、膜中に結晶粒界が存在するため、トランジスタのＯ
ＦＦ電流が増加することが考えられる。そこで本発明で
は、活性層とコンタクト層の間に電界緩和層を設けてい
る。これによってソース・ドレイン間の電界が緩和さ
れ、トランジスタのＯＦＦ電流が抑制される。FIG. 1 is a sectional view of a first embodiment of a thin film transistor according to the present invention. Specifically, it is an inverted staggered thin film transistor, in which the active layer is formed of a polycrystalline silicon film, and the electric field relaxation layer and the contact layer are each formed by laminating an amorphous silicon film and an n + silicon film. Since the polycrystalline silicon film is used for the active layer, the mobility is higher than that of the conventional amorphous silicon film, and the etching selectivity with respect to the contact layer allows the film thickness to be reduced from the beginning. Therefore, the ON current of the transistor can be significantly improved as compared with the conventional thin film transistor shown in FIG. However, in the case where the active layer is a polycrystalline silicon film, since the crystal grain boundaries exist in the film, the O
It is considered that the FF current increases. Therefore, in the present invention, an electric field relaxation layer is provided between the active layer and the contact layer. Thus, the electric field between the source and the drain is reduced, and the OFF current of the transistor is suppressed.
【００１６】なお、この電界緩和層としては、その抵抗
が活性層のＯＦＦ抵抗と同程度である必要があるため、
電気伝導度が１０-6〜１０-12 (S/cm)の 半導体膜が良
い。電界緩和層として酸化シリコン膜や窒化シリコン膜
といった絶縁膜を用いる場合には、その膜厚をかなり薄
くする必要があり、膜厚の制御が難しいだけでなく、ピ
ンホール等の発生により、コンタクト抵抗のバラツキが
大きくなってしまう。本実施の形態では、アモルファス
シリコン膜を電界緩和層として設けている。Since the electric field relaxation layer needs to have the same resistance as the OFF resistance of the active layer,
A semiconductor film having an electric conductivity of 10 -6 to 10 -12 (S / cm) is preferable. When an insulating film such as a silicon oxide film or a silicon nitride film is used as the electric field relaxation layer, it is necessary to make the film thickness considerably small, not only is it difficult to control the film thickness, but also due to pinholes and the like, the contact resistance is reduced. Variation will increase. In this embodiment mode, an amorphous silicon film is provided as an electric field relaxation layer.
【００１７】ただし、アモルファスシリコン膜を用いる
場合には、その膜中の結合水素量によって膜質が変化す
る。結合水素量が低い場合には膜中の欠陥密度が増加
し、結合水素量が高い場合には膜密度が低くなるため、
その膜中結合水素量としては５atom％以上、２０atom％
以下が良い。However, when an amorphous silicon film is used, the film quality changes depending on the amount of bonded hydrogen in the film. When the amount of bonded hydrogen is low, the defect density in the film increases, and when the amount of bonded hydrogen is high, the film density decreases.
The amount of bound hydrogen in the film is 5 atom% or more, 20 atom%
The following is good.
【００１８】（実施の形態１）本実施の形態は、第１実
施例の薄膜トランジスタの製造方法に関する。(Embodiment 1) This embodiment relates to a method of manufacturing the thin film transistor of the first embodiment.
【００１９】まずガラス等の基板上に、バッファー層と
して、常圧ＣＶＤ法等により酸化シリコン膜を１００〜
５００ｎｍの膜厚で形成した後、Ｔｉ，Ｍｏ，Ｗ，Ａ
ｌ，Ｔａ、Ｃｒ等からなる金属膜を１００〜５００ｎｍ
の膜厚で形成し、フォトリソによりパターニングされた
フォトレジストをマスクとして金属膜をエッチングする
ことにより、ゲート電極を形成する。First, a silicon oxide film is formed on a substrate such as glass as a buffer layer by a normal pressure CVD method.
After being formed to a thickness of 500 nm, Ti, Mo, W, A
Metal film made of l, Ta, Cr, etc.
A gate electrode is formed by etching the metal film using a photoresist patterned by photolithography as a mask.
【００２０】次いで、プラズマＣＶＤ法によりゲート絶
縁膜、活性層、電界緩和層、コンタクト層の連続成膜を
行う。本実施の形態では、ゲート絶縁膜として窒化シリ
コン膜、活性層として多結晶シリコン膜、電界緩和層と
してアモルファスシリコン膜、コンタクト層としてｎ＋
シリコン膜を原料ガスやプラズマ条件を変化させること
により形成している。Next, a gate insulating film, an active layer, an electric field relaxation layer, and a contact layer are successively formed by a plasma CVD method. In this embodiment, a silicon nitride film as a gate insulating film, a polycrystalline silicon film as an active layer, an amorphous silicon film as an electric field relaxation layer, and n + as a contact layer
The silicon film is formed by changing the source gas and the plasma conditions.
【００２１】例えば、窒化シリコン膜はＳｉＨ4ガス、
ＮＨ3ガス、Ｈ2ガスおよびＮ２ガスを原料とし、多結晶
シリコン膜はＨ2ガスによって１％程度に希釈されたＳ
ｉＨ4ガスを原料とし、アモルファスシリコン膜はＨ2ガ
スによって１０％程度に希釈されたＳｉＨ4ガスを原料
とし、ｎ＋シリコン膜はアモルファスシリコン膜の原料
ガスにＰＨ3ガスを混合することにより形成することが
できる。For example, the silicon nitride film is made of SiH 4 gas,
NH 3 gas, H 2 gas and N 2 gas are used as raw materials, and the polycrystalline silicon film is diluted with H 2 gas to about 1%.
An iH 4 gas is used as a raw material, an amorphous silicon film is formed using a SiH 4 gas diluted to about 10% with a H 2 gas as a raw material, and an n + silicon film is formed by mixing a PH 3 gas with a raw material gas for an amorphous silicon film. be able to.
【００２２】なお、本実施の形態では、プラズマＣＶＤ
法によって膜形成を行ったが、これを他のＣＶＤ法、例
えば触媒加熱ＣＶＤ法を用いて行っても良い。In this embodiment, plasma CVD is used.
Although the film is formed by the method, the film may be formed by using another CVD method, for example, a catalytic heating CVD method.
【００２３】各層の膜厚としては、ゲート絶縁膜が５０
〜３００ｎｍ、活性層が３０〜２００ｎｍ、そしてコン
タクト層が１０〜１００ｎｍの膜厚で形成する。なお膜
厚は、この範囲に限られたものではなく、ＴＦＴの構造
や他の工程との整合性等に応じ設定する。電界緩和層は
その電気伝導度、コンタクト領域のサイズやＴＦＴ特性
によって設計されるが、電気伝導度が１０-12 S/cm以
上、１０-6 S/cm以下であるアモルファスシリコン膜を
用いて１０〜１００ｎｍの膜厚で形成される。The thickness of each layer is 50
The thickness of the active layer is 30 to 200 nm, and the thickness of the contact layer is 10 to 100 nm. Note that the film thickness is not limited to this range, and is set according to the structure of the TFT, compatibility with other processes, and the like. The electric field relaxation layer is designed according to the electric conductivity, the size of the contact region, and the TFT characteristics. The electric field relaxation layer is formed by using an amorphous silicon film having an electric conductivity of 10 −12 S / cm or more and 10 −6 S / cm or less. It is formed with a thickness of about 100 nm.
【００２４】なお、電界緩和層として用いるアモルファ
スシリコン膜としては、膜中の欠陥密度が低い膜が良い
ため、その膜中結合水素量としては、５atom％以上、２
０atom％以下が望まれる。ただし、電界緩和層はアモル
ファスシリコン膜に限らず、コンタクト層よりも電気伝
導度が低く、活性層とヘテロ結合となるものであれば良
い。Since the amorphous silicon film used as the electric field relaxation layer is preferably a film having a low defect density in the film, the amount of bonded hydrogen in the film is 5 atom% or more.
0 atom% or less is desired. However, the electric field relaxation layer is not limited to the amorphous silicon film, and may be any material as long as it has lower electric conductivity than the contact layer and forms a hetero bond with the active layer.
【００２５】次いで、フォトリソ工程により活性層、電
界緩和層およびコンタクト層を島状にパターニングす
る。Next, the active layer, the electric field relaxation layer and the contact layer are patterned into an island shape by a photolithography process.
【００２６】次いで、Ｔｉ，Ａｌ，Ｔａ、Ｍｏ等からな
る金属膜を１００〜５００ｎｍの膜厚で形成し、フォト
リソによりパターニングされたフォトレジストをマスク
として金属膜をエッチングすることにより、ソース／ド
レイン電極を形成する。この時、活性層のチャネル領域
上のコンタクト層および電界緩和層も同時にエッチング
を行い、チャネル領域とコンタクト領域の分離を行う。Next, a metal film made of Ti, Al, Ta, Mo, or the like is formed in a thickness of 100 to 500 nm, and the metal film is etched using a photoresist patterned by photolithography as a mask, thereby forming a source / drain electrode. To form At this time, the contact layer and the electric field relaxation layer on the channel region of the active layer are simultaneously etched to separate the channel region from the contact region.
【００２７】このエッチングでは、電界緩和層のアモル
ファスシリコン膜に比べ、活性層の多結晶シリコン膜の
エッチング速度が遅いため、エッチングの均一性は高
く、活性層の膜厚バラツキはほとんど発生しない。In this etching, the etching rate of the polycrystalline silicon film of the active layer is lower than that of the amorphous silicon film of the electric field relaxation layer. Therefore, the uniformity of the etching is high, and the thickness of the active layer hardly varies.
【００２８】具体的なエッチング方法としては、弗素系
ガスを原料としたドライエッチングや弗化水素酸、硝酸
および酢酸の混合水溶液によるウェットエッチングなど
があげられる。Specific examples of the etching method include dry etching using a fluorine-based gas as a raw material and wet etching using a mixed aqueous solution of hydrofluoric acid, nitric acid and acetic acid.
【００２９】次いで、パッシベーション膜となる窒化シ
リコン膜、酸化シリコン膜等の絶縁膜を、常圧ＣＶＤ
法，プラズマＣＶＤ法，スパッタ法等により、１００〜
５００ｎｍの膜厚で形成し、ソース・ドレイン領域への
電極コンタクトを取るためにパッシベーション膜を、フ
ォトリソ・エッチングにより開孔して薄膜トランジスタ
の完成となる。Next, an insulating film such as a silicon nitride film or a silicon oxide film serving as a passivation film is
100 to 100 by plasma CVD, sputtering, etc.
The passivation film is formed to a thickness of 500 nm, and a hole is opened in the passivation film by photolithographic etching in order to make an electrode contact to the source / drain region, thereby completing the thin film transistor.
【００３０】なお、液晶表示装置を製造する場合には、
この後、ＩＴＯ膜等の透明導電膜を形成し、画素電極と
して加工した薄膜トランジスタをマトリックス状に配置
することによって画素部を形成し、対向基板と貼り合わ
せ、その間に液晶を注入し、封口する。When manufacturing a liquid crystal display device,
Thereafter, a transparent conductive film such as an ITO film is formed, and a thin film transistor processed as a pixel electrode is arranged in a matrix to form a pixel portion. The pixel portion is bonded to a counter substrate, and liquid crystal is injected and sealed therebetween.
【００３１】[0031]
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタの活性層は結晶性シリコン膜を主成分
としているため、移動度が大きくなり、スイッチング速
度が速く、ＯＮ電流の高い薄膜トランジスタが得られ
る。さらに、コンタクト領域は電界緩和層を具備し、電
界緩和構造となっているためＯＦＦ電流を低く抑えるこ
とが可能である。As described above, according to the present invention,
Since the active layer of the thin film transistor contains a crystalline silicon film as a main component, a mobility is increased, a switching speed is high, and a thin film transistor with a high ON current can be obtained. Further, since the contact region has an electric field relaxation layer and has an electric field relaxation structure, the OFF current can be suppressed low.
【００３２】さらに本発明の薄膜トランジスタにおいて
は、活性層とこれに接する電界緩和層の半導体膜のエッ
チング速度が異なり、活性層に対して電界緩和層のエッ
チング速度が速いため、活性層はほとんどエッチングさ
れない。このため、活性層の堆積膜厚を薄くすることが
可能であり、またエッチング後の活性層膜厚の面内均一
性も向上する。Furthermore, in the thin film transistor of the present invention, the etching rate of the semiconductor film of the active layer and the electric field relaxation layer in contact with the active layer are different, and the etching rate of the electric field relaxation layer is higher than that of the active layer, so that the active layer is hardly etched. . Therefore, the thickness of the deposited active layer can be reduced, and the in-plane uniformity of the thickness of the active layer after etching can be improved.
【００３３】また、本発明の液晶表示装置は前記の薄膜
トランジスタによって画素が駆動されているため、画素
への書込み能力が高く、またその能力の均一性が高いた
め、高精細でむらのない画像表示が可能である。Further, in the liquid crystal display device of the present invention, since the pixels are driven by the above-mentioned thin film transistors, the ability to write to the pixels is high, and the uniformity of the ability is high, so that a high-definition and uniform image display is achieved. Is possible.
【図１】本発明の薄膜トランジスタの断面図FIG. 1 is a sectional view of a thin film transistor of the present invention.
【図２】本発明における薄膜トランジスタの製造工程の
概略図FIG. 2 is a schematic diagram of a manufacturing process of a thin film transistor according to the present invention.
【図３】従来の薄膜トランジスタの断面図FIG. 3 is a cross-sectional view of a conventional thin film transistor.
１ 基板 ２ バッファー層 ３ ゲート電極 ４ ゲート絶縁膜 ５ 結晶性シリコン膜 ６ 電界緩和層 ７ コンタクト層 ８ ソース・ドレイン電極 ９ パッシベーション膜 １０ 画素電極 １１ アモルファスシリコン膜 DESCRIPTION OF SYMBOLS 1 Substrate 2 Buffer layer 3 Gate electrode 4 Gate insulating film 5 Crystalline silicon film 6 Electric field relaxation layer 7 Contact layer 8 Source / drain electrode 9 Passivation film 10 Pixel electrode 11 Amorphous silicon film
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA06 AA07 BB01 CC07 DD02 DD13 EE03 EE04 FF03 FF29 FF30 GG02 GG13 GG14 GG25 GG44 GG45 HK03 HK04 HK09 HK16 HK17 HK22 HK25 HK34 HK35 HL07 NN04 NN23 NN24 NN34 NN35 NN72 QQ09 ──────────────────────────────────────────────────続 き Continued from the front page F term (reference)
Claims (12)
結晶シリコン膜からなる活性層と、前記ゲート電極と前
記活性層の間に形成されたゲート絶縁膜と、ソース・ド
レイン電極と、前記ソース・ドレイン電極と前記活性層
の間に形成されたコンタクト層を具備した薄膜トランジ
スタにおいて、前記コンタクト層と前記活性層の間に前
記コンタクト層よりも電気伝導度の低い半導体膜からな
る電界緩和層を具備し、前記コンタクト層と前記電界緩
和層と前記活性層が積層されていることを特徴とする薄
膜トランジスタ。An active layer comprising a gate electrode and a polycrystalline silicon film or a microcrystalline silicon film; a gate insulating film formed between the gate electrode and the active layer; a source / drain electrode; In a thin film transistor including a contact layer formed between a drain electrode and the active layer, the thin film transistor includes an electric field relaxation layer made of a semiconductor film having lower electric conductivity than the contact layer between the contact layer and the active layer. A thin film transistor, wherein the contact layer, the electric field relaxation layer, and the active layer are stacked.
結晶シリコン膜からなる活性層と、前記ゲート電極と前
記活性層の間に形成されたゲート絶縁膜と、ソース・ド
レイン電極と、前記ソース・ドレイン電極と前記活性層
の間に形成されたコンタクト層を具備した薄膜トランジ
スタにおいて、前記コンタクト層と前記活性層の間に前
記活性層とヘテロ結合となる電界緩和層を具備し、前記
コンタクト層と前記電界緩和層と前記活性層が積層され
ていることを特徴とする薄膜トランジスタ。An active layer comprising a gate electrode and a polycrystalline silicon film or a microcrystalline silicon film; a gate insulating film formed between the gate electrode and the active layer; a source / drain electrode; In a thin film transistor including a contact layer formed between a drain electrode and the active layer, the thin film transistor further includes an electric field relaxation layer that forms a hetero bond with the active layer between the contact layer and the active layer. A thin film transistor, wherein an electric field relaxation layer and the active layer are stacked.
結晶シリコン膜からなる活性層と、前記ゲート電極と前
記活性層の間に形成されたゲート絶縁膜と、ソース・ド
レイン電極と、前記ソース・ドレイン電極と前記活性層
の間に形成されたコンタクト層を具備した薄膜トランジ
スタにおいて、前記コンタクト層と前記活性層の間に前
記活性層よりもエッチング速度の速い電界緩和層を具備
し、前記コンタクト層と前記電界緩和層と前記活性層が
積層されていることを特徴とする薄膜トランジスタ。An active layer comprising a gate electrode and a polycrystalline silicon film or a microcrystalline silicon film; a gate insulating film formed between the gate electrode and the active layer; a source / drain electrode; In a thin film transistor including a contact layer formed between a drain electrode and the active layer, the thin film transistor includes an electric field relaxation layer having a higher etching rate than the active layer between the contact layer and the active layer, and A thin film transistor, wherein the electric field relaxation layer and the active layer are stacked.
微結晶シリコン膜からなる活性層と、前記ゲート電極と
前記活性層の間に形成されたゲート絶縁膜と、前記活性
層上に電界緩和層およびコンタクト層を介して形成され
たソース・ドレイン電極を具備した薄膜トランジスタの
製造方法において、前記ソース・ドレイン電極をマスク
として、前記コンタクト層および、前記活性層よりもエ
ッチング速度の速い電界緩和層をエッチングすることを
特徴とする薄膜トランジスタの製造方法。4. A gate electrode, an active layer made of a polycrystalline silicon film or a microcrystalline silicon film, a gate insulating film formed between the gate electrode and the active layer, and an electric field relaxation layer on the active layer. And a method of manufacturing a thin film transistor having a source / drain electrode formed via a contact layer, wherein the source / drain electrode is used as a mask to etch the contact layer and the electric field relaxation layer having a higher etching rate than the active layer. A method for manufacturing a thin film transistor.
微結晶シリコン膜からなる活性層と、前記ゲート電極と
前記活性層の間に形成されたゲート絶縁膜と、前記活性
層上に電界緩和層およびコンタクト層を介して形成され
たソース・ドレイン電極を具備した薄膜トランジスタの
製造方法において、少なくとも前記活性層と前記電界緩
和層を連続的に形成することを特徴とする薄膜トランジ
スタの製造方法。5. A gate electrode, an active layer made of a polycrystalline silicon film or a microcrystalline silicon film, a gate insulating film formed between the gate electrode and the active layer, and an electric field relaxation layer on the active layer. And a method of manufacturing a thin film transistor having a source / drain electrode formed via a contact layer, wherein at least the active layer and the electric field relaxation layer are continuously formed.
方法において、ゲート絶縁膜と活性層と電界緩和層とコ
ンタクト層を連続的にＣＶＤ法によって形成することを
特徴とする薄膜トランジスタの製造方法。6. The method for manufacturing a thin film transistor according to claim 5, wherein the gate insulating film, the active layer, the electric field relaxation layer, and the contact layer are continuously formed by a CVD method.
m〜１０-12 S/cmのアモルファスシリコン膜であること
を特徴とする請求項１から請求項５に記載の薄膜トラン
ジスタもしくは薄膜トランジスタの製造方法。7. The electric field relaxation layer has an electric conductivity of 10 -6 S / c.
The thin film transistor according to claim 1, wherein the thin film is an amorphous silicon film having a thickness of 10 to 10 −12 S / cm.
％〜２０atom％のアモルファスシリコン膜であることを
特徴とする請求項１から請求項３のいずれかに記載の薄
膜トランジスタ。8. The electric field relaxation layer has a bonded hydrogen content in the film of 5 atoms.
The thin film transistor according to claim 1, wherein the thin film is an amorphous silicon film having a concentration of 20 to 20 atom%.
％〜２０atom％のアモルファスシリコン膜であることを
特徴とする請求項４から請求項５のいずれかに記載の薄
膜トランジスタの製造方法。9. The electric field relaxation layer according to claim 1, wherein the amount of bonded hydrogen in the film is 5 atom.
The method of manufacturing a thin film transistor according to claim 4, wherein the film is an amorphous silicon film having a concentration of 20 to 20 atom%.
２００ｎｍ以下であることを特徴とする請求項１から請
求項３のいずれかに記載の薄膜トランジスタ。10. The electric field relaxation layer has a thickness of 10 nm or more,
The thin film transistor according to any one of claims 1 to 3, wherein the thickness is 200 nm or less.
２００ｎｍ以下であることを特徴とする請求項４から請
求項５いずれかに記載の薄膜トランジスタの製造方法。11. The electric field relaxation layer has a thickness of 10 nm or more,
The method for manufacturing a thin film transistor according to claim 4, wherein the thickness is 200 nm or less.
れる液晶表示装置において、前記薄膜トランジスタが請
求項１から請求項３のいずれかに記載の薄膜トランジス
タであることを特徴とする液晶表示装置。12. A liquid crystal display device in which pixels are driven by a thin film transistor, wherein the thin film transistor is the thin film transistor according to claim 1.
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| Application Number | Priority Date | Filing Date | Title |
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Family
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| Application Number | Title | Priority Date | Filing Date |
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| JP2000025932A Pending JP2001217424A (en) | 2000-02-03 | 2000-02-03 | Thin film transistor and liquid crystal display using the same |
Country Status (1)
| Country | Link |
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| JP (1) | JP2001217424A (en) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100458535C (en) * | 2004-09-08 | 2009-02-04 | 三星电子株式会社 | Array substrate, method of manufacturing the same and liquid crystal display panel having the same |
| JP2009170896A (en) * | 2007-12-18 | 2009-07-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method of manufacturing semiconductor device |
| JP2010161358A (en) * | 2008-12-11 | 2010-07-22 | Semiconductor Energy Lab Co Ltd | Thin film transistor and display device |
| JP2010225780A (en) * | 2009-03-23 | 2010-10-07 | Casio Computer Co Ltd | Thin film transistor and method of manufacturing the same |
| JP2010225781A (en) * | 2009-03-23 | 2010-10-07 | Casio Computer Co Ltd | Thin-film transistor and method of manufacturing the same |
| KR20120034151A (en) | 2010-08-26 | 2012-04-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and manufacturing method thereof |
| US8174013B2 (en) | 2006-09-08 | 2012-05-08 | Sharp Kabushiki Kaisha | Semiconductor device, method for manufacturing the semiconductor device, and display device |
| US8222640B2 (en) | 2007-08-07 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device having the display device, and method for manufacturing thereof |
| US8304779B2 (en) | 2007-11-01 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, and display device having the thin film transistor |
| CN103026492A (en) * | 2011-06-30 | 2013-04-03 | 松下电器产业株式会社 | Thin film transistor device and method for producing thin film transistor device |
| US8476122B2 (en) | 2010-10-15 | 2013-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Etching method and method for manufacturing semiconductor device |
| US8519397B2 (en) | 2010-12-10 | 2013-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion element, photoelectric conversion circuit, and display device |
| JP2013190820A (en) * | 2008-03-31 | 2013-09-26 | Semiconductor Energy Lab Co Ltd | Display device |
| US8598586B2 (en) | 2009-12-21 | 2013-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and manufacturing method thereof |
| US8624254B2 (en) | 2010-09-14 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US8735231B2 (en) | 2010-08-26 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of dual-gate thin film transistor |
| US8895116B2 (en) | 2010-11-04 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of crystalline semiconductor film and manufacturing method of semiconductor device |
| US8945962B2 (en) | 2007-10-05 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, display device having thin film transistor, and method for manufacturing the same |
| US8951849B2 (en) | 2007-12-18 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device including layer containing yttria-stabilized zirconia |
| US9230826B2 (en) | 2010-08-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Etching method using mixed gas and method for manufacturing semiconductor device |
-
2000
- 2000-02-03 JP JP2000025932A patent/JP2001217424A/en active Pending
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100458535C (en) * | 2004-09-08 | 2009-02-04 | 三星电子株式会社 | Array substrate, method of manufacturing the same and liquid crystal display panel having the same |
| US8174013B2 (en) | 2006-09-08 | 2012-05-08 | Sharp Kabushiki Kaisha | Semiconductor device, method for manufacturing the semiconductor device, and display device |
| US8222640B2 (en) | 2007-08-07 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device having the display device, and method for manufacturing thereof |
| US8945962B2 (en) | 2007-10-05 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, display device having thin film transistor, and method for manufacturing the same |
| US8304779B2 (en) | 2007-11-01 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, and display device having the thin film transistor |
| JP2009170896A (en) * | 2007-12-18 | 2009-07-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method of manufacturing semiconductor device |
| US8951849B2 (en) | 2007-12-18 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device including layer containing yttria-stabilized zirconia |
| JP2013190820A (en) * | 2008-03-31 | 2013-09-26 | Semiconductor Energy Lab Co Ltd | Display device |
| TWI499848B (en) * | 2008-03-31 | 2015-09-11 | Semiconductor Energy Lab | Display device and method for manufacturing the same |
| JP2010161358A (en) * | 2008-12-11 | 2010-07-22 | Semiconductor Energy Lab Co Ltd | Thin film transistor and display device |
| JP2010225780A (en) * | 2009-03-23 | 2010-10-07 | Casio Computer Co Ltd | Thin film transistor and method of manufacturing the same |
| JP2010225781A (en) * | 2009-03-23 | 2010-10-07 | Casio Computer Co Ltd | Thin-film transistor and method of manufacturing the same |
| US8598586B2 (en) | 2009-12-21 | 2013-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and manufacturing method thereof |
| US9230826B2 (en) | 2010-08-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Etching method using mixed gas and method for manufacturing semiconductor device |
| US8704230B2 (en) | 2010-08-26 | 2014-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8735231B2 (en) | 2010-08-26 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of dual-gate thin film transistor |
| KR20180089881A (en) | 2010-08-26 | 2018-08-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and manufacturing method thereof |
| US9257561B2 (en) | 2010-08-26 | 2016-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR20120034151A (en) | 2010-08-26 | 2012-04-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and manufacturing method thereof |
| US8624254B2 (en) | 2010-09-14 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US8476122B2 (en) | 2010-10-15 | 2013-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Etching method and method for manufacturing semiconductor device |
| US8895116B2 (en) | 2010-11-04 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of crystalline semiconductor film and manufacturing method of semiconductor device |
| US8519397B2 (en) | 2010-12-10 | 2013-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion element, photoelectric conversion circuit, and display device |
| US8860029B2 (en) | 2010-12-10 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric converison element, photoelectric conversion circuit, and display device |
| CN103026492A (en) * | 2011-06-30 | 2013-04-03 | 松下电器产业株式会社 | Thin film transistor device and method for producing thin film transistor device |
| CN103026492B (en) * | 2011-06-30 | 2016-04-06 | 株式会社日本有机雷特显示器 | The manufacture method of film transistor device and film transistor device |
| US8841673B2 (en) | 2011-06-30 | 2014-09-23 | Panasonic Corporation | Thin-film transistor device and method for manufacturing thin-film transistor device |
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