JPH11265000A - Liquid crystal display device and its manufacture - Google Patents
Liquid crystal display device and its manufactureInfo
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- JPH11265000A JPH11265000A JP6901198A JP6901198A JPH11265000A JP H11265000 A JPH11265000 A JP H11265000A JP 6901198 A JP6901198 A JP 6901198A JP 6901198 A JP6901198 A JP 6901198A JP H11265000 A JPH11265000 A JP H11265000A
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- film transistor
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、異なる性質の薄膜
トランジスタを有する液晶表示装置およびその製造方法
に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a liquid crystal display device having thin film transistors having different properties and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】一般に、液晶表示装置は、薄型軽量、低
消費電力の大きな利点を有するため、近年、液晶テレ
ビ、日本語ワードプロセッサあるいはディスクトップパ
ーソナルコンピュータなどのオフィスオートメーション
機器の表示装置に用いられ、特に、近年、多結晶シリコ
ンを活性層に使用した薄膜トランジスタもしくは薄膜ト
ランジスタアレイを応用した液晶表示装置が開発されて
いる。2. Description of the Related Art In general, liquid crystal display devices have great advantages of thinness, light weight and low power consumption, and have recently been used for display devices of office automation equipment such as liquid crystal televisions, Japanese word processors or desktop personal computers. In particular, in recent years, a liquid crystal display device using a thin film transistor or a thin film transistor array using polycrystalline silicon for an active layer has been developed.
【０００３】また、多結晶シリコンを活性層に使用した
薄膜トランジスタは、従来、液晶表示装置の表示部であ
る画素部用スイッチング素子や薄膜トランジスタを集積
して画素部スイッチング素子を駆動する駆動回路の駆動
部スイッチング素子に応用されている。すなわち、画素
中で液晶への電圧印加用の画素部薄膜トランジスタと、
この画素部薄膜トランジスタを駆動する駆動部薄膜トラ
ンジスタとに用いられている。A thin film transistor using polycrystalline silicon for an active layer has been conventionally used as a drive unit of a drive circuit for driving a pixel unit switching element by integrating a pixel unit switching element or a thin film transistor as a display unit of a liquid crystal display device. It is applied to switching elements. That is, a pixel portion thin film transistor for applying a voltage to the liquid crystal in the pixel,
It is used for a driving unit thin film transistor that drives the pixel unit thin film transistor.
【０００４】そして、表示の高品質化に伴ない画素部薄
膜トランジスタおよび駆動部薄膜トランジスタはともに
高い性能が要求されるが、画素部薄膜トランジスタには
印加した電圧を保持するための低いリーク電流が、一
方、駆動部薄膜トランジスタは回路の高速動作のための
高い電界効果移動度が要求されている。[0004] Higher performance is required for both the pixel portion thin film transistor and the drive portion thin film transistor with the improvement in display quality. However, the pixel portion thin film transistor has a low leakage current for holding the applied voltage, while the pixel portion thin film transistor has a low leakage current. The driver thin film transistor is required to have high field-effect mobility for high-speed operation of the circuit.
【０００５】また、プロセス技術の進歩により、低いプ
ロセス温度で絶縁ガラス基板上に高性能な多結晶シリコ
ンの薄膜トランジスタが形成可能である。特に、多結晶
シリコンを得る結晶化プロセスが、固相成長法からたと
えばエキシマレーザアニール（ＥＬＡ）法に変わること
で電界効果移動度は６０ｃｍ2 ／Ｖ．ｓ程度までであっ
たのが、２００ｃｍ2 ／Ｖ．ｓ以上へと大幅に向上して
いる。なお、エキシマレーザアニール法による多結晶化
プロセスでは、作製されるシリコンの結晶粒の大きさが
薄膜トランジスタの特性に大きな影響を与え、たとえば
結晶粒の大きさが０．３μｍ〜０．４μｍの多結晶シリ
コンは電界効果移動度が２００ｃｍ2 ／Ｖ．ｓ程度にも
達する。Further, with the progress of process technology, a high performance polycrystalline silicon thin film transistor can be formed on an insulating glass substrate at a low process temperature. In particular, the crystallization process for obtaining polycrystalline silicon is changed from a solid phase growth method to, for example, an excimer laser annealing (ELA) method, so that the field effect mobility is 60 cm 2 / V. s to 200 cm 2 / V. s or more. In the polycrystallizing process using the excimer laser annealing method, the size of the crystal grain of silicon produced has a great influence on the characteristics of the thin film transistor. For example, a polycrystal having a crystal grain size of 0.3 μm to 0.4 μm is used. Silicon has a field-effect mobility of 200 cm 2 / V. s.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、電界効
果移動度の高い薄膜トランジスタは、電流の流れやすさ
のためにリーク電流も大きい傾向があり、低リーク電流
が要求される画素部薄膜トランジスタには不向きである
問題を有している。However, a thin film transistor having a high field effect mobility tends to have a large leak current due to the ease of current flow, and is not suitable for a pixel portion thin film transistor requiring a low leak current. I have a problem.
【０００７】上述のように、多結晶シリコンを用いた液
晶表示装置は画素部に形成される画素部薄膜トランジス
タと、駆動部に形成される駆動部薄膜トランジスタとを
同時に作製することが可能であるが、要求される性能に
は大きな違いがあり、一方、レーザアニールによって結
晶化された多結晶シリコンの結晶粒径の大きさは、レー
ザ照射する際のエネルギ密度、照射回数、非晶質シリコ
ン膜の膿厚などにより大きく異ならせることができる。As described above, in a liquid crystal display device using polycrystalline silicon, a pixel portion thin film transistor formed in a pixel portion and a drive portion thin film transistor formed in a drive portion can be simultaneously manufactured. There is a great difference in the required performance.On the other hand, the crystal grain size of the polycrystalline silicon crystallized by laser annealing depends on the energy density during laser irradiation, the number of times of irradiation, It can vary greatly depending on the thickness and the like.
【０００８】本発明は、上記問題点に鑑みなされたもの
で、異なる性質の薄膜トランジスタを有する液晶表示装
置およびその製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and has as its object to provide a liquid crystal display device having thin film transistors having different properties and a method of manufacturing the same.
【０００９】[0009]
【課題を解決するための手段】本発明は、絶縁透光性基
板と、この絶縁透光性基板上に形成された多結晶シリコ
ンの駆動部用薄膜トランジスタを有する駆動回路形成領
域と、前記絶縁透光性基板上に形成され前記駆動部用薄
膜トランジスタよりリーク電流の小さい多結晶シリコン
の画素部用薄膜トランジスタを有する画素部形成領域と
を具備したものである。According to the present invention, there is provided an insulated translucent substrate, a driving circuit forming region having a polycrystalline silicon thin film transistor for a driving portion formed on the insulated translucent substrate, and the insulated translucent substrate. A pixel portion forming region having a polycrystalline silicon pixel portion thin film transistor formed on an optical substrate and having a smaller leak current than the driving portion thin film transistor.
【００１０】そして、駆動部用薄膜トランジスタは通常
の電界効果移動度の高いものとし、低リーク電流が要求
される画素部薄膜トランジスタはリーク電流の小さいも
のとし、表示品質を向上させる。[0010] The thin film transistor for the driving section has a normal high field-effect mobility, and the thin film transistor for the pixel section requiring a low leakage current has a small leakage current, thereby improving the display quality.
【００１１】また、画素部用トランジスタおよび駆動部
用薄膜トランジスタは、平均粒径および膜厚の少なくと
もいずれかが異なるものである。The transistor for the pixel portion and the thin film transistor for the driving portion are different from each other in at least one of an average particle diameter and a film thickness.
【００１２】さらに、画素部用薄膜トランジスタは、平
均粒径が０．１μｍないし０．３μｍで、駆動部用薄膜
トランジスタは、平均粒径が０．５μｍないし２．０μ
ｍであるものである。Further, the thin film transistor for the pixel portion has an average particle size of 0.1 μm to 0.3 μm, and the thin film transistor for the driving portion has an average particle size of 0.5 μm to 2.0 μm.
m.
【００１３】またさらに、駆動部用薄膜トランジスタの
多結晶シリコンの膜厚は、画素部用薄膜トランジスタの
多結晶シリコンの膜厚の８０％〜９５％であるものであ
る。Further, the thickness of the polycrystalline silicon of the thin film transistor for the driving portion is 80% to 95% of the thickness of the polycrystalline silicon of the thin film transistor for the pixel portion.
【００１４】また、絶縁透光性基板上に非晶質シリコン
膜を成膜する工程と、この非晶質シリコン膜に所望の形
状のレジストのパターンを形成する工程と、このレジス
トをマスクとして非晶質シリコン膜の表面を酸化させる
工程と、前記レジストおよび非晶質シリコン膜表面に形
成された酸化膜を除去し非晶質シリコン膜の膜厚を異な
らせる工程と、前記非晶質シリコン膜を結晶化する工程
とを具備したもので、非晶質シリコンの膜厚を異ならせ
ることにより、また、結晶化の際に非晶質シリコンの膜
厚が異なることにより、それぞれ性質の異なる薄膜トラ
ンジスタを形成する。Further, a step of forming an amorphous silicon film on the insulated translucent substrate, a step of forming a resist pattern of a desired shape on the amorphous silicon film, and a step of using the resist as a mask Oxidizing the surface of the amorphous silicon film, removing the oxide film formed on the surface of the resist and the amorphous silicon film to vary the thickness of the amorphous silicon film, And a step of crystallizing the amorphous silicon.By making the thickness of the amorphous silicon different, and by changing the thickness of the amorphous silicon at the time of crystallization, thin film transistors having different properties can be formed. Form.
【００１５】また、非晶質シリコン上のレジストは、画
素部形成領域に形成されるものである。The resist on the amorphous silicon is formed in the pixel portion forming region.
【００１６】さらに、非晶質シリコン膜の酸化量は、非
晶質シリコン膜の膜厚の５％〜２０％であるものであ
る。Further, the oxidized amount of the amorphous silicon film is 5% to 20% of the thickness of the amorphous silicon film.
【００１７】またさらに、Ｏ2 プラズマ、オゾンプラズ
マおよびオゾン水処理の少なくともいずれかにより非晶
質シリコン膜を酸化させるものである。Further, the amorphous silicon film is oxidized by at least one of O 2 plasma, ozone plasma and ozone water treatment.
【００１８】[0018]
【発明の実施の形態】以下、本発明の液晶表示装置の一
実施の形態を図面を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the liquid crystal display device of the present invention will be described below with reference to the drawings.
【００１９】この液晶表示装置は、図２に示すように、
薄膜トランジスタアレイ基板１が形成され、この薄膜ト
ランジスタアレイ基板１には平面形状が矩形状の画素部
形成領域２，２を有し、これらそれぞれ画素部形成領域
２の二辺に沿ってこの画素部形成領域２を駆動する駆動
回路形成領域３が形成されている。This liquid crystal display device, as shown in FIG.
A thin film transistor array substrate 1 is formed. The thin film transistor array substrate 1 has pixel portion forming regions 2 and 2 having a rectangular planar shape, and each of the pixel portion forming regions 2 extends along two sides of the pixel portion forming region 2. A driving circuit forming region 3 for driving the driving circuit 2 is formed.
【００２０】また、この薄膜トランジスタアレイ基板１
の断面形状は、図１に示すように、絶縁透光性基板とし
ての無アルカリガラスあるいはアルカリガラスなどのガ
ラス基板11に、５００オングストロ−ムの膜厚の窒化膜
12および３０００オングストロームの膜厚の酸化膜13を
積層したアンダーコート層14が形成され、このアンダー
コート層14ではガラス基板11からのナトリウム（Ｎａ）
などのアルカリ不純物の拡散を防いでいる。なお、この
アンダーコート層14は、窒化膜12の単層のみ、酸化膜13
の単層のみ、あるいは、酸化膜13が下層で窒化膜12が上
層の積層でも同様の効果を得ることができる。The thin film transistor array substrate 1
As shown in FIG. 1, a cross-sectional shape of a nitride film having a thickness of 500 angstroms is formed on a glass substrate 11 such as an alkali-free glass or an alkali glass as an insulating light-transmitting substrate.
An undercoat layer 14 is formed by laminating an oxide film 13 having a thickness of 12 and 3000 angstroms. The undercoat layer 14 includes sodium (Na) from the glass substrate 11.
It prevents diffusion of alkaline impurities such as. The undercoat layer 14 is composed of only a single layer of the nitride film 12 and the oxide film 13.
The same effect can be obtained even if only a single layer is used or the oxide film 13 is a lower layer and the nitride film 12 is an upper layer.
【００２１】そして、このアンダーコート層14上には、
画素部形成領域２に画素部用薄膜トランジスタ15が形成
され、駆動回路形成領域３に駆動部用薄膜トランジスタ
16が形成されている。また、画素部用薄膜トランジスタ
15には６００オングストロームの膜厚で平均粒径が０．
２５μｍ以下の多結晶シリコンの多結晶シリコン膜21が
形成され、駆動部用薄膜トランジスタ16には画素部用薄
膜トランジスタ16の多結晶シリコン膜21の８０％ないし
９５％程度、たとえば５００オングストロームの膜厚で
平均粒径が０．６μｍ以下の多結晶シリコンの多結晶シ
リコン膜22が形成されている。Then, on the undercoat layer 14,
A pixel unit thin film transistor 15 is formed in the pixel unit formation region 2, and a drive unit thin film transistor is formed in the drive circuit formation region 3.
16 are formed. Also, a thin film transistor for the pixel portion
In No. 15, a film thickness of 600 angstroms and an average particle size of 0.1 were used.
A polycrystalline silicon film 21 of 25 .mu.m or less is formed. The driving unit thin film transistor 16 has an average thickness of about 80% to 95% of the polycrystalline silicon film 21 of the pixel unit thin film transistor 16, for example, 500 .ANG. A polycrystalline silicon film 22 of polycrystalline silicon having a grain size of 0.6 μm or less is formed.
【００２２】また、これら多結晶シリコン膜21および多
結晶シリコン膜22上には、酸化膜のゲート絶縁膜23が形
成され、このゲート絶縁膜23上で多結晶シリコン膜21の
上方には画素部用薄膜トランジスタ15のゲート電極24が
形成され、同様にゲート絶縁膜23上で多結晶シリコン膜
22の上方には駆動部用薄膜トランジスタ16のゲート電極
25が形成されている。なお、それぞれの多結晶シリコン
膜21，22には、イオンが打ち込まれてソース領域21s ，
22s およびドレイン領域21d ，22d が形成される。A gate insulating film 23 of an oxide film is formed on the polycrystalline silicon film 21 and the polycrystalline silicon film 22, and a pixel portion is formed on the gate insulating film 23 above the polycrystalline silicon film 21. A gate electrode 24 of the thin film transistor 15 is formed, and a polycrystalline silicon film is formed on the gate insulating film 23 in the same manner.
Above 22 is the gate electrode of the thin film transistor 16 for the driving unit
25 are formed. It should be noted that ions are implanted into the respective polycrystalline silicon films 21 and 22 so that the source regions 21s,
22s and drain regions 21d and 22d are formed.
【００２３】さらに、これらゲート電極24，25を含むゲ
ート絶縁膜23上に、層間絶縁膜26を形成し、これら層間
絶縁膜26およびゲート絶縁膜23の多結晶シリコン膜21の
ソース領域21s およびドレイン領域21d の対応する部分
に、コンタクトホール27，28を形成し、これらコンタク
トホール27，28にソース領域21s およびドレイン領域21
d にオーミック接触する金属製のソース電極31およびド
レイン電極32をそれぞれ形成する。また、これら層間絶
縁膜26およびゲート絶縁膜23の多結晶シリコン膜22のソ
ース領域22s およびドレイン領域22d の対応する部分
に、コンタクトホール33，34を形成し、これらコンタク
トホール33，34にソース領域22s およびドレイン領域22
d にオーミック接触する金属製のソース電極35およびド
レイン電極36をそれぞれ形成する。Further, an interlayer insulating film 26 is formed on the gate insulating film 23 including the gate electrodes 24 and 25, and the source region 21s and the drain of the polycrystalline silicon film 21 of the interlayer insulating film 26 and the gate insulating film 23 are formed. Contact holes 27 and 28 are formed in portions corresponding to the region 21d, and the source region 21s and the drain region 21 are formed in the contact holes 27 and 28.
A metal source electrode 31 and a drain electrode 32 which are in ohmic contact with d are respectively formed. In addition, contact holes 33 and 34 are formed in portions corresponding to the source region 22s and the drain region 22d of the polycrystalline silicon film 22 of the interlayer insulating film 26 and the gate insulating film 23. 22s and drain region 22
A metal source electrode 35 and a drain electrode 36 which are in ohmic contact with d are formed, respectively.
【００２４】またさらに、これらソース電極31，35およ
びドレイン電極32，36を含む層間絶縁膜26上に層間絶縁
膜37を形成し、画素部形成領域２のドレイン電極32上に
コンタクトホール38を形成し、画素部形成領域２の層間
絶縁膜37上にＩＴＯ（IndiumTin Oxide）などの透明電
極で形成された画素電極41を形成し、薄膜トランジスタ
アレイ基板１が完成する。Further, an interlayer insulating film 37 is formed on the interlayer insulating film 26 including the source electrodes 31 and 35 and the drain electrodes 32 and 36, and a contact hole 38 is formed on the drain electrode 32 in the pixel formation region 2. Then, a pixel electrode 41 formed of a transparent electrode such as ITO (Indium Tin Oxide) is formed on the interlayer insulating film 37 in the pixel section formation region 2, and the thin film transistor array substrate 1 is completed.
【００２５】そして、図示しない対向電極が形成された
対向基板を、この薄膜トランジスタアレイ基板１に対向
させ、これら薄膜トランジスタアレイ基板１および対向
基板間に液晶を挟持させて液晶表示装置を形成する。A counter substrate on which a counter electrode (not shown) is formed is opposed to the thin film transistor array substrate 1, and a liquid crystal is sandwiched between the thin film transistor array substrate 1 and the counter substrate to form a liquid crystal display device.
【００２６】次に、上記実施の形態の製造方法について
説明する。Next, the manufacturing method of the above embodiment will be described.
【００２７】まず、ガラス基板11上にプラズマＣＶＤ装
置によって５００オングストロームの膜厚で窒化膜12お
よび３０００オングストロームの膜厚で酸化膜13を積層
して成膜してアンダーコート層14を形成し、このアンダ
ーコート層14上にたとえば６００オングストロームの非
晶質シリコンを成膜する。First, an undercoat layer 14 is formed by laminating a nitride film 12 having a thickness of 500 Å and an oxide film 13 having a thickness of 3000 Å on a glass substrate 11 by a plasma CVD apparatus. On the undercoat layer 14, for example, 600 Å of amorphous silicon is formed.
【００２８】続いて、５００℃で１時間アニールし、非
晶質シリコン中の水素を脱離させる。そして、この非晶
質シリコン膜の画素部形成領域２上にレジストのパター
ンを形成し、駆動回路形成領域３の露出した非晶質シリ
コン膜をたとえばＯ2 プラズマにより非晶質シリコン膜
の表面の１０％程度の膜厚分を酸化させる。Subsequently, annealing is performed at 500 ° C. for 1 hour to desorb hydrogen in the amorphous silicon. Then, a resist pattern is formed on the pixel portion formation region 2 of the amorphous silicon film, and the exposed amorphous silicon film in the drive circuit formation region 3 is formed on the surface of the amorphous silicon film by, for example, O 2 plasma. About 10% of the film thickness is oxidized.
【００２９】その後、レジストおよび非晶質シリコン膜
上に形成した酸化膜を除去すると、画素部形成領域２の
非晶質シリコン膜の膜厚が６００オングストローム、駆
動回路形成領域３の非晶質シリコン膜の膜厚が約５４０
オングストロームで形成される。Thereafter, when the resist and the oxide film formed on the amorphous silicon film are removed, the thickness of the amorphous silicon film in the pixel portion forming region 2 becomes 600 Å, and the amorphous silicon film in the driving circuit forming region 3 becomes amorphous. The film thickness is about 540
Angstroms are formed.
【００３０】そして、レーザ照射によって多結晶シリコ
ン膜21，22を形成し、非晶質シリコン膜の膜厚が異なる
画素部形成領域２および駆動回路形成領域３で、同一の
エネルギ密度のレーザ照射でも膜厚が異なることで選択
的に多結晶シリコンの粒径を異ならせることができる。Then, the polycrystalline silicon films 21 and 22 are formed by laser irradiation, and the pixel portion forming region 2 and the driving circuit forming region 3 having different thicknesses of the amorphous silicon film are irradiated with laser beams having the same energy density. When the film thickness is different, the grain size of the polycrystalline silicon can be selectively changed.
【００３１】ここで、図３に、３４０ｍＪ／ｃｍ2 の照
射エネルギにて９５％オーバラップさせて２０回照射し
た条件でエキシマレーザアニールをした場合の、非晶質
シリコンの膜厚と平均結晶粒径の関係を示す。すなわ
ち、非晶質シリコンの膜厚が５００オングストローム程
度の場合に多結晶シリコンの結晶粒径が一番大きくな
り、膜厚が厚くなるに従って多結晶シリコンの結晶粒径
が小さくなる。FIG. 3 shows the film thickness and average crystal grain size of amorphous silicon when excimer laser annealing was performed under the condition that irradiation was performed 20 times at 95% overlap with irradiation energy of 340 mJ / cm 2. The relationship between the diameters is shown. That is, when the film thickness of the amorphous silicon is about 500 Å, the crystal grain size of the polycrystalline silicon becomes the largest, and as the film thickness increases, the crystal grain size of the polycrystalline silicon becomes smaller.
【００３２】そして、この３４０ｍＪ／ｃｍ2 の単一の
照射エネルギで、非晶質シリコン膜の膜厚が６００オン
グストロームの画素部形成領域２の多結晶シリコン膜で
は平均結晶粒径が０．２６μｍ以下となり、非晶質シリ
コン膜の膜厚が約５４０オングストロームの駆動回路形
成領域３の多結晶シリコン膜では平均結晶粒径が０．６
μｍとなる。さらに、このようにエキシマレーザアニー
ルにて多結晶シリコン膜を形成した後、それぞれを素子
分離して多結晶シリコン膜21，22を形成する。With the single irradiation energy of 340 mJ / cm 2 , the average crystal grain size of the polycrystalline silicon film in the pixel portion forming region 2 having an amorphous silicon film thickness of 600 Å is 0.26 μm or less. The average crystal grain size of the polycrystalline silicon film in the drive circuit formation region 3 in which the thickness of the amorphous silicon film is about 540 angstroms is 0.6.
μm. Further, after the polycrystalline silicon films are formed by excimer laser annealing as described above, the respective elements are separated to form polycrystalline silicon films 21 and 22.
【００３３】さらに、プラズマＣＶＤ法によって酸化膜
のゲート絶縁膜23を形成し、このゲート絶縁膜23上にゲ
ート電極24，25を形成する。Further, an oxide gate insulating film 23 is formed by a plasma CVD method, and gate electrodes 24 and 25 are formed on the gate insulating film 23.
【００３４】そして、ゲート電極24，25をマスクとして
自己整合で多結晶シリコン膜21，22にｐ型あるいはｎ型
のイオンを打ち込み、ソース領域21s ，22s およびドレ
イン領域21d ，22d を形成する。Then, p-type or n-type ions are implanted into the polycrystalline silicon films 21 and 22 by self-alignment using the gate electrodes 24 and 25 as masks to form source regions 21s and 22s and drain regions 21d and 22d.
【００３５】さらに、ゲート電極24，25上に層間絶縁膜
26を成膜し、ソース領域21s ，22sおよびドレイン領域2
1d ，22d の抵抗を下げる目的でエキシマレーザアニー
ル処理する。そして、層間絶縁膜26およびゲート絶縁膜
23の所定の箇所にコンタクトホール27，28，33，34を形
成し、これらコンタクトホール27，33を介して多結晶シ
リコン膜21，22のソース領域21s ，22s にソース電極3
1，35をオーミック接触させ、また、コンタクトホール2
8，34を介して多結晶シリコン膜21，22のドレイン領域2
1d ，22d にドレイン電極32，36をオーミック接触させ
る。Further, an interlayer insulating film is formed on the gate electrodes 24 and 25.
26 is formed, and the source regions 21s and 22s and the drain region 2
Excimer laser annealing is performed to reduce the resistance of 1d and 22d. Then, the interlayer insulating film 26 and the gate insulating film
Contact holes 27, 28, 33, and 34 are formed in predetermined portions of the source electrode 23, and source electrodes 3 and 22 are formed in the source regions 21s and 22s of the polycrystalline silicon films 21 and 22 through the contact holes 27 and 33, respectively.
Ohmic contact between 1, 35 and contact hole 2
Drain region 2 of polycrystalline silicon films 21 and 22 through 8 and 34
The drain electrodes 32 and 36 are brought into ohmic contact with 1d and 22d.
【００３６】また、これらソース電極31，35およびドレ
イン電極32，36を含む層間絶縁膜26上に、層間絶縁膜37
を形成し、この層間絶縁膜37にコンタクトホール38を形
成し、層間絶縁膜37上に画素電極41を形成してドレイン
電極32に画素電極41を接触させ、画素電極41を所定の形
状に加工し、薄膜トランジスタアレイ基板１を完成す
る。On the interlayer insulating film 26 including the source electrodes 31 and 35 and the drain electrodes 32 and 36, an interlayer insulating film 37 is formed.
Then, a contact hole 38 is formed in the interlayer insulating film 37, a pixel electrode 41 is formed on the interlayer insulating film 37, the pixel electrode 41 is brought into contact with the drain electrode 32, and the pixel electrode 41 is processed into a predetermined shape. Then, the thin film transistor array substrate 1 is completed.
【００３７】そして、薄膜トランジスタアレイ基板１に
対向基板を重ね合わせ、液晶を注入して貼り合わせるこ
とで液晶表示装置が完成する。Then, an opposing substrate is superimposed on the thin film transistor array substrate 1, and liquid crystal is injected and bonded to complete a liquid crystal display device.
【００３８】なお、上記実施の形態では、レジストされ
ずに露出した非晶質シリコン膜を酸化させる際に、Ｏ2
プラズマにより酸化させて酸化膜を形成したが、オゾン
プラズマあるいはＯ2 を主成分とするガスによるプラズ
マ処理またはオゾン水処理によって酸化させても同様の
効果を得ることができる。In the above embodiment, when the amorphous silicon film exposed without being resisted is oxidized, O 2
The oxide film is formed by oxidation with plasma, but the same effect can be obtained by oxidation with ozone plasma or plasma treatment using a gas containing O 2 as a main component or ozone water treatment.
【００３９】また、非晶質シリコン膜の２種の膜厚での
それぞれの平均結晶粒径は、エキシマレーザアニールす
る際の照射エネルギおよび照射回数により異なるが、駆
動回路形成領域３の非晶質シリコン膜を酸化させて膜減
りさせる厚さは、画素部形成領域２の非晶質シリコン膜
の膜厚の５％〜２０％であることが望ましい。The average crystal grain size of the two types of amorphous silicon film differs depending on the irradiation energy and the number of times of irradiation in excimer laser annealing. The thickness by which the silicon film is oxidized and reduced is preferably 5% to 20% of the thickness of the amorphous silicon film in the pixel portion formation region 2.
【００４０】さらに、非晶質シリコン膜を酸化させる工
程を５００℃でアニールする前に行なったが、５００℃
でアニールした後でもよい。Further, the step of oxidizing the amorphous silicon film was performed before annealing at 500 ° C.
After annealing.
【００４１】また、非晶質シリコン膜を酸化させた後、
非晶質シリコン膜上に形成したレジストをマスクとして
たとえばボロンイオンまたはリンイオンを打ち込むこと
で画素部形成領域２の画素部用薄膜トランジスタ15と駆
動回路形成領域３の駆動部用薄膜トランジスタ16とでそ
れぞれ閾値電圧を独立に制御して設定できる。After oxidizing the amorphous silicon film,
By implanting, for example, boron ions or phosphorus ions using the resist formed on the amorphous silicon film as a mask, the threshold voltages of the pixel unit thin film transistor 15 in the pixel unit formation region 2 and the drive unit thin film transistor 16 in the drive circuit formation region 3 are respectively set. Can be independently controlled and set.
【００４２】上述のように、画素部形成領域２と駆動回
路形成領域３とで、結晶性、すなわち結晶状態の異なっ
た多結晶シリコンを作製することにより、それぞれ要求
される特性の画素部用薄膜トランジスタ15および駆動部
用薄膜トランジスタ16を作製することが可能となり、コ
ントラストの高い高品位な画像表示を実現できる。すな
わち、画素部形成領域２の画素部用薄膜トランジスタ15
では電界効果移動度を小さくしてリーク電流を小さく
し、駆動回路形成領域３の駆動部用薄膜トランジスタ16
では電界効果移動度を高くし、液晶表示装置は高品位な
画像表示を実現できる。As described above, the pixel portion forming region 2 and the driving circuit forming region 3 are made of polycrystalline silicon having different crystallinity, that is, different crystalline states, so that the pixel portion thin film transistor having the required characteristics can be obtained. 15 and the thin film transistor 16 for the driver can be manufactured, and high-quality image display with high contrast can be realized. That is, the thin film transistor 15 for the pixel portion in the pixel portion formation region 2
Then, the field effect mobility is reduced to reduce the leakage current, and the thin film transistor 16 for the driving section in the driving circuit forming region 3 is formed.
Thus, the field-effect mobility is increased, and the liquid crystal display device can realize high-quality image display.
【００４３】[0043]
【発明の効果】本発明によれば、駆動部用薄膜トランジ
スタは通常の電界効果移動度の高いものとし、低リーク
電流が要求される画素部薄膜トランジスタはリーク電流
の小さいものとし、表示品質を向上できる。According to the present invention, it is possible to improve the display quality by setting the thin film transistor for the driving section to have a high field-effect mobility and the thin film transistor for the pixel section requiring a low leak current to have a small leak current. .
【００４４】また、本発明によれば、非晶質シリコンの
膜厚を異ならせることにより、また、結晶化の際に非晶
質シリコンの膜厚が異なることにより、それぞれ性質の
異なる薄膜トランジスタを容易に形成できる。According to the present invention, thin film transistors having different properties can be easily formed by changing the thickness of amorphous silicon and by changing the thickness of amorphous silicon during crystallization. Can be formed.
【図１】本発明の液晶表示装置の一実施の形態の薄膜ト
ランジスタアレイ基板を示す断面図である。FIG. 1 is a sectional view showing a thin film transistor array substrate according to an embodiment of the liquid crystal display device of the present invention.
【図２】同上薄膜トランジスタアレイ基板を示す平面図
である。FIG. 2 is a plan view showing the same thin film transistor array substrate.
【図３】同上非晶質シリコン膜厚と平均結晶粒径との関
係を示すグラフである。FIG. 3 is a graph showing a relationship between an amorphous silicon film thickness and an average crystal grain size.
２ 画素部形成領域 ３ 駆動回路形成領域 11 絶縁透光性基板としてのガラス基板 15，16 薄膜トランジスタ 2 Pixel part formation area 3 Drive circuit formation area 11 Glass substrate as insulating translucent substrate 15, 16 Thin film transistor
Claims (8)
動部用薄膜トランジスタを有する駆動回路形成領域と、 前記絶縁透光性基板上に形成され前記駆動部用薄膜トラ
ンジスタよりリーク電流の小さい多結晶シリコンの画素
部用薄膜トランジスタを有する画素部形成領域とを具備
したことを特徴とする液晶表示装置。An insulating light-transmitting substrate; a driving circuit forming region having a polycrystalline silicon thin film transistor formed on the insulating light-transmitting substrate; and a driving circuit forming region formed on the insulating light-transmitting substrate. A liquid crystal display device comprising: a pixel portion forming region having a polycrystalline silicon pixel portion thin film transistor having a smaller leak current than the driving portion thin film transistor.
膜トランジスタは、平均粒径および膜厚の少なくともい
ずれかが異なることを特徴とした請求項１記載の液晶表
示装置。2. The liquid crystal display device according to claim 1, wherein the transistor for the pixel portion and the thin film transistor for the driving portion are different in at least one of an average particle diameter and a film thickness.
が０．１μｍないし０．３μｍで、 駆動部用薄膜トランジスタは、平均粒径が０．５μｍな
いし２．０μｍであることを特徴とする請求項１または
２記載の液晶表示装置。3. The thin film transistor for a pixel unit has an average particle size of 0.1 μm to 0.3 μm, and the thin film transistor for a driving unit has an average particle size of 0.5 μm to 2.0 μm. 3. The liquid crystal display device according to 1 or 2.
コンの膜厚は、画素部用薄膜トランジスタの多結晶シリ
コンの膜厚の８０％〜９５％であることを特徴とする請
求項１ないし３いずれか記載の液晶表示装置。4. The polycrystalline silicon film thickness of the driving unit thin film transistor is 80% to 95% of the polycrystalline silicon film thickness of the pixel unit thin film transistor. Liquid crystal display device.
成膜する工程と、 この非晶質シリコン膜に所望の形状のレジストのパター
ンを形成する工程と、 このレジストをマスクとして非晶質シリコン膜の表面を
酸化させる工程と、 前記レジストおよび非晶質シリコン膜表面に形成された
酸化膜を除去し非晶質シリコン膜の膜厚を異ならせる工
程と、 前記非晶質シリコン膜を結晶化する工程とを具備したこ
とを特徴とする液晶表示装置の製造方法。5. A step of forming an amorphous silicon film on an insulated translucent substrate; a step of forming a resist pattern of a desired shape on the amorphous silicon film; Oxidizing the surface of the amorphous silicon film; removing the oxide film formed on the surface of the resist and the amorphous silicon film to change the thickness of the amorphous silicon film; And a step of crystallizing the same.
形成領域に形成されることを特徴とする請求項５記載の
液晶表示装置の製造方法。6. The method according to claim 5, wherein the resist on the amorphous silicon is formed in a pixel portion forming region.
リコン膜の膜厚の５％〜２０％であることを特徴とする
請求項５または６記載の液晶表示装置の製造方法。7. The method according to claim 5, wherein the amount of oxidation of the amorphous silicon film is 5% to 20% of the thickness of the amorphous silicon film.
ゾン水処理の少なくともいずれかにより非晶質シリコン
膜を酸化させることを特徴とする請求項５ないし７いず
れか記載の液晶表示装置の製造方法。8. The method for manufacturing a liquid crystal display device according to claim 5, wherein the amorphous silicon film is oxidized by at least one of O 2 plasma, ozone plasma, and ozone water treatment.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6901198A JPH11265000A (en) | 1998-03-18 | 1998-03-18 | Liquid crystal display device and its manufacture |
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| JP6901198A JPH11265000A (en) | 1998-03-18 | 1998-03-18 | Liquid crystal display device and its manufacture |
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| Publication Number | Publication Date |
|---|---|
| JPH11265000A true JPH11265000A (en) | 1999-09-28 |
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| JP6901198A Pending JPH11265000A (en) | 1998-03-18 | 1998-03-18 | Liquid crystal display device and its manufacture |
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| JP (1) | JPH11265000A (en) |
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-
1998
- 1998-03-18 JP JP6901198A patent/JPH11265000A/en active Pending
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