JPH07263698A - Thin film transistor and its manufacture - Google Patents

Thin film transistor and its manufacture

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JPH07263698A
JPH07263698A JP4680394A JP4680394A JPH07263698A JP H07263698 A JPH07263698 A JP H07263698A JP 4680394 A JP4680394 A JP 4680394A JP 4680394 A JP4680394 A JP 4680394A JP H07263698 A JPH07263698 A JP H07263698A
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semiconductor
thin film
film transistor
active layer
method
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JP4680394A
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Japanese (ja)
Inventor
Takaaki Shinagawa
Takeshi Tanaka
陽明 品川
武 田中
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Hitachi Ltd
株式会社日立製作所
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Abstract

PURPOSE: To obtain a thin film transistor whose active layer is very thinned, by decreasing the dry etching rate to an N-type semiconductor, and enabling selective etching elimination of an N-type semiconductor on the active layer.
CONSTITUTION: On a glass substrate 1 the following are formed; a Cr gate electrode 2, gate insulating silicon nitride 3, an active layer 4 composed of amorphous or polycrystalline silicon, P-type nanocrystalline silicon 5, N-type nanocrystalline silicon 6, and source-drain electrodes 10, 11. An ohmic contact layer 12 is formed by selectively dry-etching the N-type nanocrystalline silicon.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は薄膜半導体装置に係り、 The present invention relates relates to a thin film semiconductor device,
特に、液晶ディスプレイを駆動する薄膜トランジスタの構造とその製造方法に関する。 In particular, the structure and its manufacturing method of a thin film transistor for driving a liquid crystal display.

【0002】 [0002]

【従来の技術】一般に薄膜トランジスタの能動層の膜厚を200〜600Å程度に極薄とする逆スタガー型の薄膜トランジスタの構造は、“エクステンディド アブストラクツ オブ ザ トウエンティセカンド(1990 The structure of the reverse stagger type thin film transistor to be very thin to about 200~600Å the thickness of the Background of the Invention In general, thin film transistor of the active layer, "Extended Abstracts Dido Of The tow entity second (1990
インターナショナル)コンファレンス オン ソリッド ステート デバイシーズ アンド マテリアルス” International) Conference on Solid State Debaishizu & Materials scan "
“Extended Abstracts of the 22nd (1990 Internation "Extended Abstracts of the 22nd (1990 Internation
al) Conference on Solid State Devices and Mterial al) Conference on Solid State Devices and Mterial
s:S−E−23,1027”)に記載されているように絶縁性基板上にゲート電極,ゲート絶縁膜,半導体からなる能動層、その上面に絶縁膜からなるエッチングストッパ層,半導体に不純物をドーピングして形成されたオーミックコンタクト層、そしてソース,ドレイン電極からなっている。 s: S-E-23,1027 ") gate electrode on an insulating substrate as described in, the gate insulating film, an active layer made of a semiconductor, an etching stopper layer made of an insulating film on the upper surface, the impurity in the semiconductor ohmic contact layer is formed by doping, and has a source, a drain electrode.

【0003】 [0003]

【発明が解決しようとする課題】従来技術は逆スタガー型の薄膜トランジスタに関するものであり、低オフ電流化や光による電子の励起低減の目的で、能動層の薄膜化を達成するためにドライエッチングガスに対してエッチング速度の差が大きくない能動層とオーミックコンタクト層の間に部分的にエッチングストッパ層を入れている。 BRIEF Problems to be Solved The prior art relates to the inverse stagger type thin film transistor, the purpose of excitation of electrons reduced due to low off current reduction and light, dry etching gas in order to achieve the thinning of the active layer and partially put an etching stopper layer between the active layer difference in etching rate is not greater and the ohmic contact layer relative. このためエッチングストッパ層を形成するために製造工程が増加する問題がある。 Therefore there is a problem that manufacturing processes increases in order to form an etching stopper layer.

【0004】それに対して本発明は、逆スタガー型の薄膜トランジスタに関するものであり、本発明の目的は、 [0004] The present invention, on the other hand, relates to the inverse stagger type thin film transistor, an object of the present invention,
製造工程を一つ増やすだけで極薄膜化された能動層をもつ低オフ電流の高性能な薄膜トランジスタを提供することにある。 And to provide a high-performance thin film transistor of a low off-current having an active layer which is very thin at only increases one manufacturing process.

【0005】 [0005]

【課題を解決するための手段】上記課題を解決するため、本発明の特徴は能動層とオーミックコンタクト層との接合面から能動層の少なくとも一部の領域をオーミックコンタクト層と比べてドライエッチング速度の遅いp Means for Solving the Problems] To solve the above problems, the dry etching rate than at least a portion of the region between the ohmic contact layer of the active layer from the bonding surface of the features of the present invention is the active layer and the ohmic contact layer slow p of
型半導体とすることである。 It is to type semiconductor.

【0006】 [0006]

【作用】上記手段に従えば、能動層とオーミックコンタクト層との接合面から能動層の少なくとも一部の領域がオーミックコンタクト層と比べてドライエッチング速度の遅いp型半導体となり、ソース,ドレイン電極間のオーミックコンタクト層を選択的にエッチング除去することが可能となり、従って、能動層の極薄膜化が可能となる。 According to the action-mentioned means, it is slow p-type semiconductor having a dry etching rate than at least a partial area of ​​the active layer from the bonding surface between the active layer and the ohmic contact layer and the ohmic contact layer, source and drain electrodes the ohmic contact layer selectively becomes possible to etch away, and thus, it is possible to extremely thin active layer of.

【0007】 [0007]

【実施例】以下、本発明の実施例につき図面を参照しながら説明する。 EXAMPLES Hereinafter, with reference to the accompanying drawings embodiments of the present invention.

【0008】図1は本発明の一実施例における薄膜トランジスタの製造工程を示す断面図である。 [0008] Figure 1 is a sectional view showing a manufacturing process of a thin film transistor in an embodiment of the present invention. まず図1 First, FIG. 1
(a)が示すように、ガラス基板1上にCrを1200 (A) shows, a Cr on a glass substrate 1 1200
Åスパッタリング法で堆積しパターニングしてゲート電極2を形成する。 And patterning deposited in Å sputtering to form a gate electrode 2. そして、プラズマCVD法でそれぞれ原料ガスSiH 4 ,NH 3 ,N 2を用いて3500Åのゲート絶縁膜である窒化シリコン膜3,SiH 4 ,H 2を用いて200〜600Åの能動層となる非晶質シリコン膜4,SiH 4 ,H 2 ,BH 3を用いて100Åのp型の微結晶シリコン5,SiH 4 ,H 2 ,PH 3を用いて340 The amorphous as a 200~600Å active layer using the plasma, respectively by CVD material gas SiH 4, NH 3, N 2 silicon nitride film 3 as a gate insulating film of 3500Å using, SiH 4, H 2 quality silicon film 4, SiH 4, H 2, BH 3 100Å p -type microcrystalline silicon of 5 with, SiH 4, H 2, PH 3 with 340
Åのn型の微結晶シリコン6を連続堆積する。 Microcrystalline silicon 6 of n-type Å successive deposition. ここで、 here,
p型の微結晶シリコン5の成膜条件をBH 3が原料ガス総流量に対して10〜400ppm 混入させるものとすると、図2に示すように、塩素ガスを用いたプラズマエッチング法で、真性の多結晶もしくは非晶質シリコンのエッチング速度が0.24Å/sとなるのに対して、0.1 When the film formation conditions of the p-type microcrystalline silicon 5 is BH 3 shall be 10~400ppm mixed relative to the raw material gas total flow rate, as shown in FIG. 2, the plasma etching method using a chlorine gas, the intrinsic whereas the etching rate of the polycrystalline or amorphous silicon is 0.24Å / s, 0.1
4〜0.10Å/sと低下しn型の微結晶シリコン6のエッチング速度1.4Å/sとの比(選択比)は5.8 4~0.10Å / s and it decreased the ratio of the n-type etch rate 1.4 Å / s of the microcrystalline silicon 6 (selection ratio) of 5.8
から10〜14と向上する。 To improve 10 to 14 from. 従って、n型の微結晶シリコン6をエッチングする時、下地がp型の微結晶シリコン5であれば、真性の多結晶もしくは非晶質シリコンの場合よりも下地に影響を与えることは少なくより選択的にエッチングできる。 Thus selection, when etching the microcrystalline silicon 6 of n-type, if the base is microcrystalline silicon 5 of p-type, than it is rare to affect the underlying than in polycrystalline or amorphous silicon intrinsic to be etched. 次いで、スパッタリング法でMo Next, Mo by sputtering
7を600Å堆積した後、3から7の膜をパターニングして島状にする。 7 After 600Å deposited, into islands by patterning a 3-7 membrane. ついで、スパッタリング法により28 Then, by a sputtering method 28
00ÅのITO(Indium Tin Oxide)8を堆積する。 Depositing 00Å of ITO (Indium Tin Oxide) 8. 次に、図1(b)が示すようにレジスト9を塗布した後フォトリソグラフィによりソース,ドレイン電極を形成するための所定の形に形成する。 Then formed into a predetermined shape to form the source and drain electrodes by photolithography after applying the resist 9 as shown in FIG. 1 (b). そして、図1(c)が示すようにITO8を臭酸で、Mo7を燐酸,酢酸,硝酸を主成分とする溶液でそれぞれウェットエッチングして、 Then, in hydrobromic the ITO8 As shown in FIG. 1 (c), the phosphoric acid Mo7, acetate and each wet-etching with a solution composed mainly of nitric acid,
順次、除去しソース,ドレイン電極10,11を形成する。 Sequentially removing the source, the drain electrode 10, 11. 次いで塩素ガスを用いたドライエッチング法でn型の微結晶シリコン6を除去しオーミックコンタクト層1 Then the ohmic contact layer 1 is removed microcrystalline silicon 6 n-type by a dry etching method using a chlorine gas
2を形成し薄膜トランジスタが完成する。 Thin film transistor to form a 2 is completed.

【0009】実施例によれば、オーミックコンタクト層12を形成するとき、n型の微結晶シリコン6の下地がよりエッチング速度の小さいp型の微結晶シリコン5であるので、下地に影響を与えることは少なくより選択的にn型の微結晶シリコン6を除去でき、能動層を極薄膜化した薄膜トランジスタを製造できる。 [0009] According to the embodiment, when forming the ohmic contact layer 12, the underlying n-type microcrystalline silicon 6 is a microcrystalline silicon 5 in a smaller p-type etching rate, that affect the underlying the selectively be removed microcrystalline silicon 6 of n-type than less, the active layer can be manufactured thin film transistors ultrathin form a film. そして、図3に示すように薄膜化によるチャネル領域の高抵抗化により、通常の能動層膜厚2200Åのトランジスタと比較してオフ電流が低い特性の優れたトランジスタになる。 Then, the high resistance of the channel region by a thin film as shown in FIG. 3, the off current is high transistor of lower properties compared to conventional transistor active layer thickness 2200 Å.
ここで、能動層は非晶質シリコン4とp型の微結晶シリコン5との積層構造に限定されるものではない。 Here, the active layer is not limited to the laminated structure of the microcrystalline silicon 5 of amorphous silicon 4 and a p-type. 例えば、能動層中のn型の微結晶シリコン6との界面近傍のBの濃度が十分であれば、Bの濃度が膜厚方向に減少していってもよい。 For example, if is sufficient concentration of B in the vicinity of the interface between the n-type microcrystalline silicon 6 in the active layer, the concentration of B may began to decrease in the film thickness direction. このような構造であれば、製造工程において非晶質シリコンの成膜中にBH 3を混入させていきその混入率を増していけばよいので製造のスループットは向上する。 With such a structure, the throughput of production since we should be increasing its mixing ratio will be mixed with BH 3 during the film formation of the amorphous silicon in the manufacturing process is improved. 一方、積層構造の場合は非晶質シリコンにBが混入しにくいのでトランジスタとしての特性は良好である。 On the other hand, the characteristics of the transistors since the B to the amorphous silicon is hardly mixed in the case of the laminated structure is good.

【0010】なお、実施例において能動層となる非晶質シリコン4を堆積した後、エネルギビームを照射して多結晶シリコンにすることも可能である。 [0010] Incidentally, after the deposition of amorphous silicon 4 serving as an active layer in the examples, it is also possible to polycrystalline silicon by irradiating an energy beam. 例えば非晶質シリコン4を堆積した後、220mJ/cm 2のXeCl For example, by depositing an amorphous silicon 4, XeCl of 220 mJ / cm 2
レーザを照射して、シリコン膜を多結晶化し、次いでp By irradiating laser, polycrystallized silicon film, then p
型の微結晶シリコン5,n型の微結晶シリコン6を連続形成し、残りの工程は前述の実施例と同じにすることで、高オン電流,低オフ電流の特性の優れた能動層が極薄膜化された薄膜トランジスタを製造できる。 Microcrystalline silicon 5, n-type microcrystalline silicon 6 type continuously formed, the remaining steps by the same as the previous embodiment, a high on-current, excellent active layer characteristics of low off current is very It can be manufactured thinned TFT. この時、 At this time,
多結晶シリコンとp型の微結晶シリコンを積層することで、レーザ照射後のシリコンの荒れた表面を被覆できるので、n型の微結晶シリコンが多結晶シリコン表面の凹面に入り込むことなく、よりたやすく選択的にエッチング除去できる。 By laminating the polycrystalline silicon and p-type microcrystalline silicon, since it covers the rough surface of the silicon after laser irradiation, without n-type microcrystalline silicon enters the concave polycrystalline silicon surface, it was more easy can be selectively etched away.

【0011】また、p型の半導体の結晶構造はオーミックコンタクト層となるn型の半導体とのエッチング選択比が十分に得られれば特に微結晶に限定するものではない。 [0011] The crystal structure of the p-type semiconductor is not particularly limited to microcrystalline as long obtained sufficient etching selection ratio between the n-type semiconductor serving as an ohmic contact layer. 例えば、非晶質であればホールの濃度が下がるのでさらなるオフ電流の低減が実現でき、微結晶であれば堆積速度が遅いので膜厚の制御性が向上する。 For example, since if the amorphous density of holes decreases can be achieved to reduce the additional off-current, the control of the film thickness is improved because the deposition rate if microcrystalline slow. さらにその膜厚はトランジスタの性能を著しく劣化させない範囲として20〜500Åの間とすることが可能であるが、特性及び加工性から20〜200Åの範囲がよい。 Furthermore its thickness is susceptible to be between 20~500Å as a range which does not significantly degrade the performance of the transistor, it is the range of 20~200Å from properties and processability.

【0012】また、本実施例ではトランジスタの構造をMo7から窒化シリコン膜3まで一括してパターニングしたものとしているが、本発明は特にこの構造に限定されるものではない。 Further, in this embodiment, although it is assumed that collectively patterned structure of a transistor from Mo7 to silicon nitride film 3, the present invention is not particularly limited to this structure. 例えば、Mo7から非晶質シリコン4までを一括して島上にパターニングした構造のトランジスタにももちろん適用できる。 For example, it is also of course applicable to a transistor of the patterned structure on the island in a lump from Mo7 to amorphous silicon 4.

【0013】次に、本発明により製造した薄膜トランジスタ(以下TFT)をアクティブマトリクス型液晶表示装置の表示部画素の駆動素子として用いた第二実施例について説明する。 [0013] Next, a description is given of a second embodiment using a thin film transistor prepared according to the present invention (hereinafter TFT) as a drive element of the display unit pixel of an active matrix liquid crystal display device.

【0014】図4は本発明の一実施例であるアクティブマトリクス型の液晶表示装置の構成を示す。 [0014] Figure 4 shows the structure of an active matrix liquid crystal display device according to an embodiment of the present invention. 同図では、 In the drawing,
マトリクス状に配置された複数の液晶セル(LC)に対して、それぞれTFTを設け、このTFTのスイッチング動作によって各液晶セルを駆動するようにしたものである。 For a plurality of liquid crystal cells arranged in a matrix (LC), a TFT respectively, it is obtained so as to drive each liquid crystal cell through the switching operation of the TFT. ここで、ガラス基板1上で横方向に並んだTFTの各ゲートから共通に引き出した電極であるゲートラインG1〜GMに対して順次ゲート電圧を印加し、各ゲートライン毎にゲートをオンしていく。 Here, sequentially gate voltage is applied to the gate line G1~GM is an electrode drawn in common from the gate of the TFT arranged in the horizontal direction on the glass substrate 1, by turning on the gate for each gate line go. 一方、縦方向に並んだTFTの各ドレインから共通に引き出した電極であるドレインラインD1〜DNに対して、オンされたゲートライン毎のデータ電圧を順次印加し、各液晶セルに与えていく。 On the other hand, with respect to the longitudinal direction to the drain lines D1~DN is an electrode drawn in common from the drains of the TFT aligned, sequentially applies an ON data voltage of the gate line by line, we give to the respective liquid crystal cell. 一つの液晶セルとTFTからなる一画素の平面構造を図5に示す。 One planar structure of a pixel comprising a liquid crystal cell and the TFT shown in FIG. さらに図5中の破線X−X′における断面構造を図6に示す。 Further shown in FIG. 6 a cross-sectional structure along dashed line X-X 'in FIG. ドレイン配線Dとゲート配線Gの交点の近くに形成されたTFTとそれにソース電極10を介して接続された液晶セルLCの配置からなる。 Consisting placement of the drain line D and the TFT formed near the intersection of the gate line G and the liquid crystal cell LC connected thereto to via the source electrode 10.
TFTの断面構造は第1の実施例とほぼ同じである。 Sectional structure of the TFT is substantially the same as the first embodiment. 本構造は同実施例に記載の製造方法により得られるが、プロセスとの変更点のみ記すと以下のようになる。 This structure is obtained by the method according to the examples, it is as follows referred only changes the process. 即ちゲート配線G,ドレイン配線Dをそれぞれゲート電極2, That gate wirings G, respectively drain wiring D gate electrode 2,
ドレイン電極11と同時に成膜、エッチング加工して形成した。 Drain electrode 11 simultaneously with the deposition, to form by etching. この他液晶13等TFT以外の部分について以下に記す。 The portion other than the other liquid crystal 13 such as a TFT is described below. TN型液晶13はTFTを形成したガラス基板と対向するガラス基板(対向基板)16間に封入される。 TN-type liquid crystal 13 is sealed between the glass substrate (counter substrate) 16 opposed to the glass substrate to the TFT. 対向基板上には不要な光線を遮蔽するためのブラックマトリクス14とITO15膜が形成されている。 The on the opposite substrate has a black matrix 14 and ITO15 film for shielding unnecessary light is formed. 液晶は、対向基板のITO15とTFT基板のITOの間の電圧により駆動され、画素ごとに表示する明度をかえて画素のマトリクス上で画像を表示する。 The liquid crystal is driven by a voltage between the ITO of ITO15 the TFT substrate of the counter substrate, and displays an image by changing the brightness to be displayed for each pixel on the pixel matrix. ガラス基板1,16のいずれにも光を偏向させるための偏向板17 Deflector 17 for also deflecting the light to any glass substrate 1, 16
が貼付られている。 There has been affixed. この2枚の偏向板の偏向軸を直交、 Orthogonal deflection axis of the two deflection plates,
又は平行配置させると、それぞれノーマリーブラック, Or when the parallel arrangement, each normally black,
ノーマリーホワイトの表示モードとなる。 The display mode of normally white. 又、図には示していないが液晶を配向させるための配向膜18が、液晶と接する面、すなわち、ガラス基板1側では保護膜1 Further, the orientation film 18 for although not shown in FIG aligning the liquid crystal is, the surface in contact with the liquid crystal, i.e., the protective film in the side of the glass substrate 1 1
9とITO膜10の表面に、対向基板16側ではITO On the surface of 9 and the ITO film 10, ITO is opposed substrate 16 side
膜の表面に塗布されている。 It is applied to the surface of the membrane. 配向膜は塗布後に表面をラビング法により処理され、液晶分子を配向させるための異方性を与えられている。 Alignment layer is processed by rubbing method of the surface after application, are given anisotropy for aligning the liquid crystal molecules. このように本発明により製造したTFTをアクティブマトリクス型液晶表示装置の表示部画素の駆動素子として用いれば、能動層が極薄膜のため材料費は低減され、製造のスループットは向上し、 With the TFT manufactured by the present invention as described above as a drive element of the display unit pixel of an active matrix liquid crystal display device, the material cost for active layer is very thin film is reduced, the throughput of production is improved,
さらに光導電率も減少するので光励起電子による画質の低下が避けられる。 Deterioration of the image quality is avoided by photoexcitation electronic Since further be reduced photoconductivity.

【0015】次に、本発明による結晶性薄膜トランジスタをアクティブマトリクス型の液晶表示装置の駆動回路の一部として表示部と同一基板上に形成して用いた第三実施例について説明する。 [0015] Next, a description is given of a third embodiment using formed on the display unit on the same substrate a crystalline thin-film transistor according to the present invention as part of a driver circuit of an active matrix liquid crystal display device.

【0016】図7は本発明を用いたアクティブマトリクス型の液晶表示装置の構成を示す。 [0016] Figure 7 shows the configuration of an active matrix type liquid crystal display device using the present invention. 本実施例では駆動回路の機能の一部分を画素の薄膜トランジスタと同じガラス基板上に形成している。 In the present embodiment forms part of the functions of the driving circuit on the same glass substrate as the thin film transistor of the pixel. 同図では、マトリクス状に配置された複数の液晶セル(LC)に対して、それぞれ薄膜トランジスタを設け、この薄膜トランジスタのスイッチング動作によって各液晶セルを駆動するようにしたものである。 In the drawing, to a plurality of liquid crystal cells arranged in a matrix (LC), a thin film transistor respectively, is obtained so as to drive each liquid crystal cell through the switching operation of the TFT. ここで、ガラス基板1上で横方向に並んだ薄膜トランジスタの各ゲートから共通に引き出した電極であるゲートラインG1〜GMに対して、ゲート駆動回路(ドライバIC)20から順次ゲート電圧を印加し、各ゲートライン毎にゲートをオンしていく。 Here, applied to the gate line G1~GM is an electrode drawn in common from the gates of thin film transistors arranged in the horizontal direction on the glass substrate 1, a sequential gate voltage from the gate driver circuit (driver IC) 20, going to turn on the gate for each gate line. 一方、縦方向に並んだ薄膜トランジスタの各ドレインから共通に引き出した電極であるドレインラインD1〜DNに対して、 On the other hand, with respect to the drain line D1~DN is an electrode drawn in common from the drains of the thin film transistors arranged in a vertical direction,
オンされたゲートライン毎のデータ電圧をデータ駆動回路21からサンプリング回路22を経て順次印加し、各液晶セルに与えていく。 Sequentially applies an ON data voltage of the gate line by line from the data driver circuit 21 via the sampling circuit 22, it will given to each liquid crystal cell. また、サンプリング回路22は図8に示した様に、各ドレインラインに対してサンプリング薄膜トランジスタを持ち、サンプリング薄膜トランジスタのゲートに画素薄膜トランジスタゲート電圧がオンしている間に複数の電圧φ1,φ2を供給する。 Further, as the sampling circuit 22 shown in FIG. 8, has a sampling thin-film transistor for each drain line, and supplies a plurality of voltages .phi.1, the φ2 while the gate of the sampling TFT pixel thin film transistor gate voltage is on . ドレインラインは2本ずつひとまとめにされ、サンプリング回路22からデータ駆動回路21に接続される。 The drain line is taken together two by two, are connected from the sampling circuit 22 to the data driving circuit 21. サンプリング回路22は画素の薄膜トランジスタ同様にガラス基板1上に形成されるので、サンプリング回路22とデータ駆動回路21の接続数は半減される。 Since sampling circuit 22 are formed on the glass substrate 1 similarly thin film transistor in the pixel, the number of connections of the sampling circuit 22 and the data driving circuit 21 is halved. ドレインラインD1とD2がひとまとめにされDK1としてデータ駆動回路に接続され、結果として画素薄膜トランジスタ及びサンプリング回路22の形成された基板とデータ駆動回路21との接続数は半減、すなわち、データ駆動回路を構成するドライバIC数を半減できる。 Drain lines D1 and D2 are connected to the data driving circuit as DK1 taken together, resulting connections between the substrate and the data driving circuit 21, which is formed of a pixel thin film transistor and the sampling circuit 22 is halved, i.e., the data driving circuit configured It can be reduced by half the number of driver IC to be. サンプリング回路22は画素薄膜トランジスタと同じ工程で容易に形成できるので、ドライバIC数を半減にした効果により、液晶表示コストを低減できる効果がある。 Since sampling circuit 22 can be easily formed in the same step as the pixel thin film transistor, the effect of the number of driver IC on the half, the effect of reducing the liquid crystal display cost. なお、画素薄膜トランジスタは能動層が非晶質であるものであっても良いし、もちろん多結晶薄膜トランジスタであっても良い。 The pixel thin film transistor to the active layer may be one which is amorphous, may be a matter of course polycrystalline thin film transistor. このように本発明による結晶性薄膜トランジスタをアクティブマトリクス型の液晶表示装置の駆動回路の一部として表示部と同一基板上に形成して用いれば、 By using thus formed on the display unit on the same substrate a crystalline thin-film transistor according to the present invention as part of a driver circuit of an active matrix liquid crystal display device,
第二実施例と同様に能動層が極薄膜のため材料費は低減され、製造のスループットは向上し、さらに画素部では光導電率も減少するので光励起電子による画質の低下が避けられ、またブラックマトリクス14の幅を小さくできるので、開口率をあげることができ高精細化した液晶表示装置により有効である。 The second embodiment and the material costs for the active layer is very thin film similarly reduced, the throughput of production is improved, deterioration of image quality is avoided by photoexcitation electrons because still pixel portion decreases also optical conductivity, also black since the width of the matrix 14 can be reduced, it is effective by a liquid crystal display device which is high definition can be mentioned aperture ratio.

【0017】 [0017]

【発明の効果】本発明によれば能動層を極薄膜化したオフ電流の低い薄膜トランジスタを製造工程を一つ増やすだけで製造できる。 An active layer according to the present invention can be produced by simply increasing one manufacturing step lower thin film transistor off-state current was ultrathin form a film.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明を薄膜トランジスタの製造に適用した一実施例の製造工程を示す断面図。 Cross-sectional view showing the manufacturing process of an embodiment of applying Figure 1] The present invention in the manufacture of thin film transistors.

【図2】エッチング速度と選択比のBH 3のドーピング割合依存性を示す特性図。 [Figure 2] characteristic diagram showing the doping ratio dependence of BH 3 etch rate and selectivity.

【図3】本発明により製造した薄膜トランジスタのゲート電圧−ドレイン電流特性を従来の能動層膜厚の厚い薄膜トランジスタの特性図。 [3] The present invention thin film transistor of the gate voltage produced by - drain current characteristics characteristic diagram of thick conventional active layer thickness thin film transistor.

【図4】本発明により製造した薄膜トランジスタを液晶セル駆動素子として用いたアクティブマトリクス型の液晶表示装置の説明図。 Illustration of an active matrix type liquid crystal display device using a thin film transistor manufactured by the present invention; FIG as a liquid crystal cell driving device.

【図5】液晶セルと本発明により製造した薄膜トランジスタからなる一画素の平面図。 FIG. 5 is a plan view of a pixel comprising a thin film transistor produced by the liquid crystal cell and the present invention.

【図6】液晶セルと本発明により製造した薄膜トランジスタからなる一画素の断面図。 6 is a cross-sectional view of one pixel consisting of a thin film transistor produced by the liquid crystal cell and the present invention.

【図7】本発明を用いたアクティブマトリクス型の液晶表示装置の構成を示す説明図。 Explanatory view showing a configuration of an active matrix type liquid crystal display device using the present invention; FIG.

【図8】本発明を用いたサンプリング回路の説明図。 Figure 8 is an explanatory diagram of a sampling circuit using the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…ガラス基板,2…ゲート電極,3…窒化シリコン膜,4…非晶質シリコン膜,5…p型微結晶シリコン, 1 ... glass substrate, 2 ... gate electrode, 3 ... silicon nitride film, 4 ... amorphous silicon film, 5 ... p-type microcrystalline silicon,
6…n型微結晶シリコン,7…Mo,8…ITO,9… 6 ... n-type microcrystalline silicon, 7 ... Mo, 8 ... ITO, 9 ...
レジスト,10…ソース電極,11…ドレイン電極,1 Resist, 10 ... Source electrode, 11 ... drain electrode, 1
2…オーミックコンタクト層。 2 ... ohmic contact layer.

Claims (14)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】絶縁性基板上に形成され、ゲート電極,ゲート絶縁膜,半導体からなる能動層,半導体に不純物をドーピングして形成されたオーミックコンタクト層,ソース電極,ドレイン電極を有する逆スタガー型の薄膜トランジスタにおいて、前記能動層と前記オーミックコンタクト層との接合面から前記能動層の少なくとも一部の領域がp型半導体であることを特徴とする薄膜トランジスタ。 1. A formed on an insulating substrate, a gate electrode, a gate insulating film, an active layer made of a semiconductor, ohmic contact layer formed by doping impurities into the semiconductor, inverted stagger type having a source electrode, a drain electrode in the thin film transistor, a thin film transistor, wherein at least part of a region of the active layer from the bonding surface between the ohmic contact layer and the active layer is a p-type semiconductor.
  2. 【請求項2】絶縁性基板上に形成され、ゲート電極,ゲート絶縁膜,半導体からなる能動層,半導体に不純物をドーピングして形成されたオーミックコンタクト層,ソース電極,ドレイン電極を有する逆スタガー型の薄膜トランジスタにおいて、前記能動層が前記ゲート絶縁膜との界面から膜厚方向に真性半導体とp型半導体の積層構造であることを特徴とする薄膜トランジスタ。 2. A formed on an insulating substrate, a gate electrode, a gate insulating film, an active layer made of a semiconductor, ohmic contact layer formed by doping impurities into the semiconductor, inverted stagger type having a source electrode, a drain electrode in the thin film transistor, a thin film transistor, wherein the active layer is a laminated structure of the gate insulating film intrinsic semiconductor and p-type from the interface in the thickness direction of the semiconductor.
  3. 【請求項3】絶縁性基板上に形成され、ゲート電極,ゲート絶縁膜,半導体からなる能動層,半導体に不純物をドーピングして形成されたオーミックコンタクト層,ソース電極,ドレイン電極を有する逆スタガー型の薄膜トランジスタにおいて、前記能動層が前記ゲート絶縁膜との界面から膜厚方向に多結晶の真性半導体とp型半導体の積層構造であることを特徴とする薄膜トランジスタ。 3. A formed on an insulating substrate, a gate electrode, a gate insulating film, an active layer made of a semiconductor, ohmic contact layer formed by doping impurities into the semiconductor, inverted stagger type having a source electrode, a drain electrode in the thin film transistor, a thin film transistor, wherein the active layer is a laminated structure of an intrinsic semiconductor and p-type semiconductor polycrystalline film thickness direction from the interface between the gate insulating film.
  4. 【請求項4】絶縁性基板上に形成され、ゲート電極,ゲート絶縁膜,半導体からなる能動層,半導体に不純物をドーピングして形成されたオーミックコンタクト層,ソース電極,ドレイン電極を有する逆スタガー型の薄膜トランジスタにおいて、前記能動層が前記ゲート絶縁膜との界面から膜厚方向に非晶質の真性半導体とp型半導体の積層構造であることを特徴とする薄膜トランジスタ。 4. A formed on an insulating substrate, a gate electrode, a gate insulating film, an active layer made of a semiconductor, ohmic contact layer formed by doping impurities into the semiconductor, inverted stagger type having a source electrode, a drain electrode in the thin film transistor, a thin film transistor, wherein the active layer is a laminated structure of the gate insulating film and from the interface in the thickness direction amorphous intrinsic semiconductor and p-type semiconductor.
  5. 【請求項5】絶縁性基板上に形成され、ゲート電極,ゲート絶縁膜,半導体からなる能動層,半導体に不純物をドーピングして形成されたオーミックコンタクト層,ソース電極,ドレイン電極を有する逆スタガー型の薄膜トランジスタにおいて、前記能動層が前記ゲート絶縁膜との界面から膜厚方向に真性半導体と微結晶のp型半導体の積層構造であることを特徴とする薄膜トランジスタ。 5. A formed on an insulating substrate, a gate electrode, a gate insulating film, an active layer made of a semiconductor, ohmic contact layer formed by doping impurities into the semiconductor, inverted stagger type having a source electrode, a drain electrode in the thin film transistor, a thin film transistor, wherein the active layer is a laminated structure of a p-type semiconductor of the intrinsic semiconductor and microcrystalline film thickness direction from the interface between the gate insulating film.
  6. 【請求項6】絶縁性基板上に形成され、ゲート電極,ゲート絶縁膜,半導体からなる能動層,半導体に不純物をドーピングして形成されたオーミックコンタクト層,ソース電極,ドレイン電極を有する逆スタガー型の薄膜トランジスタにおいて、前記能動層が前記ゲート絶縁膜との界面から膜厚方向に真性半導体と非晶質のp型半導体の積層構造であることを特徴とする薄膜トランジスタ。 6. is formed on an insulating substrate, a gate electrode, a gate insulating film, an active layer made of a semiconductor, ohmic contact layer formed by doping impurities into the semiconductor, inverted stagger type having a source electrode, a drain electrode in the thin film transistor, a thin film transistor, wherein the active layer is a laminated structure of the gate from the interface with the insulating film in the thickness direction of the intrinsic semiconductor and the amorphous p-type semiconductor.
  7. 【請求項7】絶縁性基板上に形成され、ゲート電極,ゲート絶縁膜,半導体からなる能動層,半導体に不純物をドーピングして形成されたオーミックコンタクト層,ソース電極,ドレイン電極を有する逆スタガー型の薄膜トランジスタの製造方法において、前記能動層を前記オーミックコンタクト層との接合面から膜厚方向に少なくとも一部の領域がp型半導体となるように形成することを特徴とする薄膜トランジスタの製造方法。 7. is formed on an insulating substrate, a gate electrode, a gate insulating film, an active layer made of a semiconductor, ohmic contact layer formed by doping impurities into the semiconductor, inverted stagger type having a source electrode, a drain electrode in the method of manufacturing a thin film transistor, the method of manufacturing the thin film transistor at least a partial region in the film thickness direction from the joint surface between the ohmic contact layer using the active layer and forming such a p-type semiconductor.
  8. 【請求項8】絶縁性基板上に形成され、ゲート電極,ゲート絶縁膜,半導体からなる能動層,半導体に不純物をドーピングして形成されたオーミックコンタクト層,ソース電極,ドレイン電極を有する逆スタガー型の薄膜トランジスタの製造方法において、前記能動層を前ゲート絶縁膜との界面から膜厚方向に真性半導体とp型半導体の積層構造となるように形成することを特徴とする薄膜トランジスタの製造方法。 8. formed on an insulating substrate, a gate electrode, a gate insulating film, an active layer made of a semiconductor, ohmic contact layer formed by doping impurities into the semiconductor, inverted stagger type having a source electrode, a drain electrode in the method of manufacturing the thin film transistor, a method of manufacturing the thin film transistor, and forming such a laminated structure of an intrinsic semiconductor and p-type semiconductor in the film thickness direction the active layer from the interface with the front gate insulating film.
  9. 【請求項9】請求項1,2,3,4,5または6において、前記薄膜トランジスタを液晶セル駆動用素子として用いる液晶表示装置。 9. The method of claim 2, 3, 4, 5 or 6, a liquid crystal display device using the thin film transistor liquid crystal cell driving element.
  10. 【請求項10】請求項7または8において、前記薄膜トランジスタの製造方法を適用する液晶表示装置の液晶セル駆動用薄膜トランジスタの製造方法。 10. The method of claim 7 or 8, the method of manufacturing a liquid crystal cell driving TFT liquid crystal display device applying the method of manufacturing the thin film transistor.
  11. 【請求項11】請求項1,2,3,4,5または6において、前記薄膜トランジスタを駆動回路用素子として用いる液晶表示装置。 11. The method of claim 2, 3, 4, 5 or 6, a liquid crystal display device using the TFT as a device for the driver circuit.
  12. 【請求項12】請求項7または8において、前記薄膜トランジスタの製造方法を適用する液晶表示装置の駆動用薄膜トランジスタの製造方法。 12. The method of claim 7 or 8, a manufacturing method of thin film transistor for a liquid crystal display device applying the method of manufacturing the thin film transistor.
  13. 【請求項13】請求項1,2,3,5または6において、前記薄膜トランジスタを液晶セル駆動用素子並びに表示部駆動回路用素子として用いる液晶表示装置。 13. The method of claim 1, 2, 3, 5 or 6, a liquid crystal display device using the thin film transistor liquid crystal cell driving element and the display unit driving circuit element.
  14. 【請求項14】請求項7または8において、前記薄膜トランジスタの製造方法を適用する液晶表示装置の液晶セル駆動用及び表示部駆動用薄膜トランジスタの製造方法。 14. The method of claim 7 or 8, the liquid crystal display device manufacturing method of the liquid crystal cell for driving and the display unit thin film transistor for applying the method for manufacturing the thin film transistor.
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