JP2761496B2 - Thin film insulated gate semiconductor device and method of manufacturing the same - Google Patents
Thin film insulated gate semiconductor device and method of manufacturing the sameInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、ON電流とOFF電流
の比率(ON/OFF比)が大きく、特にOFF電流が
少ない薄膜状絶縁ゲイト半導体装置、特に薄膜トランジ
スタ(TFT)に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin-film insulated gate semiconductor device having a large ON current / OFF current ratio (ON / OFF ratio), and particularly to a small OFF current, and more particularly to a thin film transistor (TFT).
【0002】[0002]
【従来の技術】最近、絶縁基板上に、薄膜状のチャネル
領域を有する絶縁ゲイト型の半導体装置の研究がなされ
ている。特に、薄膜状の絶縁ゲイトトランジスタ、いわ
ゆる薄膜トランジスタ(TFT)が熱心に研究されてい
る。これらは、液晶等の表示装置において、マトリクス
構造を有するものの各画素の制御用に利用することが目
的であり、利用する半導体の材料・結晶状態によって、
アモルファスシリコンTFTや多結晶シリコンTFTと
いうように区別されている。もっとも、最近では多結晶
シリコンとアモルファスの中間的な状態を呈する材料も
利用する研究がなされている。これは、セミアモルファ
スといわれ、アモルファス状の組織に小さな結晶が浮か
んだ状態であると考えられている。2. Description of the Related Art Recently, studies have been made on an insulating gate type semiconductor device having a thin film channel region on an insulating substrate. In particular, a thin film insulated gate transistor, a so-called thin film transistor (TFT), has been enthusiastically studied. These are intended to be used for controlling each pixel in a display device such as a liquid crystal device, although they have a matrix structure. Depending on the material and crystal state of the semiconductor used,
A distinction is made between an amorphous silicon TFT and a polycrystalline silicon TFT. However, recently, research has been made on using a material exhibiting an intermediate state between polycrystalline silicon and amorphous. This is called semi-amorphous, and is considered to be a state in which small crystals float in an amorphous structure.
【0003】また、単結晶シリコン集積回路において
も、いわゆるSOI技術として多結晶シリコンTFTが
用いられており、これは、例えば高集積度SRAMにお
いて、負荷トランジスタとして使用される。この場合に
は、アモルファスシリコンTFTを用いることはほとん
どない。[0003] Also in a single crystal silicon integrated circuit, a polycrystalline silicon TFT is used as a so-called SOI technique, and this is used as a load transistor in, for example, a highly integrated SRAM. In this case, an amorphous silicon TFT is rarely used.
【0004】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるTF
Tには利用できない。また、アモルファスシリコンで
は、P型の電界移動度は著しく小さいので、Pチャネル
型のTFT(PTFT)を作製することができず、した
がって、Nチャネル型TFT(NTFT)と組み合わせ
て、相補型のMOS回路(CMOS)を形成することが
できない。Generally, the electric field mobility of a semiconductor in an amorphous state is small, and therefore, a TF which requires high-speed operation is required.
Not available for T. Further, in the case of amorphous silicon, the P-type electric field mobility is extremely small, so that a P-channel TFT (PTFT) cannot be manufactured. Therefore, in combination with an N-channel TFT (NTFT), a complementary MOS transistor is used. A circuit (CMOS) cannot be formed.
【0005】しかしながら、アモルファス半導体によっ
て形成したTFTはOFF電流が小さいという特徴を持
つ。そこで、液晶のアクティブマトリクスのトランジス
タのように、それほどの高速動作が要求されず、一方の
導電型だけで十分であり、かつ、電荷保持能力の高いT
FTが必要とされる用途に利用されている。[0005] However, a TFT formed of an amorphous semiconductor has a feature that the OFF current is small. Therefore, unlike a transistor of an active matrix of a liquid crystal, such a high-speed operation is not required, and only one conductivity type is sufficient, and T
It is used for applications where FT is required.
【0006】一方、多結晶半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたTFTでは、電界移動度と
して300cm2 /Vsもの値が得られている。通常の
単結晶シリコン基板上に形成されたMOSトランジスタ
の電界移動度が500cm2 /Vs程度であることから
すると、極めて大きな値であり、単結晶シリコン上のM
OS回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。On the other hand, a polycrystalline semiconductor has a higher electric field mobility than an amorphous semiconductor, and thus can operate at high speed. For example, in a TFT using a silicon film recrystallized by laser annealing, a value as high as 300 cm 2 / Vs is obtained as the electric field mobility. Since the electric field mobility of a MOS transistor formed on a normal single crystal silicon substrate is about 500 cm 2 / Vs, it is an extremely large value,
The operating speed of the OS circuit is limited by the parasitic capacitance between the substrate and the wiring. On the other hand, since the OS circuit is on an insulating substrate, there is no such restriction, and a remarkably high-speed operation is expected.
【0007】また、多結晶シリコンでは、NTFTだけ
でなく、PTFTも同様に得られるのでCMOS回路を
形成することが可能で、例えば、アクティブマトリクス
方式の液晶表示装置においては、アクティブマトリクス
部分のみならず、周辺回路(ドライバー等)をもCMO
Sの多結晶TFTで構成する、いわゆるモノリシック構
造を有するものが知られている。Further, in the case of polycrystalline silicon, not only the NTFT but also the PTFT can be obtained in the same manner, so that a CMOS circuit can be formed. For example, in an active matrix type liquid crystal display device, not only the active matrix portion but also the CMO for peripheral circuits (drivers, etc.)
There is known an S polycrystalline TFT having a so-called monolithic structure.
【0008】前述のSRAMに使用されるTFTもこの
点に注目したものであり、PMOSをTFTで構成し、
これを負荷トランジスタとして用いている。The above-mentioned TFT used in the SRAM also pays attention to this point, and the PMOS is constituted by the TFT.
This is used as a load transistor.
【0009】しかしながら、一般に多結晶TFTはアモ
ルファスTFTに比べて、電界移動度が大きな分だけ、
OFF電流が大きく、アクティブマトリクスの画素の電
荷を保持する能力には劣っていた。従来は画素の大きさ
が数100μm角で、画素容量が大きかったために特に
問題となることはなかったが、最近では、高精細化とと
もに画素の微細化が進み、画素容量が小さくなり、安定
なスタティック表示をおこなうのに不十分となってい
る。また、SRAMに用いる場合においても、OFF電
流が大きい場合には消費電力が大きくなった。However, in general, a polycrystalline TFT has a larger electric field mobility than an amorphous TFT,
The OFF current was large, and the ability to hold the charge of the pixels of the active matrix was poor. Conventionally, the size of the pixel was several hundred μm square and the pixel capacity was large, so there was no particular problem. However, recently, the pixel size has been reduced along with the increase in the definition, and the pixel capacity has been reduced. Insufficient for static display. Also, in the case of using the SRAM, when the OFF current is large, the power consumption increases.
【0010】また、通常のアモルファスTFTにおいて
は、単結晶IC技術で使用されるようなセルフアライン
プロセスによってソース/ドレイン領域を形成すること
は困難であり、ゲイト電極とソース/ドレイン領域の幾
何学的な重なりによる寄生容量が問題となるのに対し、
多結晶TFTはセルフアラインプロセスが採用できるた
め、寄生容量が著しく抑えられるという特徴を持つ。Further, in a normal amorphous TFT, it is difficult to form a source / drain region by a self-alignment process as used in a single crystal IC technology, and it is difficult to form a gate electrode and a source / drain region. Parasitic capacitance due to the overlap is a problem,
Since a polycrystalline TFT can adopt a self-alignment process, it has a feature that a parasitic capacitance is remarkably suppressed.
【0011】すなわち、従来の多結晶TFTは図2に示
すように、ほぼ同じ厚さのソース領域204とドレイン
領域202、チャネル領域203が基板201上に形成
され、セルフアラインプロセスを採用して作製されたT
FTでは、チャネル領域(活性層)203はゲイト電極
205とほぼ同じ形状に形成された。図において、20
6は層間絶縁物であり、207、208はそれぞれドレ
イン電極、ソース電極である。That is, as shown in FIG. 2, a conventional polycrystalline TFT is formed by forming a source region 204, a drain region 202 and a channel region 203 having substantially the same thickness on a substrate 201 and employing a self-alignment process. Done T
In the FT, the channel region (active layer) 203 was formed in almost the same shape as the gate electrode 205. In the figure, 20
6 is an interlayer insulator, and 207 and 208 are a drain electrode and a source electrode, respectively.
【0012】[0012]
【発明が解決しようとする課題】このような多結晶TF
Tの利点に対して、いくつかの問題点も指摘されてい
る。そのうちの一つである、OFF電流の問題に対して
は、いくつかの解決法が提案されている。その一つは、
活性化領域を薄くする方法である。こうすることによっ
て、OFF電流が小さくなることが報告されている。例
えば、チャネル領域の厚さを25nmとすることによっ
て、OFF電流が10-13 A以下にできることが知られ
ている。しかしながら、薄い半導体膜を結晶化させるこ
とは非常に難しく、容易に結晶化しないことが知られて
いる。すなわち、十分な結晶度を得て、実用に耐える電
界移動度を有する活性化領域(チャネル領域)を形成す
るには高温でアニールするか、長時間のアニールをおこ
なうかという方法が必要とされる。高温アニールを採用
する場合には、基板としては石英のような耐熱性のある
材料が求められる。しかしながら、石英基板は、特に大
面積のものは非常に高価であり、コスト的に問題があ
る。また、長時間のアニールをおこなうこともスループ
ットの低下をもたらし、やはりコスト的に難がある。SUMMARY OF THE INVENTION Such a polycrystalline TF
Several problems have been pointed out with respect to the advantages of T. Several solutions have been proposed for the problem of OFF current, one of them. One of them is
This is a method of thinning the activation region. It has been reported that this reduces the OFF current. For example, it is known that the OFF current can be reduced to 10 −13 A or less by setting the thickness of the channel region to 25 nm. However, it is known that it is very difficult to crystallize a thin semiconductor film and it is not easily crystallized. That is, in order to obtain sufficient crystallinity and form an activation region (channel region) having a practically usable electric field mobility, a method of annealing at a high temperature or performing annealing for a long time is required. . When high-temperature annealing is employed, a heat-resistant material such as quartz is required for the substrate. However, quartz substrates, especially those with a large area, are very expensive and pose a problem in terms of cost. Further, performing the annealing for a long time also lowers the throughput, which is also difficult in terms of cost.
【0013】一方、活性層を薄くすることはソース/ド
レイン領域も薄くすることにつながる。すなわち、通常
の作製方法ではソース/ドレインも活性領域も同時に作
製された半導体膜から形成され、同じ厚さを有するから
である。このことはソース/ドレイン領域の抵抗が大き
くなることにつながる。On the other hand, thinning the active layer leads to thinning of the source / drain regions. That is, in the normal manufacturing method, both the source / drain and the active region are formed from the semiconductor films manufactured at the same time and have the same thickness. This leads to an increase in the resistance of the source / drain region.
【0014】そのためには、ソース/ドレイン領域の大
部分を厚くなるように別に形成する方法が採用される
が、そのことはマスクプロセスを余分に追加することで
あり、歩留りの点から好ましくない。For this purpose, a method of separately forming a large part of the source / drain region so as to increase the thickness is adopted. However, this is an additional mask process, which is not preferable in terms of yield.
【0015】また、本発明人等の知見によると、活性層
が50nm以下のTFTでは、MOSしきい値電圧の絶
対値が小さく、したがって、このようなTFTでCMO
Sを作製すると、動作が極めて不安定となる。According to the knowledge of the present inventors, in a TFT having an active layer of 50 nm or less, the absolute value of the MOS threshold voltage is small.
When S is manufactured, the operation becomes extremely unstable.
【0016】一方、活性化層を厚くするとOFF電流が
大きくなるが、その大きさは活性層の厚さに比例するも
のでなく、したがって、何らかの要因によってOFF電
流が非線型的に大きくなるものと考えられる。活性層の
厚さが100nmであるTFTの特性の例を図3(A)
に示す。これは、ゲイト酸化膜の厚さが150nmであ
り、活性層は減圧CVD(LPCVD)法によって形成
され、600℃で24時間アニールされたものである。
ソース/ドレイン間の電圧は1Vである。図に示すよう
にON電流は大きいが、OFF電流も大きい。しかも、
ゲイト電極に逆バイアスを印加するとコブ状の異常な特
性を示す。On the other hand, when the activation layer is thickened, the OFF current increases. However, the magnitude is not proportional to the thickness of the active layer. Therefore, the OFF current increases nonlinearly due to some factors. Conceivable. FIG. 3A shows an example of characteristics of a TFT in which the thickness of the active layer is 100 nm.
Shown in In this method, the thickness of the gate oxide film is 150 nm, the active layer is formed by a low pressure CVD (LPCVD) method, and annealed at 600 ° C. for 24 hours.
The voltage between the source and the drain is 1V. As shown in the figure, the ON current is large, but the OFF current is also large. Moreover,
When a reverse bias is applied to the gate electrode, the gate electrode exhibits abnormal bumpy characteristics.
【0017】活性層が厚い場合には、活性層の結晶性は
良く、電界移動度の大きなTFTが得られる。特別な高
温や長時間のアニールが必要とされることはない。本発
明人等の研究の結果、活性層の厚いTFTのOFF電流
の大部分は、図2に矢印209で示されるように活性層
の基板側の部分を経由してバイパス的に流れることが明
らかにされた。理想的なOFF電流をIOFF 、ON電流
をIONとした場合には、TFTのON/OFF比はION
/IOFF で表される。しかしながら、もし、ゲイト電圧
にほとんど反応しないバイパス的なリーク電流ILKが流
れていた場合には、ON/OFF比は、(ION+ILK)
/(IOFF +ILK)で表される。実際にはILKはIOFF
に比べると非常に大きく、しかし、IONよりかは小さい
ものと推定されるので、みかけのON/OFF比は、I
ON/ILKで表される。このため、TFTの特性の重要な
指標であるON/OFF比が著しく小さくなっているよ
うに見えるものと考えられる。When the active layer is thick, a TFT having high crystallinity of the active layer and high electric field mobility can be obtained. No special high temperature or long annealing is required. As a result of the research conducted by the present inventors, it is clear that most of the OFF current of the TFT having a thick active layer flows in a bypass manner via a portion of the active layer on the substrate side as indicated by an arrow 209 in FIG. Was. When the ideal OFF current is I OFF and the ON current is I ON , the ON / OFF ratio of the TFT is I ON
/ I OFF . However, if a bypass-like leak current I LK that hardly responds to the gate voltage is flowing, the ON / OFF ratio becomes (I ON + I LK ).
/ (I OFF + I LK ). Actually I LK is I OFF
Very large compared to, but because it is estimated that is either from the I ON small, the ON / OFF ratio of the apparent, I
It is represented by ON / ILK . For this reason, it is considered that the ON / OFF ratio, which is an important index of the characteristics of the TFT, appears to be extremely small.
【0018】このようなリーク電流の原因としては2つ
のことが考えられる。1つは、活性層の基板側の結晶度
が良くないためである。すなわち、あまりに粒界が多い
ため、そこに多くのトラップ準位ができ、このトラップ
準位をホッピングして電荷が移動するためである。この
トラップ準位はゲイトの電圧にかかわらず存在するた
め、常にオフセット的な電流の源となる。この場合には
結晶成長の条件の最適化によって克服できるはずである
が、それは非常に困難であることが予想される。There are two possible causes of such a leak current. One is that the crystallinity of the active layer on the substrate side is not good. That is, since there are too many grain boundaries, many trap levels are formed there, and charges move by hopping the trap levels. Since this trap level exists regardless of the gate voltage, it always becomes a source of offset current. In this case, it can be overcome by optimizing the conditions of crystal growth, but it is expected to be very difficult.
【0019】もう一つは、基板側からナトリウム等の可
動イオンが活性層に侵入し、基板側の部分を導通化する
ためである。これはプロセスの清浄度を高めることによ
って克服される。Another reason is that mobile ions such as sodium enter the active layer from the substrate side to make the portion on the substrate side conductive. This is overcome by increasing the cleanliness of the process.
【0020】しかしながら、いずれの方法によって解決
するにしても、チャネル層(活性層)が厚い場合にはオ
ーム的にOFF電流が大きくなる。一方、ソース/ドレ
インの厚さは十分であるので、その部分の抵抗は十分に
小さい。However, no matter which method is used to solve the problem, if the channel layer (active layer) is thick, the OFF current increases ohmicly. On the other hand, since the thickness of the source / drain is sufficient, the resistance at that portion is sufficiently small.
【0021】理想的なTFTとしては電界移動度は大き
いことが望まれる。また、ソース/ドレインの抵抗も小
さいことが望まれる。一方、OFF電流は小さいことが
望まれる。もちろん、作製に複雑なプロセスを導入する
ことは避けるべきである。このような現状を踏まえ、本
発明は、以上のような問題点の一部、もしくは全部を解
決し、理想的なTFTに近いTFTを提供せんとして成
されたものである。It is desired that an ideal TFT has a high electric field mobility. It is also desired that the source / drain resistance is small. On the other hand, it is desired that the OFF current be small. Of course, introducing complicated processes into the fabrication should be avoided. In view of the above situation, the present invention has been made to solve some or all of the above problems and to provide a TFT close to an ideal TFT.
【0022】[0022]
【問題を解決する方法】以上の問題点を解決する方法と
して、本発明では、活性層のうち、結晶性がよくない、
あるいは可動イオンが残存している等の理由のため、特
性のよくない基板側の部分をチャネルとして使用しない
TFTを提案する。そのためには、本発明では基板側の
活性層の部分に不純物を添加し、ソース/ドレイン領域
とは逆の導電性をもたせることによって、該部分を実質
的にチャネルとして機能させないようにする。[Method of Solving the Problems] As a method of solving the above problems, in the present invention, the active layer has poor crystallinity.
Alternatively, a TFT which does not use a portion on the substrate side having poor characteristics as a channel for reasons such as remaining mobile ions is proposed. For this purpose, in the present invention, an impurity is added to a portion of the active layer on the substrate side to have conductivity opposite to that of the source / drain region, so that the portion does not substantially function as a channel.
【0023】本発明によるTFTの概念図を図1に示
す。図1はゲイト電極105下の活性層領域の下部領域
109にソース領域104、ドレイン領域102とは逆
の導電型の不純物半導体領域を形成したものである。活
性層の上部領域103は従来どおり、チャネルとして機
能するが、基板101側の特性の劣る下部領域109
は、添加された不純物のためにチャネルとしては機能し
ない。このような領域109に添加する不純物の濃度と
しては、ソース/ドレインに添加される不純物の濃度の
10分の1〜100分の1であっても十分である。なぜ
ならば、このとき必要とされる領域109の導電型はチ
ャネル領域103に比べて十分に異なる導電型を有して
いる、あるいはチャネル103と領域109の界面にお
ける伝導帯(価電子帯)のギャップが十分に大きければ
よいからである。伝導(価電子)帯の準位は、不純物が
少ない半導体においては、非常にわずかの不純物添加に
よって劇的に変化することが知られている。仮に、ソー
ス/ドレインに添加される不純物の濃度が1020cm-3
で、チャネル領域103の実効的な不純物濃度が1016
cm-3であれば、領域109の不純物濃度は1018cm
-3もあれば十分である。もちろん、領域109に添加さ
れる不純物の導電型はソース/ドレインと逆になるよう
に選ばれなければならない。FIG. 1 shows a conceptual diagram of a TFT according to the present invention. In FIG. 1, an impurity semiconductor region having a conductivity type opposite to that of the source region 104 and the drain region 102 is formed in a lower region 109 of an active layer region below a gate electrode 105. The upper region 103 of the active layer functions as a channel as in the related art, but the lower region 109 having poor characteristics on the substrate 101 side.
Does not function as a channel due to the added impurities. It is sufficient that the concentration of the impurity added to the region 109 is 1/10 to 1/100 of the impurity concentration added to the source / drain. This is because the conductivity type of the region 109 required at this time has a sufficiently different conductivity type than that of the channel region 103, or a gap of a conduction band (valence band) at an interface between the channel 103 and the region 109. Should be large enough. It is known that the level of the conduction (valence) band changes drastically in a semiconductor having a small amount of impurities by adding a very small amount of impurities. If the concentration of the impurity added to the source / drain is 10 20 cm −3
Thus, the effective impurity concentration of the channel region 103 is 10 16
cm −3 , the impurity concentration of the region 109 is 10 18 cm
-3 is enough. Of course, the conductivity type of the impurity added to the region 109 must be selected so as to be opposite to that of the source / drain.
【0024】このような領域109を形成しようとすれ
ば、不純物濃度の異なる2層の半導体膜を形成する必要
がある。そのためには、2層の不純物濃度の異なる半導
体膜を多層に形成する方法や、基板にあらかじめ不純物
を添加しておいて、半導体膜を形成したのち、基板から
不純物を拡散させてもよい。例えば、領域109の不純
物濃度がソース/ドレインの不純物濃度の10分の1で
あるとすれば、のちにセルフアラインプロセスによっ
て、ソース/ドレインが形成された場合に、先に形成さ
れた被膜のうち、領域109とはならない部分はのちの
不純物導入によって、簡単にソース/ドレインと同じ導
電型に変換されてしまう。それは不純物濃度が小さいか
らである。したがって、チャネル領域は薄く、ソース/
ドレイン領域は厚いという本発明の理想とするTFTが
得られる。In order to form such a region 109, it is necessary to form two layers of semiconductor films having different impurity concentrations. For that purpose, a method of forming two layers of semiconductor films having different impurity concentrations in a multi-layered manner, or a method in which impurities are added to a substrate in advance and the semiconductor film is formed, and then the impurities may be diffused from the substrate. For example, assuming that the impurity concentration of the region 109 is one-tenth of the impurity concentration of the source / drain, if the source / drain is formed later by the self-alignment process, of the film formed earlier, The part which does not become the region 109 is easily converted to the same conductivity type as the source / drain by the introduction of impurities later. This is because the impurity concentration is low. Therefore, the channel region is thin and the source /
An ideal TFT of the present invention in which the drain region is thick is obtained.
【0025】もし、領域109の不純物濃度がソース/
ドレインの不純物濃度と同程度あるいはそれ以上であれ
ば、のちのソース/ドレイン形成の際にもその導電型を
換えることができず、結局、チャネルも薄いがソース/
ドレインも薄いという形状になってしまう。もちろん、
このような形状であっても、特性のよくない基板側の活
性層をチャネルとして使用しないという本発明の技術思
想に反するものではない。If the impurity concentration in the region 109 is
If the impurity concentration is equal to or higher than the impurity concentration of the drain, the conductivity type cannot be changed at the time of forming the source / drain later.
The drain also becomes thin. of course,
Even with such a shape, it is not against the technical idea of the present invention that the active layer on the substrate side having poor characteristics is not used as a channel.
【0026】図1では、チャネル領域103とその下の
領域109の間には明確な境界があるように記述されて
いるが、本発明の趣旨からして、そのような明確な境界
が存在しなければならない必要は全く無く、なだらかに
不純物や組成元素が変化しているような材料であっても
構わないことは明らかであろう。Although FIG. 1 shows that there is a clear boundary between the channel region 103 and the region 109 therebelow, such a clear boundary exists for the purpose of the present invention. Obviously, there is no need to do so, and it is clear that the material may be such that impurities or compositional elements are gently changed.
【0027】また、本発明ではソース/ドレイン領域が
厚さ方向にわたって、抵抗率等の電気特性が均一である
場合には、実質的なソース/ドレインの厚さがチャネル
の厚さよりも小さく、チャネルは薄く、なおかつソース
/ドレインの抵抗(シート抵抗)は大きいという理想的
なTFTとなる。In the present invention, when the source / drain regions have uniform electrical characteristics such as resistivity in the thickness direction, the substantial source / drain thickness is smaller than the channel thickness. Is thin, and the source / drain resistance (sheet resistance) is large.
【0028】本発明では、図3(B)に示すようなバン
ドギャップが形成されていると推測される。すなわち、
図3(B)は、図1で記述された構造を有するTFTの
ソース/ドレインとチャネル、およびその下の部分のバ
ンド図である。この図では、PTFTを示しているが、
NTFTであっても同様である。このようなバンド図か
ら明らかなように、価電子帯のホール(NTFTでは伝
導帯の電子)は、チャネルの下の導電型の異なる領域1
09には入り込むことが困難であり、結果として、その
部分を介して電流がリークすることが少ない。In the present invention, it is presumed that a band gap as shown in FIG. 3B is formed. That is,
FIG. 3B is a band diagram of a source / drain and a channel of the TFT having the structure described in FIG. 1 and a portion thereunder. In this figure, the PTFT is shown.
The same applies to NTFT. As is apparent from such a band diagram, holes in the valence band (electrons in the conduction band in the NTFT) are formed in regions 1 of different conductivity types below the channel.
09 is difficult to enter, and as a result, there is little current leakage through that portion.
【0029】本発明は、そのまま従来のTFTに適用し
ても構わないが、本発明人らの発明である特願平3−3
40336号(特開平5−267666号)、あるいは
特願平4−30220号(特開平5−114724号)
に記述されるようなオフセット領域を有するTFTに対
して適用すると、より一層の効果がもたらされる。いず
れの発明もOFF電流を低下させ、特にゲイト電極に逆
電圧を印加した場合の逆方向リークを改善することには
効果があったが、OFF電流の絶対値を減らすうえでは
効果が薄かった。しかしながら、本発明とこれらの発明
を併用することにより、逆方向リークを抑えるととも
に、OFF電流の絶対値を小さくし、よってON/OF
F比を大きくすることができた。The present invention may be applied to a conventional TFT as it is .
No. 40336 (JP-A-5-267666) , or
Japanese Patent Application No. 4-30220 (Japanese Patent Application Laid-Open No. 5-114724)
When applied to a TFT having an offset region as described in (1), a further effect is brought about. Each of the inventions was effective in reducing the OFF current, and particularly in improving reverse leakage when a reverse voltage was applied to the gate electrode, but was ineffective in reducing the absolute value of the OFF current. However, by using the present invention in combination with these inventions, the reverse leakage is suppressed, the absolute value of the OFF current is reduced, and the ON / OF is reduced.
The F ratio could be increased.
【0030】その効果の例を図3(A)に示す。図にお
いて、(c)は従来のTFT(NTFT)の特性を示し
ている。(b)は、従来のTFTに本発明を適用したも
のであり、具体的には、チャネル領域をI型多結晶シリ
コン、その下の部分を不純物として2×1019cm-3の
ボロンが添加された弱いP型多結晶シリコンで形成した
ものである。ソース/ドレインには、不純物としてリン
を1.1×1020cm-3だけ添加して強いN型とした。
すなわち、NTFTである。ゲイトはシリコンゲイトで
ある。この場合には、ゲイト電圧が0のときのOFF電
流は、従来例に比べて著しく削減されるが、逆方向リー
ク電流は依然大きい。これは負のゲイト電圧によってチ
ャネルがP型となり、ソース/ドレイン(N型)とチャ
ネル(P型)のバンド構造がブロークン(Broke
n)状態となり、多結晶半導体のような結晶性のよくな
い半導体では、この境界に存在する準位を経由してホッ
ピング電流が流れるためであると考えられる。FIG. 3A shows an example of the effect. In the figure, (c) shows the characteristics of a conventional TFT (NTFT). (B) shows the case where the present invention is applied to a conventional TFT. Specifically, the channel region is doped with I-type polycrystalline silicon, and the lower portion is doped with boron of 2 × 10 19 cm −3 as an impurity. It is formed of weak P-type polycrystalline silicon. The source / drain was doped with 1.1 × 10 20 cm −3 of phosphorus as an impurity to form a strong N-type.
That is, it is an NTFT. Gate is a silicon gate. In this case, the OFF current when the gate voltage is 0 is significantly reduced as compared with the conventional example, but the reverse leakage current is still large. This is because the channel becomes P-type due to the negative gate voltage, and the band structure of the source / drain (N-type) and the channel (P-type) is broken.
This is considered to be because the hopping current flows through a state existing at this boundary in a semiconductor having poor crystallinity such as a polycrystalline semiconductor in the n) state.
【0031】そこで、例えば特願平3−340336号
(特開平5−267666号)に記述されるようなオフ
セット領域を有するTFT(アルミニウムゲイト)に本
発明を適用すれば、このような逆方向リークは抑えら
れ、(a)に示すような良好な特性が得られる。この図
において、ゲイト電極以外は、先に示した(b)のもの
と同じである。特に、特願平3−340336号(特開
平5−267666号)、あるいは特願平4−3022
0号(特開平5−114724号)に記述されるような
オフセット領域をTFTに設ける場合においても、結晶
間の特性(粒界等)が良くないものには効果が薄い。こ
れは、逆方向リークの原因が先に説明したように粒界に
存在する準位によるためであるから、粒界の性質のよく
ない半導体にいくらオフセット領域を設けてもあまり意
味を成さないのである。Therefore, for example, Japanese Patent Application No. 3-340336
If the present invention is applied to a TFT (aluminum gate) having an offset region as described in Japanese Patent Application Laid-Open No. 5-267666 , such a reverse leakage can be suppressed and a favorable leakage as shown in FIG. Characteristics are obtained. In this figure, the parts other than the gate electrode are the same as those shown in FIG. In particular, Japanese Patent Application No. 3-340336 (Japanese Unexamined Patent Application Publication No.
Hei 5-267666) or Japanese Patent Application Hei 4-3022
Even when an offset region is provided in a TFT as described in Japanese Patent Application Laid-Open No. 0 (Japanese Patent Application Laid-Open No. 5-114724) , the effect is not so good for a device having poor intercrystalline properties (eg, grain boundaries). This is because the cause of the backward leakage is due to the level existing at the grain boundary as described above, and it does not make much sense to provide an offset region in a semiconductor having poor grain boundary properties. It is.
【0032】すなわち、前記特願平3−340336号
(特開平5−267666号)、あるいは特願平3−3
0220号(特開平5−114724号)に記述される
ようなオフセット領域を設けるという発明を実施するに
は半導体の特性については充分に注意を払わなければな
らない。その意味で、本発明のように、特性の良くない
部分(基板側の活性層部分)を実質的にチャネルとして
機能しないようにする方法を併せて実施することは相乗
効果をもたらす。That is, the aforementioned Japanese Patent Application No. 3-340336 is disclosed.
(JP-A-5-267666), or Japanese Patent Application No. 3-3
To implement the invention of providing an offset region as described in Japanese Patent Application Laid-Open No. 0220 (Japanese Patent Application Laid-Open No. 5-114724) , sufficient attention must be paid to the characteristics of the semiconductor. In this sense, synergistic effects are obtained by additionally implementing a method for preventing a portion having poor characteristics (active layer portion on the substrate side) from substantially functioning as a channel as in the present invention.
【0033】以上の記述では、TFTとしては単純なソ
ース/ドレインを有するもの、あるいはオフセット領域
を有するもののみが扱われたが、公知の低濃度ドレイン
(LDD)構造を有するものであってもよい。さらに、
このLDD構造も、通常の方法で作製される以外に、例
えば、本発明人等の発明である、特願平3−23871
0乃至3−238712で記述される方法によって形成
されるものであってもよい。以下に実施例を示し、さら
に本発明を説明する。In the above description, only a TFT having a simple source / drain or a TFT having an offset region is treated as a TFT, but a TFT having a known low-concentration drain (LDD) structure may be used. . further,
This LDD structure is not only manufactured by a normal method, but also disclosed in, for example, Japanese Patent Application No. Hei 3-23871 of the present inventors.
0 to 3-238712. Examples are shown below to further describe the present invention.
【0034】[0034]
【実施例】〔実施例1〕 図4に本発明を用いたCMO
Sの作製実施例を説明する。本実施例では基板401と
してコーニング社の7059番ガラス基板を使用した。
基板401上には基板からの可動イオンの侵入を阻止す
る目的で、厚さ20〜100nm、例えば50nmの窒
化珪素膜402をRFプラズマCVD法で形成した。さ
らに、窒化珪素膜上に、RFプラズマCVD法によっ
て、厚さ20〜100nm、例えば50nmの酸化珪素
膜403を形成した。これらの皮膜の膜厚は、可動イオ
ンの侵入の程度、あるいは活性層への影響にに応じて設
計される。[Embodiment 1] FIG. 4 shows a CMO using the present invention.
An example of manufacturing S will be described. In this embodiment, a Corning 7059 glass substrate was used as the substrate 401.
On the substrate 401, a silicon nitride film 402 having a thickness of 20 to 100 nm, for example, 50 nm was formed by RF plasma CVD in order to prevent mobile ions from entering the substrate. Further, a silicon oxide film 403 having a thickness of 20 to 100 nm, for example, 50 nm was formed on the silicon nitride film by an RF plasma CVD method. The thickness of these films is designed according to the degree of penetration of mobile ions or the effect on the active layer.
【0035】例えば、窒化珪素被膜402の質が良くな
く、電荷のトラップが多いと、酸化珪素膜を通して、上
の半導体層に影響を及ぼすので、その場合には酸化珪素
膜を厚くする必要がある。For example, if the quality of the silicon nitride film 402 is not good and the amount of charge trapping is large, the upper semiconductor layer is affected through the silicon oxide film. In this case, it is necessary to increase the thickness of the silicon oxide film. .
【0036】これらの被膜の形成には、上記のようなプ
ラズマCVD法だけでなく、減圧CVD法やスパッタ法
等の方法によって形成してもよい。それらの手段の選択
は投資規模や量産性等を考慮して決定すればよい。これ
らの被膜は連続的に成膜されてもよいことはいうまでも
ない。These films may be formed not only by the above-described plasma CVD method but also by a method such as a low pressure CVD method or a sputtering method. The selection of these means may be determined in consideration of investment scale, mass productivity, and the like. Needless to say, these films may be continuously formed.
【0037】さらにフォトレジスト404を塗布し、こ
れをマスクとしてP型領域406とN型領域405を形
成した。P型不純物としては、ボロンを用い、5×10
12〜1×1014cm-2、例えば2×1013cm-2だけ、
イオンドープ法によって注入した。加速電圧は10ke
Vとした。また、N型不純物としては、リンを用い、5
×1012〜1×1014cm-2、例えば5×1013cm-2
だけ、イオンドープ法によって注入した。加速電圧は1
0keVとした。これらの加速電圧、ドーズ量は、酸化
珪素膜403の膜厚やその後の熱処理による各不純物の
拡散係数等を考慮して決定される。本実施例では、いわ
ゆるスルーインプラではないので、加速電圧は低くても
よかった。こうして図4(A)の状態を得た。Further, a photoresist 404 was applied, and using this as a mask, a P-type region 406 and an N-type region 405 were formed. Boron is used as the P-type impurity and 5 × 10
12 to 1 × 10 14 cm −2 , for example, 2 × 10 13 cm −2 only,
It was implanted by an ion doping method. Acceleration voltage is 10 ke
V. Further, phosphorus is used as the N-type
× 10 12 to 1 × 10 14 cm −2 , for example, 5 × 10 13 cm −2
Only by ion doping. Acceleration voltage is 1
0 keV. These acceleration voltage and dose amount are determined in consideration of the thickness of the silicon oxide film 403, the diffusion coefficient of each impurity by a subsequent heat treatment, and the like. In the present embodiment, since it is not a so-called through implantation, the acceleration voltage may be low. Thus, the state shown in FIG.
【0038】その後、減圧CVD法によって、厚さ20
〜200nm、例えば100nmのアモルファスシリコ
ン膜を形成した。原料はモノシランを使用し、基板温度
は550℃とした。基板温度は後の結晶化の際に重要な
影響を与えることが本発明人等の研究の結果、明らかに
された。例えば、モノシランを原料とし、480℃以下
で成膜したものは結晶化させることが難しかった。一
方、ジシランを原料として成膜したものは基板温度48
0℃で成膜したものでも、600℃のアニールで十分に
結晶化した。このようにして得られたアモルファスシリ
コン膜は、600℃で24時間熱アニールして、結晶化
させ、いわゆるセミアモルファスシリコンと言われる結
晶性シリコンを得た。このとき、酸化珪素膜403に注
入された各不純物(ボロン、リン)は、熱的にシリコン
層に拡散した。本発明人等の研究では、上記のアニール
によって、結晶性シリコン層の下側の約30nmの部分
に拡散した不純物領域が形成された。After that, the thickness 20
An amorphous silicon film having a thickness of 200 nm, for example, 100 nm was formed. The raw material used was monosilane, and the substrate temperature was 550 ° C. As a result of the study of the present inventors, it has been revealed that the substrate temperature has an important influence upon the subsequent crystallization. For example, it was difficult to crystallize a film formed from monosilane as a raw material at 480 ° C. or lower. On the other hand, a film formed using disilane as a raw material has a substrate temperature of 48.
Even a film formed at 0 ° C. was sufficiently crystallized by annealing at 600 ° C. The amorphous silicon film thus obtained was thermally annealed at 600 ° C. for 24 hours to be crystallized to obtain crystalline silicon called so-called semi-amorphous silicon. At this time, the respective impurities (boron and phosphorus) implanted into the silicon oxide film 403 thermally diffused into the silicon layer. In the study of the present inventors, the above-described annealing formed an impurity region diffused in a portion of about 30 nm below the crystalline silicon layer.
【0039】また、結晶化を促進するために、シリコン
膜中の炭素、窒素、酸素の濃度は7×1019cm-3以下
が望ましい。本実施例では、SIMS分析によって1×
1017cm-3以下であることを確認した。In order to promote crystallization, the concentration of carbon, nitrogen and oxygen in the silicon film is desirably 7 × 10 19 cm −3 or less. In the present embodiment, 1 ×
It was confirmed to be 10 17 cm -3 or less.
【0040】従来のTFTにおいては、酸化珪素膜40
3の上には半導体皮膜の活性層が形成されるため、その
作製には細心の注意が必要であった。例えば、酸化珪素
膜403に可動イオンが存在することは絶対にあっては
ならないことであったが、それにもまして、トラップ準
位が存在することは致命的であった。可動イオンの侵入
はプロセスの清浄化によってある程度は解決できるもの
であったが、トラップ準位の問題はプロセスの制約から
ある一定以上の改善は不可能であった。特に酸化珪素膜
とその上の半導体活性層間の界面準位密度はそのTFT
の特性を左右する重要なファクターであった。通常の単
結晶半導体のMOSICで使用される熱酸化のゲイト酸
化膜(酸化珪素)と単結晶半導体の界面の準位密度は1
010cm-2程度であったが、例えば本実施例のようなプ
ラズマCVD法あるいは大気圧CVD法(APCVD
法)や減圧CVD法(LPCVD法)によって作製した
酸化珪素膜とその上の多結晶シリコン膜との界面準位密
度は1012cm-2以上であり、とても実用に耐えるもの
ではなかった。In the conventional TFT, the silicon oxide film 40
Since an active layer of a semiconductor film is formed on No. 3, careful preparation was required. For example, the existence of mobile ions in the silicon oxide film 403 should never be present, but the existence of trap levels is even more critical. Although the penetration of mobile ions could be solved to some extent by cleaning the process, the trap level problem could not be improved beyond a certain level due to process constraints. In particular, the interface state density between the silicon oxide film and the semiconductor active layer thereon is determined by the TFT
Was an important factor in determining the characteristics of The level density at the interface between the gate oxide film (silicon oxide) for thermal oxidation and the single crystal semiconductor used in a normal single crystal semiconductor MOSIC is 1
Although it was about 0 10 cm -2 , for example, the plasma CVD method or the atmospheric pressure CVD method (APCVD
Method) or a low-pressure CVD method (LPCVD method), and the interface state density between the silicon oxide film and the polycrystalline silicon film thereon was 10 12 cm −2 or more, which was not very practical.
【0041】すなわち、このように界面準位密度が大き
いと、様々な電荷がトラップされ、これらの電荷によっ
て活性層の導電型が、ゲイト電圧に依存しないで決定さ
れてしまい、リーク電流の増加を招いた。このため、従
来はこのような下地の酸化膜であってもゲイト酸化膜と
同じだけの高い品位が要求された。熱酸化方式が採用で
きない低温プロセスや中温プロセスにあっては、スパッ
タ法やECRプラズマCVD法が採用されたが、これら
の方法によって得られる界面での準位密度は、熱酸化法
よりも1桁程度大きなものであった。That is, when the interface state density is high, various charges are trapped, and the conductivity type of the active layer is determined by these charges without depending on the gate voltage. invited. Therefore, conventionally, even such an underlying oxide film has been required to have the same high quality as the gate oxide film. For low-temperature and medium-temperature processes where thermal oxidation cannot be used, sputtering and ECR plasma CVD have been adopted, but the level density at the interface obtained by these methods is one order of magnitude higher than that of thermal oxidation. It was a big thing.
【0042】しかしながら、本発明では後のプロセスに
おいて、酸化珪素膜403上の半導体膜のうち、酸化珪
素膜に接する部分は不純物添加によってソース/ドレイ
ン領域と異なった導電型とするので、従来に問題とされ
たようなことはほとんど生じない。すなわち、酸化珪素
膜403にどのようなトラップ準位が存在して、どのよ
うな電荷がトラップされたとしても、半導体皮膜には不
純物が導入され、予め導電型が決定されてしまっている
ので、電荷のトラップによって、半導体膜の導電型が依
存することはない。本発明人等の研究によると、熱アニ
ールの際の拡散によって形成された不純物領域の不純物
濃度が1018cm-3であれば、酸化珪素膜403とその
上の結晶性シリコン膜との界面準位密度は5×1012c
m-2程度まで問題がないことがわかった。酸化珪素膜4
03上に形成する結晶性シリコン膜の不純物濃度は、後
に形成するソース/ドレイン領域の不純物濃度との兼ね
合いで決まるが、本発明人等の研究では、酸化珪素膜4
03上の該半導体領域の不純物濃度は大きければ大きい
ほど、界面準位密度に対する条件もゆるやかなものとな
る。ソース/ドレイン領域の不純物濃度としては1020
cm-3まで可能であるので、該半導体濃度の不純物濃度
としては、1019cm-3程度まで可能である。この場合
には、計算上は1013cm-3の界面密度まで許される。However, in the present invention, in a later process, a portion of the semiconductor film on the silicon oxide film 403 which is in contact with the silicon oxide film has a conductivity type different from that of the source / drain regions due to the addition of impurities. It rarely happens. That is, no matter what trap level is present in the silicon oxide film 403 and what kind of charge is trapped, impurities are introduced into the semiconductor film and the conductivity type is determined in advance. The charge trapping does not depend on the conductivity type of the semiconductor film. According to the study of the present inventors, if the impurity concentration of the impurity region formed by diffusion at the time of thermal annealing is 10 18 cm −3 , the interface state between the silicon oxide film 403 and the crystalline silicon film thereover is high. The potential density is 5 × 10 12 c
It was found that there was no problem up to about m- 2 . Silicon oxide film 4
The impurity concentration of the crystalline silicon film formed on the silicon oxide film 03 depends on the balance with the impurity concentration of the source / drain regions to be formed later.
As the impurity concentration of the semiconductor region on the substrate 03 increases, the condition for the interface state density becomes gentler. The impurity concentration of the source / drain region is 10 20
Since it is possible to cm -3, as the impurity concentration of the semiconductor concentration, it can be up to about 10 19 cm -3. In this case, the calculation allows an interface density of 10 13 cm -3 .
【0043】したがって、先のようなRFプラズマCV
D法やその他の簡便なCVD法によって酸化珪素膜を形
成することができる。RFプラズマCVD法やLPCV
D法、APCVD法は、スパッタ法やECRプラズマC
VD法に比べて量産性に優れた方法である。すなわち、
スパッタ法ではバッチ方式が採用できず、量産性に欠け
る上、ターゲットに可動イオンが付着しないように細心
の注意を払わなくてはならない。また、ターゲットのサ
イズをむやみに大きくできないので大面積化には不適当
である。ECRプラズマCVD法は、装置に対する投資
が巨額となり、また、一度に処理できる基板の枚数や大
きさも大きな制約を受ける。Therefore, the RF plasma CV as described above
The silicon oxide film can be formed by the method D or another simple CVD method. RF plasma CVD and LPCV
D method and APCVD method include sputtering method and ECR plasma C
This method is more excellent in mass productivity than the VD method. That is,
In the sputtering method, a batch method cannot be adopted, mass productivity is low, and great care must be taken to prevent mobile ions from adhering to the target. In addition, since the size of the target cannot be increased unnecessarily, it is not suitable for increasing the area. The ECR plasma CVD method requires a huge investment in equipment, and the number and size of substrates that can be processed at one time are greatly restricted.
【0044】さて、アモルファスシリコン膜を熱アニー
ルによって、結晶性シリコン膜としたのち、これを適当
なパターンにエッチングして、NTFT用の島状半導体
領域408とPTFT用の島状半導体領域407とを形
成する。このときには、すでに熱アニールの際の不純物
の拡散によって、各半導体領域の下部にはP型領域41
0とN型領域409が形成されている。各島状半導体領
域の上部は実質的に真性であった。After the amorphous silicon film is converted into a crystalline silicon film by thermal annealing, the crystalline silicon film is etched into an appropriate pattern to separate the island-like semiconductor region 408 for NTFT and the island-like semiconductor region 407 for PTFT. Form. At this time, the P-type region 41 is formed below each semiconductor region due to the diffusion of impurities during thermal annealing.
0 and an N-type region 409 are formed. The top of each island semiconductor region was substantially intrinsic.
【0045】その後、酸素雰囲気中での酸化珪素をター
ゲットとするスパッタ法によって、ゲイト絶縁膜(酸化
珪素)411を厚さ100〜200nm、例えば150
nmだけ形成した。この厚さは、TFTの動作条件等に
よって決定される。Thereafter, a gate insulating film (silicon oxide) 411 is formed to a thickness of 100 to 200 nm, for example, 150 nm by a sputtering method using silicon oxide as a target in an oxygen atmosphere.
Only nm was formed. This thickness is determined by the operating conditions of the TFT and the like.
【0046】次にスパッタ法によって、アルミニウム皮
膜を厚さ500nmだけ形成し、これを混酸(5%の硝
酸を添加した燐酸溶液)によってパターニングし、ゲイ
ト電極・配線413および412を形成した。エッチン
グレートは、エッチングの温度を40℃としたときに2
25nm/分であった。このようにして、TFTの外形
を整えた。このときのチャネルの大きさは、いずれも長
さ8μm、幅20μmとした。チャネルの大きさも素子
の動作特性に応じて設計すれなよい。このときの状態を
図4(B)に示す。Next, an aluminum film having a thickness of 500 nm was formed by a sputtering method, and this was patterned with a mixed acid (a phosphoric acid solution to which 5% nitric acid was added) to form gate electrodes / wirings 413 and 412. The etching rate is 2 when the etching temperature is 40 ° C.
It was 25 nm / min. Thus, the outer shape of the TFT was adjusted. The size of the channel at this time was 8 μm in length and 20 μm in width. The size of the channel may be designed according to the operation characteristics of the device. The state at this time is shown in FIG.
【0047】さらに、陽極酸化法によってアルミニウム
配線の表面に酸化アルミニウムを形成した。陽極酸化の
方法としては、本発明人等の発明である特願平3−23
1188もしくは特願平3−238713に記述される
方法を用いた。詳細な実施の様態については、目的とす
る素子の特性やプロセス条件、投資規模等によって変更
を加えればよい。本実施例では、陽極酸化によって、厚
さ350nmの酸化アルミニウム皮膜415および41
4を形成した。Further, aluminum oxide was formed on the surface of the aluminum wiring by anodic oxidation. The method of anodic oxidation is described in Japanese Patent Application No. Hei.
1188 or the method described in Japanese Patent Application No. 3-238713. A detailed embodiment may be changed depending on the characteristics of the target device, process conditions, investment scale, and the like. In this embodiment, the aluminum oxide films 415 and 41 having a thickness of 350 nm are anodized.
4 was formed.
【0048】その後、ゲイト酸化膜を通したイオン注入
法によって、公知のCMOS作製技術を援用し、N型ソ
ース/ドレイン領域417とP型ソース/ドレイン領域
416を形成した。いずれも不純物濃度は8×1019c
m-3となるようにした。イオン源としては、P型はフッ
化ホウ素イオンを、N型はリンイオンを用い、前者は加
速電圧80keVで、後者は加速電圧110keVで注
入した。加速電圧はゲイト酸化膜の厚さや半導体領域4
07、408の厚さを考慮して設定される。イオン注入
法のかわりに、イオンドーピング法を用いてもよい。イ
オン注入法では注入されるイオンは質量によって分離さ
れるので、不必要なイオンは注入されることがないが、
イオン注入装置で処理できる基板の大きさは限定され
る。一方、イオンドーピング法では、比較的大きな基板
(例えば対角30インチ角以上)も処理する能力を有す
るが、水素イオンやその他不必要なイオンまで同時に加
速されて注入されるので、基板が加熱されやすい。この
場合にはイオン注入法で使用するようなフォトレジスト
をマスクとした選択的な不純物注入は難しい。Thereafter, an N-type source / drain region 417 and a P-type source / drain region 416 were formed by an ion implantation method through a gate oxide film with the aid of a known CMOS fabrication technique. In each case, the impurity concentration is 8 × 10 19 c
m −3 . As the ion source, boron fluoride ions were used for the P type and phosphorus ions were used for the N type. The former was implanted at an acceleration voltage of 80 keV, and the latter was implanted at an acceleration voltage of 110 keV. The acceleration voltage depends on the thickness of the gate oxide film and the semiconductor region 4.
The thickness is set in consideration of the thicknesses of 07 and 408. Instead of the ion implantation method, an ion doping method may be used. In the ion implantation method, ions to be implanted are separated by mass, so unnecessary ions are not implanted,
The size of a substrate that can be processed by the ion implantation apparatus is limited. On the other hand, in the ion doping method, although a relatively large substrate (for example, a diagonal of 30 inches or more) is capable of being processed, hydrogen ions and other unnecessary ions are simultaneously accelerated and implanted, so that the substrate is heated. Cheap. In this case, it is difficult to selectively implant impurities using a photoresist as a mask as used in the ion implantation method.
【0049】このようにして、オフセット領域を有する
TFTが作製された。その様子を図4(C)に示す。最
後に、レーザーアニール法によって、ゲイト電極部をマ
スクとしてソース/ドレイン領域の再結晶化をおこなっ
た。レーアーアニールの条件は、例えば特願平3−23
1188や同3−238713に記述されている方法を
使用した。そして層間絶縁物420として、酸化珪素を
RFプラズマCVD法で形成し、これに電極形成用の穴
を開け、アルミニウム配線421〜423を形成して、
素子を完成させた。Thus, a TFT having an offset region was manufactured. This is shown in FIG. Finally, the source / drain regions were recrystallized by laser annealing using the gate electrode as a mask. The conditions for layer annealing are described, for example, in Japanese Patent Application No. Hei.
1188 and 3-238713. Then, silicon oxide is formed as an interlayer insulator 420 by an RF plasma CVD method, holes for forming electrodes are formed in the silicon oxide, and aluminum wirings 421 to 423 are formed.
The device was completed.
【0050】本実施例では最初に酸化珪素膜403から
拡散した不純物によって形成された不純物領域409、
410の不純物濃度が1018cm-3程度であるが、その
後、ソース/ドレインの形成のために注入された不純物
の濃度はその80倍であったので、図に示すように初期
の不純物領域409、410はチャネルの下の部分、す
なわち図4(D)の領域418、419以外は全てソー
ス/ドレインとおなじ導電型に変換されてしまった。そ
の結果、ソース/ドレインの厚さは島状半導体領域40
8、408と実質的に同じとなった。しかしながら、実
質的なチャネルの厚さは図から明らかなように、約70
nmというようにソース/ドレイン領域よりも薄かっ
た。その結果、ソース/ドレインのシート抵抗は小さ
く、また、チャネルが薄い分だけOFF電流が少ないと
いう優れた特性を示すことができた。In this embodiment, an impurity region 409 formed by an impurity diffused from the silicon oxide film 403 first,
Although the impurity concentration of 410 is about 10 18 cm -3 , the concentration of the impurity implanted for forming the source / drain is 80 times that of the impurity concentration of the impurity in the initial impurity region 409 as shown in FIG. , 410 have been converted to the same conductivity type as the source / drain except for the lower part of the channel, that is, regions 418 and 419 in FIG. As a result, the source / drain thickness is reduced to the island-shaped semiconductor region 40.
8, 408 were substantially the same. However, as can be seen from the figure, the substantial channel thickness is about 70
nm, which was thinner than the source / drain regions. As a result, it was possible to exhibit excellent characteristics such that the sheet resistance of the source / drain was small and the OFF current was small because the channel was thin.
【0051】〔実施例2〕 図5に本発明を用いたNT
FTとPTFTの作製実施例を示す。本実施例では基板
501として日本電気硝子社のN−0ガラス基板を使用
した。N−0ガラス基板は、実施例1で使用したコーニ
ング7059にくらべて、ガラス転移点が150℃程度
高く、650℃〜750℃のアニールに対しても有効で
ある。しかし、基板中に含まれる可動イオンの量が多い
ので、それに対する対策を十分に講じなければならな
い。基板501上には基板からの可動イオンの侵入を阻
止する目的で、厚さ50nmの窒化珪素膜502をRF
プラズマCVD法で形成した。さらに、窒化珪素膜上
に、RFプラズマCVD法によって、厚さ100nmの
酸化珪素膜503を形成した。Embodiment 2 FIG. 5 shows NT using the present invention.
Examples of manufacturing FT and PTFT will be described. In this embodiment, an N-0 glass substrate manufactured by NEC Corporation was used as the substrate 501. The N-0 glass substrate has a glass transition point higher by about 150 ° C. than that of Corning 7059 used in Example 1, and is effective for annealing at 650 ° C. to 750 ° C. However, since the amount of mobile ions contained in the substrate is large, sufficient measures must be taken against it. On the substrate 501, a 50-nm-thick silicon nitride film 502 is formed by RF in order to prevent mobile ions from entering the substrate.
It was formed by a plasma CVD method. Further, a 100-nm-thick silicon oxide film 503 was formed over the silicon nitride film by an RF plasma CVD method.
【0052】さらに、減圧CVD法によってボロンを2
×1018cm-3だけ含有するアモルファスシリコン膜5
04を厚さ10〜50nm、例えば30nmだけ形成し
た。そして、フォトレジスト506を塗布し、これをマ
スクとしてリンを、例えば5×1018cm-2だけイオン
ドープ法で注入し、N型領域505を形成した。すなわ
ち、最初はボロンが2×1018cm-3だけ含まれていた
が、リンのドープによって、その効果は打ち消され、領
域505はN型に転換する。なお、このときの加速電圧
は10keVとした。こうして図5(A)の状態を得
た。Further, boron is reduced to 2 by a low pressure CVD method.
Amorphous silicon film 5 containing only × 10 18 cm -3
04 was formed with a thickness of 10 to 50 nm, for example, 30 nm. Then, a photoresist 506 was applied, and phosphorus was implanted by using this as a mask, for example, in an amount of 5 × 10 18 cm −2 by ion doping to form an N-type region 505. That is, although boron is initially contained only at 2 × 10 18 cm −3 , the effect is negated by doping with phosphorus, and the region 505 is converted to N-type. The acceleration voltage at this time was 10 keV. Thus, the state shown in FIG.
【0053】その後、減圧CVD法によって、厚さ10
〜150nm、例えば10nmの不純物を含まないアモ
ルファスシリコン膜を形成した。基板温度は550℃と
した。先のアモルファスシリコン膜504のときのそう
であったが、不純物の侵入には十分な注意が必要であ
る。いずれのアモルファスシリコン膜においても、膜中
の炭素、窒素、酸素の濃度は7×1019cm-3以下であ
ることが望ましく、本実施例では1×1017cm-3以下
であることを確認した。このようにして得られた2層の
アモルファスシリコン膜は、600℃で24時間熱アニ
ールして、結晶化させ、いわゆるセミアモルファスシリ
コンと言われる結晶性シリコンを得た。After that, a thickness of 10
An amorphous silicon film containing no impurities of up to 150 nm, for example, 10 nm was formed. The substrate temperature was 550 ° C. As in the case of the amorphous silicon film 504 described above, sufficient attention must be paid to the intrusion of impurities. In any of the amorphous silicon films, the concentration of carbon, nitrogen and oxygen in the film is desirably 7 × 10 19 cm −3 or less, and in this embodiment, it is confirmed that the concentration is 1 × 10 17 cm −3 or less. did. The two-layered amorphous silicon film thus obtained was thermally annealed at 600 ° C. for 24 hours to be crystallized to obtain crystalline silicon called so-called semi-amorphous silicon.
【0054】さて、アモルファスシリコン膜を熱アニー
ルによって、結晶性シリコン膜としたのち、これを適当
なパターンにエッチングして、NTFT用の島状半導体
領域507とPTFT用の島状半導体領域508とを形
成する。各島状半導体領域の上部は実質的に真性であっ
た。After the amorphous silicon film is converted into a crystalline silicon film by thermal annealing, the crystalline silicon film is etched into an appropriate pattern, and the island-like semiconductor region 507 for NTFT and the island-like semiconductor region 508 for PTFT are formed. Form. The top of each island semiconductor region was substantially intrinsic.
【0055】その後、酸素雰囲気中での酸化珪素をター
ゲットとするスパッタ法によって、ゲイト絶縁膜(酸化
珪素)509を厚さ150nmだけ形成した。この厚さ
は、TFTの動作条件等によって決定される。Thereafter, a gate insulating film (silicon oxide) 509 having a thickness of 150 nm was formed by a sputtering method using silicon oxide as a target in an oxygen atmosphere. This thickness is determined by the operating conditions of the TFT and the like.
【0056】次に減圧CVD法によって、リンを1.2
×1020cm-3含有するシリコン膜を厚さ500nmだ
け形成し、これをパターニングし、ゲイト電極・配線5
10および511を形成した。このようにして、TFT
の外形を整えた。このときのチャネルの大きさは、いず
れも長さ8μm、幅20μmとした。このときの状態を
図5(B)に示す。Next, phosphorus is reduced to 1.2 by a low pressure CVD method.
A silicon film containing × 10 20 cm -3 is formed to a thickness of 500 nm, and is patterned to form a gate electrode / wiring 5.
10 and 511 were formed. In this way, the TFT
Has been trimmed. The size of the channel at this time was 8 μm in length and 20 μm in width. The state at this time is shown in FIG.
【0057】その後、図5(C)に示すようにゲイト酸
化膜を通したイオン注入法によって、ボロンを注入し
た。このときの加速電圧は、100keVとし、ボロン
の濃度は5×1019cm-2とした。このようにして、図
の左側のPTFTのソース/ドレイン領域512を形成
した。このとき、同時に、チャネル領域514とその下
のN型領域515も形成される。一方、図の右側のNT
FTにもソース/ドレインにはボロンがドープされる。
しかし、この段階ではTFTとして機能するような不純
物領域は形成されない。Thereafter, as shown in FIG. 5C, boron was implanted by an ion implantation method through a gate oxide film. At this time, the acceleration voltage was 100 keV, and the boron concentration was 5 × 10 19 cm −2 . Thus, the source / drain region 512 of the PTFT on the left side of the figure was formed. At this time, a channel region 514 and an N-type region 515 thereunder are also formed at the same time. On the other hand, NT on the right side of the figure
FT is also doped with boron at its source / drain.
However, at this stage, an impurity region functioning as a TFT is not formed.
【0058】さらに、フォトレジスト513を塗布し、
これによって、PTFTだけを選択的に被覆し(図5
(D))、この状態で今度はリンをイオン注入した。加
速電圧は100keVであった。このようにしてNTF
Tのソース/ドレイン領域516が形成された。リンの
濃度は1.1×1020cm-3となるようにした。同時
に、チャネル領域517とその下のP型領域518も形
成される。Further, a photoresist 513 is applied,
This selectively covers only the PTFT (FIG. 5).
(D)) In this state, phosphorus ions were implanted. The acceleration voltage was 100 keV. In this way, NTF
T source / drain regions 516 were formed. The concentration of phosphorus was set to 1.1 × 10 20 cm −3 . At the same time, a channel region 517 and a P-type region 518 thereunder are also formed.
【0059】その後、600℃で24時間アニールをお
こない、イオン注入によって与えられたダメージを回復
させた。このようにして得られたTFTにおいては、例
えばPTFTの領域505がその後、どのように変化し
たかに注目すると、最初は5×1018cm-3のリンが含
まれてN型であったが、その後、それよりも1桁多い、
ボロンが注入されたのでP型に転換した。一方、NTF
Tのチャネルの下の領域に注目すると、最初は2×10
18cm-3のボロンを含有するP型であった。その後、さ
らに図5(C)のボロン注入によって、ボロンの濃度は
5×1019cm-3と増加した。しかしながら、図5
(D)のリン注入によって、ボロンの濃度の倍以上のリ
ンが注入され、N型に転換した。本実施例では、図から
明らかなように、ソース/ドレインの厚さは40nmで
あるのに対し、チャネル部分の厚さは10nmであっ
た。また、不純物領域515と518はチャネルとして
は機能しない。したがって、理想的なTFTを形成する
ことができた。Thereafter, annealing was performed at 600 ° C. for 24 hours to recover the damage caused by the ion implantation. Looking at how the region 505 of the PTFT changed thereafter, for example, the TFT obtained in this way was initially N-type, containing 5 × 10 18 cm −3 of phosphorus. , Then an order of magnitude more,
Since boron was injected, it was converted to P-type. On the other hand, NTF
Focusing on the area under the channel of T, initially 2 × 10
It was a P-type containing 18 cm -3 boron. Thereafter, the boron concentration was further increased to 5 × 10 19 cm −3 by the boron implantation shown in FIG. However, FIG.
By the phosphorus injection of (D), phosphorus more than twice the concentration of boron was injected and converted to N-type. In this example, as is apparent from the figure, the thickness of the source / drain was 40 nm, while the thickness of the channel portion was 10 nm. Further, the impurity regions 515 and 518 do not function as a channel. Therefore, an ideal TFT could be formed.
【0060】また、本実施例では、用いたマスクの枚数
は、領域505形成、島状領域507、508の形
成、ゲイト電極・配線510、511の形成、フォ
トレジスト513のパターニングの4枚であり、その
後、金属配線を形成するためにさらにマスクが使用され
る。In this embodiment, the number of masks used is four, that is, the formation of the region 505, the formation of the island regions 507 and 508, the formation of the gate electrodes / wirings 510 and 511, and the patterning of the photoresist 513. Thereafter, further masks are used to form metal interconnects.
【0061】一方、実施例1の方法では、本実施例と同
じ段階、すなわち、ソース/ドレイン領域の形成までに
使用されるマスクの枚数は、領域405の形成、領
域406の形成、島状領域407、408の形成、
ゲイト電極・配線412、413の形成、ソース/ド
レイン416(あるいは417)の形成、ソース/ド
レイン417(あるいは416)の形成の6枚のマスク
が必要である。このように、本実施例はプロセスの簡略
化と、それによる歩留りの向上に有効である。On the other hand, according to the method of the first embodiment, the number of masks used until the formation of the source / drain regions is the same as that of the present embodiment. Formation of 407, 408,
Six masks for forming gate electrodes / wirings 412 and 413, forming source / drain 416 (or 417), and forming source / drain 417 (or 416) are required. As described above, this embodiment is effective for simplifying the process and thereby improving the yield.
【0062】〔実施例3〕 本実施例では、本発明を単
結晶半導体基板に形成された半導体集積回路上に形成さ
れるTFTに対して適用した例を示す。半導体集積回路
の高集積化とともに、従来のような半導体基板の平面に
回路を展開するだけでなく、垂直方向にも回路を展開し
た立体集積回路(3次元集積回路)が要求されるように
なった。現在、実用化されているものは、例えば、完全
CMOS型のSRAMのように、フリップ・フロップ回
路のトランジスタのうち、PMOSのみをTFTとした
2層トランジスタ構造に限定されているが、今後、半導
体集積回路の高集積化が進展するにつれ、より多層な構
造が利用される。それとともに、TFTも特性の改善が
求められる。Embodiment 3 In this embodiment, an example in which the present invention is applied to a TFT formed on a semiconductor integrated circuit formed on a single crystal semiconductor substrate will be described. With the increase in the degree of integration of semiconductor integrated circuits, three-dimensional integrated circuits (three-dimensional integrated circuits) in which circuits are developed not only on the plane of a semiconductor substrate as in the past but also in the vertical direction are required. Was. At present, practically used ones are limited to a two-layer transistor structure using only a PMOS as a TFT among flip-flop circuit transistors, such as a full CMOS type SRAM. As the degree of integration of integrated circuits increases, more multilayer structures are used. At the same time, TFTs are also required to have improved characteristics.
【0063】本実施例では、単結晶シリコン基板上に第
1のトランジスタ(NMOS)を形成して、その上に第
2のトランジスタ(PMOS)をTFTによって形成し
た場合について説明する。In this embodiment, a case where a first transistor (NMOS) is formed on a single crystal silicon substrate and a second transistor (PMOS) is formed thereon by a TFT will be described.
【0064】図6(A)は、そのような構造を有する半
導体回路である。簡略のために、金属配線は図中には記
述されていない。図において、基板601上にソース領
域602、ドレイン領域603(ともにN型)が設けら
れ、さらに、第1のトランジスタのゲイト電極604が
形成されている。また、これらを覆って層間絶縁物60
5が形成されている。従来は、この層間絶縁物としては
リンガラスやリンボロンガラスのような比較的融点の低
いガラス材料が使用され、リフローすることによって、
配線の形成によって生じた凹凸を減らすことがおこなわ
れていた。FIG. 6A shows a semiconductor circuit having such a structure. For simplicity, the metal wiring is not shown in the figure. In the figure, a source region 602 and a drain region 603 (both are N-type) are provided over a substrate 601, and a gate electrode 604 of a first transistor is formed. Further, these are covered by an interlayer insulator 60.
5 are formed. Conventionally, a glass material having a relatively low melting point, such as phosphorus glass or phosphorus boron glass, has been used as the interlayer insulating material.
The reduction of unevenness caused by the formation of wiring has been performed.
【0065】TFTはこのような層間絶縁物の上に形成
される。すなわち、層間絶縁物605上にソース領域
(P型)606、ドレイン領域(P型)607、チャネ
ル領域608を有する多結晶シリコン被膜を形成する。
さらにこの多結晶シリコン膜の上にゲイト絶縁膜を形成
し、第2のトランジスタのゲイト電極609を形成す
る。最後に素子全体を絶縁膜610で被覆する。The TFT is formed on such an interlayer insulator. That is, a polycrystalline silicon film having a source region (P type) 606, a drain region (P type) 607, and a channel region 608 is formed over the interlayer insulator 605.
Further, a gate insulating film is formed on the polycrystalline silicon film, and a gate electrode 609 of the second transistor is formed. Finally, the entire element is covered with an insulating film 610.
【0066】このような構造のTFTにおいて、もし、
層間絶縁物を従来のようなリンガラスやリンボロンガラ
スのような材料で構成すると、第1のトランジスタのゲ
イト電極604に印加された電圧によって層間絶縁物6
05に電荷がトラップされたり、層間絶縁物が分極を起
こす可能性がある。例えば、このような効果によって電
荷612が、第1のゲイト電極604の上面、チャネル
領域608の下面にトラップされたものとすると、チャ
ネル領域608の下部にP型の反転層611が形成さ
れ、その部分を経由して、ソースからドレインにリーク
電流が流れることとなる。In the TFT having such a structure, if
When the interlayer insulator is made of a conventional material such as phosphorus glass or phosphorus boron glass, the interlayer insulator 6 is formed by a voltage applied to the gate electrode 604 of the first transistor.
There is a possibility that charges may be trapped in the layer 05 or the interlayer insulator may be polarized. For example, assuming that charges 612 are trapped on the upper surface of the first gate electrode 604 and the lower surface of the channel region 608 by such an effect, a P-type inversion layer 611 is formed below the channel region 608, and A leak current flows from the source to the drain via the portion.
【0067】このためリンガラスやリンボロンガラスの
ような材料の上に直接、チャネル領域を形成することは
避けなければならなかった。理想的には純粋な酸化珪素
被膜で層間絶縁物を形成し、さらにその上に熱酸化によ
って高品位な酸化珪素膜を形成することが要求された。
しかしながら、その場合には、高融点材料である酸化珪
素を層間絶縁物とするのでリフローは困難であった。そ
こで、リフローをおこなうに適したガラス材料を用いて
層間絶縁物を形成し、その上に、スパッタ法やECRプ
ラズマCVD法のような低温成膜技術によって酸化膜を
形成することが要求される。いずれの方式を採用する場
合においても、成膜工程が2倍になることでスループッ
トの低下につながる。特に、低品位な酸化珪素やリンガ
ラス等は量産性のよい減圧CVD法によって形成される
のであるが、スパッタ法やECRプラズマCVD法は量
産性に劣る。特に、下部の絶縁物の電荷の影響を十分小
さくするには、高品位な酸化珪素の膜の厚さは300n
m以上は必要である。これだけの厚さの酸化珪素膜をス
パッタ法やECRプラズマCVD法によって形成するに
は非常に長い時間がかかる。Therefore, it is necessary to avoid forming a channel region directly on a material such as phosphorus glass or phosphorus boron glass. Ideally, it was required to form an interlayer insulator with a pure silicon oxide film and further form a high-quality silicon oxide film thereon by thermal oxidation.
However, in that case, reflow was difficult because silicon oxide, which is a high melting point material, was used as the interlayer insulator. Therefore, it is required that an interlayer insulator is formed using a glass material suitable for performing reflow, and an oxide film is formed thereon by a low-temperature film forming technique such as a sputtering method or an ECR plasma CVD method. Regardless of which method is used, doubling the film forming process leads to a decrease in throughput. In particular, low-quality silicon oxide, phosphorus glass, and the like are formed by a low-pressure CVD method with good mass productivity, but the sputtering method and the ECR plasma CVD method are inferior in mass productivity. In particular, in order to sufficiently reduce the influence of the electric charge of the lower insulator, the thickness of the high-quality silicon oxide film is 300 n.
m or more is necessary. It takes a very long time to form a silicon oxide film having such a thickness by sputtering or ECR plasma CVD.
【0068】本発明を適用することによってこの問題は
解決される。本発明の実施例は図6(B)に示される。
図において、基板651上にソース領域652、ドレイ
ン領域653(ともにN型)が設けられ、さらに、第1
のトランジスタのゲイト電極654が形成されている。
また、これらを覆って層間絶縁物655が形成されてい
る。これは、低品位な酸化珪素でも、あるいはリンガラ
スやリンボロンガラスのような材料であってもよい。This problem is solved by applying the present invention. An embodiment of the present invention is shown in FIG.
In the figure, a source region 652 and a drain region 653 (both are N-type) are provided on a substrate 651, and
The gate electrode 654 of the transistor is formed.
Further, an interlayer insulator 655 is formed to cover them. This may be a low-grade silicon oxide or a material such as phosphorus glass or phosphorus boron glass.
【0069】TFTはこのような層間絶縁物の上に形成
される。すなわち、層間絶縁物655上にソース領域
(P型)656、ドレイン領域(P型)657が形成さ
れる。このソース/ドレイン間には従来はチャネル領域
が形成されていたのであるが、本発明では、下側にN型
の領域661が形成され、その上にチャネル領域658
が形成される。これらはいずれも多結晶シリコン被膜で
ある。さらにこの多結晶シリコン膜の上にゲイト絶縁膜
を形成し、第2のトランジスタのゲイト電極659を形
成する。最後に素子全体を絶縁膜660で被覆する。The TFT is formed on such an interlayer insulator. That is, a source region (P type) 656 and a drain region (P type) 657 are formed over the interlayer insulator 655. Conventionally, a channel region is formed between the source and the drain. In the present invention, an N-type region 661 is formed on the lower side, and a channel region 658 is formed thereon.
Is formed. These are all polycrystalline silicon films. Further, a gate insulating film is formed on the polycrystalline silicon film, and a gate electrode 659 of the second transistor is formed. Finally, the entire element is covered with an insulating film 660.
【0070】層間絶縁物655の材料を耐熱性に優れた
酸化珪素とするか、あるいはリフローが可能なガラス系
の材料とするかは、素子の特性に応じて選択しなければ
ならない。すなわち、ガラス系材料を採用した場合に
は、第2のトランジスタのゲイト酸化膜を熱酸化によっ
て形成することは困難である。したがって、特性はあま
りよくない。Whether the material of the interlayer insulator 655 is silicon oxide excellent in heat resistance or a glass-based material capable of reflow must be selected according to the characteristics of the device. That is, when a glass-based material is used, it is difficult to form the gate oxide film of the second transistor by thermal oxidation. Therefore, the properties are not very good.
【0071】本発明の特徴であるN型領域661の不純
物濃度は、ソース/ドレインの不純物濃度とチャネル領
域の不純物濃度、および下にある層間絶縁物の特性等を
考慮して決定されるが、代表的には1×1017〜5×1
019cm-3である。例えば、チャネル領域には3×10
16cm-3のN型不純物がドープされ、ソース/ドレイン
には、6×1019cm-3のP型不純物がドープされてい
て、層間絶縁物の界面準位密度が2×1012cm-2の場
合には、1×1018〜3×1019cm-3が適当である。The impurity concentration of the N-type region 661 which is a feature of the present invention is determined in consideration of the impurity concentration of the source / drain, the impurity concentration of the channel region, the characteristics of the underlying interlayer insulator, and the like. Typically 1 × 10 17 to 5 × 1
0 19 cm -3 . For example, 3 × 10
An N-type impurity of 16 cm -3 is doped, a source / drain is doped with a P-type impurity of 6 × 10 19 cm -3 , and the interface state density of the interlayer insulator is 2 × 10 12 cm − In the case of 2 , 1 × 10 18 to 3 × 10 19 cm −3 is appropriate.
【0072】N型領域661の厚さは、その不純物濃度
と下にある層間絶縁物の特性(特に界面準位密度)とを
考慮して決定されるが、N型領域によって層間絶縁物の
表面に存在する電荷が遮蔽されるので、先に示したよう
な層間絶縁物の上にじかにチャネルを形成する場合より
薄くてもよい。典型的には10nm以上あれば問題な
い。例えば、N型領域661の不純物濃度が3×1019
cm-3で、層間絶縁物の表面に2×1012cm-2の電荷
がトラップされている場合には、厚さは7nmで十分で
ある。しかしながら、あまりに薄い場合には、膜厚の不
均質性などの他の要因によって信頼性が低下する。The thickness of the N-type region 661 is determined in consideration of the impurity concentration and the characteristics of the underlying interlayer insulator (particularly, interface state density). Since the charge existing in the channel is shielded, it may be thinner than when a channel is formed directly on the interlayer insulator as described above. Typically, there is no problem if it is 10 nm or more. For example, the impurity concentration of the N-type region 661 is 3 × 10 19
In the case where a charge of 2 × 10 12 cm −2 is trapped on the surface of the interlayer insulator at cm −3 , a thickness of 7 nm is sufficient. However, if it is too thin, other factors such as inhomogeneity of the film thickness reduce reliability.
【0073】一方、あまりに厚い場合には成膜に長時間
を有する。以上のことを考慮すれば、10〜100nm
が適当である。このような領域を形成するにあたって
は、実施例2で示した方法を採用することが望ましい。On the other hand, when it is too thick, it takes a long time to form a film. Considering the above, 10 to 100 nm
Is appropriate. In forming such a region, it is desirable to employ the method described in the second embodiment.
【0074】すなわち、層間絶縁物655の上に、N型
のシリコン膜を形成し、その後、I型あるいはN- 型の
シリコン膜を形成する。この成膜は、いわゆるマルチチ
ャンバー方式によって、連続的におこなってもよい。そ
して、ゲイト絶縁膜とゲイト電極を形成し、セルフアラ
インプロセスによってソース606、ドレイン607を
形成する。That is, an N-type silicon film is formed on the interlayer insulator 655, and then an I-type or N - type silicon film is formed. This film formation may be performed continuously by a so-called multi-chamber method. Then, a gate insulating film and a gate electrode are formed, and a source 606 and a drain 607 are formed by a self-alignment process.
【0075】[0075]
【発明の効果】本発明によって、ゲイトに逆の電圧が印
加された場合のOFF電流の極めて少ない良好なTFT
を作製することができた。本発明は他の発明と組み合わ
せるとより一層、効果的である。例えば、実施例にも示
したように本発明人等の発明である特願平3−2311
88や特願平3−238713と組み合わせることによ
って、より一層の効果を示す。また、本発明において
は、実施例にも示した通り、ソース/ドレインの厚みを
増して、そのシート抵抗を減らすことができる。これに
よってTFT回路の高速動作を実現することができた。According to the present invention, a good TFT having extremely small OFF current when a reverse voltage is applied to the gate.
Could be produced. The present invention is even more effective when combined with other inventions. For example, as shown in the embodiment, Japanese Patent Application No. Hei.
A further effect can be obtained by combining it with No. 88 or Japanese Patent Application No. 3-238713. Further, in the present invention, as shown in the embodiment, the thickness of the source / drain can be increased to reduce the sheet resistance. As a result, high-speed operation of the TFT circuit was realized.
【0076】従来、特に液晶表示装置のアクティブマト
リクスのような目的に対しては多結晶TFTはON/O
FF比が低く、実用化にはさまざまな困難があったが、
本発明によってそのような問題はほぼ解決されたと思わ
れる。また、単結晶半導体集積回路の立体化においても
本発明が利用できることは実施例3に示したとおりであ
る。このように本発明は産業上、極めて有益な発明であ
ると考えられる。Conventionally, polycrystalline TFTs are ON / O, especially for purposes such as the active matrix of liquid crystal display devices.
Although the FF ratio was low and there were various difficulties for practical use,
The present invention appears to have largely solved such problems. Further, as described in the third embodiment, the present invention can be applied to a three-dimensional single crystal semiconductor integrated circuit. Thus, the present invention is considered to be an industrially extremely useful invention.
【図1】本発明のTFTの概念図を示す。FIG. 1 shows a conceptual diagram of a TFT of the present invention.
【図2】従来のTFTの概念図を示す。FIG. 2 shows a conceptual diagram of a conventional TFT.
【図3】本発明および従来のTFTの特性の例、および
本発明のTFTの予想されるエネルギーバンド図を示
す。FIG. 3 shows an example of characteristics of the present invention and a conventional TFT, and an expected energy band diagram of the TFT of the present invention.
【図4】本発明のTFTの作製工程を示す。FIG. 4 shows a manufacturing process of the TFT of the present invention.
【図5】本発明のTFTの作製工程を示す。FIG. 5 shows a manufacturing process of the TFT of the present invention.
【図6】本発明の利用例を示す。FIG. 6 shows an application example of the present invention.
101・・・基板 102・・・ドレイン領域 103・・・チャネル領域 104・・・ソース領域 105・・・ゲイト電極 106・・・層間絶縁物 107・・・ドレイン電極・配線 108・・・ソース電極・配線 109・・・不純物領域 DESCRIPTION OF SYMBOLS 101 ... Substrate 102 ... Drain region 103 ... Channel region 104 ... Source region 105 ... Gate electrode 106 ... Interlayer insulator 107 ... Drain electrode / wiring 108 ... Source electrode .Wiring 109: impurity region
フロントページの続き (72)発明者 張 宏勇 神奈川県厚木市長谷398番地 株式会社 半導体エネルギー研究所内 (56)参考文献 特開 昭62−214668(JP,A)Continuation of the front page (72) Inventor Hiroyuki Zhang 398 Hase, Atsugi-shi, Kanagawa Semiconductor Energy Laboratory Co., Ltd. (56) References JP-A-62-214668 (JP, A)
Claims (7)
れ、第1の導電型の不純物を導入した不純物領域が選択
的に形成された酸化珪素膜と、 (b)前記不純物領域上に形成された第2の導電型のソ
ース及びドレイン領域と、このソース及びドレイン領域
にはさまれたチャネル形成領域とを有する多結晶シリコ
ン膜と、 (c)前記多結晶シリコン膜の前記チャネル形成領域上
にオフセット領域を有するよう配置された、陽極酸化膜
で覆われたゲイト電極とを有し、 前記不純物領域と接触する前記チャネル形成領域の下層
部のみ第1の導電型であることを特徴とする薄膜状絶縁
ゲイト型半導体装置。(A) a silicon oxide film formed on a substrate having an insulating surface and selectively formed with an impurity region into which an impurity of a first conductivity type is introduced; and (b) a silicon oxide film formed on the impurity region. A polycrystalline silicon film having the second conductive type source and drain regions formed, and a channel forming region sandwiched between the source and drain regions; and (c) the channel forming region of the polycrystalline silicon film. A gate electrode covered with an anodic oxide film disposed so as to have an offset region thereon, wherein only a lower layer portion of the channel forming region which is in contact with the impurity region is of a first conductivity type. Thin-film insulated gate semiconductor device.
れ、P型の不純物を導入したP型不純物領域とN型の不
純物を導入したN型不純物領域とが選択的に形成された
酸化珪素膜と、 (b)前記P型不純物領域上に形成されたN型のソース
及びドレイン領域と、前記N型のソース及びドレイン領
域にはさまれた第1のチャネル形成領域とを有する第1
の多結晶シリコン膜と、 (c)前記N型不純物領域上に形成されたP型のソース
及びドレイン領域と、前記P型のソース及びドレイン領
域にはさまれた第2のチャネル形成領域とを有する第2
の多結晶シリコン膜と、 (d)前記第1及び第2の多結晶シリコン膜の前記チャ
ネル形成領域上にそれぞれオフセット領域を有するよう
配置された、陽極酸化膜で覆われたゲイト電極とを有
し、 前記P型不純物領域と接触する前記第1のチャネル形成
領域の下層部のみP型であり、前記N型不純物領域と接
触する前記第2のチャネル形成領域の下層部のみN型で
あることを特徴とする薄膜状絶縁ゲイト型半導体装置。2. (a) Oxidation formed on a substrate having an insulating surface, wherein a P-type impurity region into which a P-type impurity is introduced and an N-type impurity region into which an N-type impurity is introduced are selectively formed. A silicon film; and (b) a first channel formation region having an N-type source and drain region formed on the P-type impurity region and a first channel formation region sandwiched between the N-type source and drain regions.
(C) a P-type source and drain region formed on the N-type impurity region, and a second channel formation region sandwiched between the P-type source and drain regions. Having a second
And (d) a gate electrode covered with an anodic oxide film and arranged on the channel forming region of the first and second polycrystalline silicon films so as to have an offset region. Only the lower layer portion of the first channel formation region that contacts the P-type impurity region is P-type, and only the lower layer portion of the second channel formation region that contacts the N-type impurity region is N-type. A thin-film insulated gate semiconductor device characterized by the above-mentioned.
素膜を形成する工程と、 (b)前記酸化珪素膜に第1の導電型の不純物を導入し
た不純物領域を選択的に形成する工程と、 (c)前記不純物領域上に実質的に真性な導電性を示す
アモルファスの半導体薄膜を形成する工程と、 (d)前記半導体薄膜を熱アニールにより結晶化すると
共に、前記第1の導電型の不純物を前記半導体薄膜の下
層部に拡散する工程と、 (e)前記半導体薄膜上にゲイト絶縁膜を介してゲイト
電極を形成する工程と、 (f)前記ゲイト電極の表面を陽極酸化することにより
陽極酸化膜を形成する工程と、 (g)前記ゲイト電極及び前記陽極酸化膜をマスクとし
て前記第2の導電型の不純物を半導体薄膜に導入してソ
ース・ドレイン領域及びオフセット領域を形成する工程
とを有することを特徴とする薄膜状絶縁ゲイト型半導体
装置の作製方法。(A) forming a silicon oxide film on a substrate having an insulating surface; and (b) selectively forming an impurity region in which a first conductivity type impurity is introduced into the silicon oxide film. (C) forming an amorphous semiconductor thin film exhibiting substantially intrinsic conductivity on the impurity region; and (d) crystallizing the semiconductor thin film by thermal annealing and the first conductive film. (E) forming a gate electrode on the semiconductor thin film via a gate insulating film; and (f) anodizing the surface of the gate electrode. (G) introducing the second conductivity type impurity into the semiconductor thin film using the gate electrode and the anodic oxide film as a mask to form source / drain regions and offset regions. Forming a thin-film insulated gate semiconductor device.
素膜を形成する工程と、 (b)前記酸化珪素膜にN型の不純物を導入したN型領
域及びP型の不純物を導入したP型不純物領域を選択的
に形成する工程と、 (c)前記N型不純物領域及びP型不純物領域上にそれ
ぞれ実質的に真性な導電性を示す半導体薄膜を形成する
工程と、 (d)前記半導体薄膜を熱アニールにより結晶化すると
共に、前記N型不純物領域及びP型不純物領域に含まれ
る不純物をそれぞれ前記半導体薄膜の下層部に拡散する
工程と、 (e)前記半導体薄膜上にゲイト絶縁膜を介してゲイト
電極を形成する工程と、 (f)前記ゲイト電極の表面を陽極酸化することにより
陽極酸化膜を形成する工程と、 (g)前記ゲイト電極及び前記陽極酸化膜をマスクとし
てP型の不純物を少なくとも前記N型不純物領域上の半
導体薄膜に導入してN型のソース・ドレイン領域及び第
1のオフセット領域を形成する工程と、 (h)前記ゲイト電極及び前記陽極酸化膜をマスクとし
てN型の不純物を少なくとも前記P型不純物領域上の半
導体薄膜に導入してP型のソース・ドレイン領域及び第
2のオフセット領域を形成する工程とを有することを特
徴とする薄膜状絶縁ゲイト型半導体装置の作製方法。(A) forming a silicon oxide film on a substrate having an insulating surface; and (b) introducing an N-type region into which an N-type impurity is introduced and a P-type impurity into the silicon oxide film. Selectively forming a P-type impurity region; (c) forming a semiconductor thin film having substantially intrinsic conductivity on each of the N-type impurity region and the P-type impurity region; Crystallizing the semiconductor thin film by thermal annealing, and diffusing the impurities contained in the N-type impurity region and the P-type impurity region respectively into lower layers of the semiconductor thin film; and (e) a gate insulating film on the semiconductor thin film. Forming a gate electrode through anodization; (f) forming an anodized film by anodizing the surface of the gate electrode; and (g) forming a P-type film using the gate electrode and the anodized film as a mask. of Introducing an impurity into at least the semiconductor thin film on the N-type impurity region to form an N-type source / drain region and a first offset region; and (h) forming an N-type using the gate electrode and the anodic oxide film as a mask. Forming a P-type source / drain region and a second offset region by introducing at least a P-type impurity into a semiconductor thin film on the P-type impurity region. Method of manufacturing.
P型の不純物のドーズ量は5×1012〜1×1014
cm−2であることを特徴とする薄膜状絶縁ゲイト型半
導体装置。5. The process according to claim 4, wherein the dose of the P-type impurity is 5 × 10 12 to 1 × 10 14.
cm −2 .
N型の不純物のドーズ量は5×1012〜1×1014
cm−2であることを特徴とする薄膜状絶縁ゲイト型半
導体装置。6. The process according to claim 4, wherein the dose of the N-type impurity is 5 × 10 12 to 1 × 10 14.
cm −2 .
P型の不純物及び前記N型の不純物のドーズ量はそれぞ
れ5×1012〜1×1014cm−2であることを特
徴とする薄膜状絶縁ゲイト型半導体装置。7. The method according to claim 4, wherein the dose of the P-type impurity and the dose of the N-type impurity are 5 × 10 12 to 1 × 10 14 cm −2 , respectively. Thin-film insulated gate semiconductor device.
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