JP2001210817A - スイッチング素子 - Google Patents
スイッチング素子Info
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- JP2001210817A JP2001210817A JP2000019130A JP2000019130A JP2001210817A JP 2001210817 A JP2001210817 A JP 2001210817A JP 2000019130 A JP2000019130 A JP 2000019130A JP 2000019130 A JP2000019130 A JP 2000019130A JP 2001210817 A JP2001210817 A JP 2001210817A
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- 239000002184 metal Substances 0.000 claims abstract description 26
- 239000012212 insulator Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 6
- 229910000314 transition metal oxide Inorganic materials 0.000 claims description 4
- 229910004121 SrRuO Inorganic materials 0.000 claims description 3
- 229910002367 SrTiO Inorganic materials 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 11
- 238000010030 laminating Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 2
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】集積回路において設計ルールを微細化しても、
スイッチング部においてショートチャンネル効果が原理
的に発生しないスイッチング素子を提供すること。 【解決手段】金属層（２０１）と絶縁体層（２０２）を
繰り返して積層した超格子１０６において、前記超格子
の面直方向に関して上下の位置にそれぞれ電極１０２、
１０４を配した構成をとる。
スイッチング部においてショートチャンネル効果が原理
的に発生しないスイッチング素子を提供すること。 【解決手段】金属層（２０１）と絶縁体層（２０２）を
繰り返して積層した超格子１０６において、前記超格子
の面直方向に関して上下の位置にそれぞれ電極１０２、
１０４を配した構成をとる。
Description
【０００１】
【発明の属する技術分野】本発明は、金属層と絶縁体層
を繰り返して積層した超格子を用いて、前記超格子の格
子定数を変化させることで導電性を変調することを原理
とするスイッチング素子に関する。
を繰り返して積層した超格子を用いて、前記超格子の格
子定数を変化させることで導電性を変調することを原理
とするスイッチング素子に関する。
【０００２】
【従来の技術】現在、集積回路におけるトランジスタ素
子の微細化が急速に進められている。それは集積回路と
しての大容量化のメリットに加えて、いわゆるスケーリ
ング則が示すように微細化を行うことで素子の高速化、
低消費電力化が期待できるからである。今日市場で用い
られているトランジスタは、微細化に対応しやすいこと
（加工性）、動作安定性が高いこと（信頼性）から、Si
をベースにしたMOS-FETをスイッチング素子として採用
している。
子の微細化が急速に進められている。それは集積回路と
しての大容量化のメリットに加えて、いわゆるスケーリ
ング則が示すように微細化を行うことで素子の高速化、
低消費電力化が期待できるからである。今日市場で用い
られているトランジスタは、微細化に対応しやすいこと
（加工性）、動作安定性が高いこと（信頼性）から、Si
をベースにしたMOS-FETをスイッチング素子として採用
している。
【０００３】しかしこのMOS-FETは、ゲート長を短くし
たときにショートチャンネル効果の問題が発生するとい
われている（半導体研究４２巻 西沢潤一編 p3〜40
工業調査会発行）。ショートチャンネル効果とは、ゲー
ト長を短くしていくとき、ソースがドレイン近傍の空間
電荷領域に接するようになるため、トランジスタをオフ
にしようとしてゲート電圧を０ボルトにしてもしても漏
れ電流がドレインに流れつづける現象である。このショ
ートチャンネル効果が現れると、エラーレートが悪化し
トランジスタはスイッチング素子として機能しなくな
る。このショートチャンネル効果を回避するためにLDD
(Lightly Doped Drain)構造が採用され、ゲート絶縁膜
の厚さも10nmをきるSiO2膜が採用されている。現在では
ゲート長にして1800オングストロームのトランジスタ素
子から構成された集積回路も製品化され始めている。
たときにショートチャンネル効果の問題が発生するとい
われている（半導体研究４２巻 西沢潤一編 p3〜40
工業調査会発行）。ショートチャンネル効果とは、ゲー
ト長を短くしていくとき、ソースがドレイン近傍の空間
電荷領域に接するようになるため、トランジスタをオフ
にしようとしてゲート電圧を０ボルトにしてもしても漏
れ電流がドレインに流れつづける現象である。このショ
ートチャンネル効果が現れると、エラーレートが悪化し
トランジスタはスイッチング素子として機能しなくな
る。このショートチャンネル効果を回避するためにLDD
(Lightly Doped Drain)構造が採用され、ゲート絶縁膜
の厚さも10nmをきるSiO2膜が採用されている。現在では
ゲート長にして1800オングストロームのトランジスタ素
子から構成された集積回路も製品化され始めている。
【０００４】
【発明が解決しようとする課題】以上のような新技術の
採用にもかかわらず、ゲート長が1000オングストローム
前後になってくるとMOS-FETのショートチャンネル効果
は深刻な問題となってくる。特にゲート酸化膜の膜厚が
3nmをきってくるとトンネル漏れ電流を押えることが難
しくなってくる。トンネル漏れ電流を押えようとしてゲ
ート電圧を下げようとすれば、素子の動作速度に大幅な
遅れをもたらす。今後さらなる素子の微細化、高速化に
答えるためにはMOS-FETを離れ、新しい動作原理のスイ
ッチングデバイスにブレークスルーを求める必要があ
る。
採用にもかかわらず、ゲート長が1000オングストローム
前後になってくるとMOS-FETのショートチャンネル効果
は深刻な問題となってくる。特にゲート酸化膜の膜厚が
3nmをきってくるとトンネル漏れ電流を押えることが難
しくなってくる。トンネル漏れ電流を押えようとしてゲ
ート電圧を下げようとすれば、素子の動作速度に大幅な
遅れをもたらす。今後さらなる素子の微細化、高速化に
答えるためにはMOS-FETを離れ、新しい動作原理のスイ
ッチングデバイスにブレークスルーを求める必要があ
る。
【０００５】そこで本発明は、集積回路において設計ル
ールを微細化しても、スイッチング部においてショート
チャンネル効果が原理的に発生しないスイッチング素子
を提供することを目的とする。
ールを微細化しても、スイッチング部においてショート
チャンネル効果が原理的に発生しないスイッチング素子
を提供することを目的とする。
【０００６】
【課題を解決するための手段】以上の問題点を解決する
ために本発明の請求項１のスイッチング素子は、金属層
と絶縁体層を繰り返して積層した超格子からなるチャン
ネル、および前記超格子の面直方向に関して上下の位置
にそれぞれ電極を配置した構成をとることを特徴とす
る。
ために本発明の請求項１のスイッチング素子は、金属層
と絶縁体層を繰り返して積層した超格子からなるチャン
ネル、および前記超格子の面直方向に関して上下の位置
にそれぞれ電極を配置した構成をとることを特徴とす
る。
【０００７】さらに請求項２記載のスイッチング素子
は、金属層と絶縁体層を繰り返して積層した超格子に隣
接させて圧電体を積層し、前記圧電体に加えた電圧を変
化させることによって、前記圧電体の格子定数を変えて
前記超格子の格子定数を調節し、前記超格子の導電性を
変化させることによりスイッチング動作を行わせること
を特徴とする。さらに請求項３記載のスイッチング素子
は、上記請求項１又は２記載の素子において、前記金属
層が遷移金属酸化物から構成され、かつ前記絶縁体層が
遷移金属酸化物から構成されることを特徴とする。さら
に請求項４記載のスイッチング素子は、前記金属層と前
記絶縁体層が、下地基板の上にエピタキシャルに順次形
成されることを特徴とする。さらに請求項５記載のスイ
ッチング素子は、前記金属層がSrRuO3から構成され、か
つ前記絶縁体層がSrTiO3から構成されることを特徴とす
る。
は、金属層と絶縁体層を繰り返して積層した超格子に隣
接させて圧電体を積層し、前記圧電体に加えた電圧を変
化させることによって、前記圧電体の格子定数を変えて
前記超格子の格子定数を調節し、前記超格子の導電性を
変化させることによりスイッチング動作を行わせること
を特徴とする。さらに請求項３記載のスイッチング素子
は、上記請求項１又は２記載の素子において、前記金属
層が遷移金属酸化物から構成され、かつ前記絶縁体層が
遷移金属酸化物から構成されることを特徴とする。さら
に請求項４記載のスイッチング素子は、前記金属層と前
記絶縁体層が、下地基板の上にエピタキシャルに順次形
成されることを特徴とする。さらに請求項５記載のスイ
ッチング素子は、前記金属層がSrRuO3から構成され、か
つ前記絶縁体層がSrTiO3から構成されることを特徴とす
る。
【０００８】上記構成によれば、超格子部分の格子定数
の変調に伴う、電気伝導度の変化によって、原理的にシ
ョートチャンネル効果を起すことなくスイッチング素子
を従来技術よりも微細化することができる。
の変調に伴う、電気伝導度の変化によって、原理的にシ
ョートチャンネル効果を起すことなくスイッチング素子
を従来技術よりも微細化することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施形態につい
て、実施例に沿って図面を参照しながら説明する。
て、実施例に沿って図面を参照しながら説明する。
【００１０】（実施例）図１は本実施例におけるスイッ
チング素子の側面断面図である。１０１はSi基板、１０
２はPtからなる第１の金属電極、１０３は超格子部分、
１０４はPtからなる第２の金属電極、１０５はPZTから
なる圧電体、１０６はPtからなる第３の金属電極であ
る。１０７はAlからなるソースライン、１０８はAlから
なるドレインライン、１０９はAlからなるゲートライン
である。１１０は層間絶縁膜である。圧電素子１０５、
ソースライン１０７、ドレインライン１０８、ゲートラ
イン１０９、第１の金属電極１０２、第２の金属電極１
０４、第３の金属電極１０６は、スパッタリングにより
形成される。これら電極（特に第１、第２の電極）は、
超格子部分１０３の面に対して垂直の方向に位置するよ
うに配されている。Si基板１０１は（１００）面を採用
する。圧電体１０５の厚みは1000オングストロームであ
る。
チング素子の側面断面図である。１０１はSi基板、１０
２はPtからなる第１の金属電極、１０３は超格子部分、
１０４はPtからなる第２の金属電極、１０５はPZTから
なる圧電体、１０６はPtからなる第３の金属電極であ
る。１０７はAlからなるソースライン、１０８はAlから
なるドレインライン、１０９はAlからなるゲートライン
である。１１０は層間絶縁膜である。圧電素子１０５、
ソースライン１０７、ドレインライン１０８、ゲートラ
イン１０９、第１の金属電極１０２、第２の金属電極１
０４、第３の金属電極１０６は、スパッタリングにより
形成される。これら電極（特に第１、第２の電極）は、
超格子部分１０３の面に対して垂直の方向に位置するよ
うに配されている。Si基板１０１は（１００）面を採用
する。圧電体１０５の厚みは1000オングストロームであ
る。
【００１１】図２は本発明の実施例における超格子部分
１０３を詳細に示す側面断面図である。２０１は金属
層、２０２は絶縁体層である。特に本実施例において
は、レーザーアブレーション法により、金属層２０１と
してSrRuO3を、絶縁体層２０２としてSrTiO3を積層し
た。金属層１０２と絶縁体層１０２がエピタキシャル成
長するように、成膜時のレーザーパワーと基板温度をコ
ントロールする。金属層２０１の厚みは３０オングスト
ローム以内、かつ、絶縁体層２０２の厚みは３０オング
ストローム以内とした。それ以上の厚みであれば図２の
素子がスイッチング動作を行わないことがある。超格子
部分１０３の全厚みは500オングストローム以下が好ま
しい。この部分が厚くなると、成膜に要する時間が長く
なり、製造コスト上の問題が生じる。本実施例では400
オングストロームとした。また本実施例においては図１
における超格子１０３の横方向の長さLGが、従来のMOS-
FETにおけるゲート長に対応する。本実施例ではLGを100
0オングストロームとした。
１０３を詳細に示す側面断面図である。２０１は金属
層、２０２は絶縁体層である。特に本実施例において
は、レーザーアブレーション法により、金属層２０１と
してSrRuO3を、絶縁体層２０２としてSrTiO3を積層し
た。金属層１０２と絶縁体層１０２がエピタキシャル成
長するように、成膜時のレーザーパワーと基板温度をコ
ントロールする。金属層２０１の厚みは３０オングスト
ローム以内、かつ、絶縁体層２０２の厚みは３０オング
ストローム以内とした。それ以上の厚みであれば図２の
素子がスイッチング動作を行わないことがある。超格子
部分１０３の全厚みは500オングストローム以下が好ま
しい。この部分が厚くなると、成膜に要する時間が長く
なり、製造コスト上の問題が生じる。本実施例では400
オングストロームとした。また本実施例においては図１
における超格子１０３の横方向の長さLGが、従来のMOS-
FETにおけるゲート長に対応する。本実施例ではLGを100
0オングストロームとした。
【００１２】上記素子構成において圧電体１０５に加わ
る電圧を０ボルトから５ボルトの間でコントロールする
ことで、圧電体１０５の横方向の格子定数を１％のレン
ジで変化させることができる。このとき超格子部分１０
３の横方向の格子定数は圧電体１０５と同じように１％
のレンジで変化する。このとき超格子部分１０３の電気
伝導度は比率にして103の変化を示した。以上の記述に
おいて、横方向とは超格子部分１０３において積層面の
面内方向を示す。
る電圧を０ボルトから５ボルトの間でコントロールする
ことで、圧電体１０５の横方向の格子定数を１％のレン
ジで変化させることができる。このとき超格子部分１０
３の横方向の格子定数は圧電体１０５と同じように１％
のレンジで変化する。このとき超格子部分１０３の電気
伝導度は比率にして103の変化を示した。以上の記述に
おいて、横方向とは超格子部分１０３において積層面の
面内方向を示す。
【００１３】まずソースラインを２ボルトに固定する。
つぎにゲートラインを０ボルト（Lstate）と５ボルト(H
state)のあいだでスイッチングする。このときドレイ
ンライン１０８から流れる電流を検出し、電流が流れた
場合をON、電流が流れなかった場合をOFFとする。この
一連の動作を1012回行うことでエラーレートを測定す
る。本実施例のエラーレートは3×10- 8であった。
つぎにゲートラインを０ボルト（Lstate）と５ボルト(H
state)のあいだでスイッチングする。このときドレイ
ンライン１０８から流れる電流を検出し、電流が流れた
場合をON、電流が流れなかった場合をOFFとする。この
一連の動作を1012回行うことでエラーレートを測定す
る。本実施例のエラーレートは3×10- 8であった。
【００１４】次に比較例としてゲート長1000オングスト
ロームのn型MOS-FETを作成し、ゲート電極にかける電圧
を変化させることで、ドレイン電流をON、OFFさせた。
この一連の動作を1012回行うことでエラーレートを測定
する。本実施例のエラーレートは5×10- 4であった。本
比較例のこのように悪いエラーレートは、ゲート長が10
00オングストロームと短いためにソース/ドレイン間に
発生したショートチャンネル効果に原因がある。
ロームのn型MOS-FETを作成し、ゲート電極にかける電圧
を変化させることで、ドレイン電流をON、OFFさせた。
この一連の動作を1012回行うことでエラーレートを測定
する。本実施例のエラーレートは5×10- 4であった。本
比較例のこのように悪いエラーレートは、ゲート長が10
00オングストロームと短いためにソース/ドレイン間に
発生したショートチャンネル効果に原因がある。
【００１５】以上のことから本実施例によれば、より微
細なゲート構造に対しても安定したスイッチング動作を
示すことが可能であることが明らかとなった。それは本
実施例が原理的にショートチャンネル効果を起さないか
らである。
細なゲート構造に対しても安定したスイッチング動作を
示すことが可能であることが明らかとなった。それは本
実施例が原理的にショートチャンネル効果を起さないか
らである。
【００１６】
【発明の効果】本発明によれば、集積回路において設計
ルールを微細化しても、スイッチング部においてショー
トチャンネル効果が原理的に発生しないスイッチング素
子を提供することができる。
ルールを微細化しても、スイッチング部においてショー
トチャンネル効果が原理的に発生しないスイッチング素
子を提供することができる。
【図１】本実施例におけるスイッチング素子の側面断面
図。
図。
【図２】本発明の実施例における超格子部分１０３の側
面断面図。
面断面図。
１０１ Si基板 １０２ 第１の金属電極 １０３ 超格子部分 １０４ 第２の金属電極 １０５ 圧電体 １０６ 第３の金属電極 １０７ ソースライン １０８ ドレインライン １０９ ゲートライン １１０ 層間絶縁膜 ２０１ 金属層 ２０２ 絶縁体層
Claims (5)
- 【請求項１】金属層と絶縁体層を繰り返して積層した超
格子からなるチャンネル、および前記超格子の面直方向
に関して上下の位置にそれぞれ電極を配置した構成をと
ることを特徴とするスイッチング素子。 - 【請求項２】金属層と絶縁体層を繰り返して積層した超
格子に隣接させて圧電体を積層し、前記圧電体に加えた
電圧を変化させることによって、前記圧電体の格子定数
を変えて前記超格子の格子定数を調節し、前記超格子の
導電性を変化させることによりスイッチング動作を行わ
せることを特徴とするスイッチング素子。 - 【請求項３】前記金属層が遷移金属酸化物から構成さ
れ、かつ前記絶縁体層が遷移金属酸化物から構成される
ことを特徴とする請求項１又は２記載のスイッチング素
子。 - 【請求項４】前記金属層及び前記絶縁体層が、下地基板
の上にエピタキシャルに順次形成されることを特徴とす
る請求項１乃至３のいずれかに記載のスイッチング素
子。 - 【請求項５】前記金属層がSrRuO3から構成され、かつ前
記絶縁体層がSrTiO3から構成されることを特徴とする請
求項３記載のスイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000019130A JP2001210817A (ja) | 2000-01-27 | 2000-01-27 | スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000019130A JP2001210817A (ja) | 2000-01-27 | 2000-01-27 | スイッチング素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001210817A true JP2001210817A (ja) | 2001-08-03 |
Family
ID=18545887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000019130A Withdrawn JP2001210817A (ja) | 2000-01-27 | 2000-01-27 | スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001210817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649768B2 (en) | 2006-07-14 | 2010-01-19 | Murata Manufacturing Co., Ltd. | Resistance memory element |
-
2000
- 2000-01-27 JP JP2000019130A patent/JP2001210817A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649768B2 (en) | 2006-07-14 | 2010-01-19 | Murata Manufacturing Co., Ltd. | Resistance memory element |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070403 |