JP2001210642A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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Abstract

PROBLEM TO BE SOLVED: To prevent the contact failure between a probe and a probe pad electrode due to the repeated usage of the inspection probe, in a semiconductor device having the probe pad electrode that is connected to a bonding pad elec trode. SOLUTION: An interlayer insulation film 16 is formed on an insulation film 12 for covering a semiconductor substrate 10 via a wiring layer 14. A connection hole 16a, and at the same time an electrode hole 16b are provided on the insulation film 16. A conductive material with improved hardness, such as W (tungsten), is deposited on the upper surface of the substrate and is subjected to etch back is made, thus forming a probe pad electrode 18 in the electrode hole 16b. A bonding pad electrode 20, that is connected to the wiring layer 14 via the connection hole 16a by patterning while depositing a conductive material such as Al alloy, is deposited on the upper surface of the substrate, and a connection layer 20A for connecting the electrode 20 to the electrode 18 are formed. The electrode 18 may be formed similarly as a W layer 18a or may be formed, using a TiN film as a portion of the electrode 20.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、ボンディングパ
ッド電極に接続されたプローブパッド電極を有するLS
I等の半導体装置とその製法に関し、特にプローブパッ
ド電極をボンディングパッド電極より高硬度の導電材で
構成したことにより検査用プローブの反復使用に伴うプ
ローブとプローブパッド電極との接触不良をなくすよう
にしたものである。
The present invention relates to an LS having a probe pad electrode connected to a bonding pad electrode.
For semiconductor devices such as I and the manufacturing method thereof, in particular, the probe pad electrode is made of a conductive material having a higher hardness than the bonding pad electrode so as to eliminate contact failure between the probe and the probe pad electrode due to repeated use of the inspection probe. It was done.

【0002】[0002]

【従来の技術】従来、LSI等の半導体装置としては、
半導体ウエハに形成したIC(集積回路)チップ領域に
おいてボンディングパッド電極に接続されたプローブパ
ッド電極を設けたものが知られている(例えば、特開平
7−111282号公報参照)。このような半導体装置
によると、組立(アセンブリ)工程の前にウエハプロー
ビングテストを行なう際に、検査用プローブをボンディ
ングパッド電極にではなく、プローブパッド電極に接触
させて検査を行なうので、ボンディングパッド電極が検
査用プローブの先端でこすられて傷つくことによりボン
ディング不良を招くといった事態を未然に防止すること
ができる。
2. Description of the Related Art Conventionally, as a semiconductor device such as an LSI,
There is known an IC (integrated circuit) chip region formed on a semiconductor wafer provided with a probe pad electrode connected to a bonding pad electrode (see, for example, Japanese Patent Application Laid-Open No. Hei 7-111282). According to such a semiconductor device, when a wafer probing test is performed before an assembling process, the inspection is performed by bringing the inspection probe into contact with the probe pad electrode instead of the bonding pad electrode. Can be prevented beforehand from being damaged by being rubbed by the tip of the inspection probe.

【0003】[0003]

【発明が解決しようとうする課題】上記した従来技術に
よると、プローブパッド電極は、ボンディングパッド電
極と同様にしてAl又はAl合金等の導電材で構成され
るのが通例である。Al又はAl合金等の金属は、柔ら
かい材料であるため、例えばメモリテストで1回、ロジ
ックテストで1回というように複数回のプローブ接触を
行なうと、プローブパッド電極がけずられてプローブの
先端に金属くずが付着し、良好な接触が得られないこと
があった。また、プローブは、複数回使用すると、先端
面の平坦度が悪化し、プローブパッド電極の上面が平坦
であっても、良好な接触が得られないことがあった。
According to the prior art described above, the probe pad electrode is usually made of a conductive material such as Al or an Al alloy in the same manner as the bonding pad electrode. Since a metal such as Al or an Al alloy is a soft material, when a probe is contacted a plurality of times, for example, once in a memory test and once in a logic test, the probe pad electrode is displaced and comes to the tip of the probe. In some cases, metal scraps adhered and good contact was not obtained. Further, when the probe is used a plurality of times, the flatness of the distal end surface is deteriorated, and good contact may not be obtained even when the upper surface of the probe pad electrode is flat.

【0004】この発明の目的は、検査用プローブの反復
使用に伴うプローブとプローブパッド電極との接触不良
をなくすことができる新規な半導体装置とその製法を提
供することにある。
An object of the present invention is to provide a novel semiconductor device and a method of manufacturing the same, which can eliminate a contact failure between a probe and a probe pad electrode due to repeated use of an inspection probe.

【0005】[0005]

【発明の実施の形態】この発明に係る第1の半導体装置
は、ボンディングパッド電極に接続されたプローブパッ
ド電極を有する半導体装置であって、前記プローブパッ
ド電極を前記ボンディングパッド電極より高硬度の導電
材で構成したことを特徴とするものである。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first semiconductor device according to the present invention is a semiconductor device having a probe pad electrode connected to a bonding pad electrode, wherein the probe pad electrode has a higher hardness than the bonding pad electrode. It is characterized by being made of a material.

【0006】第1の半導体装置によれば、プローブパッ
ド電極をW(タングステン)、TiN(窒化チタン)等
の高硬度の導電材で構成したので、プローブパッド電極
に検査用プローブを複数回接触させても、プローブパッ
ド電極がけずられることが殆どなくなり、良好な接触が
得られる。
According to the first semiconductor device, since the probe pad electrode is made of a high-hardness conductive material such as W (tungsten) or TiN (titanium nitride), the inspection probe is brought into contact with the probe pad electrode a plurality of times. However, the probe pad electrode is hardly scratched, and good contact is obtained.

【0007】この発明に係る第2の半導体装置は、ボン
ディングパッド電極に接続されたプローブパッド電極を
有する半導体装置であって、前記ボンディングパッド電
極より下の1又は複数層の絶縁膜に電極孔を設けると共
にこの電極孔の側壁を覆って前記プローブパッド電極を
形成したことを特徴とするものである。
A second semiconductor device according to the present invention is a semiconductor device having a probe pad electrode connected to a bonding pad electrode, wherein an electrode hole is formed in one or more insulating films below the bonding pad electrode. The probe pad electrode is formed so as to cover the side wall of the electrode hole.

【0008】第2の半導体装置によれば、プローブパッ
ド電極を絶縁膜に設けた電極孔の側壁を覆って形成した
ので、検査用プローブは、その先端がプローブパッド電
極に容易に係止されるようになり、良好な接触が得られ
る。
According to the second semiconductor device, since the probe pad electrode is formed to cover the side wall of the electrode hole provided in the insulating film, the tip of the inspection probe is easily locked to the probe pad electrode. And good contact is obtained.

【0009】第2の半導体装置において、電極孔を深さ
方向にサイズが減少するように形成すると、検査用プロ
ーブを電極孔に挿入するのが容易となる。また、プロー
ブパッド電極をボンディングパッド電極よりも高硬度の
導電材で構成すると、プローブパッド電極の損傷を抑制
することができる。
In the second semiconductor device, when the electrode hole is formed so as to decrease in size in the depth direction, it becomes easy to insert the inspection probe into the electrode hole. Further, when the probe pad electrode is made of a conductive material having a higher hardness than the bonding pad electrode, damage to the probe pad electrode can be suppressed.

【0010】[0010]

【発明の実施の形態】図1は、この発明の第1の実施形
態に係る半導体装置を示すもので、図1の装置のパッド
電極配置は、図2に示されている。図1に示す断面は、
図2のP−P’線に沿う断面に対応する。
FIG. 1 shows a semiconductor device according to a first embodiment of the present invention. FIG. 2 shows a pad electrode arrangement of the device shown in FIG. The cross section shown in FIG.
This corresponds to a cross section along the line PP ′ in FIG.

【0011】例えば、シリコンからなる半導体基板10
は、複数のICチップ領域を含んでいる。各ICチップ
領域の表面は絶縁膜12で覆われている。絶縁膜12
は、例えばシリコンオキサイド等からなるもので、1層
に限らず、複数層の絶縁膜からなっていてもよく、場合
によっては複数層の絶縁膜の間に配線層が形成されてい
てもよい。
For example, a semiconductor substrate 10 made of silicon
Includes a plurality of IC chip areas. The surface of each IC chip area is covered with an insulating film 12. Insulating film 12
Is made of, for example, silicon oxide or the like, and is not limited to one layer, and may be formed of a plurality of insulating films. In some cases, a wiring layer may be formed between the plurality of insulating films.

【0012】絶縁膜12の上には、配線層14が形成さ
れると共に、この配線層14を覆ってシリコンオキサイ
ド等の層間絶縁膜16が形成されている。絶縁膜16に
は、配線層14の一部に対応した接続孔16aが設けら
れると共に、接続孔16aから若干離間した位置に電極
孔16bが設けられている。電極孔16b内には、例え
ばWからなるプローブパッド電極18が設けられてい
る。接続孔16aの側壁を覆ってW層18aが形成され
ているが、W層18aは、電極18を形成する際に付随
的に形成されたもので、省略してもよい。
On the insulating film 12, a wiring layer 14 is formed, and an interlayer insulating film 16 of silicon oxide or the like is formed so as to cover the wiring layer 14. In the insulating film 16, a connection hole 16a corresponding to a part of the wiring layer 14 is provided, and an electrode hole 16b is provided at a position slightly separated from the connection hole 16a. A probe pad electrode 18 made of, for example, W is provided in the electrode hole 16b. The W layer 18a is formed so as to cover the side wall of the connection hole 16a. However, the W layer 18a is additionally formed when the electrode 18 is formed, and may be omitted.

【0013】絶縁膜16の上には、接続孔16aを介し
て配線層14に接続されるようにボンディングパッド電
極20が設けらている。電極20は、例えばAl又はA
l合金(Al−Si−Cu合金等)からなるもので、図
示しないAuワイヤ等がボンディングされる。電極20
は、一部が絶縁膜16上を延長して電極18に接続され
ており、この延長部分が電極18及び20を相互接続す
る接続層20Aを構成している。
A bonding pad electrode 20 is provided on the insulating film 16 so as to be connected to the wiring layer 14 via the connection hole 16a. The electrode 20 is made of, for example, Al or A
1 alloy (Al-Si-Cu alloy or the like), and an Au wire or the like (not shown) is bonded. Electrode 20
Is partially extended on the insulating film 16 and connected to the electrode 18, and this extended portion constitutes a connection layer 20 </ b> A interconnecting the electrodes 18 and 20.

【0014】絶縁膜16の上には、電極18及び20並
びに接続層20Aを覆って窒化シリコン等の保護絶縁膜
22が形成されており、絶縁膜22には、電極20の中
央部を露呈するボンディング孔22aと、電極18の中
央部を露呈するプローブ接触孔22bとが設けられてい
る。
A protective insulating film 22 such as silicon nitride is formed on the insulating film 16 so as to cover the electrodes 18 and 20 and the connection layer 20A. The insulating film 22 exposes a central portion of the electrode 20. A bonding hole 22a and a probe contact hole 22b exposing the center of the electrode 18 are provided.

【0015】ウエハプロービングテストの際には、プロ
ーブ接触孔22bを介して電極18に検査用プローブ
(図示せず)を接触させる。電極18は、電極20を構
成するAl又はAl合金より高硬度のWからなっている
ため、複数回のプローブ接触でも殆どけずられず、金属
くずの付着によるプローブの接触不良を回避できる。
At the time of the wafer probing test, an inspection probe (not shown) is brought into contact with the electrode 18 through the probe contact hole 22b. Since the electrode 18 is made of W having a hardness higher than that of Al or an Al alloy constituting the electrode 20, the electrode 18 is hardly distorted even by a plurality of times of contact with the probe.

【0016】次に、図3〜5を参照して図1の装置の製
法を説明する。図3の工程では、半導体基板10の一主
表面を覆う絶縁膜12の上に配線層14を周知の方法に
より形成した後、絶縁膜12の上に配線層14を覆って
絶縁膜16を形成する。絶縁膜16は、塗布絶縁膜を用
いて上面が平坦状をなすように形成することができる。
周知のホトリソグラフィ及び選択的ドライエッチング処
理により絶縁膜16に接続孔16aを形成した後、再度
のホトリソグラフィ及び選択的ドライエッチング処理に
より絶縁膜16に電極孔16bを形成する。一例として
は、接続孔16aの深さは、0.8μmとし、電極孔1
6bの深さは、0.2μmとすることができる。また、
接続孔16aは、一辺の長さが90μmの正方形とする
ことができ、電極孔16bは、一辺の長さが30μmの
正方形とすることができる。
Next, a method of manufacturing the apparatus shown in FIG. 1 will be described with reference to FIGS. In the step of FIG. 3, after forming a wiring layer 14 on the insulating film 12 covering one main surface of the semiconductor substrate 10 by a known method, an insulating film 16 is formed on the insulating film 12 so as to cover the wiring layer 14. I do. The insulating film 16 can be formed using an applied insulating film so that the upper surface thereof has a flat shape.
After a connection hole 16a is formed in the insulating film 16 by well-known photolithography and selective dry etching, an electrode hole 16b is formed in the insulating film 16 by photolithography and selective dry etching again. As an example, the depth of the connection hole 16a is 0.8 μm,
The depth of 6b can be 0.2 μm. Also,
The connection hole 16a can be a square having a side length of 90 μm, and the electrode hole 16b can be a square having a side length of 30 μm.

【0017】次に、図4の工程では、ブランケットCV
D(化学気相堆積)法により絶縁膜16の上に接続孔1
6a及び電極孔16bを覆ってW層18Aを形成する。
W層18Aの厚さは、電極孔16bの深さ(例えば0.
2μm)より大となるように設定する。
Next, in the step of FIG.
Connection hole 1 is formed on insulating film 16 by D (chemical vapor deposition) method.
A W layer 18A is formed so as to cover 6a and the electrode hole 16b.
The thickness of the W layer 18A depends on the depth of the electrode hole 16b (for example, 0.
2 μm).

【0018】次に、図5の工程では、W層18Aを絶縁
膜16の上面が露呈するまでエッチバックすることによ
り電極孔16bを埋める形でプローブパッド電極18を
形成する。このとき、電極孔16bより大きい接続孔1
6aの側壁に沿ってW層18aが残存する。
Next, in the step of FIG. 5, the probe pad electrode 18 is formed by filling the electrode hole 16b by etching back the W layer 18A until the upper surface of the insulating film 16 is exposed. At this time, the connection hole 1 larger than the electrode hole 16b is used.
The W layer 18a remains along the side wall of 6a.

【0019】この後、基板上面にAl又はAl合金を堆
積し、その堆積層をホトリソグラフィ及び選択的ドライ
エッチング処理によりパターニングすることにより図
1,2に示すようにボンディングパッド電極層20及び
接続層20Aを形成する。そして、基板上面にプラズマ
CVD法により窒化シリコンを堆積して保護絶縁膜22
を形成した後、ホトリソグラフィ及び選択的ドライエッ
チング処理により図1,2に示すようにボンディング孔
22a及びプローブ接触孔22bを絶縁膜22に形成す
る。
Thereafter, Al or an Al alloy is deposited on the upper surface of the substrate, and the deposited layer is patterned by photolithography and selective dry etching to form a bonding pad electrode layer 20 and a connection layer as shown in FIGS. 20A is formed. Then, silicon nitride is deposited on the upper surface of the substrate by a plasma CVD method to form a protective insulating film 22.
Is formed, bonding holes 22a and probe contact holes 22b are formed in the insulating film 22 by photolithography and selective dry etching as shown in FIGS.

【0020】図6は、この発明の第2の実施形態に係る
半導体装置を示すもので、図6の装置のパッド電極配置
は、図7に示されている。図6に示す断面は、図7のQ
−Q’線に沿う断面に対応する。
FIG. 6 shows a semiconductor device according to the second embodiment of the present invention. FIG. 7 shows a pad electrode arrangement of the device of FIG. The cross section shown in FIG.
Corresponds to the cross section along the -Q 'line.

【0021】半導体基板10の一主表面を覆う絶縁膜1
2の上には、図示しないポリシリコン配線を覆ってBP
SG(ボロン・リン・ケイ酸ガラス)等の層間絶縁膜2
4が形成されている。絶縁膜24の上には、配線層26
が形成され、絶縁膜24には、配線層26に隣接して電
極孔24aが設けられている。電極孔24aの側壁を覆
ってW層28が形成されている。
Insulating film 1 covering one main surface of semiconductor substrate 10
2 is covered with a BP covering a polysilicon wiring (not shown).
Interlayer insulating film 2 such as SG (boron, phosphorus, silicate glass)
4 are formed. On the insulating film 24, a wiring layer 26
Is formed, and an electrode hole 24 a is provided in the insulating film 24 adjacent to the wiring layer 26. The W layer 28 is formed to cover the side wall of the electrode hole 24a.

【0022】絶縁膜24の上には、配線層26を覆って
層間絶縁膜30が形成され、絶縁膜30の上には、配線
層32が形成されている。配線層32は、ボンディング
パッド電極40の配置予定部が正方形状に幅広く形成さ
れると共に、電極40の配置予定部から電極孔24aの
近傍へ延長する延長部を有し、この延長部が接続層32
Aとして使用される。絶縁層30には、接続層32Aに
隣接して電極孔30aが設けられている。電極孔30a
は、電極孔24aに連続してそれよりサイズが大きくな
るように形成される。一例として、接続孔24aを一辺
の長さAが20μmの正方形とすると、電極孔30a
は、接続層32A側にD=5μmだけ拡大したサイズ
で形成される。電極孔30aの側壁を覆ってW層34が
形成され、W層34は、前述したDの拡大部以外の部
分でW層28を覆う。接続層32Aは、配線層32にお
ける電極40の配置予定部とW層34とを相互接続す
る。
On the insulating film 24, an interlayer insulating film 30 is formed so as to cover the wiring layer 26, and on the insulating film 30, a wiring layer 32 is formed. The wiring layer 32 has a wide area where the bonding pad electrode 40 is to be arranged in a square shape and has an extension extending from the area where the electrode 40 is to be arranged to the vicinity of the electrode hole 24a. 32
Used as A. The insulating layer 30 is provided with an electrode hole 30a adjacent to the connection layer 32A. Electrode hole 30a
Is formed so as to be continuously larger than the electrode hole 24a. As an example, if the connection hole 24a is a square having a side length A of 20 μm, the electrode hole 30a
Is formed on the connection layer 32A side with a size enlarged by D 1 = 5 μm. W layer 34 is formed to cover the sidewalls of the electrode apertures 30a, W layer 34 covers the W layer 28 in the portion other than the enlarged portion of the D 1 as described above. The connection layer 32 </ b> A interconnects the portion of the wiring layer 32 where the electrode 40 is to be arranged and the W layer 34.

【0023】絶縁膜30の上には、配線層32及び接続
層32Aを覆って層間絶縁膜36が形成され、絶縁膜3
6には、配線層32における電極40の配置予定部に対
応した接続孔36aと、電極孔30aに連続した電極孔
36bとが設けられている。電極孔36bは、接続層3
2A側にD=5μmだけ拡大したサイズで形成され
る。電極孔36b,30a,24aは、深さ方向にサイ
ズが減少する連続孔を構成する。電極孔36bの側壁を
覆ってW層38が形成され、W層38は、前述したD
の拡大部で接続層32Aに重なり(接続され)、D
拡大部以外の部分でW層34を覆う。接続孔36a内に
はW層38の形成に伴ってW層38aが形成されるが、
W層38aは省略してもよい。
On the insulating film 30, an interlayer insulating film 36 is formed to cover the wiring layer 32 and the connection layer 32A.
6, a connection hole 36a corresponding to a portion where the electrode 40 is to be arranged in the wiring layer 32 and an electrode hole 36b continuous with the electrode hole 30a are provided. The electrode hole 36b is formed in the connection layer 3
It is formed on the 2A side with a size enlarged by D 2 = 5 μm. The electrode holes 36b, 30a, and 24a form continuous holes whose size decreases in the depth direction. W layer 38 is formed to cover the sidewalls of the electrode apertures 36b, W layer 38, D 2 mentioned above
Overlaps with (is connected to) the connection layer 32 </ b > A at the enlarged portion, and covers the W layer 34 at portions other than the enlarged portion of D < b > 2 . The W layer 38a is formed in the connection hole 36a along with the formation of the W layer 38,
The W layer 38a may be omitted.

【0024】絶縁膜36の上には、接続孔36aを介し
て配線層32に接続されるようにAl又はAl合金から
なるボンディングパッド電極40が設けられている。絶
縁膜36の上には、電極40を覆って窒化シリコン等の
保護絶縁膜42が形成されており、絶縁膜42には、電
極40の中央部を露呈するボンディング孔42aと、W
層28,34,38からなるプローブパッド電極を露呈
するプローブ接触孔42bとが設けられている。一例と
して、配線層26上での絶縁膜30の厚さ及び配線層3
2上での絶縁膜36の厚さをいずれも0.8μmとし、
絶縁膜24,30,36の合計厚さTを3μmとするこ
とができる。
A bonding pad electrode 40 made of Al or an Al alloy is provided on the insulating film 36 so as to be connected to the wiring layer 32 through the connection hole 36a. On the insulating film 36, a protective insulating film 42 of silicon nitride or the like is formed so as to cover the electrode 40. The insulating film 42 has a bonding hole 42a that exposes the center of the electrode 40,
A probe contact hole 42b exposing a probe pad electrode composed of the layers 28, 34, and 38 is provided. As an example, the thickness of the insulating film 30 on the wiring layer 26 and the wiring layer 3
2, the thickness of the insulating film 36 is set to 0.8 μm,
The total thickness T of the insulating films 24, 30, and 36 can be set to 3 μm.

【0025】ウエハプロービングテストの際には、プロ
ーブ接触孔42bを介してプローブパッド電極28,3
4,38に検査用プローブPBを接触させる。この場
合、プローブPBは、例えばW層34で係止されるの
で、プローブPBの先端面が反復使用により平坦性が悪
化していても、良好な接触が得られる。また、プローブ
PBを電極孔36bの開口端でW層38と接触させるこ
とで多点接触も可能である。さらに、電極孔24a,3
0a,36bからなる連続孔を深さ方向にサイズが減少
するように形成したので、電極孔36bを介してプロー
ブPBを挿入するのが容易となる。その上、プローブパ
ッド電極28,34,38をボンディングパッド電極4
0を構成するAl又はAl合金より高硬度のWで構成し
たので、プローブPBによるプローブパッド電極の損傷
が軽減される。
In the wafer probing test, the probe pad electrodes 28 and 3 are connected through the probe contact holes 42b.
The inspection probe PB is brought into contact with 4,38. In this case, the probe PB is locked by, for example, the W layer 34, so that good contact can be obtained even when the tip surface of the probe PB is deteriorated in flatness due to repeated use. Further, multipoint contact is also possible by bringing the probe PB into contact with the W layer 38 at the opening end of the electrode hole 36b. Further, the electrode holes 24a, 3
Since the continuous hole composed of Oa and 36b is formed so as to decrease in size in the depth direction, it becomes easy to insert the probe PB through the electrode hole 36b. In addition, the probe pad electrodes 28, 34, and 38 are connected to the bonding pad electrode 4
Since it is made of W having a hardness higher than that of Al or Al alloy constituting 0, damage of the probe pad electrode by the probe PB is reduced.

【0026】次に、図8〜10を参照して図6の装置の
製法を説明する。図8の工程では、半導体基板10の一
主表面を覆う絶縁膜12の上に絶縁膜24を形成した
後、絶縁膜24の上に配線層26を形成する。そして、
ホトリソグラフィ及び選択的ドライエッチング処理によ
り配線層26に隣接する電極孔24aを絶縁膜24に形
成する。この後、図4で述べたと同様にして基板上面に
W層28Aを形成し、W層28Aをエッチバックするこ
とにより電極孔24aの側壁を覆い且つ配線層26に接
続されるようにW層28を形成する。
Next, a method for manufacturing the apparatus shown in FIG. 6 will be described with reference to FIGS. In the step of FIG. 8, after forming the insulating film 24 on the insulating film 12 covering one main surface of the semiconductor substrate 10, the wiring layer 26 is formed on the insulating film 24. And
An electrode hole 24a adjacent to the wiring layer 26 is formed in the insulating film 24 by photolithography and selective dry etching. Thereafter, a W layer 28A is formed on the upper surface of the substrate in the same manner as described with reference to FIG. 4, and the W layer 28A is etched back to cover the side wall of the electrode hole 24a and to be connected to the wiring layer 26. To form

【0027】次に、図9の工程では、絶縁膜24の上に
配線層26を覆って絶縁膜30を形成する。絶縁膜30
は、塗布絶縁膜を用いて上面が平坦状をなすように形成
することができる。そして、絶縁膜30の上に配線層3
2及び接続層32Aを形成した後、ホトリソグラフィ及
び選択的ドライエッチング処理により接続層32Aに隣
接する電極孔30aを形成する。電極孔30aは、電極
孔24aに連続してそれより前述のDだけ拡大したサ
イズで形成する。この後、図8で述べたと同様にしてW
層34を電極孔30aの側壁を覆い且つ接続層32Aに
接触するように形成する。
Next, in the step of FIG. 9, an insulating film 30 is formed on the insulating film 24 so as to cover the wiring layer 26. Insulating film 30
Can be formed using a coating insulating film so that the upper surface is flat. Then, the wiring layer 3 is formed on the insulating film 30.
2 and the connection layer 32A, an electrode hole 30a adjacent to the connection layer 32A is formed by photolithography and selective dry etching. Electrode hole 30a is formed in a size enlarged than in succession electrode hole 24a only D 1 of the foregoing. Thereafter, W is set in the same manner as described with reference to FIG.
The layer 34 is formed so as to cover the side wall of the electrode hole 30a and contact the connection layer 32A.

【0028】次に、図10の工程では、絶縁膜30の上
に配線層32及び接続層32Aを覆って絶縁膜36を形
成する。絶縁膜36は、絶縁膜30と同様にして平坦状
に形成することができる。絶縁膜36には、ホトリソグ
ラフィ及び選択的ドライエッチング処理により配線層3
2の一部に対応した接続孔36aと、電極孔30aに連
続した電極孔36bとを形成する。電極孔36bは、電
極孔30aより前述のDだけ拡大したサイズで形成す
る。この後、図8で述べたと同様にしてW層38を電極
孔36bの側壁を覆うように形成する。このとき、電極
孔36bより大きい接続孔36aの側壁に沿ってW層3
8aが残存する。
Next, in the step of FIG. 10, an insulating film 36 is formed on the insulating film 30 so as to cover the wiring layer 32 and the connection layer 32A. The insulating film 36 can be formed flat like the insulating film 30. The wiring layer 3 is formed on the insulating film 36 by photolithography and selective dry etching.
A connection hole 36a corresponding to a part of 2 and an electrode hole 36b continuous with the electrode hole 30a are formed. Electrode hole 36b is formed in a size enlarged from the electrode hole 30a by D 2 mentioned above. Thereafter, the W layer 38 is formed so as to cover the side wall of the electrode hole 36b in the same manner as described with reference to FIG. At this time, the W layer 3 extends along the side wall of the connection hole 36a larger than the electrode hole 36b.
8a remains.

【0029】この後、基板上面にAl又はAl合金を堆
積し、その堆積層をホトリソグラフィ及び選択的ドライ
エッチング処理によりパターニングすることにより図
6,7に示すようにボンディングパッド電極40を形成
する。そして、図1,2に関して前述したと同様にして
絶縁膜36の上に保護絶縁膜42を形成した後、ホトリ
ソグラフィ及び選択的ドライエッチング処理により図
6,7に示すようにボンディング孔42a及びプローブ
接触孔42bを絶縁膜42に形成する。
Thereafter, Al or an Al alloy is deposited on the upper surface of the substrate, and the deposited layer is patterned by photolithography and selective dry etching to form a bonding pad electrode 40 as shown in FIGS. Then, after forming the protective insulating film 42 on the insulating film 36 in the same manner as described above with reference to FIGS. 1 and 2, by photolithography and selective dry etching processing, as shown in FIGS. A contact hole b is formed in the insulating film.

【0030】図11は、この発明の第3の実施形態に係
る半導体装置を示すもので、図11の装置のパッド電極
配置は、図12に示されている。図11に示す断面は、
図12のR−R’線に沿う断面に対応する。図11にお
いて、半導体基板10、絶縁膜12及び配線層14は、
図1に関して前述したと同様のものである。
FIG. 11 shows a semiconductor device according to a third embodiment of the present invention. FIG. 12 shows a pad electrode arrangement of the device of FIG. The cross section shown in FIG.
This corresponds to a cross section along the line RR ′ in FIG. In FIG. 11, the semiconductor substrate 10, the insulating film 12, and the wiring layer 14 are
This is similar to that described above with reference to FIG.

【0031】絶縁膜12の上には、配線層14を覆って
絶縁膜50が形成され、絶縁膜50には、配線層14の
一部に対応した接続孔50aが形成されている。絶縁膜
50の上には、接続孔50aを介して配線層14に接続
されるようにボンディングパッド電極52Aが形成され
ている。電極52Aは、一部が絶縁膜50上に図12に
示すようなパターンで延長されており、正方形状の延長
部分52Bはブローブパッド電極55を構成する抵抗低
減層として用いられ、電極52Aと抵抗低減層52Bと
の間の延長部分52Cは接続層として用いられる。
On the insulating film 12, an insulating film 50 is formed to cover the wiring layer 14, and a connection hole 50 a corresponding to a part of the wiring layer 14 is formed in the insulating film 50. On the insulating film 50, a bonding pad electrode 52A is formed so as to be connected to the wiring layer 14 via the connection hole 50a. The electrode 52A is partially extended on the insulating film 50 in a pattern as shown in FIG. 12, and the square-shaped extended portion 52B is used as a resistance reduction layer constituting the probe pad electrode 55. An extension 52C between the reduction layer 52B is used as a connection layer.

【0032】ボンディングパッド電極52A、抵抗低減
層52B及び接続層52Cは、いずれもAl又はAl合
金層からなるもので、電極52A及び層52B,52C
の上面には、反射防止膜としてのTiN膜54A〜54
Cが図12でハッチングを付したパターンで形成されて
いる。すなわち、TiN膜54Aは、ボンディングパッ
ド電極52Aの中央部を露呈すると共に電極52Aの周
辺部を覆うように形成され、TiN膜54B及び54C
は、それぞれ抵抗低減層52B及び接続層52Cを覆う
ように形成されている。TiN膜54Bは、抵抗低減層
52Bと共にプローブパッド電極55を構成する。
Each of the bonding pad electrode 52A, the resistance reduction layer 52B and the connection layer 52C is made of an Al or Al alloy layer, and includes the electrode 52A and the layers 52B and 52C.
Are formed on the upper surfaces of TiN films 54A to 54A as antireflection films.
C is formed in a hatched pattern in FIG. That is, the TiN film 54A is formed so as to expose the central portion of the bonding pad electrode 52A and cover the peripheral portion of the electrode 52A.
Are formed so as to cover the resistance reduction layer 52B and the connection layer 52C, respectively. The TiN film 54B forms a probe pad electrode 55 together with the resistance reduction layer 52B.

【0033】絶縁膜50の上には、TiN膜54A〜5
4Cを覆って窒化シリコン等の保護絶縁膜56が形成さ
れており、絶縁膜56には、電極52Aの中央部を露呈
するボンディング孔56aと、プローブパッド電極55
の中央部を露呈するプローブ接触孔56bとが設けられ
ている。
On the insulating film 50, TiN films 54A to 54A-5
4C, a protective insulating film 56 made of silicon nitride or the like is formed. The insulating film 56 has a bonding hole 56a exposing the center of the electrode 52A and a probe pad electrode 55.
And a probe contact hole 56b exposing a central portion of the probe contact hole.

【0034】ウエハプロービングテストの際には、プロ
ーブ接触孔56bを介してTiN膜54Bに検査用プロ
ーブ(図示せず)を接触させる。TiN膜54Bは、電
極52Aを構成するAl又はAl合金より高硬度の材料
からなるため、複数回のプローブ接触でも殆どけずられ
ず、金属くずの付着によるプローブ接触不良を回避でき
る。
In the wafer probing test, an inspection probe (not shown) is brought into contact with the TiN film 54B via the probe contact hole 56b. Since the TiN film 54B is made of a material having a higher hardness than Al or an Al alloy constituting the electrode 52A, the TiN film 54B is hardly disturbed even by a plurality of times of probe contact, and a probe contact failure due to adhesion of metal scrap can be avoided.

【0035】次に、図13〜15を参照して図11の装
置の製法を説明する。図13の工程では、図3で述べた
ように一主表面に絶縁膜12を介して配線層14を形成
した半導体基板10を用意する。そして、絶縁膜12の
上に配線層14を覆って絶縁膜50を形成する。絶縁膜
50は、図3の絶縁膜16と同様にして平坦状に形成す
ることができる。
Next, a method for manufacturing the apparatus shown in FIG. 11 will be described with reference to FIGS. In the step of FIG. 13, the semiconductor substrate 10 having the wiring layer 14 formed on one main surface via the insulating film 12 as described in FIG. 3 is prepared. Then, an insulating film 50 is formed on the insulating film 12 so as to cover the wiring layer 14. The insulating film 50 can be formed flat like the insulating film 16 of FIG.

【0036】ホトリソグラフィ及び選択的ドライエッチ
ング処理により絶縁膜50に接続孔50aを形成した
後、基板上面にAl又はAl合金とTiNとを順次に堆
積し、その堆積層をホトリソグラフィ及び選択的ドライ
エッチング処理によりパターニングすることによりボン
ディングパッド電極52Aと,抵抗低減層52B及び接
続層52Cと、電極52A及び層52B,52Cを覆う
TiN膜54A〜54Cとを形成する。一例として、T
iN膜54A〜54Cの厚さは、40nmとすることが
できる。この後、図1で述べたと同様にして絶縁膜50
の上にTiN膜54A〜54Cを覆って保護絶縁膜56
を形成する。
After forming a connection hole 50a in the insulating film 50 by photolithography and selective dry etching, Al or an Al alloy and TiN are sequentially deposited on the upper surface of the substrate, and the deposited layer is subjected to photolithography and selective dry etching. By patterning by etching, a bonding pad electrode 52A, a resistance reduction layer 52B and a connection layer 52C, and TiN films 54A to 54C covering the electrode 52A and the layers 52B and 52C are formed. As an example, T
The thickness of the iN films 54A to 54C can be 40 nm. Thereafter, the insulating film 50 is formed in the same manner as described with reference to FIG.
A protective insulating film 56 covering the TiN films 54A to 54C.
To form

【0037】次に、図14の工程では、ホトリソグラフ
ィ処理により所望のボンディング孔に対応する孔58a
を有するレジスト層58を絶縁膜56の上に形成する。
そして、レジスト層58をマスクとする選択的ドライエ
ッチング処理により絶縁膜56にボンディング孔56a
を形成する。このときのエッチング処理では、ボンディ
ング孔56aの下でTiN膜54Aを除去してボンディ
ングパッド電極52Aの中央部を露呈させる。この後、
アッシング等によりレジスト層58を除去する。
Next, in the step of FIG. 14, holes 58a corresponding to desired bonding holes are formed by photolithography.
Is formed on the insulating film 56.
Then, bonding holes 56a are formed in the insulating film 56 by selective dry etching using the resist layer 58 as a mask.
To form In the etching process at this time, the TiN film 54A is removed under the bonding hole 56a to expose the central portion of the bonding pad electrode 52A. After this,
The resist layer 58 is removed by ashing or the like.

【0038】次に、図15の工程では、ホトリソグラフ
ィ処理により所望のプローブ接触孔に対応する孔59a
を有するレジスト層59を基板上面に形成する。そし
て、レジスト層59をマスクとする選択的ドライエッチ
ング処理により絶縁膜56にプローブ接触孔56bを形
成する。このときのエッチング処理では、TiN膜54
Bをエッチングせず、残存させる。この後、アッシング
等によりレジスト層59を除去すると、図11に示した
ような半導体装置が得られる。なお、図14の工程と図
15の工程は、順序を逆にしてもよい。
Next, in the step of FIG. 15, holes 59a corresponding to desired probe contact holes are formed by photolithography.
Is formed on the upper surface of the substrate. Then, a probe contact hole 56b is formed in the insulating film 56 by selective dry etching using the resist layer 59 as a mask. In the etching process at this time, the TiN film 54
B is left without being etched. Thereafter, when the resist layer 59 is removed by ashing or the like, a semiconductor device as shown in FIG. 11 is obtained. The steps in FIG. 14 and the steps in FIG. 15 may be reversed.

【0039】図16は、この発明の第4の実施形態に係
る半導体装置を示すもので、図16の装置のパッド電極
配置は、図17に示されている。図16に示す断面は、
図17のS−S’線に沿う断面に対応する。図16にお
いて、半導体基板10、絶縁膜12及び配線層14は、
図1に関して前述したと同様のものである。
FIG. 16 shows a semiconductor device according to the fourth embodiment of the present invention. FIG. 17 shows a pad electrode arrangement of the device of FIG. The cross section shown in FIG.
This corresponds to a cross section along the line SS ′ in FIG. In FIG. 16, the semiconductor substrate 10, the insulating film 12, and the wiring layer 14 are
This is similar to that described above with reference to FIG.

【0040】絶縁膜12の上には、配線層14を覆って
絶縁膜60が形成され、絶縁膜60には、配線層14の
一部に対応した接続孔60aが形成されている。絶縁膜
60の上には、接続孔60aを介して配線層14に接続
されるようにTiN膜62Aとボンディングパッド電極
64Aとの積層が形成され、この積層は、図17に示す
ようなパターンで絶縁膜60上に延長されている。正方
形状の延長部分においては、電極64Aの延長部分64
Bに正方形状の孔64bが設けられ、TiN膜62Bを
露呈するようになっている。TiN膜62Bは、プロー
ブパッド電極として用いられる。電極64Aとプローブ
パッド電極62Bとの間の延長部分64Cはその下のT
iN膜62Cと共に接続層として用いられる。TiN膜
62Aは、Al等の拡散を防止するための拡散防止膜で
ある。延長部分64Bは、孔64bを取囲む枠状の層に
なっている。
An insulating film 60 is formed on the insulating film 12 so as to cover the wiring layer 14, and a connection hole 60 a corresponding to a part of the wiring layer 14 is formed in the insulating film 60. On the insulating film 60, a lamination of the TiN film 62A and the bonding pad electrode 64A is formed so as to be connected to the wiring layer 14 via the connection hole 60a, and this lamination is formed in a pattern as shown in FIG. It is extended on the insulating film 60. In the square extension, the extension 64 of the electrode 64A is used.
B is provided with a square hole 64b so as to expose the TiN film 62B. The TiN film 62B is used as a probe pad electrode. An extension 64C between the electrode 64A and the probe pad electrode 62B has a T
Used as a connection layer together with the iN film 62C. The TiN film 62A is a diffusion preventing film for preventing diffusion of Al and the like. The extension 64B is a frame-like layer surrounding the hole 64b.

【0041】ボンディングパッド電極64A、枠状層6
4B及び接続層64Cは、いずれもAl又はAl合金層
からなるもので、電極64A及び層64B,64Cの上
面には、反射防止膜としてのTiN膜66が図17でハ
ッチングを付したパターンで形成されている。
Bonding pad electrode 64A, frame-like layer 6
4B and the connection layer 64C are both made of an Al or Al alloy layer. On the upper surfaces of the electrode 64A and the layers 64B and 64C, a TiN film 66 as an antireflection film is formed in a hatched pattern in FIG. Have been.

【0042】絶縁膜60の上には、TiN膜66を覆っ
て窒化シリコン等の保護絶縁膜68が形成されており、
絶縁膜68には、ボンディングパッド電極64Aの中央
部を露呈するボンディング孔68aと、プローグパッド
電極62Bの中央部を露呈するプローブ接触孔68bと
が設けられている。
On the insulating film 60, a protective insulating film 68 such as silicon nitride is formed so as to cover the TiN film 66.
The insulating film 68 is provided with a bonding hole 68a exposing a central portion of the bonding pad electrode 64A and a probe contact hole 68b exposing a central portion of the prog pad electrode 62B.

【0043】ウエハプロービングテストの際には、プロ
ーブ接触孔68bを介して電極62Bに検査用プローブ
(図示せず)を接触させる。電極62Bは、電極64A
を構成するAl又はAl合金より高硬度のTiNからな
るため、複数回のプローブ接触でも殆どけずられず、金
属くずの付着によるプローブ接触不良を回避できる。
In the wafer probing test, an inspection probe (not shown) is brought into contact with the electrode 62B via the probe contact hole 68b. The electrode 62B is an electrode 64A
Is made of TiN having a hardness higher than that of Al or an Al alloy, so that the probe is hardly disturbed even in a plurality of times of contact with the probe, and a probe contact failure due to adhesion of metal scrap can be avoided.

【0044】次に、図18〜20を参照して図16の装
置の製法を説明する。図18の工程では、図3で述べた
ように一主表面に絶縁膜12を介して配線層14を形成
した半導体基板10を用意する。そして、絶縁膜12の
上に配線層14を覆って絶縁膜60を形成する。絶縁膜
60は、図3の絶縁膜16と同様にして平坦状に形成す
ることができる。
Next, a method of manufacturing the apparatus shown in FIG. 16 will be described with reference to FIGS. In the step of FIG. 18, the semiconductor substrate 10 having the wiring layer 14 formed on one main surface via the insulating film 12 as described in FIG. 3 is prepared. Then, an insulating film 60 is formed on the insulating film 12 so as to cover the wiring layer 14. The insulating film 60 can be formed flat like the insulating film 16 of FIG.

【0045】図13で述べたと同様にして絶縁膜60に
接続孔60aを形成した後、基板上面にTiN、Al又
はAl合金及びTiNを順次に堆積し、その堆積層をパ
ターニングすることによりTiN膜62A〜62C、A
l又はAl合金層64A〜64C及びTiN膜66を形
成する。一例として、TiN膜62A〜62Cの厚さ
は、100nmとし、TiN膜66の厚さは、40nm
とすることができる。この後、図1で述べたと同様にし
てTiN膜66を覆って保護絶縁膜68を形成する。
After a connection hole 60a is formed in the insulating film 60 in the same manner as described with reference to FIG. 13, TiN, Al or Al alloy and TiN are sequentially deposited on the upper surface of the substrate, and the deposited layer is patterned to form a TiN film. 62A-62C, A
1 or Al alloy layers 64A to 64C and a TiN film 66 are formed. As an example, the thickness of the TiN films 62A to 62C is 100 nm, and the thickness of the TiN film 66 is 40 nm.
It can be. Thereafter, a protective insulating film 68 is formed to cover the TiN film 66 in the same manner as described with reference to FIG.

【0046】次に、図19の工程では、図14で述べた
と同様にして所望のボンディング孔に対応する孔70a
を有するレジスト層70を絶縁膜68の上に形成した
後、レジスト層70をマスクとする選択的ドライエッチ
ング処理により絶縁膜68にボンディング孔68aを形
成する。このときのエッチング処理では、ボンディング
孔68aの下でTiN膜66を除去してボンディングパ
ッド電極64Aの中央部を露呈させる。この後、アッシ
ング等によりレジスト層70を除去する。
Next, in the step of FIG. 19, holes 70a corresponding to the desired bonding holes are formed in the same manner as described with reference to FIG.
Is formed on the insulating film 68, and a bonding hole 68a is formed in the insulating film 68 by selective dry etching using the resist layer 70 as a mask. In the etching process at this time, the TiN film 66 is removed under the bonding hole 68a to expose the central portion of the bonding pad electrode 64A. Thereafter, the resist layer 70 is removed by ashing or the like.

【0047】次に、図20の工程では、図15で述べた
と同様にして所望のプローブ接触孔に対応する孔71b
を有するレジスト層71を基板上面に形成した後、レジ
スト層71をマスクとする選択的ドライエッチング処理
により絶縁膜68にプローブ接触孔68bを形成する。
このときのエッチング処理では、TiN膜66とAl又
はAl合金層64Bとをプローブ接触孔68bに対応す
るパターンで除去し、プローブパッド電極62Bを露呈
する孔64bを形成する。この後、アッシング等により
レジスト層71を除去すると、図16に示したような半
導体装置が得られる。なお、図19の工程と図20の工
程は、順序を逆にしてもよい。
Next, in the step of FIG. 20, the holes 71b corresponding to the desired probe contact holes are formed in the same manner as described with reference to FIG.
Is formed on the upper surface of the substrate, and a probe contact hole 68b is formed in the insulating film 68 by selective dry etching using the resist layer 71 as a mask.
In the etching process at this time, the TiN film 66 and the Al or Al alloy layer 64B are removed in a pattern corresponding to the probe contact hole 68b, and a hole 64b exposing the probe pad electrode 62B is formed. Thereafter, when the resist layer 71 is removed by ashing or the like, a semiconductor device as shown in FIG. 16 is obtained. The order of the steps of FIG. 19 and FIG. 20 may be reversed.

【0048】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。
The present invention is not limited to the above embodiments, but can be implemented in various modified forms. For example, the following changes are possible.

【0049】(1)プローブパッド電極の構成材料とし
ては、Wに限らず、M,Ti等の高融点金属又はW,
,Ti等の高融点金属のシリサイド等を用いてもよ
い。
(1) The constituent material of the probe pad electrode is not limited to W, but may be a high melting point metal such as M 2 O or Ti or W,
M O, may be used silicides of refractory metals such as Ti.

【0050】(2)反射防止膜又は拡散防止膜として
は、TiN膜に限らず、TiON膜を用いてもよく、必
要に応じてTiN膜とTiON膜とを含む積層膜を用い
てもよい。
(2) The anti-reflection film or the anti-diffusion film is not limited to the TiN film, but may be a TiON film, or a laminated film containing a TiN film and a TiON film as needed.

【0051】[0051]

【発明の効果】以上のように、この発明によれば、プロ
ーブパッド電極をボンディングパッド電極より高硬度の
導電材で構成したり、プローブパッド電極を絶縁膜に設
けた電極孔の側壁を覆って形成したりしたので、検査用
プローブを反復使用しても、プローブとプローブパッド
電極との間に良好な接触を確保できる効果が得られる。
As described above, according to the present invention, the probe pad electrode is made of a conductive material having a higher hardness than the bonding pad electrode, or the probe pad electrode is formed by covering the side wall of the electrode hole provided in the insulating film. As a result, even if the inspection probe is repeatedly used, an effect of ensuring good contact between the probe and the probe pad electrode can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の第1の実施形態に係る半導体装置
を示す基板断面図である。
FIG. 1 is a substrate sectional view showing a semiconductor device according to a first embodiment of the present invention.

【図2】 図1の装置におけるパッド電極配置を示す上
面図である。
FIG. 2 is a top view showing a pad electrode arrangement in the device of FIG.

【図3】 図1の装置の製法における接続孔形成工程を
示す基板断面図である。
FIG. 3 is a cross-sectional view of a substrate showing a step of forming connection holes in the method of manufacturing the apparatus of FIG.

【図4】 図3の工程に続くW堆積工程を示す基板断面
図である。
FIG. 4 is a cross-sectional view of the substrate showing a W deposition step following the step of FIG. 3;

【図5】 図4の工程に続くWエッチバック工程を示す
基板断面図である。
FIG. 5 is a cross-sectional view of the substrate showing a W etch-back step following the step of FIG. 4;

【図6】 この発明の第2の実施形態に係る半導体装置
を示す基板断面図である。
FIG. 6 is a substrate sectional view showing a semiconductor device according to a second embodiment of the present invention.

【図7】 図6の装置におけるパッド電極配置を示す上
面図である。
FIG. 7 is a top view showing a pad electrode arrangement in the device of FIG. 6;

【図8】 図6の装置の製法における第1のW層形成工
程を示す基板断面図である。
FIG. 8 is a cross-sectional view of a substrate showing a first W layer forming step in the method of manufacturing the apparatus of FIG.

【図9】 図8の工程に続く絶縁膜形成工程、配線形成
工程、接続孔形成工程及び第2のW層形成工程を示す基
板断面図である。
9 is a cross-sectional view of the substrate showing an insulating film forming step, a wiring forming step, a connection hole forming step, and a second W layer forming step following the step of FIG.

【図10】 図9の工程に続く絶縁膜形成工程、接続孔
形成工程及び第3のW層形成工程を示す基板断面図であ
る。
10 is a cross-sectional view of the substrate showing an insulating film forming step, a connection hole forming step, and a third W layer forming step following the step of FIG. 9;

【図11】 この発明の第3の実施形態に係る半導体装
置を示す基板断面図である。
FIG. 11 is a sectional view of a substrate showing a semiconductor device according to a third embodiment of the present invention.

【図12】 図11の装置におけるパッド電極配置を示
す上面図である。
FIG. 12 is a top view showing a pad electrode arrangement in the device of FIG. 11;

【図13】 図11の装置の製法における保護絶縁膜形
成工程を示す基板断面図である。
FIG. 13 is a cross-sectional view of a substrate illustrating a step of forming a protective insulating film in the method of manufacturing the apparatus of FIG.

【図14】 図13の工程に続くボンディング孔形成工
程を示す基板断面図である。
FIG. 14 is a cross-sectional view of the substrate showing a bonding hole forming step following the step of FIG. 13;

【図15】 図14の工程に続くプローブ接触孔形成工
程を示す基板断面図である。
FIG. 15 is a cross-sectional view of a substrate showing a probe contact hole forming step following the step of FIG. 14;

【図16】 この発明の第4の実施形態に係る半導体装
置を示す基板断面図である。
FIG. 16 is a substrate sectional view showing a semiconductor device according to a fourth embodiment of the present invention.

【図17】 図16の装置におけるパッド電極配置を示
す上面図である。
FIG. 17 is a top view showing a pad electrode arrangement in the device of FIG.

【図18】 図16の装置の製法における保護絶縁膜形
成工程を示す基板断面図である。
18 is a cross-sectional view of a substrate illustrating a step of forming a protective insulating film in the method for manufacturing the apparatus of FIG.

【図19】 図18の工程に続くボンディング孔形成工
程を示す基板断面図である。
FIG. 19 is a cross-sectional view of the substrate showing a bonding hole forming step following the step of FIG. 18;

【図20】 図19の工程に続くプローブ接触孔形成工
程を示す基板断面図である。
FIG. 20 is a cross-sectional view of the substrate showing a probe contact hole forming step following the step of FIG. 19;

【符号の説明】[Explanation of symbols]

10:半導体基板、12,16,22,24,30,3
6,42,50,56,60,68:絶縁膜、14,2
6,32:配線層、18,28,34,38,55,6
2B:プローブパッド電極、20,40,52A,64
A:ボンディングパッド電極、20A,32A,52
C,64C:接続層、22a,42a,56a,68
a:ボンディング孔、22b,42b,56b,68
b:プローブ接触孔、54A〜54C,62A,62
C,66:TiN膜。
10: semiconductor substrate, 12, 16, 22, 24, 30, 3
6, 42, 50, 56, 60, 68: insulating film, 14, 2
6, 32: wiring layer, 18, 28, 34, 38, 55, 6
2B: probe pad electrode, 20, 40, 52A, 64
A: bonding pad electrode, 20A, 32A, 52
C, 64C: connection layer, 22a, 42a, 56a, 68
a: bonding hole, 22b, 42b, 56b, 68
b: Probe contact hole, 54A to 54C, 62A, 62
C, 66: TiN film.

【手続補正書】[Procedure amendment]

【提出日】平成12年1月26日(2000.1.2
6)
[Submission Date] January 26, 2000 (2000.1.2
6)

【手続補正1】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0005[Correction target item name] 0005

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【0005】[0005]

【課題を解決するための手段】この発明に係る第1の半
導体装置は、ボンディングパッド電極に接続されたプロ
ーブパッド電極を有する半導体装置であって、前記プロ
ーブパッド電極を前記ボンディングパッド電極より高硬
度の導電材で構成したことを特徴とするものである。
A first semiconductor device according to the present invention is a semiconductor device having a probe pad electrode connected to a bonding pad electrode, wherein the probe pad electrode has a higher hardness than the bonding pad electrode. Characterized by the following:

【手続補正2】[Procedure amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】図面の簡単な説明[Correction target item name] Brief description of drawings

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の第1の実施形態に係る半導体装置
を示す基板断面図である。
FIG. 1 is a substrate sectional view showing a semiconductor device according to a first embodiment of the present invention.

【図2】 図1の装置におけるパッド電極配置を示す上
面図である。
FIG. 2 is a top view showing a pad electrode arrangement in the device of FIG.

【図3】 図1の装置の製法における接続孔形成工程を
示す基板断面図である。
FIG. 3 is a cross-sectional view of a substrate showing a step of forming connection holes in the method of manufacturing the apparatus of FIG.

【図4】 図3の工程に続くW堆積工程を示す基板断面
図である。
FIG. 4 is a cross-sectional view of the substrate showing a W deposition step following the step of FIG.

【図5】 図4の工程に続くWエッチバック工程を示す
基板断面図である。
FIG. 5 is a cross-sectional view of the substrate showing a W etch-back step following the step of FIG. 4;

【図6】 この発明の第2の実施形態に係る半導体装置
を示す基板断面図である。
FIG. 6 is a substrate sectional view showing a semiconductor device according to a second embodiment of the present invention.

【図7】 図6の装置におけるパッド電極配置を示す上
面図である。
FIG. 7 is a top view showing a pad electrode arrangement in the device of FIG. 6;

【図8】 図6の装置の製法における第1のW層形成工
程を示す基板断面図である。
FIG. 8 is a cross-sectional view of a substrate showing a first W layer forming step in the method of manufacturing the apparatus of FIG.

【図9】 図8の工程に続く絶縁膜形成工程、配線形成
工程、接続孔形成工程及び第2のW層形成工程を示す基
板断面図である。
9 is a cross-sectional view of the substrate showing an insulating film forming step, a wiring forming step, a connection hole forming step, and a second W layer forming step following the step of FIG.

【図10】 図9の工程に続く絶縁膜形成工程、接続孔
形成工程及び第3のW層形成工程を示す基板断面図であ
る。
10 is a cross-sectional view of the substrate showing an insulating film forming step, a connection hole forming step, and a third W layer forming step following the step of FIG. 9;

【図11】 この発明の第3の実施形態に係る半導体装
置を示す基板断面図である。
FIG. 11 is a sectional view of a substrate showing a semiconductor device according to a third embodiment of the present invention.

【図12】 図11の装置におけるパッド電極配置を示
す上面図である。
FIG. 12 is a top view showing a pad electrode arrangement in the device of FIG. 11;

【図13】 図11の装置の製法における保護絶縁膜形
成工程を示す基板断面図である。
FIG. 13 is a cross-sectional view of a substrate illustrating a step of forming a protective insulating film in the method of manufacturing the apparatus of FIG.

【図14】 図13の工程に続くボンディング孔形成工
程を示す基板断面図である。
FIG. 14 is a cross-sectional view of the substrate showing a bonding hole forming step following the step of FIG. 13;

【図15】 図14の工程に続くプローブ接触孔形成工
程を示す基板断面図である。
FIG. 15 is a cross-sectional view of a substrate showing a probe contact hole forming step following the step of FIG. 14;

【図16】 この発明の第4の実施形態に係る半導体装
置を示す基板断面図である。
FIG. 16 is a substrate sectional view showing a semiconductor device according to a fourth embodiment of the present invention.

【図17】 図16の装置におけるパッド電極配置を示
す上面図である。
FIG. 17 is a top view showing a pad electrode arrangement in the device of FIG.

【図18】 図16の装置の製法における保護絶縁膜形
成工程を示す基板断面図である。
18 is a cross-sectional view of a substrate illustrating a step of forming a protective insulating film in the method for manufacturing the apparatus of FIG.

【図19】 図18の工程に続くボンディング孔形成工
程を示す基板断面図である。
FIG. 19 is a cross-sectional view of the substrate showing a bonding hole forming step following the step of FIG. 18;

【図20】 図19の工程に続くプローブ接触孔形成工
程を示す基板断面図である。
FIG. 20 is a cross-sectional view of the substrate showing a probe contact hole forming step following the step of FIG. 19;

【符号の説明】 10:半導体基板、12,16,22,24,30,3
6,42,50,56,60,68:絶縁膜、14,2
6,32:配線層、18,28,34,38,55,6
2B:プローブパッド電極、20,40,52A,64
A:ボンディングパッド電極、20A,32A,52
C,64C:接続層、22a,42a,56a,68
a:ボンディング孔、22b,42b,56b,68
b:プローブ接触孔、54A〜54C,62A,62
C,66:TiN膜。
[Description of Signs] 10: Semiconductor substrate, 12, 16, 22, 24, 30, 3
6, 42, 50, 56, 60, 68: insulating film, 14, 2
6, 32: wiring layer, 18, 28, 34, 38, 55, 6
2B: probe pad electrode, 20, 40, 52A, 64
A: bonding pad electrode, 20A, 32A, 52
C, 64C: connection layer, 22a, 42a, 56a, 68
a: bonding hole, 22b, 42b, 56b, 68
b: Probe contact hole, 54A to 54C, 62A, 62
C, 66: TiN film.

Claims (12)

【特許請求の範囲】[Claims] 【請求項1】ボンディングパッド電極に接続されたプロ
ーブパッド電極を有する半導体装置であって、 前記プローブパッド電極を前記ボンディングパッド電極
より高硬度の導電材で構成したことを特徴とする半導体
装置。
1. A semiconductor device having a probe pad electrode connected to a bonding pad electrode, wherein the probe pad electrode is made of a conductive material having a higher hardness than the bonding pad electrode.
【請求項2】半導体基板と、 この半導体基板の一主表面を覆って形成された第1の絶
縁膜と、 この第1の絶縁膜の上に形成された配線層と、 前記第1の絶縁膜の上に前記配線層を覆って形成された
第2の絶縁膜であって、前記配線層の一部に対応した接
続孔と該接続孔から離間した電極孔とを有するものと、 前記電極孔に設けられたプローブパッド電極と、 このプローブパッド電極に接続されると共に前記接続孔
を介して前記配線層に接続されるように前記第2の絶縁
膜の上に形成されたボンディングパッド電極とを備え、
前記プローブパッド電極を前記ボンディングパッド電極
より高硬度の導電材で構成した半導体装置。
2. A semiconductor substrate; a first insulating film formed over one main surface of the semiconductor substrate; a wiring layer formed on the first insulating film; A second insulating film formed on the film so as to cover the wiring layer, the second insulating film having a connection hole corresponding to a part of the wiring layer and an electrode hole separated from the connection hole; A probe pad electrode provided in the hole, and a bonding pad electrode formed on the second insulating film so as to be connected to the probe pad electrode and connected to the wiring layer via the connection hole. With
A semiconductor device in which the probe pad electrode is made of a conductive material having a higher hardness than the bonding pad electrode.
【請求項3】 前記第2の絶縁膜の上に前記電極孔を覆
って前記導電材を堆積した後、その堆積層をエッチバッ
クすることにより該堆積層の一部を前記電極孔内に前記
プローブパッド電極として残存させることを特徴とする
請求項2記載の半導体装置の製法。
3. After depositing the conductive material on the second insulating film so as to cover the electrode hole, the deposited layer is etched back so that a part of the deposited layer is placed in the electrode hole. 3. The method according to claim 2, wherein the semiconductor device is left as a probe pad electrode.
【請求項4】 ボンディングパッド電極に接続されたプ
ローブパッド電極を有する半導体装置であって、 前記ボンディングパッド電極より下の1又は複数層の絶
縁膜に電極孔を設けると共にこの電極孔の側壁を覆って
前記プローブパッド電極を形成したことを特徴とする半
導体装置。
4. A semiconductor device having a probe pad electrode connected to a bonding pad electrode, wherein an electrode hole is provided in one or more insulating films below the bonding pad electrode and a side wall of the electrode hole is covered. A semiconductor device, wherein the probe pad electrode is formed by using the same.
【請求項5】 前記電極孔を深さ方向にサイズが減少す
るように形成したことを特徴とする請求項4記載の半導
体装置。
5. The semiconductor device according to claim 4, wherein said electrode hole is formed so as to decrease in size in a depth direction.
【請求項6】 前記プローブパッド電極を前記ボンディ
ングパッド電極より高硬度の導電材で構成したことを特
徴とする請求項4又は5記載の半導体装置。
6. The semiconductor device according to claim 4, wherein said probe pad electrode is made of a conductive material having a higher hardness than said bonding pad electrode.
【請求項7】半導体基板と、 この半導体基板の一主表面を覆って形成された第1の絶
縁膜と、 この第1の絶縁膜の上に形成された配線積層であって、
1又は複数層の配線層と各配線層の下に敷かれた絶縁層
とを含み、各絶縁層にはその上の配線層に隣接して電極
孔が設けられ、複数層の絶縁層が存在する場合には複数
層の絶縁層の電極孔が深さ方向にサイズが減少する連続
孔となるように形成されたものと、 この配線積層において最上層の絶縁層の上に最上層の配
線層を覆って形成された第2の絶縁膜であって、前記最
上層の配線層の一部に対応した接続孔と該接続孔から離
間した電極孔とを有し、この電極孔が前記最上層の絶縁
層の電極孔に連続してそれより大サイズを有するように
形成されたものと、 前記各絶縁層の電極孔の側壁と前記第2の絶縁膜の電極
孔の側壁とを覆い且つ前記各配線層に接続されるように
形成されたプローブパッド電極と、 前記接続孔を介して前記最上層の配線層に接続されるよ
うに前記第2の絶縁膜の上に形成されたボンディングパ
ッド電極とを備えた半導体装置。
7. A semiconductor substrate, a first insulating film formed covering one main surface of the semiconductor substrate, and a wiring laminate formed on the first insulating film,
One or more wiring layers and an insulating layer laid under each wiring layer, each insulating layer is provided with an electrode hole adjacent to a wiring layer thereabove, and a plurality of insulating layers are present. In this case, the electrode holes of the plurality of insulating layers are formed so as to be continuous holes whose size decreases in the depth direction, and the uppermost wiring layer is formed on the uppermost insulating layer in this wiring lamination. A second insulating film formed so as to cover the uppermost wiring layer, the connection hole corresponding to a part of the uppermost wiring layer, and an electrode hole separated from the connection hole. And formed so as to have a larger size than the electrode holes of the insulating layer, and cover the side walls of the electrode holes of the respective insulating layers and the side walls of the electrode holes of the second insulating film, and A probe pad electrode formed to be connected to each wiring layer; A semiconductor device and a bonding pad electrode formed on the second insulating film to be connected to the layer.
【請求項8】 前記各配線層を形成し終わるたびに該配
線層の下の絶縁層の上に該配線層に隣接する電極孔を覆
って所定の導電材を堆積し、その堆積層をエッチバック
することにより該堆積層の一部を該電極孔内に残存さ
せ、前記第2の絶縁膜の上にその電極孔を覆って所定の
導電材を堆積し、その堆積層をエッチバックすることに
より該堆積層の一部を該電極孔内に残存させ、前記各配
線層に隣接する電極孔内に残存する堆積層と前記第2の
絶縁膜の電極孔内に残存する堆積とを前記プローブパッ
ド電極とすることを特徴とする請求項7記載の半導体装
置の製法。
8. Each time the wiring layers are formed, a predetermined conductive material is deposited on the insulating layer below the wiring layers so as to cover the electrode holes adjacent to the wiring layers, and the deposited layers are etched. By backing, a part of the deposited layer is left in the electrode hole, a predetermined conductive material is deposited on the second insulating film so as to cover the electrode hole, and the deposited layer is etched back. A part of the deposition layer is left in the electrode hole by the probe, and the deposition layer remaining in the electrode hole adjacent to each wiring layer and the deposition remaining in the electrode hole of the second insulating film are separated by the probe. 8. The method for manufacturing a semiconductor device according to claim 7, wherein the semiconductor device is a pad electrode.
【請求項9】半導体基板と、 この半導体基板の一主表面を覆って形成された第1の絶
縁膜と、 この第1の絶縁膜の上に形成された配線層と、 前記第1の絶縁膜の上に前記配線層を覆って形成された
第2の絶縁膜であって 、前記配線層の一部に対応した接続孔を有するものと、 前記接続孔を介して前記配線層に接続されるように前記
第2の絶縁膜の上に形成されたボンディングパッド電極
と、 このボンディングパッド電極を前記第2の絶縁膜の上に
延長した延長部と、この延長部の上に重ねられた導電材
層とで構成されたプローブパッド電極であって、前記導
電材層が前記ボンディングパッド電極よりも高硬度の導
電材からなっているものとを備えた半導体装置。
9. A semiconductor substrate; a first insulating film formed over one main surface of the semiconductor substrate; a wiring layer formed on the first insulating film; A second insulating film formed on the film to cover the wiring layer, the second insulating film having a connection hole corresponding to a part of the wiring layer; and a second insulating film connected to the wiring layer via the connection hole. A bonding pad electrode formed on the second insulating film as described above, an extension of the bonding pad electrode extending on the second insulating film, and a conductive layer superposed on the extension. A probe pad electrode comprising a material layer, wherein the conductive material layer is made of a conductive material having a higher hardness than the bonding pad electrode.
【請求項10】半導体基板の一主表面を覆う第1の絶縁
膜の上に配線層を形成する工程と、 前記第1の絶縁膜の上に前記配線層を覆って第2の絶縁
膜を形成する工程と、 前記第2の絶縁膜に前記配線層の一部に対応した接続孔
を形成する工程と、 前記第2の絶縁膜の上に前記接続孔を覆って第1及び第
2の導電材層を順次に堆積する工程であって、前記第1
の導電材層は、ボンディングパッド電極形成用の導電材
からなり、前記第2の導電材層は、前記第1の導電材層
よりも高硬度の導電材からなるものと、 前記第1及び第2の導電材層の積層をパターニングして
いずれも前記第1及び第2の導電材層の残存部からなる
ボンディングパッド電極及びプローブパッド電極を形成
する工程であって、前記ボンディングパッド電極は、前
記接続孔を介して前記配線層に接続され、前記プローブ
パッド電極は、前記ボンディングパッド電極に接続され
るものと、 前記第2の絶縁膜の上に前記ボンディングパッド電極及
び前記プローブパッド電極を覆って第3の絶縁膜を形成
する工程と、 前記ボンディングパッド電極の中央部を露呈するボンデ
ィング孔を選択エッチング処理により前記第3の絶縁膜
に形成する工程であって、前記選択エッチング処理で
は、前記ボンディングパッド電極を構成する第1及び第
2の導電材層のうち第2の導電材層を前記ボンディング
孔に対応するパターンで除去すると共に第1の導電材層
を残存させるものと、 前記ボンディング孔を形成する前又は形成した後、前記
プローブパッド電極の中央部を露呈するプローブ接触孔
を選択エッチング処理により前記第3の絶縁膜に形成す
る工程であって、前記プローブ接触孔を形成するための
選択エッチング処理では、前記プローブパッド電極を構
成する第1及び第2の導電材層のいずれも残存させるも
のとを含む半導体装置の製法。
10. A step of forming a wiring layer on a first insulating film covering one main surface of a semiconductor substrate; and forming a second insulating film on the first insulating film so as to cover the wiring layer. Forming; forming a connection hole corresponding to a part of the wiring layer in the second insulating film; and forming first and second connection holes on the second insulation film so as to cover the connection hole. A step of sequentially depositing conductive material layers, wherein the first
The second conductive material layer is formed of a conductive material having a higher hardness than the first conductive material layer, and the first and second conductive material layers are formed of a conductive material for forming a bonding pad electrode. Forming a bonding pad electrode and a probe pad electrode each comprising a remaining portion of the first and second conductive material layers by patterning a laminate of the second conductive material layer, wherein the bonding pad electrode is The probe pad electrode is connected to the wiring layer through a connection hole, and the probe pad electrode is connected to the bonding pad electrode. The probe pad electrode covers the bonding pad electrode and the probe pad electrode on the second insulating film. Forming a third insulating film; and forming a bonding hole exposing a central portion of the bonding pad electrode in the third insulating film by a selective etching process. In the selective etching process, the second conductive material layer of the first and second conductive material layers forming the bonding pad electrode is removed in a pattern corresponding to the bonding hole, and the first conductive material layer is removed. Forming a probe contact hole exposing a central portion of the probe pad electrode in the third insulating film by selective etching before or after forming the bonding hole. A selective etching process for forming the probe contact hole, wherein the first and second conductive material layers constituting the probe pad electrode remain.
【請求項11】半導体基板と、 この半導体基板の一主表面を覆って形成された第1の絶
縁膜と、 この第1の絶縁膜の上に形成された配線層と、 前記第1の絶縁膜の上に前記配線層を覆って形成された
第2の絶縁膜であって、前記配線層の一部に対応した接
続孔を有するものと、 前記接続孔を介して前記配線層に接続されるように前記
第2の絶縁膜の上に形成されたボンディングパッド電極
と、 このボンディングパッド電極に接続されるように前記第
2の絶縁膜の上に形成され、前記ボンディングパッド電
極よりも高硬度の導電材からなるプローブパッド電極と
を備えた半導体装置。
11. A semiconductor substrate; a first insulating film formed over one main surface of the semiconductor substrate; a wiring layer formed on the first insulating film; A second insulating film formed on the film to cover the wiring layer, the second insulating film having a connection hole corresponding to a part of the wiring layer; and a second insulating film connected to the wiring layer through the connection hole. A bonding pad electrode formed on the second insulating film so as to be connected to the bonding pad electrode, and having a higher hardness than the bonding pad electrode. And a probe pad electrode made of a conductive material.
【請求項12】半導体基板の一主表面を覆う第1の絶縁
膜の上に配線層を形成する工程と、 前記第1の絶縁膜の上に前記配線層を覆って第2の絶縁
膜を形成する工程と、 前記第2の絶縁膜に前記配線層の一部に対応した接続孔
を形成する工程と、 前記第2の絶縁膜の上に前記接続孔を覆って第1及び第
2の導電材層を順次に堆積する工程であって、前記第2
の導電材層は、ボンディングパッド電極形成用の導電材
からなり、前記第1の導電材層は、前記第2の導電材層
よりも高硬度の導電材からなるものと、 前記第1及び第2の導電材層の積層をパターニングして
いずれも前記第1及び第2の導電材層の残存部からなる
ボンディングパッド電極及びプローブパッド電極を形成
する工程であって、前記ボンディングパッド電極は、前
記接続孔を介して前記配線層に接続され、前記プローブ
パッド電極は、前記ボンディングパッド電極に接続され
るものと、 前記第2の絶縁膜の上に前記ボンディングパッド電極及
び前記プローブパッド電極を覆って第3の絶縁膜を形成
する工程と、 前記ボンディングパッド電極の中央部を露呈するボンデ
ィング孔を選択エッチング処理により前記第3の絶縁膜
に形成する工程であって、前記選択エッチング処理で
は、前記ボンディングパッド電極を構成する第1及び第
2の導電材層のいずれも残存させるものと、 前記ボンディング孔を形成する前又は形成した後、前記
前記プローブパッド電極の中央部を露呈するプローブ接
触孔を選択エッチング処理により前記第3の絶縁膜に形
成する工程であって、前記プローブ接触孔を形成するた
めの選択エッチング処理では、前記プローブパッド電極
を構成する第1及び第2の導電材層のうち第2の導電材
層を前記プローブ接触孔に対応するパターンで除去する
と共に前記第1の導電材層を残存させるものとを含む半
導体装置の製法。
12. A step of forming a wiring layer on a first insulating film covering one main surface of a semiconductor substrate; and forming a second insulating film on the first insulating film so as to cover the wiring layer. Forming; forming a connection hole corresponding to a part of the wiring layer in the second insulating film; and forming first and second connection holes on the second insulation film so as to cover the connection hole. A step of sequentially depositing conductive material layers, wherein the second
The first conductive material layer is made of a conductive material having a higher hardness than the second conductive material layer, and the first and second conductive material layers are made of a conductive material for forming a bonding pad electrode. Forming a bonding pad electrode and a probe pad electrode each comprising a remaining portion of the first and second conductive material layers by patterning a laminate of the second conductive material layer, wherein the bonding pad electrode is The probe pad electrode is connected to the wiring layer through a connection hole, and the probe pad electrode is connected to the bonding pad electrode. The probe pad electrode covers the bonding pad electrode and the probe pad electrode on the second insulating film. Forming a third insulating film; and forming a bonding hole exposing a central portion of the bonding pad electrode in the third insulating film by a selective etching process. In the selective etching process, the first and second conductive material layers constituting the bonding pad electrode are left, and the bonding hole is formed before or after the bonding hole is formed. Forming a probe contact hole exposing a central portion of the probe pad electrode in the third insulating film by a selective etching process. In the selective etching process for forming the probe contact hole, the probe pad electrode is A method for manufacturing a semiconductor device, comprising: removing a second conductive material layer of the first and second conductive material layers to be formed in a pattern corresponding to the probe contact hole and leaving the first conductive material layer. .
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