JP3468188B2 - Semiconductor device and its manufacturing method. - Google Patents

Semiconductor device and its manufacturing method.

Info

Publication number
JP3468188B2
JP3468188B2 JP2000014321A JP2000014321A JP3468188B2 JP 3468188 B2 JP3468188 B2 JP 3468188B2 JP 2000014321 A JP2000014321 A JP 2000014321A JP 2000014321 A JP2000014321 A JP 2000014321A JP 3468188 B2 JP3468188 B2 JP 3468188B2
Authority
JP
Japan
Prior art keywords
insulating film
pad electrode
layer
conductive material
probe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000014321A
Other languages
Japanese (ja)
Other versions
JP2001210642A (en
Inventor
均 深谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP2000014321A priority Critical patent/JP3468188B2/en
Publication of JP2001210642A publication Critical patent/JP2001210642A/en
Application granted granted Critical
Publication of JP3468188B2 publication Critical patent/JP3468188B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、ボンディングパ
ッド電極に接続されたプローブパッド電極を有するＬＳ
Ｉ等の半導体装置とその製法に関し、特にプローブパッ
ド電極をボンディングパッド電極より高硬度の導電材で
構成したことにより検査用プローブの反復使用に伴うプ
ローブとプローブパッド電極との接触不良をなくすよう
にしたものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LS having a probe pad electrode connected to a bonding pad electrode.
Regarding the semiconductor device such as I and the manufacturing method thereof, in particular, the probe pad electrode is made of a conductive material having a hardness higher than that of the bonding pad electrode, so that the contact failure between the probe and the probe pad electrode due to the repeated use of the inspection probe is eliminated. It was done.

【０００２】[0002]

【従来の技術】従来、ＬＳＩ等の半導体装置としては、
半導体ウエハに形成したＩＣ（集積回路）チップ領域に
おいてボンディングパッド電極に接続されたプローブパ
ッド電極を設けたものが知られている（例えば、特開平
７−１１１２８２号公報参照）。このような半導体装置
によると、組立（アセンブリ）工程の前にウエハプロー
ビングテストを行なう際に、検査用プローブをボンディ
ングパッド電極にではなく、プローブパッド電極に接触
させて検査を行なうので、ボンディングパッド電極が検
査用プローブの先端でこすられて傷つくことによりボン
ディング不良を招くといった事態を未然に防止すること
ができる。2. Description of the Related Art Conventionally, as semiconductor devices such as LSI,
It is known that an IC (integrated circuit) chip region formed on a semiconductor wafer is provided with a probe pad electrode connected to a bonding pad electrode (see, for example, Japanese Patent Laid-Open No. 7-111282). According to such a semiconductor device, when performing the wafer probing test before the assembly process, the inspection probe is contacted not with the bonding pad electrode but with the probe pad electrode, so that the bonding pad electrode It is possible to prevent the occurrence of a bonding failure due to scratches caused by rubbing with the tip of the inspection probe.

【０００３】[0003]

【発明が解決しようとうする課題】上記した従来技術に
よると、プローブパッド電極は、ボンディングパッド電
極と同様にしてＡｌ又はＡｌ合金等の導電材で構成され
るのが通例である。Ａｌ又はＡｌ合金等の金属は、柔ら
かい材料であるため、例えばメモリテストで１回、ロジ
ックテストで１回というように複数回のプローブ接触を
行なうと、プローブパッド電極がけずられてプローブの
先端に金属くずが付着し、良好な接触が得られないこと
があった。また、プローブは、複数回使用すると、先端
面の平坦度が悪化し、プローブパッド電極の上面が平坦
であっても、良好な接触が得られないことがあった。According to the above-mentioned conventional technique, the probe pad electrode is usually made of a conductive material such as Al or Al alloy like the bonding pad electrode. Since metal such as Al or Al alloy is a soft material, when probe contact is made a plurality of times, for example, once in the memory test and once in the logic test, the probe pad electrode is displaced and the tip of the probe is damaged. In some cases, metal debris adhered and good contact could not be obtained. Further, when the probe is used a plurality of times, the flatness of the tip surface is deteriorated, and good contact may not be obtained even if the upper surface of the probe pad electrode is flat.

【０００４】この発明の目的は、検査用プローブの反復
使用に伴うプローブとプローブパッド電極との接触不良
をなくすことができる新規な半導体装置とその製法を提
供することにある。An object of the present invention is to provide a novel semiconductor device capable of eliminating contact failure between the probe and the probe pad electrode due to repeated use of the inspection probe, and a method of manufacturing the same.

【０００５】[0005]

【課題を解決するための手段】この発明に係る第１の半
導体装置は、ボンディングパッド電極に接続されたプロ
ーブパッド電極を有する半導体装置であって、前記プロ
ーブパッド電極を前記ボンディングパッド電極より高硬
度の導電材で構成したことを特徴とするものである。A first semiconductor device according to the present invention is a semiconductor device having a probe pad electrode connected to a bonding pad electrode, wherein the probe pad electrode has a higher hardness than the bonding pad electrode. It is characterized in that it is made of a conductive material.

【０００６】第１の半導体装置によれば、プローブパッ
ド電極をＷ（タングステン）、ＴｉＮ（窒化チタン）等
の高硬度の導電材で構成したので、プローブパッド電極
に検査用プローブを複数回接触させても、プローブパッ
ド電極がけずられることが殆どなくなり、良好な接触が
得られる。According to the first semiconductor device, since the probe pad electrode is made of a highly hard conductive material such as W (tungsten) or TiN (titanium nitride), the probe pad electrode is contacted with the inspection probe a plurality of times. However, the probe pad electrode is hardly displaced, and good contact can be obtained.

【０００７】この発明に係る第２の半導体装置は、ボン
ディングパッド電極に接続されたプローブパッド電極を
有する半導体装置であって、前記ボンディングパッド電
極より下の１又は複数層の絶縁膜に電極孔を設けると共
にこの電極孔の側壁を覆って前記プローブパッド電極を
形成し、前記プローブパッド電極を前記ボンディングパ
ッド電極より高硬度の導電材で構成したことを特徴とす
るものである。A second semiconductor device according to the present invention is a semiconductor device having a probe pad electrode connected to a bonding pad electrode, wherein an electrode hole is formed in one or a plurality of insulating films below the bonding pad electrode. The probe pad electrode is formed by covering the side wall of the electrode hole, and the probe pad electrode is formed by the bonding pad.
It is characterized in that it is made of a conductive material having a hardness higher than that of the dead electrode .

【０００８】第２の半導体装置によれば、プローブパッ
ド電極を絶縁膜に設けた電極孔の側壁を覆って形成した
ので、検査用プローブは、その先端がプローブパッド電
極に容易に係止されるようになり、良好な接触が得られ
る。また、プローブパッド電極をボンディングパッド電
極よりも高硬度の導電材で構成したので、プローブパッ
ド電極の損傷を抑制することができる。 According to the second semiconductor device, since the probe pad electrode is formed so as to cover the side wall of the electrode hole formed in the insulating film, the tip of the inspection probe is easily locked to the probe pad electrode. And good contact is obtained. Also, connect the probe pad electrode to the bonding pad electrode.
Since it is made of a conductive material that is harder than the pole,
It is possible to suppress damage to the electrode.

【０００９】第２の半導体装置において、電極孔を深さ
方向にサイズが減少するように形成すると、検査用プロ
ーブを電極孔に挿入するのが容易となる。 In the second semiconductor device, if the electrode hole is formed so that the size thereof decreases in the depth direction, it becomes easy to insert the inspection probe into the electrode hole .

【００１０】[0010]

【発明の実施の形態】図１は、この発明の第１の実施形
態に係る半導体装置を示すもので、図１の装置のパッド
電極配置は、図２に示されている。図１に示す断面は、
図２のＰ−Ｐ’線に沿う断面に対応する。FIG. 1 shows a semiconductor device according to a first embodiment of the present invention. The pad electrode arrangement of the device of FIG. 1 is shown in FIG. The cross section shown in FIG.
It corresponds to the cross section taken along the line PP 'of FIG.

【００１１】例えば、シリコンからなる半導体基板１０
は、複数のＩＣチップ領域を含んでいる。各ＩＣチップ
領域の表面は絶縁膜１２で覆われている。絶縁膜１２
は、例えばシリコンオキサイド等からなるもので、１層
に限らず、複数層の絶縁膜からなっていてもよく、場合
によっては複数層の絶縁膜の間に配線層が形成されてい
てもよい。For example, a semiconductor substrate 10 made of silicon
Includes a plurality of IC chip areas. The surface of each IC chip region is covered with an insulating film 12. Insulating film 12
Is made of, for example, silicon oxide, and is not limited to one layer, and may be composed of a plurality of layers of insulating films, and in some cases, a wiring layer may be formed between the plurality of layers of insulating films.

【００１２】絶縁膜１２の上には、配線層１４が形成さ
れると共に、この配線層１４を覆ってシリコンオキサイ
ド等の層間絶縁膜１６が形成されている。絶縁膜１６に
は、配線層１４の一部に対応した接続孔１６ａが設けら
れると共に、接続孔１６ａから若干離間した位置に電極
孔１６ｂが設けられている。電極孔１６ｂ内には、例え
ばＷからなるプローブパッド電極１８が設けられてい
る。接続孔１６ａの側壁を覆ってＷ層１８ａが形成され
ているが、Ｗ層１８ａは、電極１８を形成する際に付随
的に形成されたもので、省略してもよい。A wiring layer 14 is formed on the insulating film 12, and an interlayer insulating film 16 made of silicon oxide or the like is formed so as to cover the wiring layer 14. The insulating film 16 is provided with a connection hole 16a corresponding to a part of the wiring layer 14 and an electrode hole 16b at a position slightly separated from the connection hole 16a. A probe pad electrode 18 made of W, for example, is provided in the electrode hole 16b. Although the W layer 18a is formed so as to cover the side wall of the connection hole 16a, the W layer 18a is additionally formed when the electrode 18 is formed, and may be omitted.

【００１３】絶縁膜１６の上には、接続孔１６ａを介し
て配線層１４に接続されるようにボンディングパッド電
極２０が設けらている。電極２０は、例えばＡｌ又はＡ
ｌ合金（Ａｌ−Ｓｉ−Ｃｕ合金等）からなるもので、図
示しないＡｕワイヤ等がボンディングされる。電極２０
は、一部が絶縁膜１６上を延長して電極１８に接続され
ており、この延長部分が電極１８及び２０を相互接続す
る接続層２０Ａを構成している。A bonding pad electrode 20 is provided on the insulating film 16 so as to be connected to the wiring layer 14 through the connection hole 16a. The electrode 20 is, for example, Al or A
It is made of a 1-alloy (Al-Si-Cu alloy or the like), and an Au wire or the like (not shown) is bonded thereto. Electrode 20
Partially extends over the insulating film 16 and is connected to the electrode 18, and this extended portion constitutes a connection layer 20A for interconnecting the electrodes 18 and 20.

【００１４】絶縁膜１６の上には、電極１８及び２０並
びに接続層２０Ａを覆って窒化シリコン等の保護絶縁膜
２２が形成されており、絶縁膜２２には、電極２０の中
央部を露呈するボンディング孔２２ａと、電極１８の中
央部を露呈するプローブ接触孔２２ｂとが設けられてい
る。A protective insulating film 22 made of silicon nitride or the like is formed on the insulating film 16 so as to cover the electrodes 18 and 20 and the connection layer 20A. The insulating film 22 exposes the central portion of the electrode 20. A bonding hole 22a and a probe contact hole 22b exposing the central portion of the electrode 18 are provided.

【００１５】ウエハプロービングテストの際には、プロ
ーブ接触孔２２ｂを介して電極１８に検査用プローブ
（図示せず）を接触させる。電極１８は、電極２０を構
成するＡｌ又はＡｌ合金より高硬度のＷからなっている
ため、複数回のプローブ接触でも殆どけずられず、金属
くずの付着によるプローブの接触不良を回避できる。In the wafer probing test, an inspection probe (not shown) is brought into contact with the electrode 18 through the probe contact hole 22b. Since the electrode 18 is made of W having a hardness higher than that of the Al or Al alloy forming the electrode 20, the electrode 18 is hardly displaced even when the probe is contacted a plurality of times, and contact failure of the probe due to adhesion of metal scrap can be avoided.

【００１６】次に、図３〜５を参照して図１の装置の製
法を説明する。図３の工程では、半導体基板１０の一主
表面を覆う絶縁膜１２の上に配線層１４を周知の方法に
より形成した後、絶縁膜１２の上に配線層１４を覆って
絶縁膜１６を形成する。絶縁膜１６は、塗布絶縁膜を用
いて上面が平坦状をなすように形成することができる。
周知のホトリソグラフィ及び選択的ドライエッチング処
理により絶縁膜１６に接続孔１６ａを形成した後、再度
のホトリソグラフィ及び選択的ドライエッチング処理に
より絶縁膜１６に電極孔１６ｂを形成する。一例として
は、接続孔１６ａの深さは、０．８μｍとし、電極孔１
６ｂの深さは、０．２μｍとすることができる。また、
接続孔１６ａは、一辺の長さが９０μｍの正方形とする
ことができ、電極孔１６ｂは、一辺の長さが３０μｍの
正方形とすることができる。Next, a method of manufacturing the apparatus shown in FIG. 1 will be described with reference to FIGS. In the process of FIG. 3, after forming the wiring layer 14 on the insulating film 12 covering the one main surface of the semiconductor substrate 10 by a known method, the insulating film 16 is formed on the insulating film 12 so as to cover the wiring layer 14. To do. The insulating film 16 can be formed using a coating insulating film so that the upper surface has a flat shape.
After the connection hole 16a is formed in the insulating film 16 by the well-known photolithography and selective dry etching treatment, the electrode hole 16b is formed in the insulating film 16 by another photolithography and selective dry etching treatment. As an example, the depth of the connection hole 16a is 0.8 μm, and the electrode hole 1
The depth of 6b can be 0.2 μm. Also,
The connection hole 16a can be a square having a side length of 90 μm, and the electrode hole 16b can be a square having a side length of 30 μm.

【００１７】次に、図４の工程では、ブランケットＣＶ
Ｄ（化学気相堆積）法により絶縁膜１６の上に接続孔１
６ａ及び電極孔１６ｂを覆ってＷ層１８Ａを形成する。
Ｗ層１８Ａの厚さは、電極孔１６ｂの深さ（例えば０．
２μｍ）より大となるように設定する。Next, in the process of FIG. 4, the blanket CV
The connection hole 1 is formed on the insulating film 16 by the D (chemical vapor deposition) method.
A W layer 18A is formed so as to cover 6a and the electrode hole 16b.
The thickness of the W layer 18A is the depth of the electrode hole 16b (for example, 0.
2 μm).

【００１８】次に、図５の工程では、Ｗ層１８Ａを絶縁
膜１６の上面が露呈するまでエッチバックすることによ
り電極孔１６ｂを埋める形でプローブパッド電極１８を
形成する。このとき、電極孔１６ｂより大きい接続孔１
６ａの側壁に沿ってＷ層１８ａが残存する。Next, in the process of FIG. 5, the probe pad electrode 18 is formed by filling the electrode hole 16b by etching back the W layer 18A until the upper surface of the insulating film 16 is exposed. At this time, the connection hole 1 larger than the electrode hole 16b
The W layer 18a remains along the side wall of 6a.

【００１９】この後、基板上面にＡｌ又はＡｌ合金を堆
積し、その堆積層をホトリソグラフィ及び選択的ドライ
エッチング処理によりパターニングすることにより図
１，２に示すようにボンディングパッド電極層２０及び
接続層２０Ａを形成する。そして、基板上面にプラズマ
ＣＶＤ法により窒化シリコンを堆積して保護絶縁膜２２
を形成した後、ホトリソグラフィ及び選択的ドライエッ
チング処理により図１，２に示すようにボンディング孔
２２ａ及びプローブ接触孔２２ｂを絶縁膜２２に形成す
る。After that, Al or Al alloy is deposited on the upper surface of the substrate, and the deposited layer is patterned by photolithography and selective dry etching, so that the bonding pad electrode layer 20 and the connection layer are formed as shown in FIGS. 20A is formed. Then, silicon nitride is deposited on the upper surface of the substrate by the plasma CVD method to form the protective insulating film 22.
After forming, the bonding hole 22a and the probe contact hole 22b are formed in the insulating film 22 by photolithography and selective dry etching as shown in FIGS.

【００２０】図６は、この発明の第２の実施形態に係る
半導体装置を示すもので、図６の装置のパッド電極配置
は、図７に示されている。図６に示す断面は、図７のＱ
−Ｑ’線に沿う断面に対応する。FIG. 6 shows a semiconductor device according to a second embodiment of the present invention, and the pad electrode arrangement of the device of FIG. 6 is shown in FIG. The cross section shown in FIG. 6 is Q in FIG.
Corresponds to the cross section along the -Q 'line.

【００２１】半導体基板１０の一主表面を覆う絶縁膜１
２の上には、図示しないポリシリコン配線を覆ってＢＰ
ＳＧ（ボロン・リン・ケイ酸ガラス）等の層間絶縁膜２
４が形成されている。絶縁膜２４の上には、配線層２６
が形成され、絶縁膜２４には、配線層２６に隣接して電
極孔２４ａが設けられている。電極孔２４ａの側壁を覆
ってＷ層２８が形成されている。Insulating film 1 covering one main surface of semiconductor substrate 10.
2 is covered with polysilicon wiring (not shown)
Interlayer insulation film 2 such as SG (boron, phosphorus, silicate glass)
4 are formed. A wiring layer 26 is formed on the insulating film 24.
The insulating film 24 is provided with an electrode hole 24a adjacent to the wiring layer 26. A W layer 28 is formed so as to cover the side wall of the electrode hole 24a.

【００２２】絶縁膜２４の上には、配線層２６を覆って
層間絶縁膜３０が形成され、絶縁膜３０の上には、配線
層３２が形成されている。配線層３２は、ボンディング
パッド電極４０の配置予定部が正方形状に幅広く形成さ
れると共に、電極４０の配置予定部から電極孔２４ａの
近傍へ延長する延長部を有し、この延長部が接続層３２
Ａとして使用される。絶縁層３０には、接続層３２Ａに
隣接して電極孔３０ａが設けられている。電極孔３０ａ
は、電極孔２４ａに連続してそれよりサイズが大きくな
るように形成される。一例として、接続孔２４ａを一辺
の長さＡが２０μｍの正方形とすると、電極孔３０ａ
は、接続層３２Ａ側にＤ１＝５μｍだけ拡大したサイズ
で形成される。電極孔３０ａの側壁を覆ってＷ層３４が
形成され、Ｗ層３４は、前述したＤ１の拡大部以外の部
分でＷ層２８を覆う。接続層３２Ａは、配線層３２にお
ける電極４０の配置予定部とＷ層３４とを相互接続す
る。An interlayer insulating film 30 is formed on the insulating film 24 so as to cover the wiring layer 26, and a wiring layer 32 is formed on the insulating film 30. The wiring layer 32 is formed such that the portion where the bonding pad electrode 40 is to be arranged is formed in a wide square shape and has an extension portion that extends from the portion where the electrode 40 is to be arranged to the vicinity of the electrode hole 24a. 32
Used as A. An electrode hole 30a is provided in the insulating layer 30 adjacent to the connection layer 32A. Electrode hole 30a
Is formed continuously with the electrode hole 24a and has a larger size than that. As an example, when the connection hole 24a is a square having a side length A of 20 μm, the electrode hole 30a
Is formed on the connection layer 32A side in a size enlarged by D 1 = 5 μm. The W layer 34 is formed so as to cover the side wall of the electrode hole 30a, and the W layer 34 covers the W layer 28 at a portion other than the enlarged portion of D 1 described above. The connection layer 32A interconnects the planned placement portion of the electrode 40 in the wiring layer 32 and the W layer 34.

【００２３】絶縁膜３０の上には、配線層３２及び接続
層３２Ａを覆って層間絶縁膜３６が形成され、絶縁膜３
６には、配線層３２における電極４０の配置予定部に対
応した接続孔３６ａと、電極孔３０ａに連続した電極孔
３６ｂとが設けられている。電極孔３６ｂは、接続層３
２Ａ側にＤ２＝５μｍだけ拡大したサイズで形成され
る。電極孔３６ｂ，３０ａ，２４ａは、深さ方向にサイ
ズが減少する連続孔を構成する。電極孔３６ｂの側壁を
覆ってＷ層３８が形成され、Ｗ層３８は、前述したＤ２
の拡大部で接続層３２Ａに重なり（接続され）、Ｄ２の
拡大部以外の部分でＷ層３４を覆う。接続孔３６ａ内に
はＷ層３８の形成に伴ってＷ層３８ａが形成されるが、
Ｗ層３８ａは省略してもよい。An interlayer insulating film 36 is formed on the insulating film 30 so as to cover the wiring layer 32 and the connection layer 32A.
6 is provided with a connection hole 36a corresponding to the planned arrangement portion of the electrode 40 in the wiring layer 32 and an electrode hole 36b continuous with the electrode hole 30a. The electrode hole 36b is connected to the connection layer 3
It is formed in a size enlarged by D 2 = 5 μm on the 2A side. The electrode holes 36b, 30a, 24a form a continuous hole whose size decreases in the depth direction. W layer 38 is formed to cover the sidewalls of the electrode apertures 36b, W layer 38, D 2 mentioned above
Overlaps (is connected to) the connection layer 32A at the enlarged portion of 2 and covers the W layer 34 at a portion other than the enlarged portion of D 2 . Although the W layer 38a is formed in the connection hole 36a as the W layer 38 is formed,
The W layer 38a may be omitted.

【００２４】絶縁膜３６の上には、接続孔３６ａを介し
て配線層３２に接続されるようにＡｌ又はＡｌ合金から
なるボンディングパッド電極４０が設けられている。絶
縁膜３６の上には、電極４０を覆って窒化シリコン等の
保護絶縁膜４２が形成されており、絶縁膜４２には、電
極４０の中央部を露呈するボンディング孔４２ａと、Ｗ
層２８，３４，３８からなるプローブパッド電極を露呈
するプローブ接触孔４２ｂとが設けられている。一例と
して、配線層２６上での絶縁膜３０の厚さ及び配線層３
２上での絶縁膜３６の厚さをいずれも０．８μｍとし、
絶縁膜２４，３０，３６の合計厚さＴを３μｍとするこ
とができる。A bonding pad electrode 40 made of Al or Al alloy is provided on the insulating film 36 so as to be connected to the wiring layer 32 through the connection hole 36a. A protective insulating film 42 made of silicon nitride or the like is formed on the insulating film 36 so as to cover the electrode 40. The insulating film 42 has a bonding hole 42a exposing the central portion of the electrode 40 and a W.
A probe contact hole 42b exposing the probe pad electrode consisting of layers 28, 34, 38 is provided. As an example, the thickness of the insulating film 30 on the wiring layer 26 and the wiring layer 3
The thickness of the insulating film 36 on 2 is 0.8 μm,
The total thickness T of the insulating films 24, 30 and 36 can be 3 μm.

【００２５】ウエハプロービングテストの際には、プロ
ーブ接触孔４２ｂを介してプローブパッド電極２８，３
４，３８に検査用プローブＰＢを接触させる。この場
合、プローブＰＢは、例えばＷ層３４で係止されるの
で、プローブＰＢの先端面が反復使用により平坦性が悪
化していても、良好な接触が得られる。また、プローブ
ＰＢを電極孔３６ｂの開口端でＷ層３８と接触させるこ
とで多点接触も可能である。さらに、電極孔２４ａ，３
０ａ，３６ｂからなる連続孔を深さ方向にサイズが減少
するように形成したので、電極孔３６ｂを介してプロー
ブＰＢを挿入するのが容易となる。その上、プローブパ
ッド電極２８，３４，３８をボンディングパッド電極４
０を構成するＡｌ又はＡｌ合金より高硬度のＷで構成し
たので、プローブＰＢによるプローブパッド電極の損傷
が軽減される。During the wafer probing test, the probe pad electrodes 28, 3 are inserted through the probe contact holes 42b.
The probe PB for inspection is brought into contact with 4, 38. In this case, since the probe PB is locked by the W layer 34, for example, good contact can be obtained even if the tip end surface of the probe PB has deteriorated in flatness due to repeated use. Further, multipoint contact is also possible by bringing the probe PB into contact with the W layer 38 at the open end of the electrode hole 36b. Furthermore, the electrode holes 24a, 3
Since the continuous hole composed of 0a and 36b is formed so that the size decreases in the depth direction, it becomes easy to insert the probe PB through the electrode hole 36b. In addition, the probe pad electrodes 28, 34 and 38 are connected to the bonding pad electrode 4
Since it is made of W having a hardness higher than that of Al or an Al alloy forming 0, damage to the probe pad electrode by the probe PB is reduced.

【００２６】次に、図８〜１０を参照して図６の装置の
製法を説明する。図８の工程では、半導体基板１０の一
主表面を覆う絶縁膜１２の上に絶縁膜２４を形成した
後、絶縁膜２４の上に配線層２６を形成する。そして、
ホトリソグラフィ及び選択的ドライエッチング処理によ
り配線層２６に隣接する電極孔２４ａを絶縁膜２４に形
成する。この後、図４で述べたと同様にして基板上面に
Ｗ層２８Ａを形成し、Ｗ層２８Ａをエッチバックするこ
とにより電極孔２４ａの側壁を覆い且つ配線層２６に接
続されるようにＷ層２８を形成する。Next, a method of manufacturing the apparatus shown in FIG. 6 will be described with reference to FIGS. In the process of FIG. 8, after forming the insulating film 24 on the insulating film 12 covering one main surface of the semiconductor substrate 10, the wiring layer 26 is formed on the insulating film 24. And
Electrode holes 24a adjacent to the wiring layer 26 are formed in the insulating film 24 by photolithography and selective dry etching. After that, the W layer 28A is formed on the upper surface of the substrate in the same manner as described with reference to FIG. 4, and the W layer 28A is etched back to cover the side wall of the electrode hole 24a and be connected to the wiring layer 26. To form.

【００２７】次に、図９の工程では、絶縁膜２４の上に
配線層２６を覆って絶縁膜３０を形成する。絶縁膜３０
は、塗布絶縁膜を用いて上面が平坦状をなすように形成
することができる。そして、絶縁膜３０の上に配線層３
２及び接続層３２Ａを形成した後、ホトリソグラフィ及
び選択的ドライエッチング処理により接続層３２Ａに隣
接する電極孔３０ａを形成する。電極孔３０ａは、電極
孔２４ａに連続してそれより前述のＤ１だけ拡大したサ
イズで形成する。この後、図８で述べたと同様にしてＷ
層３４を電極孔３０ａの側壁を覆い且つ接続層３２Ａに
接触するように形成する。Next, in the process of FIG. 9, an insulating film 30 is formed on the insulating film 24 so as to cover the wiring layer 26. Insulating film 30
Can be formed with a flat top surface using a coating insulating film. Then, the wiring layer 3 is formed on the insulating film 30.
2 and the connection layer 32A are formed, the electrode hole 30a adjacent to the connection layer 32A is formed by photolithography and selective dry etching. Electrode hole 30a is formed in a size enlarged than in succession electrode hole 24a only D 1 of the foregoing. After this, W is performed in the same manner as described in FIG.
The layer 34 is formed so as to cover the side wall of the electrode hole 30a and contact the connection layer 32A.

【００２８】次に、図１０の工程では、絶縁膜３０の上
に配線層３２及び接続層３２Ａを覆って絶縁膜３６を形
成する。絶縁膜３６は、絶縁膜３０と同様にして平坦状
に形成することができる。絶縁膜３６には、ホトリソグ
ラフィ及び選択的ドライエッチング処理により配線層３
２の一部に対応した接続孔３６ａと、電極孔３０ａに連
続した電極孔３６ｂとを形成する。電極孔３６ｂは、電
極孔３０ａより前述のＤ２だけ拡大したサイズで形成す
る。この後、図８で述べたと同様にしてＷ層３８を電極
孔３６ｂの側壁を覆うように形成する。このとき、電極
孔３６ｂより大きい接続孔３６ａの側壁に沿ってＷ層３
８ａが残存する。Next, in the process of FIG. 10, an insulating film 36 is formed on the insulating film 30 so as to cover the wiring layer 32 and the connection layer 32A. The insulating film 36 can be formed flat similarly to the insulating film 30. The insulating film 36 is formed on the wiring layer 3 by photolithography and selective dry etching.
A connection hole 36a corresponding to a part of 2 and an electrode hole 36b continuous with the electrode hole 30a are formed. The electrode hole 36b is formed in a size larger than the electrode hole 30a by the above-mentioned D 2 . Thereafter, the W layer 38 is formed so as to cover the side wall of the electrode hole 36b in the same manner as described with reference to FIG. At this time, the W layer 3 is formed along the side wall of the connection hole 36a larger than the electrode hole 36b.
8a remains.

【００２９】この後、基板上面にＡｌ又はＡｌ合金を堆
積し、その堆積層をホトリソグラフィ及び選択的ドライ
エッチング処理によりパターニングすることにより図
６，７に示すようにボンディングパッド電極４０を形成
する。そして、図１，２に関して前述したと同様にして
絶縁膜３６の上に保護絶縁膜４２を形成した後、ホトリ
ソグラフィ及び選択的ドライエッチング処理により図
６，７に示すようにボンディング孔４２ａ及びプローブ
接触孔４２ｂを絶縁膜４２に形成する。Thereafter, Al or Al alloy is deposited on the upper surface of the substrate, and the deposited layer is patterned by photolithography and selective dry etching to form a bonding pad electrode 40 as shown in FIGS. Then, after forming the protective insulating film 42 on the insulating film 36 in the same manner as described above with reference to FIGS. 1 and 2, the bonding hole 42a and the probe are formed by photolithography and selective dry etching as shown in FIGS. The contact hole 42b is formed in the insulating film 42.

【００３０】図１１は、この発明の第３の実施形態に係
る半導体装置を示すもので、図１１の装置のパッド電極
配置は、図１２に示されている。図１１に示す断面は、
図１２のＲ−Ｒ’線に沿う断面に対応する。図１１にお
いて、半導体基板１０、絶縁膜１２及び配線層１４は、
図１に関して前述したと同様のものである。FIG. 11 shows a semiconductor device according to a third embodiment of the present invention, and the pad electrode arrangement of the device of FIG. 11 is shown in FIG. The cross section shown in FIG.
This corresponds to the cross section taken along the line RR 'of FIG. In FIG. 11, the semiconductor substrate 10, the insulating film 12, and the wiring layer 14 are
Similar to that described above with respect to FIG.

【００３１】絶縁膜１２の上には、配線層１４を覆って
絶縁膜５０が形成され、絶縁膜５０には、配線層１４の
一部に対応した接続孔５０ａが形成されている。絶縁膜
５０の上には、接続孔５０ａを介して配線層１４に接続
されるようにボンディングパッド電極５２Ａが形成され
ている。電極５２Ａは、一部が絶縁膜５０上に図１２に
示すようなパターンで延長されており、正方形状の延長
部分５２Ｂはブローブパッド電極５５を構成する抵抗低
減層として用いられ、電極５２Ａと抵抗低減層５２Ｂと
の間の延長部分５２Ｃは接続層として用いられる。An insulating film 50 is formed on the insulating film 12 so as to cover the wiring layer 14, and a connection hole 50a corresponding to a part of the wiring layer 14 is formed in the insulating film 50. A bonding pad electrode 52A is formed on the insulating film 50 so as to be connected to the wiring layer 14 via the connection hole 50a. A part of the electrode 52A is extended on the insulating film 50 in a pattern as shown in FIG. 12, and the square-shaped extended portion 52B is used as a resistance reducing layer forming the probe pad electrode 55, and is connected to the electrode 52A and the resistance. The extension portion 52C between the reduction layer 52B and the reduction layer 52B is used as a connection layer.

【００３２】ボンディングパッド電極５２Ａ、抵抗低減
層５２Ｂ及び接続層５２Ｃは、いずれもＡｌ又はＡｌ合
金層からなるもので、電極５２Ａ及び層５２Ｂ，５２Ｃ
の上面には、反射防止膜としてのＴｉＮ膜５４Ａ〜５４
Ｃが図１２でハッチングを付したパターンで形成されて
いる。すなわち、ＴｉＮ膜５４Ａは、ボンディングパッ
ド電極５２Ａの中央部を露呈すると共に電極５２Ａの周
辺部を覆うように形成され、ＴｉＮ膜５４Ｂ及び５４Ｃ
は、それぞれ抵抗低減層５２Ｂ及び接続層５２Ｃを覆う
ように形成されている。ＴｉＮ膜５４Ｂは、抵抗低減層
５２Ｂと共にプローブパッド電極５５を構成する。The bonding pad electrode 52A, the resistance reducing layer 52B and the connection layer 52C are all made of Al or an Al alloy layer, and the electrode 52A and the layers 52B and 52C are formed.
On the upper surface of the TiN film 54A-54 as an antireflection film.
C is formed in a hatched pattern in FIG. That is, the TiN film 54A is formed so as to expose the central portion of the bonding pad electrode 52A and cover the peripheral portion of the electrode 52A, and the TiN films 54B and 54C.
Are formed to cover the resistance reducing layer 52B and the connection layer 52C, respectively. The TiN film 54B constitutes the probe pad electrode 55 together with the resistance reducing layer 52B.

【００３３】絶縁膜５０の上には、ＴｉＮ膜５４Ａ〜５
４Ｃを覆って窒化シリコン等の保護絶縁膜５６が形成さ
れており、絶縁膜５６には、電極５２Ａの中央部を露呈
するボンディング孔５６ａと、プローブパッド電極５５
の中央部を露呈するプローブ接触孔５６ｂとが設けられ
ている。On the insulating film 50, TiN films 54A-5A are formed.
A protective insulating film 56 made of silicon nitride or the like is formed so as to cover 4C, and the insulating film 56 has a bonding hole 56a exposing the central portion of the electrode 52A and a probe pad electrode 55.
And a probe contact hole 56b exposing the central portion of the.

【００３４】ウエハプロービングテストの際には、プロ
ーブ接触孔５６ｂを介してＴｉＮ膜５４Ｂに検査用プロ
ーブ（図示せず）を接触させる。ＴｉＮ膜５４Ｂは、電
極５２Ａを構成するＡｌ又はＡｌ合金より高硬度の材料
からなるため、複数回のプローブ接触でも殆どけずられ
ず、金属くずの付着によるプローブ接触不良を回避でき
る。In the wafer probing test, an inspection probe (not shown) is brought into contact with the TiN film 54B through the probe contact hole 56b. Since the TiN film 54B is made of a material having a hardness higher than that of Al or Al alloy forming the electrode 52A, the TiN film 54B is hardly displaced even when the probe is contacted a plurality of times, and it is possible to avoid the probe contact failure due to the adhesion of metal scraps.

【００３５】次に、図１３〜１５を参照して図１１の装
置の製法を説明する。図１３の工程では、図３で述べた
ように一主表面に絶縁膜１２を介して配線層１４を形成
した半導体基板１０を用意する。そして、絶縁膜１２の
上に配線層１４を覆って絶縁膜５０を形成する。絶縁膜
５０は、図３の絶縁膜１６と同様にして平坦状に形成す
ることができる。Next, a method for manufacturing the apparatus shown in FIG. 11 will be described with reference to FIGS. In the process of FIG. 13, the semiconductor substrate 10 having the wiring layer 14 formed on the one main surface with the insulating film 12 interposed therebetween is prepared as described with reference to FIG. Then, the insulating film 50 is formed on the insulating film 12 so as to cover the wiring layer 14. The insulating film 50 can be formed flat similarly to the insulating film 16 of FIG.

【００３６】ホトリソグラフィ及び選択的ドライエッチ
ング処理により絶縁膜５０に接続孔５０ａを形成した
後、基板上面にＡｌ又はＡｌ合金とＴｉＮとを順次に堆
積し、その堆積層をホトリソグラフィ及び選択的ドライ
エッチング処理によりパターニングすることによりボン
ディングパッド電極５２Ａと，抵抗低減層５２Ｂ及び接
続層５２Ｃと、電極５２Ａ及び層５２Ｂ，５２Ｃを覆う
ＴｉＮ膜５４Ａ〜５４Ｃとを形成する。一例として、Ｔ
ｉＮ膜５４Ａ〜５４Ｃの厚さは、４０ｎｍとすることが
できる。この後、図１で述べたと同様にして絶縁膜５０
の上にＴｉＮ膜５４Ａ〜５４Ｃを覆って保護絶縁膜５６
を形成する。After forming the connection hole 50a in the insulating film 50 by photolithography and selective dry etching, Al or Al alloy and TiN are sequentially deposited on the upper surface of the substrate, and the deposited layer is formed by photolithography and selective dry etching. The bonding pad electrode 52A, the resistance reducing layer 52B and the connection layer 52C, and the TiN films 54A to 54C that cover the electrode 52A and the layers 52B and 52C are formed by patterning by an etching process. As an example, T
The thickness of the iN films 54A to 54C can be 40 nm. After that, the insulating film 50 is formed in the same manner as described in FIG.
Over the TiN films 54A to 54C to cover the protective insulating film 56.
To form.

【００３７】次に、図１４の工程では、ホトリソグラフ
ィ処理により所望のボンディング孔に対応する孔５８ａ
を有するレジスト層５８を絶縁膜５６の上に形成する。
そして、レジスト層５８をマスクとする選択的ドライエ
ッチング処理により絶縁膜５６にボンディング孔５６ａ
を形成する。このときのエッチング処理では、ボンディ
ング孔５６ａの下でＴｉＮ膜５４Ａを除去してボンディ
ングパッド電極５２Ａの中央部を露呈させる。この後、
アッシング等によりレジスト層５８を除去する。Next, in the step of FIG. 14, a hole 58a corresponding to a desired bonding hole is formed by photolithography.
A resist layer 58 having is formed on the insulating film 56.
Then, a bonding hole 56a is formed in the insulating film 56 by a selective dry etching process using the resist layer 58 as a mask.
To form. In the etching process at this time, the TiN film 54A is removed under the bonding hole 56a to expose the central portion of the bonding pad electrode 52A. After this,
The resist layer 58 is removed by ashing or the like.

【００３８】次に、図１５の工程では、ホトリソグラフ
ィ処理により所望のプローブ接触孔に対応する孔５９ｂ
を有するレジスト層５９を基板上面に形成する。そし
て、レジスト層５９をマスクとする選択的ドライエッチ
ング処理により絶縁膜５６にプローブ接触孔５６ｂを形
成する。このときのエッチング処理では、ＴｉＮ膜５４
Ｂをエッチングせず、残存させる。この後、アッシング
等によりレジスト層５９を除去すると、図１１に示した
ような半導体装置が得られる。なお、図１４の工程と図
１５の工程は、順序を逆にしてもよい。Next, in the step of FIG. 15, a hole 59b corresponding to a desired probe contact hole is formed by photolithography.
A resist layer 59 having is formed on the upper surface of the substrate. Then, the probe contact hole 56b is formed in the insulating film 56 by the selective dry etching process using the resist layer 59 as a mask. In this etching process, the TiN film 54
B is not etched but left. After that, when the resist layer 59 is removed by ashing or the like, a semiconductor device as shown in FIG. 11 is obtained. The steps of FIG. 14 and the steps of FIG. 15 may be reversed in order.

【００３９】図１６は、この発明の第４の実施形態に係
る半導体装置を示すもので、図１６の装置のパッド電極
配置は、図１７に示されている。図１６に示す断面は、
図１７のＳ−Ｓ’線に沿う断面に対応する。図１６にお
いて、半導体基板１０、絶縁膜１２及び配線層１４は、
図１に関して前述したと同様のものである。FIG. 16 shows a semiconductor device according to a fourth embodiment of the present invention. The pad electrode arrangement of the device of FIG. 16 is shown in FIG. The cross section shown in FIG. 16 is
It corresponds to the cross section taken along the line S-S 'in FIG. In FIG. 16, the semiconductor substrate 10, the insulating film 12, and the wiring layer 14 are
Similar to that described above with respect to FIG.

【００４０】絶縁膜１２の上には、配線層１４を覆って
絶縁膜６０が形成され、絶縁膜６０には、配線層１４の
一部に対応した接続孔６０ａが形成されている。絶縁膜
６０の上には、接続孔６０ａを介して配線層１４に接続
されるようにＴｉＮ膜６２Ａとボンディングパッド電極
６４Ａとの積層が形成され、この積層は、図１７に示す
ようなパターンで絶縁膜６０上に延長されている。正方
形状の延長部分においては、電極６４Ａの延長部分６４
Ｂに正方形状の孔６４ｂが設けられ、ＴｉＮ膜６２Ｂを
露呈するようになっている。ＴｉＮ膜６２Ｂは、プロー
ブパッド電極として用いられる。電極６４Ａとプローブ
パッド電極６２Ｂとの間の延長部分６４Ｃはその下のＴ
ｉＮ膜６２Ｃと共に接続層として用いられる。ＴｉＮ膜
６２Ａは、Ａｌ等の拡散を防止するための拡散防止膜で
ある。延長部分６４Ｂは、孔６４ｂを取囲む枠状の層に
なっている。An insulating film 60 is formed on the insulating film 12 so as to cover the wiring layer 14, and a connection hole 60a corresponding to a part of the wiring layer 14 is formed in the insulating film 60. A stack of a TiN film 62A and a bonding pad electrode 64A is formed on the insulating film 60 so as to be connected to the wiring layer 14 through the connection hole 60a, and this stack has a pattern as shown in FIG. It extends on the insulating film 60. In the square extension, the extension 64 of the electrode 64A
A square hole 64b is provided in B to expose the TiN film 62B. The TiN film 62B is used as a probe pad electrode. The extension 64C between the electrode 64A and the probe pad electrode 62B has a T
It is used as a connection layer together with the iN film 62C. The TiN film 62A is a diffusion prevention film for preventing diffusion of Al and the like. The extension portion 64B is a frame-shaped layer surrounding the hole 64b.

【００４１】ボンディングパッド電極６４Ａ、枠状層６
４Ｂ及び接続層６４Ｃは、いずれもＡｌ又はＡｌ合金層
からなるもので、電極６４Ａ及び層６４Ｂ，６４Ｃの上
面には、反射防止膜としてのＴｉＮ膜６６が図１７でハ
ッチングを付したパターンで形成されている。Bonding pad electrode 64A, frame-shaped layer 6
4B and the connection layer 64C are both made of Al or an Al alloy layer, and a TiN film 66 as an antireflection film is formed on the upper surfaces of the electrodes 64A and layers 64B and 64C in a hatched pattern in FIG. Has been done.

【００４２】絶縁膜６０の上には、ＴｉＮ膜６６を覆っ
て窒化シリコン等の保護絶縁膜６８が形成されており、
絶縁膜６８には、ボンディングパッド電極６４Ａの中央
部を露呈するボンディング孔６８ａと、プローグパッド
電極６２Ｂの中央部を露呈するプローブ接触孔６８ｂと
が設けられている。A protective insulating film 68 of silicon nitride or the like is formed on the insulating film 60 so as to cover the TiN film 66.
The insulating film 68 is provided with a bonding hole 68a that exposes the central portion of the bonding pad electrode 64A and a probe contact hole 68b that exposes the central portion of the plug electrode 62B.

【００４３】ウエハプロービングテストの際には、プロ
ーブ接触孔６８ｂを介して電極６２Ｂに検査用プローブ
（図示せず）を接触させる。電極６２Ｂは、電極６４Ａ
を構成するＡｌ又はＡｌ合金より高硬度のＴｉＮからな
るため、複数回のプローブ接触でも殆どけずられず、金
属くずの付着によるプローブ接触不良を回避できる。In the wafer probing test, an inspection probe (not shown) is brought into contact with the electrode 62B through the probe contact hole 68b. Electrode 62B is electrode 64A
Since it is made of TiN having a hardness higher than that of Al or an Al alloy constituting the above, the probe contact hardly occurs even when the probe is contacted a plurality of times, and it is possible to avoid the probe contact failure due to the adhesion of metal scraps.

【００４４】次に、図１８〜２０を参照して図１６の装
置の製法を説明する。図１８の工程では、図３で述べた
ように一主表面に絶縁膜１２を介して配線層１４を形成
した半導体基板１０を用意する。そして、絶縁膜１２の
上に配線層１４を覆って絶縁膜６０を形成する。絶縁膜
６０は、図３の絶縁膜１６と同様にして平坦状に形成す
ることができる。Next, a method of manufacturing the apparatus shown in FIG. 16 will be described with reference to FIGS. In the step of FIG. 18, as described with reference to FIG. 3, the semiconductor substrate 10 having the wiring layer 14 formed on the one main surface with the insulating film 12 interposed therebetween is prepared. Then, the insulating film 60 is formed on the insulating film 12 so as to cover the wiring layer 14. The insulating film 60 can be formed flat similarly to the insulating film 16 of FIG.

【００４５】図１３で述べたと同様にして絶縁膜６０に
接続孔６０ａを形成した後、基板上面にＴｉＮ、Ａｌ又
はＡｌ合金及びＴｉＮを順次に堆積し、その堆積層をパ
ターニングすることによりＴｉＮ膜６２Ａ〜６２Ｃ、Ａ
ｌ又はＡｌ合金層６４Ａ〜６４Ｃ及びＴｉＮ膜６６を形
成する。一例として、ＴｉＮ膜６２Ａ〜６２Ｃの厚さ
は、１００ｎｍとし、ＴｉＮ膜６６の厚さは、４０ｎｍ
とすることができる。この後、図１で述べたと同様にし
てＴｉＮ膜６６を覆って保護絶縁膜６８を形成する。After forming the connection hole 60a in the insulating film 60 in the same manner as described with reference to FIG. 13, TiN, Al or Al alloy and TiN are sequentially deposited on the upper surface of the substrate, and the deposited layer is patterned to form the TiN film. 62A to 62C, A
The Al or Al alloy layers 64A to 64C and the TiN film 66 are formed. As an example, the TiN films 62A to 62C have a thickness of 100 nm, and the TiN film 66 has a thickness of 40 nm.
Can be After that, a protective insulating film 68 is formed to cover the TiN film 66 in the same manner as described with reference to FIG.

【００４６】次に、図１９の工程では、図１４で述べた
と同様にして所望のボンディング孔に対応する孔７０ａ
を有するレジスト層７０を絶縁膜６８の上に形成した
後、レジスト層７０をマスクとする選択的ドライエッチ
ング処理により絶縁膜６８にボンディング孔６８ａを形
成する。このときのエッチング処理では、ボンディング
孔６８ａの下でＴｉＮ膜６６を除去してボンディングパ
ッド電極６４Ａの中央部を露呈させる。この後、アッシ
ング等によりレジスト層７０を除去する。Next, in the step of FIG. 19, the hole 70a corresponding to the desired bonding hole is formed in the same manner as described with reference to FIG.
After forming the resist layer 70 having the above structure on the insulating film 68, a bonding hole 68a is formed in the insulating film 68 by a selective dry etching process using the resist layer 70 as a mask. In the etching process at this time, the TiN film 66 is removed under the bonding hole 68a to expose the central portion of the bonding pad electrode 64A. After that, the resist layer 70 is removed by ashing or the like.

【００４７】次に、図２０の工程では、図１５で述べた
と同様にして所望のプローブ接触孔に対応する孔７１ｂ
を有するレジスト層７１を基板上面に形成した後、レジ
スト層７１をマスクとする選択的ドライエッチング処理
により絶縁膜６８にプローブ接触孔６８ｂを形成する。
このときのエッチング処理では、ＴｉＮ膜６６とＡｌ又
はＡｌ合金層６４Ｂとをプローブ接触孔６８ｂに対応す
るパターンで除去し、プローブパッド電極６２Ｂを露呈
する孔６４ｂを形成する。この後、アッシング等により
レジスト層７１を除去すると、図１６に示したような半
導体装置が得られる。なお、図１９の工程と図２０の工
程は、順序を逆にしてもよい。Next, in the step of FIG. 20, the hole 71b corresponding to the desired probe contact hole is formed in the same manner as described with reference to FIG.
After forming the resist layer 71 having the above structure on the upper surface of the substrate, the probe contact hole 68b is formed in the insulating film 68 by the selective dry etching process using the resist layer 71 as a mask.
In the etching process at this time, the TiN film 66 and the Al or Al alloy layer 64B are removed in a pattern corresponding to the probe contact hole 68b to form the hole 64b exposing the probe pad electrode 62B. After that, when the resist layer 71 is removed by ashing or the like, a semiconductor device as shown in FIG. 16 is obtained. The steps of FIG. 19 and the steps of FIG. 20 may be reversed in order.

【００４８】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。The present invention is not limited to the above-described embodiment, but can be implemented in various modified forms. For example, the following changes are possible.

【００４９】（１）プローブパッド電極の構成材料とし
ては、Ｗに限らず、ＭＯ，Ｔｉ等の高融点金属又はＷ，
ＭＯ，Ｔｉ等の高融点金属のシリサイド等を用いてもよ
い。[0049] (1) as a constituent material of the probe pad electrodes is not limited to W, M O, a refractory metal or W, such as Ti,
A silicide of a refractory metal such as M 2 O 3 or Ti may be used.

【００５０】（２）反射防止膜又は拡散防止膜として
は、ＴｉＮ膜に限らず、ＴｉＯＮ膜を用いてもよく、必
要に応じてＴｉＮ膜とＴｉＯＮ膜とを含む積層膜を用い
てもよい。(2) The antireflection film or the diffusion prevention film is not limited to the TiN film, but a TiON film may be used, or a laminated film including a TiN film and a TiON film may be used if necessary.

【００５１】[0051]

【発明の効果】以上のように、この発明によれば、プロ
ーブパッド電極をボンディングパッド電極より高硬度の
導電材で構成したので、検査用プローブを反復使用して
も、プローブとプローブパッド電極との間に良好な接触
を確保できる効果が得られる。As described above, according to the present invention, since the probe pad electrode is made of a conductive material having a higher hardness than the bonding pad electrode, even if the inspection probe is repeatedly used, the probe and the probe pad electrode are The effect that a good contact can be ensured during is obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】 この発明の第１の実施形態に係る半導体装置
を示す基板断面図である。FIG. 1 is a substrate cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.

【図２】 図１の装置におけるパッド電極配置を示す上
面図である。FIG. 2 is a top view showing a pad electrode arrangement in the device of FIG.

【図３】 図１の装置の製法における接続孔形成工程を
示す基板断面図である。3 is a substrate cross-sectional view showing a connection hole forming step in the manufacturing method of the apparatus of FIG.

【図４】 図３の工程に続くＷ堆積工程を示す基板断面
図である。FIG. 4 is a substrate cross-sectional view showing a W deposition process following the process of FIG.

【図５】 図４の工程に続くＷエッチバック工程を示す
基板断面図である。5 is a substrate cross-sectional view showing a W etch-back step that follows the step of FIG.

【図６】 この発明の第２の実施形態に係る半導体装置
を示す基板断面図である。FIG. 6 is a substrate sectional view showing a semiconductor device according to a second embodiment of the present invention.

【図７】 図６の装置におけるパッド電極配置を示す上
面図である。7 is a top view showing the arrangement of pad electrodes in the device of FIG.

【図８】 図６の装置の製法における第１のＷ層形成工
程を示す基板断面図である。8 is a substrate cross-sectional view showing a first W layer forming step in the method of manufacturing the device in FIG.

【図９】 図８の工程に続く絶縁膜形成工程、配線形成
工程、接続孔形成工程及び第２のＷ層形成工程を示す基
板断面図である。9 is a substrate cross-sectional view showing an insulating film forming step, a wiring forming step, a connection hole forming step, and a second W layer forming step that follow the step of FIG.

【図１０】 図９の工程に続く絶縁膜形成工程、接続孔
形成工程及び第３のＷ層形成工程を示す基板断面図であ
る。10 is a substrate cross-sectional view showing an insulating film forming step, a connection hole forming step, and a third W layer forming step that follow the step of FIG.

【図１１】 この発明の第３の実施形態に係る半導体装
置を示す基板断面図である。FIG. 11 is a substrate sectional view showing a semiconductor device according to a third embodiment of the present invention.

【図１２】 図１１の装置におけるパッド電極配置を示
す上面図である。12 is a top view showing a pad electrode arrangement in the device of FIG.

【図１３】 図１１の装置の製法における保護絶縁膜形
成工程を示す基板断面図である。13 is a substrate cross-sectional view showing a protective insulating film forming step in the manufacturing method of the device in FIG.

【図１４】 図１３の工程に続くボンディング孔形成工
程を示す基板断面図である。FIG. 14 is a substrate cross-sectional view showing a bonding hole forming step that follows the step of FIG.

【図１５】 図１４の工程に続くプローブ接触孔形成工
程を示す基板断面図である。FIG. 15 is a substrate cross-sectional view showing a probe contact hole forming step that follows the step of FIG.

【図１６】 この発明の第４の実施形態に係る半導体装
置を示す基板断面図である。FIG. 16 is a substrate sectional view showing a semiconductor device according to a fourth embodiment of the present invention.

【図１７】 図１６の装置におけるパッド電極配置を示
す上面図である。FIG. 17 is a top view showing the arrangement of pad electrodes in the device of FIG.

【図１８】 図１６の装置の製法における保護絶縁膜形
成工程を示す基板断面図である。FIG. 18 is a cross-sectional view of a substrate showing a protective insulating film forming step in the method of manufacturing the device of FIG.

【図１９】 図１８の工程に続くボンディング孔形成工
程を示す基板断面図である。FIG. 19 is a substrate cross-sectional view showing a bonding hole forming step that follows the step of FIG.

【図２０】 図１９の工程に続くプローブ接触孔形成工
程を示す基板断面図である。FIG. 20 is a substrate cross-sectional view showing a probe contact hole forming step that follows the step of FIG.

【符号の説明】[Explanation of symbols]

１０：半導体基板、１２，１６，２２，２４，３０，３
６，４２，５０，５６，６０，６８：絶縁膜、１４，２
６，３２：配線層、１８，２８，３４，３８，５５，６
２Ｂ：プローブパッド電極、２０，４０，５２Ａ，６４
Ａ：ボンディングパッド電極、２０Ａ，３２Ａ，５２
Ｃ，６４Ｃ：接続層、２２ａ，４２ａ，５６ａ，６８
ａ：ボンディング孔、２２ｂ，４２ｂ，５６ｂ，６８
ｂ：プローブ接触孔、５４Ａ〜５４Ｃ，６２Ａ，６２
Ｃ，６６：ＴｉＮ膜。10: semiconductor substrate, 12, 16, 22, 24, 30, 3
6, 42, 50, 56, 60, 68: insulating film, 14, 2
6, 32: Wiring layer, 18, 28, 34, 38, 55, 6
2B: probe pad electrodes, 20, 40, 52A, 64
A: Bonding pad electrode, 20A, 32A, 52
C, 64C: connection layer, 22a, 42a, 56a, 68
a: Bonding hole, 22b, 42b, 56b, 68
b: probe contact holes, 54A to 54C, 62A, 62
C, 66: TiN film.

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】半導体基板と、 この半導体基板の一主表面を覆って形成された第１の絶
縁膜と、 この第１の絶縁膜の上に形成された配線層と、 前記第１の絶縁膜の上に前記配線層を覆って形成された
第２の絶縁膜であって、前記配線層の一部に対応した接
続孔と該接続孔から離間した電極孔とを有するものと、 前記電極孔に設けられたプローブパッド電極と、 このプローブパッド電極に接続されると共に前記接続孔
を介して前記配線層に接続されるように前記第２の絶縁
膜の上に形成されたボンディングパッド電極とを備え、
前記プローブパッド電極を前記ボンディングパッド電極
より高硬度の導電材で構成した 半導体装置。1. A semiconductor substrate and a first insulating layer formed to cover a main surface of the semiconductor substrate.
An edge film, a wiring layer formed on the first insulating film, and a wiring layer formed on the first insulating film so as to cover the wiring layer.
The second insulating film, which is a contact layer corresponding to a part of the wiring layer.
One having a continuous hole and an electrode hole separated from the connection hole, a probe pad electrode provided in the electrode hole, and the connection hole connected to the probe pad electrode
The second insulation so as to be connected to the wiring layer via
A bonding pad electrode formed on the film,
The probe pad electrode is replaced with the bonding pad electrode.
A semiconductor device made of a conductive material with higher hardness . 【請求項２】 前記第２の絶縁膜の上に前記電極孔を覆
って前記導電材を堆積した後、その堆積層をエッチバッ
クすることにより該堆積層の一部を前記電極孔内に前記
プローブパッド電極として残存させることを特徴とする
請求項１記載の半導体装置の製法。 2. The electrode hole is covered on the second insulating film.
After depositing the conductive material, the deposited layer is etched back.
A part of the deposited layer into the electrode hole by
Characterized by remaining as a probe pad electrode
The method for manufacturing a semiconductor device according to claim 1. 【請求項３】 ボンディングパッド電極に接続されたプ
ローブパッド電極を有する半導体装置であって、 前記ボンディングパッド電極より下の１又は複数層の絶
縁膜に電極孔を設けると共にこの電極孔の側壁を覆って
前記プローブパッド電極を形成し、前記プローブパッド
電極を前記ボンディングパッド電極より高硬度の導電材
で構成したことを特徴とする半導体装置。 3. A probe connected to a bonding pad electrode.
What is claimed is: 1. A semiconductor device having a lobe pad electrode, comprising one or a plurality of layers below the bonding pad electrode.
Provide an electrode hole in the edge film and cover the side wall of this electrode hole
Forming the probe pad electrode, the probe pad
The electrode is a conductive material having a hardness higher than that of the bonding pad electrode.
A semiconductor device comprising: 【請求項４】 前記電極孔を深さ方向にサイズが減少す
るように形成したことを特徴とする請求項３記載の半導
体装置。 4. The size of the electrode hole is reduced in the depth direction.
The semiconductor device according to claim 3, wherein the semiconductor device is formed as follows . 【請求項５】半導体基板と、 この半導体基板の一主表面を覆って形成された第１の絶
縁膜と、 この第１の絶縁膜の上に形成された配線層と、 前記第１の絶縁膜の上に前記配線層を覆って形成された
第２の絶縁膜であって、前記配線層の一部に対応した接
続孔を有するものと、 前記接続孔を介して前記配線層に接続されるように前記
第２の絶縁膜の上に形成されたボンディングパッド電極
と、 このボンディングパッド電極を前記第２の絶縁膜の上に
延長した延長部と、この延長部の上に重ねられた導電材
層とで構成されたプローブパッド電極であって、前記導
電材層が前記ボンディングパッド電極よりも高硬度の導
電材からなっているものとを備えた 半導体装置。5. A semiconductor substrate and a first insulating layer formed to cover a main surface of the semiconductor substrate.
An edge film, a wiring layer formed on the first insulating film, and a wiring layer formed on the first insulating film so as to cover the wiring layer.
The second insulating film, which is a contact layer corresponding to a part of the wiring layer.
A connecting hole, and the connecting hole to connect to the wiring layer.
Bonding pad electrode formed on the second insulating film
And the bonding pad electrode on the second insulating film.
Extended extension and conductive material overlaid on this extension
A probe pad electrode composed of a layer,
The conductive material layer has a higher hardness than the bonding pad electrode.
A semiconductor device with and made of electrical material . 【請求項６】半導体基板の一主表面を覆う第１の絶縁膜
の上に配線層を形成する工程と、 前記第１の絶縁膜の上に前記配線層を覆って第２の絶縁
膜を形成する工程と、 前記第２の絶縁膜に前記配線層の一部に対応した接続孔
を形成する工程と、 前記第２の絶縁膜の上に前記接続孔を覆って第１及び第
２の導電材層を順次に堆積する工程であって、前記第１
の導電材層は、ボンディングパッド電極形成用の導電材
からなり、前記第２の導電材層は、前記第１の導電材層
よりも高硬度の導電材からなるものと、 前記第１及び第２の導電材層の積層をパターニングして
いずれも前記第１及び第２の導電材層の残存部からなる
ボンディングパッド電極及びプローブパッド電極を形成
する工程であって、前記ボンディングパッド電極は、前
記接続孔を介して前記配線層に接続され、前記プローブ
パッド電極は、前記ボンディングパッド電極に接続され
るものと、 前記第２の絶縁膜の上に前記ボンディングパッド電極及
び前記プローブパッド電極を覆って第３の絶縁膜を形成
する工程と、 前記ボンディングパッド電極の中央部を露呈するボンデ
ィング孔を選択エッチング処理により前記第３の絶縁膜
に形成する工程であって、前記選択エッチング処理で
は、前記ボンディングパッド電極を構成する第１及び第
２の導電材層のうち第２の導電材層を前記ボンディング
孔に対応するパターンで除去すると共に第１の導電材層
を残存させるものと、 前記ボンディング孔を形成する前又は形成した後、前記
プローブパッド電極の中央部を露呈するプローブ接触孔
を選択エッチング処理により前記第３の絶縁膜に形成す
る工程であって、前記プローブ接触孔を形成するための
選択エッチング処理では、前記プローブパッド電極を構
成する第１及び第２の導電材層のいずれも残存させるも
のとを含む半導体装置の製法。 6. A first insulating film covering a main surface of a semiconductor substrate.
Forming a wiring layer on the first insulating film, and covering the wiring layer on the first insulating film to form a second insulating film.
A step of forming a film, and a connection hole corresponding to a part of the wiring layer in the second insulating film.
And forming a first and a second insulating film on the second insulating film to cover the connection hole.
A step of sequentially depositing a second conductive material layer,
The conductive material layer of is a conductive material for forming a bonding pad electrode.
And the second conductive material layer is the first conductive material layer.
A layer of a conductive material having a hardness higher than that of the first and second conductive material layers is patterned.
Both consist of the remaining parts of the first and second conductive material layers.
Forming bonding pad electrodes and probe pad electrodes
In the step of:
The probe is connected to the wiring layer through a connection hole.
The pad electrode is connected to the bonding pad electrode.
The bonding pad electrode and the second insulating film on the second insulating film.
And a third insulating film is formed to cover the probe pad electrode
And a bonder exposing the central portion of the bonding pad electrode.
The third insulating film is formed by selectively etching the opening.
In the step of forming the
Is the first and the first of the bonding pad electrodes.
The second conductive material layer of the two conductive material layers is bonded by the bonding.
The first conductive material layer is removed in a pattern corresponding to the holes
And that before or after forming the bonding hole,
Probe contact hole exposing the central part of the probe pad electrode
Are formed on the third insulating film by selective etching.
The step of forming the probe contact hole
In the selective etching process, the probe pad electrode is formed.
Both the first and second conductive material layers formed are left
A method of manufacturing a semiconductor device, including: 【請求項７】半導体基板と、 この半導体基板の一主表面を覆って形成された第１の絶
縁膜と、 この第１の絶縁膜の上に形成された配線層と、 前記第１の絶縁膜の上に前記配線層を覆って形成された
第２の絶縁膜であって、前記配線層の一部に対応した接
続孔を有するものと、 前記接続孔を介して前記配線層に接続されるように前記
第２の絶縁膜の上に形成されたボンディングパッド電極
と、 このボンディングパッド電極に接続されるように前記第
２の絶縁膜の上に形成され、前記ボンディングパッド電
極よりも高硬度の導電材からなる プローブパッド電極と
を備えた半導体装置。7. A semiconductor substrate, a first insulating film formed over the first main surface of the semiconductor substrate, a wiring layer formed on the first insulating film, the first insulating Formed on the film to cover the wiring layer
The second insulating film, which is a contact layer corresponding to a part of the wiring layer.
A connecting hole, and the connecting hole to connect to the wiring layer.
Bonding pad electrode formed on the second insulating film
The first pad so that it is connected to this bonding pad electrode.
Is formed on the second insulating film, and the bonding pad electrode is formed.
A semiconductor device provided with a probe pad electrode made of a conductive material having a hardness higher than that of the pole . 【請求項８】半導体基板の一主表面を覆う第１の絶縁膜
の上に配線層を形成する工程と、 前記第１の絶縁膜の上に前記配線層を覆って第２の絶縁
膜を形成する工程と、 前記第２の絶縁膜に前記配線層の一部に対応した接続孔
を形成する工程と、 前記第２の絶縁膜の上に前記接続孔を覆って第１及び第
２の導電材層を順次に堆積する工程であって、前記第２
の導電材層は、ボンディングパッド電極形成用の導電材
からなり、前記第１の導電材層は、前記第２の導電材層
よりも高硬度の導電材からなるものと、 前記第１及び第２の導電材層の積層をパターニングして
いずれも前記第１及び第２の導電材層の残存部からなる
ボンディングパッド電極及びプローブパッド電極を形成
する工程であって、前記ボンディングパッド電極は、前
記接続孔を介し て前記配線層に接続され、前記プローブ
パッド電極は、前記ボンディングパッド電極に接続され
るものと、 前記第２の絶縁膜の上に前記ボンディングパッド電極及
び前記プローブパッド電極を覆って第３の絶縁膜を形成
する工程と、 前記ボンディングパッド電極の中央部を露呈するボンデ
ィング孔を選択エッチング処理により前記第３の絶縁膜
に形成する工程であって、前記選択エッチング処理で
は、前記ボンディングパッド電極を構成する第１及び第
２の導電材層のいずれも残存させるものと、 前記ボンディング孔を形成する前又は形成した後、前記
前記プローブパッド電極の中央部を露呈するプローブ接
触孔を選択エッチング処理により前記第３の絶縁膜に形
成する工程であって、前記プローブ接触孔を形成するた
めの選択エッチング処理では、前記プローブパッド電極
を構成する第１及び第２の導電材層のうち第２の導電材
層を前記プローブ接触孔に対応するパターンで除去する
と共に前記第１の導電材層を残存させるものとを含む 半
導体装置の製法。8. A first insulating film covering a main surface of a semiconductor substrate.
Forming a wiring layer on the first insulating film, and covering the wiring layer on the first insulating film to form a second insulating film.
A step of forming a film, and a connection hole corresponding to a part of the wiring layer in the second insulating film.
And forming a first and a second insulating film on the second insulating film to cover the connection hole.
A step of sequentially depositing a second conductive material layer,
The conductive material layer of is a conductive material for forming a bonding pad electrode.
And the first conductive material layer is the second conductive material layer.
A layer of a conductive material having a hardness higher than that of the first and second conductive material layers is patterned.
Both consist of the remaining parts of the first and second conductive material layers.
Forming bonding pad electrodes and probe pad electrodes
In the step of:
The probe is connected to the wiring layer through a connection hole.
The pad electrode is connected to the bonding pad electrode.
The bonding pad electrode and the second insulating film on the second insulating film.
And a third insulating film is formed to cover the probe pad electrode
And a bonder exposing the central portion of the bonding pad electrode.
The third insulating film is formed by selectively etching the opening.
In the step of forming the
Is the first and the first of the bonding pad electrodes.
2 to leave any of the conductive material layers, and before or after forming the bonding hole,
Probe contact exposing the central part of the probe pad electrode
The holes are formed on the third insulating film by selective etching.
And forming the probe contact hole.
In the selective etching process for
Second conductive material of the first and second conductive material layers constituting the
Removing the layer in a pattern corresponding to the probe contact holes
And a method of leaving the first conductive material layer remaining, a method of manufacturing a semiconductor device.
JP2000014321A 2000-01-24 2000-01-24 Semiconductor device and its manufacturing method. Expired - Fee Related JP3468188B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000014321A JP3468188B2 (en) 2000-01-24 2000-01-24 Semiconductor device and its manufacturing method.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000014321A JP3468188B2 (en) 2000-01-24 2000-01-24 Semiconductor device and its manufacturing method.

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2003195907A Division JP3988690B2 (en) 2003-07-11 2003-07-11 Semiconductor device and its manufacturing method

Publications (2)

Publication Number Publication Date
JP2001210642A JP2001210642A (en) 2001-08-03
JP3468188B2 true JP3468188B2 (en) 2003-11-17

Family

ID=18541795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000014321A Expired - Fee Related JP3468188B2 (en) 2000-01-24 2000-01-24 Semiconductor device and its manufacturing method.

Country Status (1)

Country Link
JP (1) JP3468188B2 (en)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960836B2 (en) * 2003-09-30 2005-11-01 Agere Systems, Inc. Reinforced bond pad
JP4443379B2 (en) * 2004-10-26 2010-03-31 三洋電機株式会社 Manufacturing method of semiconductor device
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4873517B2 (en) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド Semiconductor device and manufacturing method thereof
JP2006228827A (en) * 2005-02-15 2006-08-31 Aitesu:Kk Embedded contact pad for measuring electrical characteristic of semiconductor device and its manufacturing method
US8581250B2 (en) * 2010-12-23 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of fabricating a pad structure for a semiconductor device
JP5929540B2 (en) * 2012-06-19 2016-06-08 株式会社村田製作所 Electronic components
JP6095523B2 (en) * 2013-08-28 2017-03-15 三菱電機株式会社 Semiconductor wafer
JP6500443B2 (en) * 2015-01-06 2019-04-17 セイコーエプソン株式会社 Semiconductor device, method of manufacturing semiconductor device, electro-optical device, and electronic apparatus
JP6233445B2 (en) * 2016-04-26 2017-11-22 株式会社村田製作所 Electronic components
JP6817997B2 (en) * 2018-04-26 2021-01-20 キヤノン株式会社 Manufacturing methods for organic devices, display devices, imaging devices, lighting devices, mobile objects, and organic devices
CN112864130A (en) * 2021-01-08 2021-05-28 上海华虹宏力半导体制造有限公司 Chip and wafer for wafer level testing
CN114727206B (en) * 2022-02-18 2023-07-04 西安电子科技大学 MEMS microphone structure and preparation method thereof

Also Published As

Publication number Publication date
JP2001210642A (en) 2001-08-03

Similar Documents

Publication Publication Date Title
JP3526376B2 (en) Semiconductor device and manufacturing method thereof
US7067928B2 (en) Method of forming a bonding pad structure
US5470793A (en) Method of via formation for the multilevel interconnect integrated circuits
TWI579962B (en) A technique for increasing adhesion of metallization layers by providing dummy vias
US5661082A (en) Process for forming a semiconductor device having a bond pad
JPH09153545A (en) Semiconductor device and is manufacture
JP3468188B2 (en) Semiconductor device and its manufacturing method.
JP2004064046A (en) Semiconductor device and its manufacturing method
US6479382B1 (en) Dual-sided semiconductor chip and method for forming the chip with a conductive path through the chip that connects elements on each side of the chip
JP3560563B2 (en) Semiconductor device and manufacturing method thereof
JP4848137B2 (en) Semiconductor device and manufacturing method thereof
JP3530073B2 (en) Semiconductor device and manufacturing method thereof
JP2001135723A (en) Semiconductor device and method of manufacturing the same
US6194318B1 (en) Manufacturing multiple layered structures of large scale integrated semiconductor devices
JP2737979B2 (en) Semiconductor device
US20020062549A1 (en) Optimized metal fuse process
JPH0637190A (en) Semiconductor device and its manufacture
JP3988690B2 (en) Semiconductor device and its manufacturing method
JPH08306786A (en) Semiconductor device
JP2003031574A (en) Semiconductor device and manufacturing method therefor
WO2000077840A1 (en) Semiconductor device and method of manufacture thereof
JP2004342922A (en) Semiconductor device and method of manufacturing the same
JPH07135252A (en) Manufacture of semiconductor integrated circuit device
KR100548527B1 (en) Method for forming interconnection
TW202431570A (en) Semiconductor structure and method of forming the same

Legal Events

Date Code Title Description
S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070905

Year of fee payment: 4

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070905

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080905

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090905

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100905

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100905

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110905

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120905

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130905

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees