JP2001196471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001196471A JP2001196471A JP2000010219A JP2000010219A JP2001196471A JP 2001196471 A JP2001196471 A JP 2001196471A JP 2000010219 A JP2000010219 A JP 2000010219A JP 2000010219 A JP2000010219 A JP 2000010219A JP 2001196471 A JP2001196471 A JP 2001196471A
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- forming
- semiconductor substrate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】トランジスタ特性への影響、露光マスク数の増
大を解消しつつ、ゲート絶縁膜を形成する半導体基板へ
のダメージを与えずに、ゲート絶縁膜の膜厚を作り分け
る半導体装置の製造方法を提供する。 【解決手段】第２領域における半導体基板１０に形成さ
れた膜厚の薄い第２ゲート酸化膜は、イオン注入後のス
ルー酸化膜２０の除去、およびゲート酸化膜の形成工程
を１度しか経ない。また、レジスト膜Ｒ１をマスクとし
て、第１領域のスルー酸化膜２０の除去を行うことか
ら、レジスト膜Ｒ１を除去した後には、第２領域には、
スルー酸化膜２０が残るので、その後の第２領域の半導
体基板１０中への、閾値調整用イオン注入等のときに、
このスルー酸化膜２０を使用することができる。さら
に、導電性不純物のイオン注入およびイオン注入用スル
ー酸化膜の除去を同一のマスクを用いて行う。
大を解消しつつ、ゲート絶縁膜を形成する半導体基板へ
のダメージを与えずに、ゲート絶縁膜の膜厚を作り分け
る半導体装置の製造方法を提供する。 【解決手段】第２領域における半導体基板１０に形成さ
れた膜厚の薄い第２ゲート酸化膜は、イオン注入後のス
ルー酸化膜２０の除去、およびゲート酸化膜の形成工程
を１度しか経ない。また、レジスト膜Ｒ１をマスクとし
て、第１領域のスルー酸化膜２０の除去を行うことか
ら、レジスト膜Ｒ１を除去した後には、第２領域には、
スルー酸化膜２０が残るので、その後の第２領域の半導
体基板１０中への、閾値調整用イオン注入等のときに、
このスルー酸化膜２０を使用することができる。さら
に、導電性不純物のイオン注入およびイオン注入用スル
ー酸化膜の除去を同一のマスクを用いて行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に２種類以上のゲート絶縁膜の膜厚を有
する半導体装置の製造方法に関する。
方法に関し、特に２種類以上のゲート絶縁膜の膜厚を有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】集積回路では、構成する素子であるトラ
ンジスタやキャパシタに用いられている絶縁膜は微細化
とともに薄膜化しながら、より高い信頼性を実現するこ
とが望まれており、各トランジスタの特性にあわせて異
なる膜厚のゲート絶縁膜を作ることが必要である。
ンジスタやキャパシタに用いられている絶縁膜は微細化
とともに薄膜化しながら、より高い信頼性を実現するこ
とが望まれており、各トランジスタの特性にあわせて異
なる膜厚のゲート絶縁膜を作ることが必要である。
【０００３】ここで、従来例１に係る２種類以上のゲー
ト酸化膜の膜厚をもつ半導体装置を、１つの半導体基板
上に形成する方法について、説明する。以下に、簡単の
ため、例えばｎチャネルＭＯＳトランジスタ（以下、ｎ
ＭＯＳトランジスタという）とｐチャネルＭＯＳトラン
ジスタ（以下、ｐＭＯＳトランジスタという）の膜厚の
異なる２種類のゲート酸化膜を作り分ける方法について
説明する。まず、図５３（ａ）に示すように、例えばｐ
型シリコン半導体基板１０上に、例えば、ＬＯＣＯＳ法
により図示しない素子分離絶縁膜を形成し、活性領域と
して、第１領域と第２領域を形成する。各領域は、不図
示の素子分離絶縁膜により、分離されている。
ト酸化膜の膜厚をもつ半導体装置を、１つの半導体基板
上に形成する方法について、説明する。以下に、簡単の
ため、例えばｎチャネルＭＯＳトランジスタ（以下、ｎ
ＭＯＳトランジスタという）とｐチャネルＭＯＳトラン
ジスタ（以下、ｐＭＯＳトランジスタという）の膜厚の
異なる２種類のゲート酸化膜を作り分ける方法について
説明する。まず、図５３（ａ）に示すように、例えばｐ
型シリコン半導体基板１０上に、例えば、ＬＯＣＯＳ法
により図示しない素子分離絶縁膜を形成し、活性領域と
して、第１領域と第２領域を形成する。各領域は、不図
示の素子分離絶縁膜により、分離されている。
【０００４】次に、図５３（ｂ）に示すように、例えば
熱酸化法により、シリコン半導体基板１０にイオン注入
時のダメージを防止するスルー酸化膜２０を形成する。
熱酸化法により、シリコン半導体基板１０にイオン注入
時のダメージを防止するスルー酸化膜２０を形成する。
【０００５】次に、図５３（ｃ）に示すように、スルー
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１をフォトリソグラフィー工程により形成し
た後、レジスト膜Ｒ１をマスクとして、スルー酸化膜２
０を通過させて、第１領域のシリコン半導体基板１０中
に、Ａｓ、Ｐなどの閾値調整用、あるいはｎウェル１１
形成用の導電性不純物Ｉ１をイオン注入する。
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１をフォトリソグラフィー工程により形成し
た後、レジスト膜Ｒ１をマスクとして、スルー酸化膜２
０を通過させて、第１領域のシリコン半導体基板１０中
に、Ａｓ、Ｐなどの閾値調整用、あるいはｎウェル１１
形成用の導電性不純物Ｉ１をイオン注入する。
【０００６】次に、図５４（ａ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ１を除去する。
有機溶剤を用いて、レジスト膜Ｒ１を除去する。
【０００７】次に、図５４（ｂ）に示すように、スルー
酸化膜２０の上層に、第２領域を開口するパターンのレ
ジスト膜Ｒ２をフォトリソグラフィー工程により形成し
た後、レジスト膜Ｒ２をマスクとして、スルー酸化膜２
０を通過させて、第２領域のシリコン半導体基板１０中
に、Ｂなどの閾値調整用の導電性不純物Ｉ２をイオン注
入する。
酸化膜２０の上層に、第２領域を開口するパターンのレ
ジスト膜Ｒ２をフォトリソグラフィー工程により形成し
た後、レジスト膜Ｒ２をマスクとして、スルー酸化膜２
０を通過させて、第２領域のシリコン半導体基板１０中
に、Ｂなどの閾値調整用の導電性不純物Ｉ２をイオン注
入する。
【０００８】次に、図５４（ｃ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ２を除去する。
有機溶剤を用いて、レジスト膜Ｒ２を除去する。
【０００９】次に、図５５（ａ）に示すように、例えば
フッ酸系のウェットエッチングなどにより、スルー酸化
膜２０を除去する。
フッ酸系のウェットエッチングなどにより、スルー酸化
膜２０を除去する。
【００１０】次に、図５５（ｂ）に示すように、例えば
熱酸化法により、シリコン半導体基板１０上に、第１ゲ
ート酸化膜２１を形成する。
熱酸化法により、シリコン半導体基板１０上に、第１ゲ
ート酸化膜２１を形成する。
【００１１】次に、図５５（ｃ）に示すように、第１ゲ
ート酸化膜２１の上層に、第２領域を開口するパターン
のレジスト膜Ｒ３を、フォトリソグラフィー工程により
形成する。
ート酸化膜２１の上層に、第２領域を開口するパターン
のレジスト膜Ｒ３を、フォトリソグラフィー工程により
形成する。
【００１２】次に、図５６（ａ）に示すように、レジス
ト膜Ｒ３をマスクとして、例えばウェットエッチングに
より、第２領域の第１ゲート酸化膜２１を除去する。
ト膜Ｒ３をマスクとして、例えばウェットエッチングに
より、第２領域の第１ゲート酸化膜２１を除去する。
【００１３】次に、図５６（ｂ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
【００１４】次に、図５６（ｃ）に示すように、例えば
熱酸化法により、第２領域の半導体基板１０に第２ゲー
ト酸化膜２２を形成し、第１領域の第１ゲート酸化膜２
１を厚膜化する。
熱酸化法により、第２領域の半導体基板１０に第２ゲー
ト酸化膜２２を形成し、第１領域の第１ゲート酸化膜２
１を厚膜化する。
【００１５】上記の従来例１に係るゲート酸化膜厚を作
り分ける方法においては、以下のような問題が生じる。
すなわち、上記のように、イオン注入した後（図５３
（ｃ）および図５４（ｂ））に、スルー酸化膜２０を除
去（図５５（ａ））して、第１ゲート酸化膜２１を形成
する場合（図５５（ｂ））、半導体基板１０に注入した
不純物Ｉ１およびＩ２は，第１ゲート酸化膜２１中に拡
散する。その後、膜厚を作り分けるために第２領域の第
１ゲート酸化膜２１を除去してしまうと（図５６
（ａ））、この第２領域の第１ゲート酸化膜２１中の不
純物Ｉ２は失われることになり、再度、熱酸化法によ
り、第２領域に第２ゲート酸化膜２２を形成する場合に
（図５６（ｃ））、第２領域の第２ゲート酸化膜２２中
に半導体基板１０中の導電性不純物Ｉ２が再度拡散して
しまうので、第２領域の基板不純物濃度が低下してしま
うことになる。したがって、たとえ同じ導電性不純物注
入条件、同じ熱履歴、同じゲート酸化膜厚であっても、
イオン注入後に形成したゲート酸化膜２１を１度除去す
るか否かによって、ゲート酸化膜の膜厚を作り分けずに
イオン注入後に、ゲート酸化膜を形成するトランジスタ
と比較して、閾値が大きく異なってしまうこととなる。
り分ける方法においては、以下のような問題が生じる。
すなわち、上記のように、イオン注入した後（図５３
（ｃ）および図５４（ｂ））に、スルー酸化膜２０を除
去（図５５（ａ））して、第１ゲート酸化膜２１を形成
する場合（図５５（ｂ））、半導体基板１０に注入した
不純物Ｉ１およびＩ２は，第１ゲート酸化膜２１中に拡
散する。その後、膜厚を作り分けるために第２領域の第
１ゲート酸化膜２１を除去してしまうと（図５６
（ａ））、この第２領域の第１ゲート酸化膜２１中の不
純物Ｉ２は失われることになり、再度、熱酸化法によ
り、第２領域に第２ゲート酸化膜２２を形成する場合に
（図５６（ｃ））、第２領域の第２ゲート酸化膜２２中
に半導体基板１０中の導電性不純物Ｉ２が再度拡散して
しまうので、第２領域の基板不純物濃度が低下してしま
うことになる。したがって、たとえ同じ導電性不純物注
入条件、同じ熱履歴、同じゲート酸化膜厚であっても、
イオン注入後に形成したゲート酸化膜２１を１度除去す
るか否かによって、ゲート酸化膜の膜厚を作り分けずに
イオン注入後に、ゲート酸化膜を形成するトランジスタ
と比較して、閾値が大きく異なってしまうこととなる。
【００１６】ここで、上記の従来例１に係るゲート酸化
膜厚を作り分ける方法をシュミレーションした結果を図
５７に示す。図５７は、ゲート酸化膜の膜厚２．２ｎ
ｍ、ゲート長（Ｌｇ）６μｍのｎＭＯＳトランジスタの
不純物分布を示しており、半導体基板にイオン注入後、
２．２ｎｍのゲート酸化膜を形成した場合（図中破線で
示す）と、半導体基板にイオン注入後、４ｎｍのゲート
酸化膜を形成後、当該ゲート酸化膜を除去（剥離）し、
再度２．２ｎｍのゲート酸化膜を形成した場合（図中実
線で示す）の不純物分布を計算した結果の比較である。
縦軸には、ドナー濃度（Ｎｄ）とアクセプター濃度（Ｎ
ａ）の差の絶対値である実効的な不純物濃度を表してい
る。図５７によれば、イオン注入後、ゲ−ト酸化膜を形
成し、当該ゲ−ト酸化膜を除去した後に再度ゲート酸化
膜を形成する場合におけるゲ−ト酸化膜との接合近辺に
おける不純物濃度のほうが、イオン注入後、ゲ−ト酸化
膜を形成し、除去しない場合におけるゲ−ト酸化膜との
接合近辺における不純物濃度に比べて、小さくなってい
ることがわかる。
膜厚を作り分ける方法をシュミレーションした結果を図
５７に示す。図５７は、ゲート酸化膜の膜厚２．２ｎ
ｍ、ゲート長（Ｌｇ）６μｍのｎＭＯＳトランジスタの
不純物分布を示しており、半導体基板にイオン注入後、
２．２ｎｍのゲート酸化膜を形成した場合（図中破線で
示す）と、半導体基板にイオン注入後、４ｎｍのゲート
酸化膜を形成後、当該ゲート酸化膜を除去（剥離）し、
再度２．２ｎｍのゲート酸化膜を形成した場合（図中実
線で示す）の不純物分布を計算した結果の比較である。
縦軸には、ドナー濃度（Ｎｄ）とアクセプター濃度（Ｎ
ａ）の差の絶対値である実効的な不純物濃度を表してい
る。図５７によれば、イオン注入後、ゲ−ト酸化膜を形
成し、当該ゲ−ト酸化膜を除去した後に再度ゲート酸化
膜を形成する場合におけるゲ−ト酸化膜との接合近辺に
おける不純物濃度のほうが、イオン注入後、ゲ−ト酸化
膜を形成し、除去しない場合におけるゲ−ト酸化膜との
接合近辺における不純物濃度に比べて、小さくなってい
ることがわかる。
【００１７】また、この半導体基板における不純物濃度
の分布をもとに、ドレイン電圧（Ｖｄ）が０．０５Ｖお
よび１．５０Ｖにおけるドレイン電流−ゲート電圧曲線
を計算した結果を図５８に示す。図５８によれば、イオ
ン注入後にゲート酸化膜を形成し、除去（剥離）した
後、再度ゲート酸化膜を形成した場合（図において、Ｃ
およびＤ）のほうが、イオン注入後にゲート酸化膜を形
成し、除去しない場合（図においてＡおよびＢ）より
も、ｎＭＯＳトランジスタの閾値が、約０．１Ｖ低くな
っていることがわかる。
の分布をもとに、ドレイン電圧（Ｖｄ）が０．０５Ｖお
よび１．５０Ｖにおけるドレイン電流−ゲート電圧曲線
を計算した結果を図５８に示す。図５８によれば、イオ
ン注入後にゲート酸化膜を形成し、除去（剥離）した
後、再度ゲート酸化膜を形成した場合（図において、Ｃ
およびＤ）のほうが、イオン注入後にゲート酸化膜を形
成し、除去しない場合（図においてＡおよびＢ）より
も、ｎＭＯＳトランジスタの閾値が、約０．１Ｖ低くな
っていることがわかる。
【００１８】上記の図５７および図５８の結果は、イオ
ン注入後にゲート酸化膜を形成し、当該ゲート酸化膜を
除去して、再度ゲ−ト酸化膜を形成すると、半導体基板
中の導電性不純物がさらに、ゲ−ト酸化膜に拡散してし
まうために、イオン注入後、ゲ−ト酸化膜を除去しない
場合に比べて、半導体基板のゲ−ト酸化膜との接合近辺
における不純物濃度が小さくなってしまい、閾値が変化
してしまうことを示している。
ン注入後にゲート酸化膜を形成し、当該ゲート酸化膜を
除去して、再度ゲ−ト酸化膜を形成すると、半導体基板
中の導電性不純物がさらに、ゲ−ト酸化膜に拡散してし
まうために、イオン注入後、ゲ−ト酸化膜を除去しない
場合に比べて、半導体基板のゲ−ト酸化膜との接合近辺
における不純物濃度が小さくなってしまい、閾値が変化
してしまうことを示している。
【００１９】したがって、様々な集積回路を製造する場
合にゲート酸化膜の作り分けの有無でトランジスタの不
純物濃度の設計を大きく変更しなければならない。さら
に、上記の従来例１に係る方法では図５５（ｃ）のよう
なゲート酸化膜２１除去用のマスクおよび、露光工程が
必要になるため、製造コストが増大してしまうという問
題もある。
合にゲート酸化膜の作り分けの有無でトランジスタの不
純物濃度の設計を大きく変更しなければならない。さら
に、上記の従来例１に係る方法では図５５（ｃ）のよう
なゲート酸化膜２１除去用のマスクおよび、露光工程が
必要になるため、製造コストが増大してしまうという問
題もある。
【００２０】一方、上記の問題点を解決するために、イ
オン注入用マスクを用いてゲート酸化膜を除去すること
により、上記の問題点を解決する方法（従来例２）が提
案された。以下に、従来例２に係る方法による２種類以
上のゲート酸化膜の膜厚をもつ半導体装置を、１つの半
導体基板上に形成する方法について、説明する。また、
上記と同様に、簡単のため、例えば、ｎＭＯＳトランジ
スタとｐＭＯＳトランジスタの２種類のゲート酸化膜の
膜厚を作り分ける方法について説明する。まず、図５９
（ａ）に示すように、シリコン半導体基板１０上に、例
えば、ＬＯＣＯＳ法により図示しない素子分離絶縁膜を
形成し、活性領域として、第１領域と第２領域を形成す
る。各領域は不図示の素子分離絶縁膜で分離されてい
る。
オン注入用マスクを用いてゲート酸化膜を除去すること
により、上記の問題点を解決する方法（従来例２）が提
案された。以下に、従来例２に係る方法による２種類以
上のゲート酸化膜の膜厚をもつ半導体装置を、１つの半
導体基板上に形成する方法について、説明する。また、
上記と同様に、簡単のため、例えば、ｎＭＯＳトランジ
スタとｐＭＯＳトランジスタの２種類のゲート酸化膜の
膜厚を作り分ける方法について説明する。まず、図５９
（ａ）に示すように、シリコン半導体基板１０上に、例
えば、ＬＯＣＯＳ法により図示しない素子分離絶縁膜を
形成し、活性領域として、第１領域と第２領域を形成す
る。各領域は不図示の素子分離絶縁膜で分離されてい
る。
【００２１】次に、図５９（ｂ）に示すように、例えば
熱酸化法により、シリコン半導体基板１０上にイオン注
入時のダメージを防止するスルー酸化膜２０を形成す
る。
熱酸化法により、シリコン半導体基板１０上にイオン注
入時のダメージを防止するスルー酸化膜２０を形成す
る。
【００２２】次に、図５９（ｃ）に示すように、スルー
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１をフォトリソグラフィー工程により形成し
た後、レジスト膜Ｒ１をマスクとして、スルー酸化膜２
０を通過させて、第１領域のシリコン半導体基板１０中
に、Ａｓ、Ｐなどの閾値調整用、あるいはｎウェル１１
形成用の導電性不純物Ｉ１をイオン注入する。
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１をフォトリソグラフィー工程により形成し
た後、レジスト膜Ｒ１をマスクとして、スルー酸化膜２
０を通過させて、第１領域のシリコン半導体基板１０中
に、Ａｓ、Ｐなどの閾値調整用、あるいはｎウェル１１
形成用の導電性不純物Ｉ１をイオン注入する。
【００２３】次に、図６０（ａ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ１を除去する。
有機溶剤を用いて、レジスト膜Ｒ１を除去する。
【００２４】次に、図６０（ｂ）に示すように、例えば
フッ酸系のウェットエッチングなどにより、スルー酸化
膜２０を除去する。
フッ酸系のウェットエッチングなどにより、スルー酸化
膜２０を除去する。
【００２５】次に、図６０（ｃ）に示すように、例えば
熱酸化法により、シリコン半導体基板１０に第１ゲート
酸化膜２１を形成する。
熱酸化法により、シリコン半導体基板１０に第１ゲート
酸化膜２１を形成する。
【００２６】次に、図６１（ａ）に示すように、第１ゲ
ート酸化膜２１の上層に、第２領域を開口するパターン
のレジスト膜Ｒ２をフォトリソグラフィー工程により形
成する。
ート酸化膜２１の上層に、第２領域を開口するパターン
のレジスト膜Ｒ２をフォトリソグラフィー工程により形
成する。
【００２７】次に、図６１（ｂ）に示すように、レジス
ト膜Ｒ２をマスクとして、第１ゲート酸化膜２１を通過
させて、第２領域のシリコン半導体基板１０中に、Ｂな
どの閾値調整用導電性不純物Ｉ２をイオン注入する。
ト膜Ｒ２をマスクとして、第１ゲート酸化膜２１を通過
させて、第２領域のシリコン半導体基板１０中に、Ｂな
どの閾値調整用導電性不純物Ｉ２をイオン注入する。
【００２８】次に、図６１（ｃ）に示すように、レジス
ト膜Ｒ２をマスクとして、例えばウェットエッチングに
より、第２領域の第１ゲート酸化膜２１を除去する。
ト膜Ｒ２をマスクとして、例えばウェットエッチングに
より、第２領域の第１ゲート酸化膜２１を除去する。
【００２９】次に、図６２（ａ）に示すように、レジス
ト膜Ｒ２を除去する。
ト膜Ｒ２を除去する。
【００３０】次に、図６２（ｂ）に示すように、例えば
熱酸化法により、第２領域の半導体基板１０に第２ゲー
ト酸化膜２２を形成し、第１領域の第１ゲート酸化膜２
１を厚膜化する。
熱酸化法により、第２領域の半導体基板１０に第２ゲー
ト酸化膜２２を形成し、第１領域の第１ゲート酸化膜２
１を厚膜化する。
【００３１】上記のように形成した場合には、薄いゲー
ト酸化膜形成領域（第２領域）での、イオン注入後のゲ
ート酸化膜形成工程を１度しか経ないため、ゲート酸化
膜形成工程（図６２（ｂ））時の基板不純物の変動が少
ないことから、ゲート酸化膜の膜厚を作り分けずにイオ
ン注入後にゲート酸化膜を形成するトランジスタと同じ
不純物条件を用いることが可能となる。
ト酸化膜形成領域（第２領域）での、イオン注入後のゲ
ート酸化膜形成工程を１度しか経ないため、ゲート酸化
膜形成工程（図６２（ｂ））時の基板不純物の変動が少
ないことから、ゲート酸化膜の膜厚を作り分けずにイオ
ン注入後にゲート酸化膜を形成するトランジスタと同じ
不純物条件を用いることが可能となる。
【００３２】
【発明が解決しようとする課題】しかしながら、上記の
方法では、図６１（ｂ）のように数ナノメートル程度の
厚さのゲート酸化膜２１をウェル形成用イオン注入や閾
値調整用イオン注入等の透過マスクとして、数百ｋｅＶ
以上の高エネルギーでイオン注入するような場合に、高
温アニール等で解消できるものの、半導体基板１０の表
面にダメージが残り、電界効果ＭＯＳトランジスタのゲ
ート酸化膜の信頼性に大きな影響を与える可能性が出て
くる。
方法では、図６１（ｂ）のように数ナノメートル程度の
厚さのゲート酸化膜２１をウェル形成用イオン注入や閾
値調整用イオン注入等の透過マスクとして、数百ｋｅＶ
以上の高エネルギーでイオン注入するような場合に、高
温アニール等で解消できるものの、半導体基板１０の表
面にダメージが残り、電界効果ＭＯＳトランジスタのゲ
ート酸化膜の信頼性に大きな影響を与える可能性が出て
くる。
【００３３】また、従来例１でのイオン注入後のゲート
酸化膜の除去による、半導体基板１０中の導電性不純物
の再度の拡散を回避するため、以下のような方法も考え
られる。まず、図６３（ａ）に示すように、例えばｐ型
シリコン半導体基板１０上に、例えば、ＬＯＣＯＳ法に
より図示しない素子分離絶縁膜を形成し、活性領域とし
て、第１領域と第２領域を形成する。各領域は不図示の
素子分離絶縁膜により分離されている。
酸化膜の除去による、半導体基板１０中の導電性不純物
の再度の拡散を回避するため、以下のような方法も考え
られる。まず、図６３（ａ）に示すように、例えばｐ型
シリコン半導体基板１０上に、例えば、ＬＯＣＯＳ法に
より図示しない素子分離絶縁膜を形成し、活性領域とし
て、第１領域と第２領域を形成する。各領域は不図示の
素子分離絶縁膜により分離されている。
【００３４】次に、図６３（ｂ）に示すように、例えば
熱酸化法により、シリコン半導体基板１０上に、イオン
注入時のダメージを防止するスルー酸化膜２０を形成す
る。
熱酸化法により、シリコン半導体基板１０上に、イオン
注入時のダメージを防止するスルー酸化膜２０を形成す
る。
【００３５】次に、図６３（ｃ）に示すように、スルー
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１をフォトリソグラフィー工程により形成し
た後、レジスト膜Ｒ１をマスクとして、スルー酸化膜２
０を通過させて、第１領域のシリコン半導体基板１０中
に、Ａｓ、Ｐなどの閾値調整用、あるいはｎウェル１１
形成用の導電性不純物Ｉ１をイオン注入する。
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１をフォトリソグラフィー工程により形成し
た後、レジスト膜Ｒ１をマスクとして、スルー酸化膜２
０を通過させて、第１領域のシリコン半導体基板１０中
に、Ａｓ、Ｐなどの閾値調整用、あるいはｎウェル１１
形成用の導電性不純物Ｉ１をイオン注入する。
【００３６】次に、図６４（ａ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ１を除去する。
有機溶剤を用いて、レジスト膜Ｒ１を除去する。
【００３７】次に、図６４（ｂ）に示すように、例えば
フッ酸系のウェットエッチングなどにより、スルー酸化
膜２０を除去する。
フッ酸系のウェットエッチングなどにより、スルー酸化
膜２０を除去する。
【００３８】次に、図６４（ｃ）に示すように、例えば
熱酸化法により、シリコン半導体基板１０に、第１ゲー
ト酸化膜２１を形成する。
熱酸化法により、シリコン半導体基板１０に、第１ゲー
ト酸化膜２１を形成する。
【００３９】次に、図６５（ａ）に示すように、第１ゲ
ート酸化膜２１の上層に、第２領域を開口するパターン
のレジスト膜Ｒ２を、フォトリソグラフィー工程により
形成する。
ート酸化膜２１の上層に、第２領域を開口するパターン
のレジスト膜Ｒ２を、フォトリソグラフィー工程により
形成する。
【００４０】次に、図６５（ｂ）に示すように、レジス
ト膜Ｒ２をマスクとして、例えばウェットエッチングに
より、第２領域の第１ゲート酸化膜２１を除去する。
ト膜Ｒ２をマスクとして、例えばウェットエッチングに
より、第２領域の第１ゲート酸化膜２１を除去する。
【００４１】次に、図６６（ａ）に示すように、第１ゲ
ート酸化膜２１の上層に、第２領域を開口するパターン
のレジスト膜Ｒ３をフォトリソグラフィー工程により形
成し、レジスト膜Ｒ３をマスクとして、第２領域のシリ
コン半導体基板１０中に、Ｂなどの閾値調整用導電性不
純物Ｉ２をイオン注入する。
ート酸化膜２１の上層に、第２領域を開口するパターン
のレジスト膜Ｒ３をフォトリソグラフィー工程により形
成し、レジスト膜Ｒ３をマスクとして、第２領域のシリ
コン半導体基板１０中に、Ｂなどの閾値調整用導電性不
純物Ｉ２をイオン注入する。
【００４２】次に、図６６（ｂ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
【００４３】次に、図６６（ｃ）に示すように、例えば
熱酸化法により、第２領域の半導体基板１０に第２ゲー
ト酸化膜２２を形成し、第１領域の第１ゲート酸化膜２
１を厚膜化する。
熱酸化法により、第２領域の半導体基板１０に第２ゲー
ト酸化膜２２を形成し、第１領域の第１ゲート酸化膜２
１を厚膜化する。
【００４４】上記の方法では、第２領域の第１ゲート酸
化膜２１の除去後（図６５（ｂ））に、イオン注入を行
い、第２ゲート酸化膜２２を形成（図６６（ｃ））する
ので、第２領域の半導体基板１０中の不純物濃度の変動
も少ないが、この場合、有機素材のレジストが第１領域
の第１ゲート酸化膜２１上を２回覆うことになり、第１
ゲート酸化膜２１の有機汚染の原因となる。このため、
第１領域の厚いゲート酸化膜２１上をレジストが覆う回
数が少なくなるような工程を組む必要がある。また、図
６６（ａ）のように、直接半導体基板１０に、数百ｋｅ
Ｖ以上の高エネルギーでイオン注入することになるた
め、高温アニール等で解消できるものの、半導体基板１
０の表面にダメージが残り、電界効果ＭＯＳトランジス
タのゲート酸化膜の信頼性に大きな影響を与える可能性
も出てくる。
化膜２１の除去後（図６５（ｂ））に、イオン注入を行
い、第２ゲート酸化膜２２を形成（図６６（ｃ））する
ので、第２領域の半導体基板１０中の不純物濃度の変動
も少ないが、この場合、有機素材のレジストが第１領域
の第１ゲート酸化膜２１上を２回覆うことになり、第１
ゲート酸化膜２１の有機汚染の原因となる。このため、
第１領域の厚いゲート酸化膜２１上をレジストが覆う回
数が少なくなるような工程を組む必要がある。また、図
６６（ａ）のように、直接半導体基板１０に、数百ｋｅ
Ｖ以上の高エネルギーでイオン注入することになるた
め、高温アニール等で解消できるものの、半導体基板１
０の表面にダメージが残り、電界効果ＭＯＳトランジス
タのゲート酸化膜の信頼性に大きな影響を与える可能性
も出てくる。
【００４５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、トランジスタ特性への影響、露
光マスク数の増大を解消しつつ、ゲート絶縁膜を形成す
る半導体基板へのダメージを与えずにゲート絶縁膜の膜
厚を作り分ける半導体装置の製造方法を提供することに
ある。
のであり、その目的は、トランジスタ特性への影響、露
光マスク数の増大を解消しつつ、ゲート絶縁膜を形成す
る半導体基板へのダメージを与えずにゲート絶縁膜の膜
厚を作り分ける半導体装置の製造方法を提供することに
ある。
【００４６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、活性領域として
複数に区分された領域を有する半導体基板の前記区分さ
れた領域ごとに膜厚の異なるゲート絶縁膜を形成する半
導体装置の製造方法であって、前記半導体基板の活性領
域である第１領域と第２領域において、前記半導体基板
の上層にダメージ防止膜を形成する工程と、前記第１領
域を開口するパターンの第１マスク層を形成する工程
と、前記第１マスク層をマスクとして、前記ダメージ防
止膜を通過させて前記第１領域の前記半導体基板中に導
電性不純物を導入する工程と、前記第１マスク層をマス
クとして、前記第１領域の前記ダメージ防止膜を除去す
る工程と、前記第１マスク層を除去する工程と、前記第
１領域において、前記半導体基板の上層に第１ゲ−ト絶
縁膜を形成する工程と、前記第２領域を開口するパター
ンの第２マスク層を形成する工程と、前記第２マスク層
をマスクとして、前記ダメージ防止膜を通過して前記第
２領域の前記半導体基板中に導電性不純物を導入する工
程と、前記第２マスク層をマスクとして、前記第２領域
の前記ダメージ防止膜を除去する工程と、前記第２マス
ク層を除去する工程と、前記第２領域において、前記半
導体基板の上層に第２ゲ−ト絶縁膜を形成し、前記第１
領域の前記第１ゲート絶縁膜を厚膜化する工程とを有す
る。
め、本発明の半導体装置の製造方法は、活性領域として
複数に区分された領域を有する半導体基板の前記区分さ
れた領域ごとに膜厚の異なるゲート絶縁膜を形成する半
導体装置の製造方法であって、前記半導体基板の活性領
域である第１領域と第２領域において、前記半導体基板
の上層にダメージ防止膜を形成する工程と、前記第１領
域を開口するパターンの第１マスク層を形成する工程
と、前記第１マスク層をマスクとして、前記ダメージ防
止膜を通過させて前記第１領域の前記半導体基板中に導
電性不純物を導入する工程と、前記第１マスク層をマス
クとして、前記第１領域の前記ダメージ防止膜を除去す
る工程と、前記第１マスク層を除去する工程と、前記第
１領域において、前記半導体基板の上層に第１ゲ−ト絶
縁膜を形成する工程と、前記第２領域を開口するパター
ンの第２マスク層を形成する工程と、前記第２マスク層
をマスクとして、前記ダメージ防止膜を通過して前記第
２領域の前記半導体基板中に導電性不純物を導入する工
程と、前記第２マスク層をマスクとして、前記第２領域
の前記ダメージ防止膜を除去する工程と、前記第２マス
ク層を除去する工程と、前記第２領域において、前記半
導体基板の上層に第２ゲ−ト絶縁膜を形成し、前記第１
領域の前記第１ゲート絶縁膜を厚膜化する工程とを有す
る。
【００４７】上記の本発明の半導体装置の製造方法によ
れば、半導体基板中に導電性不純物を導入後に、ゲート
絶縁膜を形成し、その後にゲート絶縁膜の除去およびゲ
ート絶縁膜の再形成という工程を経ないことから、半導
体基板中の導電性不純物がさらに、ゲ−ト絶縁膜に拡散
してしまうことによる、半導体基板のゲ−ト絶縁膜との
接合近辺における不純物濃度が、大きく減少してしまう
こともない。したがって、様々な集積回路を製造する際
のゲート絶縁膜の作り分けの有無で、閾値の変化によ
る、トランジスタの不純物濃度の設計変更を回避するこ
とができる。
れば、半導体基板中に導電性不純物を導入後に、ゲート
絶縁膜を形成し、その後にゲート絶縁膜の除去およびゲ
ート絶縁膜の再形成という工程を経ないことから、半導
体基板中の導電性不純物がさらに、ゲ−ト絶縁膜に拡散
してしまうことによる、半導体基板のゲ−ト絶縁膜との
接合近辺における不純物濃度が、大きく減少してしまう
こともない。したがって、様々な集積回路を製造する際
のゲート絶縁膜の作り分けの有無で、閾値の変化によ
る、トランジスタの不純物濃度の設計変更を回避するこ
とができる。
【００４８】また、第１マスク層をマスクとして、第１
領域の半導体基板中への導電性不純物の導入、および第
１領域のダメージ防止膜の除去を行うことから、第１マ
スク層を除去した後には、第２領域には、ダメージ防止
膜が残るので、その後の第２領域の半導体基板中への、
ウェル形成用イオン注入や閾値調整用イオン注入等のと
きに、この厚いダメージ防止膜を使用することができる
ことから、半導体基板表面へのダメージを抑制でき、電
界効果トランジスタのゲート絶縁膜の信頼性を保つこと
が可能となる。
領域の半導体基板中への導電性不純物の導入、および第
１領域のダメージ防止膜の除去を行うことから、第１マ
スク層を除去した後には、第２領域には、ダメージ防止
膜が残るので、その後の第２領域の半導体基板中への、
ウェル形成用イオン注入や閾値調整用イオン注入等のと
きに、この厚いダメージ防止膜を使用することができる
ことから、半導体基板表面へのダメージを抑制でき、電
界効果トランジスタのゲート絶縁膜の信頼性を保つこと
が可能となる。
【００４９】さらに、第１もしくは第２マスク層をマス
クとして、ダメージ防止膜を通過させて第１領域もしく
は第２領域の半導体基板中にそれぞれ導電性不純物を導
入し、第１領域もしくは第２領域のダメージ防止膜をそ
れぞれ除去することから、新たにダメージ防止膜除去用
のマスクを形成することなく、ダメージ防止膜の除去が
可能なため、トランジスタ製造の際のＴＡＴ（Turn Aro
und Time）削減にも役立つ。
クとして、ダメージ防止膜を通過させて第１領域もしく
は第２領域の半導体基板中にそれぞれ導電性不純物を導
入し、第１領域もしくは第２領域のダメージ防止膜をそ
れぞれ除去することから、新たにダメージ防止膜除去用
のマスクを形成することなく、ダメージ防止膜の除去が
可能なため、トランジスタ製造の際のＴＡＴ（Turn Aro
und Time）削減にも役立つ。
【００５０】上記の本発明の半導体装置の製造方法は、
好適には、前記半導体基板が、活性領域としてさらに第
３領域を有しており、前記ダメージ防止膜を形成する工
程においては、前記第１領域、前記第２領域および前記
第３領域において前記半導体基板の上層に前記ダメージ
防止膜を形成し、前記第２マスク層を除去する工程の
後、前記半導体基板の上層に第２ゲート絶縁膜を形成
し、前記第１領域の前記第１ゲート絶縁膜を厚膜化する
工程の前に、前記第３領域を開口するパターンの第３マ
スク層を形成する工程と、前記第３マスク層をマスクと
して、前記ダメージ防止膜を通過して前記第３領域の前
記半導体基板中に導電性不純物を導入する工程と、前記
第３マスク層をマスクとして、前記第３領域の前記ダメ
ージ防止膜を除去する工程と、前記第３マスク層を除去
する工程とをさらに有し、前記第２領域において、前記
半導体基板の上層に第２ゲ−ト絶縁膜を形成し、前記第
１領域の前記第１ゲート絶縁膜を厚膜化する工程におい
ては、前記第２領域および前記第３領域において、前記
半導体基板の上層に第２ゲ−ト絶縁膜および第３ゲート
絶縁膜をそれぞれ形成し、前記第１領域の前記第１ゲー
ト絶縁膜を厚膜化する。
好適には、前記半導体基板が、活性領域としてさらに第
３領域を有しており、前記ダメージ防止膜を形成する工
程においては、前記第１領域、前記第２領域および前記
第３領域において前記半導体基板の上層に前記ダメージ
防止膜を形成し、前記第２マスク層を除去する工程の
後、前記半導体基板の上層に第２ゲート絶縁膜を形成
し、前記第１領域の前記第１ゲート絶縁膜を厚膜化する
工程の前に、前記第３領域を開口するパターンの第３マ
スク層を形成する工程と、前記第３マスク層をマスクと
して、前記ダメージ防止膜を通過して前記第３領域の前
記半導体基板中に導電性不純物を導入する工程と、前記
第３マスク層をマスクとして、前記第３領域の前記ダメ
ージ防止膜を除去する工程と、前記第３マスク層を除去
する工程とをさらに有し、前記第２領域において、前記
半導体基板の上層に第２ゲ−ト絶縁膜を形成し、前記第
１領域の前記第１ゲート絶縁膜を厚膜化する工程におい
ては、前記第２領域および前記第３領域において、前記
半導体基板の上層に第２ゲ−ト絶縁膜および第３ゲート
絶縁膜をそれぞれ形成し、前記第１領域の前記第１ゲー
ト絶縁膜を厚膜化する。
【００５１】これにより、半導体基板中に３つの膜厚の
異なるゲート絶縁膜を有する半導体装置を形成する場合
にも、上記と同様に、各領域における半導体基板中への
導電性不純物の導入後に、ゲート絶縁膜を形成し、その
後にゲート絶縁膜の除去およびゲート絶縁膜の再形成と
いう工程を経ないことから、各領域における半導体基板
中の導電性不純物がさらに、ゲ−ト絶縁膜に拡散してし
まうことによる、半導体基板のゲ−ト絶縁膜との接合近
辺における不純物濃度が大きく減少してしまうこともな
い。また、第１マスク層を除去した後には、第２領域お
よび第３領域には、ダメージ防止膜が残るので、その後
の第２領域および第３領域の半導体基板中への、ウェル
形成用イオン注入や閾値調整用イオン注入等のときに、
この厚いダメージ防止膜を使用することができることか
ら、半導体基板表面へのダメージを抑制でき、電界効果
トランジスタのゲート絶縁膜の信頼性を保つことが可能
となる。さらに、半導体基板中の各領域にそれぞれ導電
性不純物を導入し、その際用いたマスク層をマスクとし
て、各領域のダメージ防止膜をそれぞれ除去することか
ら、新たに各領域におけるダメージ防止膜除去用のマス
クを形成することなく、ダメージ防止膜の除去が可能な
ため、トランジスタ製造の際のＴＡＴ削減にも役立つ。
異なるゲート絶縁膜を有する半導体装置を形成する場合
にも、上記と同様に、各領域における半導体基板中への
導電性不純物の導入後に、ゲート絶縁膜を形成し、その
後にゲート絶縁膜の除去およびゲート絶縁膜の再形成と
いう工程を経ないことから、各領域における半導体基板
中の導電性不純物がさらに、ゲ−ト絶縁膜に拡散してし
まうことによる、半導体基板のゲ−ト絶縁膜との接合近
辺における不純物濃度が大きく減少してしまうこともな
い。また、第１マスク層を除去した後には、第２領域お
よび第３領域には、ダメージ防止膜が残るので、その後
の第２領域および第３領域の半導体基板中への、ウェル
形成用イオン注入や閾値調整用イオン注入等のときに、
この厚いダメージ防止膜を使用することができることか
ら、半導体基板表面へのダメージを抑制でき、電界効果
トランジスタのゲート絶縁膜の信頼性を保つことが可能
となる。さらに、半導体基板中の各領域にそれぞれ導電
性不純物を導入し、その際用いたマスク層をマスクとし
て、各領域のダメージ防止膜をそれぞれ除去することか
ら、新たに各領域におけるダメージ防止膜除去用のマス
クを形成することなく、ダメージ防止膜の除去が可能な
ため、トランジスタ製造の際のＴＡＴ削減にも役立つ。
【００５２】上記の本発明の半導体装置の製造方法は、
好適には、前記半導体基板が、活性領域としてさらに第
４領域を有しており、前記ダメージ防止膜を形成する工
程においては、前記第１領域、前記第２領域、前記第３
領域および前記第４領域において前記半導体基板の上層
に前記ダメージ防止膜を形成し、前記第１ゲ−ト絶縁膜
を形成する工程の後、前記第２マスク層を形成する工程
の前に、前記第４領域を開口するパターンの第４マスク
層を形成する工程と、前記第４マスク層をマスクとし
て、前記ダメージ防止膜を通過して前記第４領域の前記
半導体基板中に導電性不純物を導入する工程と、前記第
４マスク層をマスクとして、前記第４領域の前記ダメー
ジ防止膜を除去する工程と、前記第４マスク層を除去す
る工程と、前記第４領域において、前記半導体基板の上
層に第４ゲ−ト絶縁膜を形成し、前記第１領域の前記第
１ゲート絶縁膜を厚膜化する工程とをさらに有し、前記
第２領域および前記第３領域において、前記半導体基板
の上層に第２ゲ−ト絶縁膜および第３ゲート絶縁膜をそ
れぞれ形成し、前記第１領域の前記第１ゲート絶縁膜を
厚膜化する工程においては、前記第２領域および前記第
３領域において、前記半導体基板の上層に第２ゲ−ト絶
縁膜および第３ゲート絶縁膜をそれぞれ形成し、前記第
１領域の前記第１ゲート絶縁膜および前記第４領域の前
記第４ゲート絶縁膜をそれぞれ厚膜化する。これによ
り、上記と同様の理由から、各領域における半導体基板
中の導電性不純物がさらに、ゲ−ト絶縁膜中に拡散して
しまうことによる、半導体基板のゲ−ト絶縁膜との接合
近辺における不純物濃度が大きく減少してしまうことも
なく、半導体基板表面へのダメージを抑制でき、電界効
果トランジスタのゲート絶縁膜の信頼性を保つことが可
能となり、さらに、トランジスタ製造の際のＴＡＴ削減
にも役立つ。
好適には、前記半導体基板が、活性領域としてさらに第
４領域を有しており、前記ダメージ防止膜を形成する工
程においては、前記第１領域、前記第２領域、前記第３
領域および前記第４領域において前記半導体基板の上層
に前記ダメージ防止膜を形成し、前記第１ゲ−ト絶縁膜
を形成する工程の後、前記第２マスク層を形成する工程
の前に、前記第４領域を開口するパターンの第４マスク
層を形成する工程と、前記第４マスク層をマスクとし
て、前記ダメージ防止膜を通過して前記第４領域の前記
半導体基板中に導電性不純物を導入する工程と、前記第
４マスク層をマスクとして、前記第４領域の前記ダメー
ジ防止膜を除去する工程と、前記第４マスク層を除去す
る工程と、前記第４領域において、前記半導体基板の上
層に第４ゲ−ト絶縁膜を形成し、前記第１領域の前記第
１ゲート絶縁膜を厚膜化する工程とをさらに有し、前記
第２領域および前記第３領域において、前記半導体基板
の上層に第２ゲ−ト絶縁膜および第３ゲート絶縁膜をそ
れぞれ形成し、前記第１領域の前記第１ゲート絶縁膜を
厚膜化する工程においては、前記第２領域および前記第
３領域において、前記半導体基板の上層に第２ゲ−ト絶
縁膜および第３ゲート絶縁膜をそれぞれ形成し、前記第
１領域の前記第１ゲート絶縁膜および前記第４領域の前
記第４ゲート絶縁膜をそれぞれ厚膜化する。これによ
り、上記と同様の理由から、各領域における半導体基板
中の導電性不純物がさらに、ゲ−ト絶縁膜中に拡散して
しまうことによる、半導体基板のゲ−ト絶縁膜との接合
近辺における不純物濃度が大きく減少してしまうことも
なく、半導体基板表面へのダメージを抑制でき、電界効
果トランジスタのゲート絶縁膜の信頼性を保つことが可
能となり、さらに、トランジスタ製造の際のＴＡＴ削減
にも役立つ。
【００５３】上記の本発明の半導体装置の製造方法は、
好適には、前記ダメージ防止膜を形成する工程におい
て、前記ダメージ防止膜を酸化シリコンにより形成す
る。これにより、不純物を導入する際に、半導体基板の
ダメージを軽減することができる。
好適には、前記ダメージ防止膜を形成する工程におい
て、前記ダメージ防止膜を酸化シリコンにより形成す
る。これにより、不純物を導入する際に、半導体基板の
ダメージを軽減することができる。
【００５４】上記の本発明の半導体装置の製造方法は、
好適には、前記第１ゲ−ト絶縁膜を形成する工程および
前記第２ゲ−ト絶縁膜を形成する工程において、前記第
１ゲート絶縁膜および前記第２ゲート絶縁膜を酸化シリ
コンにより形成する。これにより、例えば、熱酸化法に
より、良質の絶縁特性をもつゲート酸化膜を形成するこ
とができる。
好適には、前記第１ゲ−ト絶縁膜を形成する工程および
前記第２ゲ−ト絶縁膜を形成する工程において、前記第
１ゲート絶縁膜および前記第２ゲート絶縁膜を酸化シリ
コンにより形成する。これにより、例えば、熱酸化法に
より、良質の絶縁特性をもつゲート酸化膜を形成するこ
とができる。
【００５５】上記の本発明の半導体装置の製造方法は、
好適には、前記第２領域において、前記半導体基板の上
層に第２ゲ−ト絶縁膜を形成し、前記第１領域の前記第
１ゲート絶縁膜を厚膜化する工程の後に、前記第１ゲー
ト絶縁膜および前記第２ゲート絶縁膜の上層にゲート電
極を形成する工程と、前記ゲート電極をマスクとして、
前記ゲート電極の側部領域の前記半導体基板中に導電性
不純物を導入する工程とをさらに有する。これにより、
ゲート電極、ゲート絶縁膜、および半導体基板中の導電
性不純物の拡散層（ソース・ドレイン拡散層）とから、
各領域に電界効果トランジスタを形成することができ
る。
好適には、前記第２領域において、前記半導体基板の上
層に第２ゲ−ト絶縁膜を形成し、前記第１領域の前記第
１ゲート絶縁膜を厚膜化する工程の後に、前記第１ゲー
ト絶縁膜および前記第２ゲート絶縁膜の上層にゲート電
極を形成する工程と、前記ゲート電極をマスクとして、
前記ゲート電極の側部領域の前記半導体基板中に導電性
不純物を導入する工程とをさらに有する。これにより、
ゲート電極、ゲート絶縁膜、および半導体基板中の導電
性不純物の拡散層（ソース・ドレイン拡散層）とから、
各領域に電界効果トランジスタを形成することができ
る。
【００５６】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、活性領域として複数に区分
された領域を有する半導体基板の前記区分された領域ご
とに膜厚の異なるゲート絶縁膜を形成する半導体装置の
製造方法であって、前記半導体基板の活性領域である第
１領域、第２領域および第３領域において、前記半導体
基板の上層にダメージ防止膜を形成する工程と、前記第
１領域を開口するパターンの第１マスク層を形成する工
程と、前記第１マスク層をマスクとして、前記ダメージ
防止膜を通過させて前記第１領域の前記半導体基板中に
導電性不純物を導入する工程と、前記第１マスク層をマ
スクとして、前記第１領域の前記ダメージ防止膜を除去
する工程と、前記第１マスク層を除去する工程と、前記
第１領域において、前記半導体基板の上層に第１ゲ−ト
絶縁膜を形成する工程と、前記第２領域を開口するパタ
ーンの第２マスク層を形成する工程と、前記第２マスク
層をマスクとして、前記ダメージ防止膜を通過して前記
第２領域の前記半導体基板中に導電性不純物を導入する
工程と、前記第２マスク層を除去する工程と、前記第３
領域を開口するパターンの第３マスク層を形成する工程
と、前記第３マスク層をマスクとして、前記ダメージ防
止膜を通過して前記第３領域の前記半導体基板中に導電
性不純物を導入する工程と、前記第３マスク層を除去す
る工程と、前記第２領域および前記第３領域を開口する
パターンの第４マスク層を形成する工程と、前記第４マ
スク層をマスクとして、前記第２領域および前記第３領
域の前記ダメージ防止膜を除去する工程と、前記第４マ
スク層を除去する工程と、前記第２領域および前記第３
領域において、前記半導体基板の上層に第２ゲ−ト絶縁
膜および第３ゲート絶縁膜をそれぞれ形成し、前記第１
領域の前記第１ゲート絶縁膜を厚膜化する工程とを有す
る。
の半導体装置の製造方法は、活性領域として複数に区分
された領域を有する半導体基板の前記区分された領域ご
とに膜厚の異なるゲート絶縁膜を形成する半導体装置の
製造方法であって、前記半導体基板の活性領域である第
１領域、第２領域および第３領域において、前記半導体
基板の上層にダメージ防止膜を形成する工程と、前記第
１領域を開口するパターンの第１マスク層を形成する工
程と、前記第１マスク層をマスクとして、前記ダメージ
防止膜を通過させて前記第１領域の前記半導体基板中に
導電性不純物を導入する工程と、前記第１マスク層をマ
スクとして、前記第１領域の前記ダメージ防止膜を除去
する工程と、前記第１マスク層を除去する工程と、前記
第１領域において、前記半導体基板の上層に第１ゲ−ト
絶縁膜を形成する工程と、前記第２領域を開口するパタ
ーンの第２マスク層を形成する工程と、前記第２マスク
層をマスクとして、前記ダメージ防止膜を通過して前記
第２領域の前記半導体基板中に導電性不純物を導入する
工程と、前記第２マスク層を除去する工程と、前記第３
領域を開口するパターンの第３マスク層を形成する工程
と、前記第３マスク層をマスクとして、前記ダメージ防
止膜を通過して前記第３領域の前記半導体基板中に導電
性不純物を導入する工程と、前記第３マスク層を除去す
る工程と、前記第２領域および前記第３領域を開口する
パターンの第４マスク層を形成する工程と、前記第４マ
スク層をマスクとして、前記第２領域および前記第３領
域の前記ダメージ防止膜を除去する工程と、前記第４マ
スク層を除去する工程と、前記第２領域および前記第３
領域において、前記半導体基板の上層に第２ゲ−ト絶縁
膜および第３ゲート絶縁膜をそれぞれ形成し、前記第１
領域の前記第１ゲート絶縁膜を厚膜化する工程とを有す
る。
【００５７】上記の本発明の半導体装置の製造方法によ
れば、半導体基板中に導電性不純物を導入後に、ゲート
絶縁膜を形成し、その後にゲート絶縁膜の除去およびゲ
ート絶縁膜の再形成という工程を経ないことから、半導
体基板中の導電性不純物がさらに、ゲ−ト絶縁膜に拡散
してしまうことによる、半導体基板のゲ−ト絶縁膜との
接合近辺における不純物濃度が大きく減少してしまうこ
ともない。したがって、様々な集積回路を製造する際の
ゲート絶縁膜の作り分けの有無で、閾値の変化による、
トランジスタの不純物濃度の設計変更を回避することが
できる。
れば、半導体基板中に導電性不純物を導入後に、ゲート
絶縁膜を形成し、その後にゲート絶縁膜の除去およびゲ
ート絶縁膜の再形成という工程を経ないことから、半導
体基板中の導電性不純物がさらに、ゲ−ト絶縁膜に拡散
してしまうことによる、半導体基板のゲ−ト絶縁膜との
接合近辺における不純物濃度が大きく減少してしまうこ
ともない。したがって、様々な集積回路を製造する際の
ゲート絶縁膜の作り分けの有無で、閾値の変化による、
トランジスタの不純物濃度の設計変更を回避することが
できる。
【００５８】また、第１マスク層をマスクとして、第１
領域の半導体基板中への導電性不純物の導入および第１
領域のダメージ防止膜の除去を行うことから、第１マス
ク層を除去した後には、第２領域および第３領域には、
ダメージ防止膜が残るので、その後の第２領域および第
３領域の半導体基板中への、ウェル形成用イオン注入や
閾値調整用イオン注入等のときに、この厚いダメージ防
止膜を使用することができることから、半導体基板表面
へのダメージを抑制でき、電界効果トランジスタのゲー
ト絶縁膜の信頼性を保つことが可能となる。
領域の半導体基板中への導電性不純物の導入および第１
領域のダメージ防止膜の除去を行うことから、第１マス
ク層を除去した後には、第２領域および第３領域には、
ダメージ防止膜が残るので、その後の第２領域および第
３領域の半導体基板中への、ウェル形成用イオン注入や
閾値調整用イオン注入等のときに、この厚いダメージ防
止膜を使用することができることから、半導体基板表面
へのダメージを抑制でき、電界効果トランジスタのゲー
ト絶縁膜の信頼性を保つことが可能となる。
【００５９】さらに、第２領域および第３領域における
ダメージ防止膜の除去を第４マスク層をマスクとして、
同時に行うことにより、トランジスタ製造の際のＴＡＴ
削減にも役立つ。
ダメージ防止膜の除去を第４マスク層をマスクとして、
同時に行うことにより、トランジスタ製造の際のＴＡＴ
削減にも役立つ。
【００６０】上記の本発明の半導体装置の製造方法は、
好適には、前記半導体基板が、活性領域としてさらに第
４領域を有しており、前記ダメージ防止膜を形成する工
程においては、前記第１領域、前記第２領域、前記第３
領域および前記第４領域において前記半導体基板の上層
に前記ダメージ防止膜を形成し、前記第１ゲ−ト絶縁膜
を形成する工程の後、前記第２マスク層を形成する工程
の前に、前記第４領域を開口するパターンの第５マスク
層を形成する工程と、前記第５マスク層をマスクとし
て、前記ダメージ防止膜を通過して前記第４領域の前記
半導体基板中に導電性不純物を導入する工程と、前記第
５マスク層をマスクとして、前記第４領域の前記ダメー
ジ防止膜を除去する工程と、前記第５マスク層を除去す
る工程と、前記第４領域において、前記半導体基板の上
層に第４ゲ−ト絶縁膜を形成し、前記第１領域の前記第
１ゲート絶縁膜を厚膜化する工程とをさらに有し、前記
第２領域および前記第３領域において、前記半導体基板
の上層に前記第２ゲ−ト絶縁膜および前記第３ゲート絶
縁膜をそれぞれ形成し、前記第１領域の前記第１ゲート
絶縁膜を厚膜化する工程においては、前記第２領域およ
び前記第３領域において、前記半導体基板の上層に前記
第２ゲ−ト絶縁膜および前記第３ゲート絶縁膜をそれぞ
れ形成し、前記第１領域の前記第１ゲート絶縁膜および
前記第４領域の前記第４ゲート絶縁膜をそれぞれ厚膜化
する。これにより、上記と同様の理由から、各領域にお
ける半導体基板中の導電性不純物がさらに、ゲ−ト絶縁
膜中に拡散してしまうことによる、半導体基板のゲ−ト
絶縁膜との接合近辺における不純物濃度が大きく減少し
てしまうこともなく、半導体基板表面へのダメージを抑
制でき、電界効果トランジスタのゲート絶縁膜の信頼性
を保つことが可能となり、さらに、トランジスタ製造の
際のＴＡＴ削減にも役立つ。
好適には、前記半導体基板が、活性領域としてさらに第
４領域を有しており、前記ダメージ防止膜を形成する工
程においては、前記第１領域、前記第２領域、前記第３
領域および前記第４領域において前記半導体基板の上層
に前記ダメージ防止膜を形成し、前記第１ゲ−ト絶縁膜
を形成する工程の後、前記第２マスク層を形成する工程
の前に、前記第４領域を開口するパターンの第５マスク
層を形成する工程と、前記第５マスク層をマスクとし
て、前記ダメージ防止膜を通過して前記第４領域の前記
半導体基板中に導電性不純物を導入する工程と、前記第
５マスク層をマスクとして、前記第４領域の前記ダメー
ジ防止膜を除去する工程と、前記第５マスク層を除去す
る工程と、前記第４領域において、前記半導体基板の上
層に第４ゲ−ト絶縁膜を形成し、前記第１領域の前記第
１ゲート絶縁膜を厚膜化する工程とをさらに有し、前記
第２領域および前記第３領域において、前記半導体基板
の上層に前記第２ゲ−ト絶縁膜および前記第３ゲート絶
縁膜をそれぞれ形成し、前記第１領域の前記第１ゲート
絶縁膜を厚膜化する工程においては、前記第２領域およ
び前記第３領域において、前記半導体基板の上層に前記
第２ゲ−ト絶縁膜および前記第３ゲート絶縁膜をそれぞ
れ形成し、前記第１領域の前記第１ゲート絶縁膜および
前記第４領域の前記第４ゲート絶縁膜をそれぞれ厚膜化
する。これにより、上記と同様の理由から、各領域にお
ける半導体基板中の導電性不純物がさらに、ゲ−ト絶縁
膜中に拡散してしまうことによる、半導体基板のゲ−ト
絶縁膜との接合近辺における不純物濃度が大きく減少し
てしまうこともなく、半導体基板表面へのダメージを抑
制でき、電界効果トランジスタのゲート絶縁膜の信頼性
を保つことが可能となり、さらに、トランジスタ製造の
際のＴＡＴ削減にも役立つ。
【００６１】上記の本発明の半導体装置の製造方法は、
好適には、前記ダメージ防止膜を形成する工程におい
て、前記ダメージ防止膜を酸化シリコンにより形成す
る。これにより、不純物を導入する際に、半導体基板の
ダメージを軽減することができる。
好適には、前記ダメージ防止膜を形成する工程におい
て、前記ダメージ防止膜を酸化シリコンにより形成す
る。これにより、不純物を導入する際に、半導体基板の
ダメージを軽減することができる。
【００６２】上記の本発明の半導体装置の製造方法は、
好適には、前記第１ゲ−ト絶縁膜を形成する工程、前記
第２ゲ−ト絶縁膜を形成する工程および前記第３ゲ−ト
絶縁膜を形成する工程において、前記第１ゲート絶縁
膜、前記第２ゲート絶縁膜および前記第３ゲ−ト絶縁膜
を酸化シリコンにより形成する。これにより、例えば、
熱酸化法により、良質の絶縁特性をもつゲート酸化膜を
形成することができる。
好適には、前記第１ゲ−ト絶縁膜を形成する工程、前記
第２ゲ−ト絶縁膜を形成する工程および前記第３ゲ−ト
絶縁膜を形成する工程において、前記第１ゲート絶縁
膜、前記第２ゲート絶縁膜および前記第３ゲ−ト絶縁膜
を酸化シリコンにより形成する。これにより、例えば、
熱酸化法により、良質の絶縁特性をもつゲート酸化膜を
形成することができる。
【００６３】上記の本発明の半導体装置の製造方法は、
好適には、前記第２領域および前記第３領域において、
前記半導体基板の上層に第２ゲ−ト絶縁膜および第３ゲ
ート絶縁膜をそれぞれ形成し、前記第１領域の前記第１
ゲート絶縁膜を厚膜化する工程の後に、前記第１ゲート
絶縁膜、前記第２ゲート絶縁膜および前記第３ゲート絶
縁膜の上層にそれぞれゲート電極を形成する工程と、前
記ゲート電極をマスクとして、前記ゲート電極の側部領
域の前記半導体基板中にそれぞれ導電性不純物を導入す
る工程とをさらに有する。これにより、ゲート電極、ゲ
ート絶縁膜、および半導体基板中の導電性不純物の拡散
層（ソース・ドレイン拡散層）とから、各領域に電界効
果トランジスタを形成することができる。
好適には、前記第２領域および前記第３領域において、
前記半導体基板の上層に第２ゲ−ト絶縁膜および第３ゲ
ート絶縁膜をそれぞれ形成し、前記第１領域の前記第１
ゲート絶縁膜を厚膜化する工程の後に、前記第１ゲート
絶縁膜、前記第２ゲート絶縁膜および前記第３ゲート絶
縁膜の上層にそれぞれゲート電極を形成する工程と、前
記ゲート電極をマスクとして、前記ゲート電極の側部領
域の前記半導体基板中にそれぞれ導電性不純物を導入す
る工程とをさらに有する。これにより、ゲート電極、ゲ
ート絶縁膜、および半導体基板中の導電性不純物の拡散
層（ソース・ドレイン拡散層）とから、各領域に電界効
果トランジスタを形成することができる。
【００６４】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００６５】第１実施形態 本発明の第１実施形態に係る半導体装置の製造方法によ
り製造した、薄いゲート絶縁膜を有する例えばｎＭＯＳ
トランジスタおよび厚いゲート絶縁膜を有する例えばｐ
ＭＯＳトランジスタの断面図を図１に示す。例えば、Ｌ
ＯＣＯＳ法により形成された図示しない素子分離絶縁膜
により、活性領域として複数に区分された領域を有す
る、例えばｐ型半導体基板１０の第１領域において、ｎ
ウェル１１が形成されている。第１領域において、半導
体基板１０に第１ゲート絶縁膜２１ａが形成されてお
り、第２領域において、半導体基板１０に第２ゲート絶
縁膜２２ａがそれぞれ形成されている。各領域のゲート
絶縁膜の上層に、例えばポリシリコンからなるゲ−ト電
極３０ａがそれぞれ形成されている。第１領域および第
２領域において、ゲート電極３０ａの両側部の半導体基
板１０中には、導電性不純物を含有するソース・ドレイ
ン拡散層１２および１３がそれぞれ形成されている。
り製造した、薄いゲート絶縁膜を有する例えばｎＭＯＳ
トランジスタおよび厚いゲート絶縁膜を有する例えばｐ
ＭＯＳトランジスタの断面図を図１に示す。例えば、Ｌ
ＯＣＯＳ法により形成された図示しない素子分離絶縁膜
により、活性領域として複数に区分された領域を有す
る、例えばｐ型半導体基板１０の第１領域において、ｎ
ウェル１１が形成されている。第１領域において、半導
体基板１０に第１ゲート絶縁膜２１ａが形成されてお
り、第２領域において、半導体基板１０に第２ゲート絶
縁膜２２ａがそれぞれ形成されている。各領域のゲート
絶縁膜の上層に、例えばポリシリコンからなるゲ−ト電
極３０ａがそれぞれ形成されている。第１領域および第
２領域において、ゲート電極３０ａの両側部の半導体基
板１０中には、導電性不純物を含有するソース・ドレイ
ン拡散層１２および１３がそれぞれ形成されている。
【００６６】次に、上記の本発明の第１実施形態に係る
半導体装置の製造方法について説明する。まず、図２
（ａ）に示すように、例えば、ｐ型シリコン半導体基板
１０上に、例えば、ＬＯＣＯＳ法により図示しない素子
分離絶縁膜を形成し、活性領域として、第１領域と第２
領域を形成する。各領域は不図示の素子分離絶縁膜によ
り分離されている。
半導体装置の製造方法について説明する。まず、図２
（ａ）に示すように、例えば、ｐ型シリコン半導体基板
１０上に、例えば、ＬＯＣＯＳ法により図示しない素子
分離絶縁膜を形成し、活性領域として、第１領域と第２
領域を形成する。各領域は不図示の素子分離絶縁膜によ
り分離されている。
【００６７】次に、図２（ｂ）に示すように、例えば熱
酸化法により、ｐ型シリコン半導体基板１０にイオン注
入時のダメージを防止するスルー酸化膜２０（ダメージ
防止膜）を形成する。このときの、スルー酸化膜２０の
膜厚としては例えば、８ｎｍから１０ｎｍである。場合
によってはレジスト等を用い、あらかじめ数種類のイオ
ン注入をしておいてもよい。
酸化法により、ｐ型シリコン半導体基板１０にイオン注
入時のダメージを防止するスルー酸化膜２０（ダメージ
防止膜）を形成する。このときの、スルー酸化膜２０の
膜厚としては例えば、８ｎｍから１０ｎｍである。場合
によってはレジスト等を用い、あらかじめ数種類のイオ
ン注入をしておいてもよい。
【００６８】次に、図２（ｃ）に示すように、スルー酸
化膜２０の上層に、第１領域を開口するパターンのレジ
スト膜Ｒ１（第１マスク層）をフォトリソグラフィー工
程により形成した後、レジスト膜Ｒ１をマスクとして、
スルー酸化膜２０を通過させて、第１領域のシリコン半
導体基板１０中に、Ａｓ、Ｐなどの導電性不純物Ｉ１を
イオン注入し、ｎウェル１１を形成する。
化膜２０の上層に、第１領域を開口するパターンのレジ
スト膜Ｒ１（第１マスク層）をフォトリソグラフィー工
程により形成した後、レジスト膜Ｒ１をマスクとして、
スルー酸化膜２０を通過させて、第１領域のシリコン半
導体基板１０中に、Ａｓ、Ｐなどの導電性不純物Ｉ１を
イオン注入し、ｎウェル１１を形成する。
【００６９】次に、図３（ａ）に示すように、レジスト
膜Ｒ１をマスクとして、例えばウェットエッチングによ
り第１領域のスルー酸化膜２０を除去する。
膜Ｒ１をマスクとして、例えばウェットエッチングによ
り第１領域のスルー酸化膜２０を除去する。
【００７０】次に、図３（ｂ）に示すように、例えば有
機溶剤を用いて、レジスト膜Ｒ１を除去する。
機溶剤を用いて、レジスト膜Ｒ１を除去する。
【００７１】次に、図３（ｃ）に示すように、例えば熱
酸化法により、第１領域のシリコン半導体基板１０に第
１ゲート酸化膜２１（第１ゲート絶縁膜）を形成する。
第１ゲート酸化膜２１の膜厚としては、例えば２ｎｍか
ら３ｎｍである。
酸化法により、第１領域のシリコン半導体基板１０に第
１ゲート酸化膜２１（第１ゲート絶縁膜）を形成する。
第１ゲート酸化膜２１の膜厚としては、例えば２ｎｍか
ら３ｎｍである。
【００７２】次に、図４（ａ）に示すように、第１ゲー
ト酸化膜２１の上層に第２領域を開口するパターンのレ
ジスト膜Ｒ２（第２マスク層）をフォトリソグラフィー
工程により形成する。
ト酸化膜２１の上層に第２領域を開口するパターンのレ
ジスト膜Ｒ２（第２マスク層）をフォトリソグラフィー
工程により形成する。
【００７３】次に、図４（ｂ）に示すように、レジスト
膜Ｒ２をマスクとして、スルー酸化膜２０を通過させ
て、第２領域の半導体基板１０中に、Ｂなどの閾値調整
用の導電性不純物Ｉ２をイオン注入する。
膜Ｒ２をマスクとして、スルー酸化膜２０を通過させ
て、第２領域の半導体基板１０中に、Ｂなどの閾値調整
用の導電性不純物Ｉ２をイオン注入する。
【００７４】次に、図４（ｃ）に示すように、レジスト
膜Ｒ２をマスクとして、例えばウェットエッチングによ
り第２領域のスルー酸化膜２０を除去する。
膜Ｒ２をマスクとして、例えばウェットエッチングによ
り第２領域のスルー酸化膜２０を除去する。
【００７５】次に、図５（ａ）に示すように、例えば有
機溶剤を用いて、レジスト膜Ｒ２を除去する。
機溶剤を用いて、レジスト膜Ｒ２を除去する。
【００７６】次に、図５（ｂ）に示すように、例えば熱
酸化法により、第２領域においてシリコン半導体基板１
０上に第２ゲート酸化膜２２（第２ゲート絶縁膜）を形
成し、同時に第１領域において、第１ゲート酸化膜２１
の膜厚を厚膜化する。このときの第２ゲート酸化膜２２
の膜厚としては、例えば２ｎｍから３ｎｍであり、厚膜
化後の第１ゲート酸化膜２１の膜厚としては、例えば、
５ｎｍから６ｎｍである。
酸化法により、第２領域においてシリコン半導体基板１
０上に第２ゲート酸化膜２２（第２ゲート絶縁膜）を形
成し、同時に第１領域において、第１ゲート酸化膜２１
の膜厚を厚膜化する。このときの第２ゲート酸化膜２２
の膜厚としては、例えば２ｎｍから３ｎｍであり、厚膜
化後の第１ゲート酸化膜２１の膜厚としては、例えば、
５ｎｍから６ｎｍである。
【００７７】次に、図５（ｃ）に示すように、例えばＣ
ＶＤ法により、第１領域および第２領域における第１ゲ
ート酸化膜２１および第２ゲート酸化膜２２の上層を被
覆して、全面に例えばポリシリコンを堆積させ、ゲ−ト
電極用層３０を形成し、その上層に、ゲ−ト電極パター
ンを有するレジスト膜Ｒ３をフォトリソグラフィー工程
により形成する。
ＶＤ法により、第１領域および第２領域における第１ゲ
ート酸化膜２１および第２ゲート酸化膜２２の上層を被
覆して、全面に例えばポリシリコンを堆積させ、ゲ−ト
電極用層３０を形成し、その上層に、ゲ−ト電極パター
ンを有するレジスト膜Ｒ３をフォトリソグラフィー工程
により形成する。
【００７８】次に、図６（ａ）に示すように、例えばＲ
ＩＥ（反応性イオンエッチング）などの異方性エッチン
グを施して、第１ゲート酸化膜２１ａ、第２ゲート酸化
膜２２ａおよびゲ−ト電極３０ａをパターニング加工し
た後、レジスト膜Ｒ３を除去する。
ＩＥ（反応性イオンエッチング）などの異方性エッチン
グを施して、第１ゲート酸化膜２１ａ、第２ゲート酸化
膜２２ａおよびゲ−ト電極３０ａをパターニング加工し
た後、レジスト膜Ｒ３を除去する。
【００７９】次に、図６（ｂ）に示すように、半導体基
板１０およびゲート電極３０ａの上層に第１領域を開口
するパターンのレジスト膜Ｒ４をフォトリソグラフィー
工程により形成する。
板１０およびゲート電極３０ａの上層に第１領域を開口
するパターンのレジスト膜Ｒ４をフォトリソグラフィー
工程により形成する。
【００８０】次に、図６（ｃ）に示すように、レジスト
膜Ｒ４をマスクとして、第１領域の半導体基板１０のｎ
ウェル１１中に、Ｂなどの導電性不純物Ｉ３をイオン注
入して、ソース・ドレイン拡散層１２を形成する。
膜Ｒ４をマスクとして、第１領域の半導体基板１０のｎ
ウェル１１中に、Ｂなどの導電性不純物Ｉ３をイオン注
入して、ソース・ドレイン拡散層１２を形成する。
【００８１】次に、図７（ａ）に示すように、例えば有
機溶剤を用いて、レジスト膜Ｒ４を除去する。
機溶剤を用いて、レジスト膜Ｒ４を除去する。
【００８２】次に、図７（ｂ）に示すように、半導体基
板１０およびゲート電極３０ａの上層に第２領域を開口
するパターンのレジスト膜Ｒ５をフォトリソグラフィー
工程により形成する。
板１０およびゲート電極３０ａの上層に第２領域を開口
するパターンのレジスト膜Ｒ５をフォトリソグラフィー
工程により形成する。
【００８３】次に、図７（ｃ）に示すように、レジスト
膜Ｒ５をマスクとして、第２領域のｐ型半導体基板１０
中に、Ａｓ、Ｐなどの導電性不純物Ｉ４をイオン注入し
て、ソース・ドレイン拡散層１３を形成する。
膜Ｒ５をマスクとして、第２領域のｐ型半導体基板１０
中に、Ａｓ、Ｐなどの導電性不純物Ｉ４をイオン注入し
て、ソース・ドレイン拡散層１３を形成する。
【００８４】次に、例えば有機溶剤を用いて、レジスト
膜Ｒ５を除去し、図１に示す半導体装置に至る。
膜Ｒ５を除去し、図１に示す半導体装置に至る。
【００８５】上記の本発明の第１実施形態に係る半導体
装置の製造方法によれば、第２領域における半導体基板
１０に形成された膜厚の薄い第２ゲート酸化膜２２は、
イオン注入後のスルー酸化膜２０の除去、およびゲート
酸化膜２２の形成工程を１度しか経ないため、ゲート酸
化膜２２の形成時における半導体基板１０中の導電性不
純物Ｉ２のゲート酸化膜２２への拡散が少ないことか
ら、ゲート酸化膜の膜厚を作り分けずにイオン注入後に
ゲート酸化膜を形成するトランジスタと同じ不純物条件
を用いることができる。
装置の製造方法によれば、第２領域における半導体基板
１０に形成された膜厚の薄い第２ゲート酸化膜２２は、
イオン注入後のスルー酸化膜２０の除去、およびゲート
酸化膜２２の形成工程を１度しか経ないため、ゲート酸
化膜２２の形成時における半導体基板１０中の導電性不
純物Ｉ２のゲート酸化膜２２への拡散が少ないことか
ら、ゲート酸化膜の膜厚を作り分けずにイオン注入後に
ゲート酸化膜を形成するトランジスタと同じ不純物条件
を用いることができる。
【００８６】また、レジスト膜Ｒ１をマスクとして、第
１領域の半導体基板１０中への導電性不純物Ｉ１のイオ
ン注入および第１領域のスルー酸化膜２０の除去を行う
ことから、レジスト膜Ｒ１を除去した後には、第２領域
には、スルー酸化膜２０が残るので、その後の第２領域
の半導体基板１０中への、閾値調整用イオン注入Ｉ２の
ときに、このスルー酸化膜２０を使用することができる
ことから、半導体基板１０の表面へのダメージを抑制で
き、電界効果ＭＯＳトランジスタのゲート酸化膜の信頼
性を保つことが可能となる。
１領域の半導体基板１０中への導電性不純物Ｉ１のイオ
ン注入および第１領域のスルー酸化膜２０の除去を行う
ことから、レジスト膜Ｒ１を除去した後には、第２領域
には、スルー酸化膜２０が残るので、その後の第２領域
の半導体基板１０中への、閾値調整用イオン注入Ｉ２の
ときに、このスルー酸化膜２０を使用することができる
ことから、半導体基板１０の表面へのダメージを抑制で
き、電界効果ＭＯＳトランジスタのゲート酸化膜の信頼
性を保つことが可能となる。
【００８７】さらに、レジスト膜Ｒ１もしくはレジスト
膜Ｒ２をマスクとして、スルー酸化膜２０を通過させて
第１領域もしくは第２領域の半導体基板１０中にそれぞ
れ導電性不純物Ｉ１もしくはＩ２をイオン注入し、第１
領域もしくは第２領域のスルー酸化膜２０をそれぞれ除
去することから、新たにスルー酸化膜２０を除去するた
めのマスクを形成することなく、スルー酸化膜２０の除
去が可能なため、トランジスタ製造の際のＴＡＴ削減に
も役立つ。
膜Ｒ２をマスクとして、スルー酸化膜２０を通過させて
第１領域もしくは第２領域の半導体基板１０中にそれぞ
れ導電性不純物Ｉ１もしくはＩ２をイオン注入し、第１
領域もしくは第２領域のスルー酸化膜２０をそれぞれ除
去することから、新たにスルー酸化膜２０を除去するた
めのマスクを形成することなく、スルー酸化膜２０の除
去が可能なため、トランジスタ製造の際のＴＡＴ削減に
も役立つ。
【００８８】本発明の第１実施形態に係る半導体装置の
製造方法は、上記の説明に限定されない。例えば、第１
実施形態として、ゲート酸化膜の膜厚の厚いｐチャネル
ＭＯＳトランジスタとゲート酸化膜の膜厚の薄いｎチャ
ネルＭＯＳトランジスタを形成する方法について説明し
たが、ゲート酸化膜の膜厚の異なる同じｎチャネルＭＯ
ＳトランジスタもしくはｐチャネルＭＯＳトランジスタ
を形成することもできる。かかる場合には、ゲート電極
形成後のソース・ドレイン拡散層を形成するためのイオ
ン注入を同時に行うこともできる。また、第１実施形態
では、ゲート絶縁膜として、酸化膜を用いたが、それ以
外にも、窒化酸化膜、窒化膜、高誘電体絶縁膜などを用
いてもよい。また、第１実施形態では、ゲート絶縁膜の
膜厚が異なるｎチャネルＭＯＳトランジスタ、ｐチャネ
ルＭＯＳトランジスタの製造方法について説明したが、
これに限らず、例えばフローティングゲート構造あるい
はＭＯＮＯＳ構造などの、ＥＥＰＲＯＭ等のゲート絶縁
膜を有するものであれば何にでも適用することができ
る。また、膜厚の異なるゲート絶縁膜を各トランジスタ
の特性等に応じて形成することができればよいので、本
説明に具体例としてあげたゲート絶縁膜の膜厚に限られ
るわけでない。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。
製造方法は、上記の説明に限定されない。例えば、第１
実施形態として、ゲート酸化膜の膜厚の厚いｐチャネル
ＭＯＳトランジスタとゲート酸化膜の膜厚の薄いｎチャ
ネルＭＯＳトランジスタを形成する方法について説明し
たが、ゲート酸化膜の膜厚の異なる同じｎチャネルＭＯ
ＳトランジスタもしくはｐチャネルＭＯＳトランジスタ
を形成することもできる。かかる場合には、ゲート電極
形成後のソース・ドレイン拡散層を形成するためのイオ
ン注入を同時に行うこともできる。また、第１実施形態
では、ゲート絶縁膜として、酸化膜を用いたが、それ以
外にも、窒化酸化膜、窒化膜、高誘電体絶縁膜などを用
いてもよい。また、第１実施形態では、ゲート絶縁膜の
膜厚が異なるｎチャネルＭＯＳトランジスタ、ｐチャネ
ルＭＯＳトランジスタの製造方法について説明したが、
これに限らず、例えばフローティングゲート構造あるい
はＭＯＮＯＳ構造などの、ＥＥＰＲＯＭ等のゲート絶縁
膜を有するものであれば何にでも適用することができ
る。また、膜厚の異なるゲート絶縁膜を各トランジスタ
の特性等に応じて形成することができればよいので、本
説明に具体例としてあげたゲート絶縁膜の膜厚に限られ
るわけでない。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。
【００８９】第２実施形態 本発明の第２実施形態は、第１実施形態に係る半導体装
置の製造方法を用いて、第２領域の薄いゲート酸化膜の
トランジスタで、論理回路用トランジスタを形成し、第
１領域の厚いゲート酸化膜のトランジスタで、入出力ト
ランジスタを形成するＭＰＵ(Micro Processing Unit)
、ＤＳＰ(Digital Signal Processor)およびシステム
ＬＳＩ等の集積回路である。
置の製造方法を用いて、第２領域の薄いゲート酸化膜の
トランジスタで、論理回路用トランジスタを形成し、第
１領域の厚いゲート酸化膜のトランジスタで、入出力ト
ランジスタを形成するＭＰＵ(Micro Processing Unit)
、ＤＳＰ(Digital Signal Processor)およびシステム
ＬＳＩ等の集積回路である。
【００９０】半導体集積回路の中には、低電圧や低消費
電力で動作する論理回路用トランジスタと、集積回路の
外部と信号のやりとりを行い、大電流が流れても壊れな
いような入出力トランジスタから形成されるものがあ
る。通常、入出力トランジスタは、論理回路用トランジ
スタより、半導体基板中の不純物濃度を大きくしたり、
ゲート酸化膜の膜厚を厚くし、論理トランジスタよりも
閾値が高くなるように設定される。第１実施形態に係る
半導体装置の製造方法を用いて、ゲート酸化膜の作り分
けを行うことにより、同一の不純物分布形成条件で、ゲ
ート酸化膜の作り分けの有無にかかわらず、同一の閾値
がえられる上記の集積回路を製造することができ、製造
期間の短縮を実現することもできる。
電力で動作する論理回路用トランジスタと、集積回路の
外部と信号のやりとりを行い、大電流が流れても壊れな
いような入出力トランジスタから形成されるものがあ
る。通常、入出力トランジスタは、論理回路用トランジ
スタより、半導体基板中の不純物濃度を大きくしたり、
ゲート酸化膜の膜厚を厚くし、論理トランジスタよりも
閾値が高くなるように設定される。第１実施形態に係る
半導体装置の製造方法を用いて、ゲート酸化膜の作り分
けを行うことにより、同一の不純物分布形成条件で、ゲ
ート酸化膜の作り分けの有無にかかわらず、同一の閾値
がえられる上記の集積回路を製造することができ、製造
期間の短縮を実現することもできる。
【００９１】第３実施形態 本発明の第３実施形態に係る半導体装置の製造方法によ
り製造した、薄いゲート絶縁膜を有するＣＭＯＳトラン
ジスタと厚いゲート絶縁膜を有する例えばＤＲＡＭやＩ
／Ｏ用のトランジスタの断面図を図８に示す。例えば、
ＬＯＣＯＳ法により形成された図示しない素子分離絶縁
膜により、活性領域として第１領域（ＤＲＡＭまたはＩ
／Ｏ用トランジスタ形成領域）、第２領域（ｎチャネル
ＭＯＳトランジスタ形成領域）および第３領域（ｐチャ
ネルＭＯＳトランジスタ形成領域）に区分された領域を
有する、例えばｐ型半導体基板１０がある。ｐ型半導体
基板１０の第３領域において、ｎウェル１１が形成され
ている。第１領域において、半導体基板１０に第１ゲー
ト絶縁膜２１ａが形成されており、第２領域および第３
領域において、半導体基板１０に第２ゲート絶縁膜２２
ａおよび第３ゲート絶縁膜２３ａがそれぞれ形成されて
いる。第１領域、第２領域および第３領域のゲート絶縁
膜にはその上層に例えば、ポリシリコンからなるゲ−ト
電極３０ａがそれぞれ形成されている。第１領域、第２
領域および第３領域において、ゲート電極３０ａの両側
部の半導体基板１０中には、導電性不純物を含有するソ
ース・ドレイン拡散層１２、１３および１４がそれぞれ
形成されている。
り製造した、薄いゲート絶縁膜を有するＣＭＯＳトラン
ジスタと厚いゲート絶縁膜を有する例えばＤＲＡＭやＩ
／Ｏ用のトランジスタの断面図を図８に示す。例えば、
ＬＯＣＯＳ法により形成された図示しない素子分離絶縁
膜により、活性領域として第１領域（ＤＲＡＭまたはＩ
／Ｏ用トランジスタ形成領域）、第２領域（ｎチャネル
ＭＯＳトランジスタ形成領域）および第３領域（ｐチャ
ネルＭＯＳトランジスタ形成領域）に区分された領域を
有する、例えばｐ型半導体基板１０がある。ｐ型半導体
基板１０の第３領域において、ｎウェル１１が形成され
ている。第１領域において、半導体基板１０に第１ゲー
ト絶縁膜２１ａが形成されており、第２領域および第３
領域において、半導体基板１０に第２ゲート絶縁膜２２
ａおよび第３ゲート絶縁膜２３ａがそれぞれ形成されて
いる。第１領域、第２領域および第３領域のゲート絶縁
膜にはその上層に例えば、ポリシリコンからなるゲ−ト
電極３０ａがそれぞれ形成されている。第１領域、第２
領域および第３領域において、ゲート電極３０ａの両側
部の半導体基板１０中には、導電性不純物を含有するソ
ース・ドレイン拡散層１２、１３および１４がそれぞれ
形成されている。
【００９２】上記の第３実施形態に係る半導体装置の製
造方法について説明する。まず、図９（ａ）に示すよう
に、例えばｐ型シリコン半導体基板１０上に、例えば、
ＬＯＣＯＳ法により図示しない素子分離絶縁膜を形成
し、活性領域として、第１領域、第２領域および第３領
域を形成する。各領域は、不図示の素子分離絶縁膜によ
り分離されている。
造方法について説明する。まず、図９（ａ）に示すよう
に、例えばｐ型シリコン半導体基板１０上に、例えば、
ＬＯＣＯＳ法により図示しない素子分離絶縁膜を形成
し、活性領域として、第１領域、第２領域および第３領
域を形成する。各領域は、不図示の素子分離絶縁膜によ
り分離されている。
【００９３】次に、図９（ｂ）に示すように、例えば熱
酸化法により、ｐ型シリコン半導体基板１０にイオン注
入時のダメージを防止するスルー酸化膜２０（ダメージ
防止膜）を形成する。このときの、スルー酸化膜２０の
膜厚としては、例えば８ｎｍから１０ｎｍ程度である。
なお、場合によってはレジスト等を用い、あらかじめ数
種類のイオン注入をしておいてもよい。
酸化法により、ｐ型シリコン半導体基板１０にイオン注
入時のダメージを防止するスルー酸化膜２０（ダメージ
防止膜）を形成する。このときの、スルー酸化膜２０の
膜厚としては、例えば８ｎｍから１０ｎｍ程度である。
なお、場合によってはレジスト等を用い、あらかじめ数
種類のイオン注入をしておいてもよい。
【００９４】次に、図９（ｃ）に示すように、スルー酸
化膜２０の上層に、第１領域を開口するパターンのレジ
スト膜Ｒ１（第１マスク層）をフォトリソグラフィー工
程により形成する。
化膜２０の上層に、第１領域を開口するパターンのレジ
スト膜Ｒ１（第１マスク層）をフォトリソグラフィー工
程により形成する。
【００９５】次に、図１０（ａ）に示すように、レジス
ト膜Ｒ１をマスクとして、スルー酸化膜２０を通過させ
て、第１領域のシリコン半導体基板１０中に、Ｂなどの
閾値調整用の導電性不純物Ｉ１をイオン注入する。
ト膜Ｒ１をマスクとして、スルー酸化膜２０を通過させ
て、第１領域のシリコン半導体基板１０中に、Ｂなどの
閾値調整用の導電性不純物Ｉ１をイオン注入する。
【００９６】次に、図１０（ｂ）に示すように、レジス
ト膜Ｒ１をマスクとして、例えばウェットエッチングに
より、第１領域のスルー酸化膜２０を除去する。
ト膜Ｒ１をマスクとして、例えばウェットエッチングに
より、第１領域のスルー酸化膜２０を除去する。
【００９７】次に、１０（ｃ）に示すように、例えば有
機溶剤を用いて、レジスト膜Ｒ１を除去する。
機溶剤を用いて、レジスト膜Ｒ１を除去する。
【００９８】次に、図１１（ａ）に示すように、例えば
熱酸化法により、第１領域において、シリコン半導体基
板１０に第１ゲート酸化膜（第１ゲート絶縁膜）２１を
形成する。このときの、第１ゲート酸化膜２１の膜厚
は、例えば、２ｎｍから３ｎｍ程度である。
熱酸化法により、第１領域において、シリコン半導体基
板１０に第１ゲート酸化膜（第１ゲート絶縁膜）２１を
形成する。このときの、第１ゲート酸化膜２１の膜厚
は、例えば、２ｎｍから３ｎｍ程度である。
【００９９】次に、図１１（ｂ）に示すように、第１領
域の第１ゲート酸化膜２１および第３領域のスルー酸化
膜２０の上層に第２領域を開口するパターンのレジスト
膜Ｒ２（第２マスク層）をフォトリソグラフィー工程に
より形成する。
域の第１ゲート酸化膜２１および第３領域のスルー酸化
膜２０の上層に第２領域を開口するパターンのレジスト
膜Ｒ２（第２マスク層）をフォトリソグラフィー工程に
より形成する。
【０１００】次に、図１１（ｃ）に示すように、レジス
ト膜Ｒ２をマスクとして、スルー酸化膜２０を通過させ
て、第２領域の半導体基板１０中に、Ｂなどの閾値調整
用の導電性不純物Ｉ２をイオン注入する。
ト膜Ｒ２をマスクとして、スルー酸化膜２０を通過させ
て、第２領域の半導体基板１０中に、Ｂなどの閾値調整
用の導電性不純物Ｉ２をイオン注入する。
【０１０１】次に、図１２（ａ）に示すように、レジス
ト膜Ｒ２をマスクとして、例えばウェットエッチングに
より、第２領域のスルー酸化膜２０を除去する。
ト膜Ｒ２をマスクとして、例えばウェットエッチングに
より、第２領域のスルー酸化膜２０を除去する。
【０１０２】次に、図１２（ｂ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ２を除去する。
有機溶剤を用いて、レジスト膜Ｒ２を除去する。
【０１０３】次に、図１２（ｃ）に示すように、第１領
域の第１ゲート酸化膜２１および第２領域の半導体基板
１０の上層に、第３領域を開口するパターンのレジスト
膜Ｒ３（第３マスク層）をフォトリソグラフィー工程に
より形成する。
域の第１ゲート酸化膜２１および第２領域の半導体基板
１０の上層に、第３領域を開口するパターンのレジスト
膜Ｒ３（第３マスク層）をフォトリソグラフィー工程に
より形成する。
【０１０４】次に、図１３（ａ）に示すように、レジス
ト膜Ｒ３をマスクとして、スルー酸化膜２０を通過させ
て、第３領域の半導体基板１０中に、Ａｓ、Ｐなどの導
電性不純物Ｉ３をイオン注入し、ｎウェル１１を形成す
る。
ト膜Ｒ３をマスクとして、スルー酸化膜２０を通過させ
て、第３領域の半導体基板１０中に、Ａｓ、Ｐなどの導
電性不純物Ｉ３をイオン注入し、ｎウェル１１を形成す
る。
【０１０５】次に、図１３（ｂ）に示すように、レジス
ト膜Ｒ３をマスクとして、例えばウェットエッチングに
より、第３領域のスルー酸化膜２０を除去する。
ト膜Ｒ３をマスクとして、例えばウェットエッチングに
より、第３領域のスルー酸化膜２０を除去する。
【０１０６】次に、図１３（ｃ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
【０１０７】次に、図１４（ａ）に示すように、例えば
熱酸化法により、第２領域および第３領域において、シ
リコン半導体基板１０に第２ゲート酸化膜（第２ゲート
絶縁膜）２２および第３ゲート酸化膜（第３ゲート絶縁
膜）２３をそれぞれ形成し、同時に第１領域において、
第１ゲート酸化膜２１の膜厚を厚膜化する。このとき
の、第２ゲート酸化膜２２および第３ゲート酸化膜２３
の膜厚としては、例えば２ｎｍから３ｎｍ程度であり、
厚膜化した第１ゲート酸化膜２１の膜厚としては、例え
ば５ｎｍから６ｎｍ程度である。
熱酸化法により、第２領域および第３領域において、シ
リコン半導体基板１０に第２ゲート酸化膜（第２ゲート
絶縁膜）２２および第３ゲート酸化膜（第３ゲート絶縁
膜）２３をそれぞれ形成し、同時に第１領域において、
第１ゲート酸化膜２１の膜厚を厚膜化する。このとき
の、第２ゲート酸化膜２２および第３ゲート酸化膜２３
の膜厚としては、例えば２ｎｍから３ｎｍ程度であり、
厚膜化した第１ゲート酸化膜２１の膜厚としては、例え
ば５ｎｍから６ｎｍ程度である。
【０１０８】次に、図１４（ｂ）に示すように、例えば
ＣＶＤ法により、第１領域、第２領域および第３領域に
おける第１ゲート酸化膜２１、第２ゲート酸化膜２２お
よび第３ゲート酸化膜２３の上層を被覆して、全面に例
えばポリシリコンを堆積させ、ゲ−ト電極用層３０を形
成し、その上層に、ゲ−ト電極パターンを有するレジス
ト膜Ｒ４をフォトリソグラフィー工程により形成する。
ＣＶＤ法により、第１領域、第２領域および第３領域に
おける第１ゲート酸化膜２１、第２ゲート酸化膜２２お
よび第３ゲート酸化膜２３の上層を被覆して、全面に例
えばポリシリコンを堆積させ、ゲ−ト電極用層３０を形
成し、その上層に、ゲ−ト電極パターンを有するレジス
ト膜Ｒ４をフォトリソグラフィー工程により形成する。
【０１０９】次に、図１４（ｃ）に示すように、例えば
ＲＩＥ（反応性イオンエッチング）などの異方性エッチ
ングを施して、ゲート絶縁膜２１ａ、２２ａ、２３ａお
よびゲ−ト電極３０ａをパターニング加工した後、レジ
スト膜Ｒ４を除去する。
ＲＩＥ（反応性イオンエッチング）などの異方性エッチ
ングを施して、ゲート絶縁膜２１ａ、２２ａ、２３ａお
よびゲ−ト電極３０ａをパターニング加工した後、レジ
スト膜Ｒ４を除去する。
【０１１０】次に、図１５（ａ）に示すように、半導体
基板１０およびゲート電極３０ａの上層に、第１領域を
開口するパターンのレジスト膜Ｒ５を、フォトリソグラ
フィー工程により形成する。
基板１０およびゲート電極３０ａの上層に、第１領域を
開口するパターンのレジスト膜Ｒ５を、フォトリソグラ
フィー工程により形成する。
【０１１１】次に、図１５（ｂ）に示すように、レジス
ト膜Ｒ５をマスクとして、第１領域のｐ型半導体基板１
０中に、Ａｓ、Ｐなどの導電性不純物Ｉ４をイオン注入
して、ソース・ドレイン拡散層１２を形成する。
ト膜Ｒ５をマスクとして、第１領域のｐ型半導体基板１
０中に、Ａｓ、Ｐなどの導電性不純物Ｉ４をイオン注入
して、ソース・ドレイン拡散層１２を形成する。
【０１１２】次に、図１５（ｃ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ５を除去する。
有機溶剤を用いて、レジスト膜Ｒ５を除去する。
【０１１３】次に、図１６（ａ）に示すように、半導体
基板１０およびゲート電極３０ａの上層に、第３領域を
開口するパターンのレジスト膜Ｒ６を、フォトリソグラ
フィー工程により形成する。
基板１０およびゲート電極３０ａの上層に、第３領域を
開口するパターンのレジスト膜Ｒ６を、フォトリソグラ
フィー工程により形成する。
【０１１４】次に、図１６（ｂ）に示すように、レジス
ト膜Ｒ６をマスクとして、第３領域のｐ型半導体基板１
０のｎウェル１１中に、Ｂなどの導電性不純物Ｉ５をイ
オン注入して、ソース・ドレイン拡散層１３を形成す
る。
ト膜Ｒ６をマスクとして、第３領域のｐ型半導体基板１
０のｎウェル１１中に、Ｂなどの導電性不純物Ｉ５をイ
オン注入して、ソース・ドレイン拡散層１３を形成す
る。
【０１１５】次に、図１６（ｃ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ６を除去する。
有機溶剤を用いて、レジスト膜Ｒ６を除去する。
【０１１６】次に、図１７（ａ）に示すように、半導体
基板１０およびゲート電極３０ａの上層に、第２領域を
開口するパターンのレジスト膜Ｒ７を、フォトリソグラ
フィー工程により形成する。
基板１０およびゲート電極３０ａの上層に、第２領域を
開口するパターンのレジスト膜Ｒ７を、フォトリソグラ
フィー工程により形成する。
【０１１７】次に、図１７（ｂ）に示すように、レジス
ト膜Ｒ７をマスクとして、第２領域のｐ型半導体基板１
０中に、Ａｓ、Ｐなどの導電性不純物Ｉ６をイオン注入
して、ソース・ドレイン拡散層１４を形成する。
ト膜Ｒ７をマスクとして、第２領域のｐ型半導体基板１
０中に、Ａｓ、Ｐなどの導電性不純物Ｉ６をイオン注入
して、ソース・ドレイン拡散層１４を形成する。
【０１１８】次に、例えば有機溶剤を用いて、レジスト
膜Ｒ７を除去し、図８に示す半導体装置に至る。
膜Ｒ７を除去し、図８に示す半導体装置に至る。
【０１１９】上記の本発明の第３実施形態に係る半導体
装置の製造方法によれば、第２領域および第３領域にお
ける半導体基板１０に形成された膜厚の薄い第２ゲート
酸化膜２２ａおよび第３ゲート酸化膜２３ａは、イオン
注入後のスルー酸化膜２０の除去、ゲート酸化膜２２お
よび２３の形成工程を１度しか経ないため、ゲート酸化
膜２２および２３の形成時における半導体基板１０中の
導電性不純物Ｉ２およびＩ３のゲート酸化膜２２および
２３への拡散が少ないことから、ゲート酸化膜の膜厚を
作り分けずにイオン注入後にゲート酸化膜を形成するト
ランジスタと同じ不純物条件を用いることができる。
装置の製造方法によれば、第２領域および第３領域にお
ける半導体基板１０に形成された膜厚の薄い第２ゲート
酸化膜２２ａおよび第３ゲート酸化膜２３ａは、イオン
注入後のスルー酸化膜２０の除去、ゲート酸化膜２２お
よび２３の形成工程を１度しか経ないため、ゲート酸化
膜２２および２３の形成時における半導体基板１０中の
導電性不純物Ｉ２およびＩ３のゲート酸化膜２２および
２３への拡散が少ないことから、ゲート酸化膜の膜厚を
作り分けずにイオン注入後にゲート酸化膜を形成するト
ランジスタと同じ不純物条件を用いることができる。
【０１２０】また、レジスト膜Ｒ１をマスクとして、第
１領域の半導体基板１０中への導電性不純物Ｉ１のイオ
ン注入および第１領域のスルー酸化膜２０の除去を行う
ことから、レジスト膜Ｒ１を除去した後には、第２領域
および第３領域には、スルー酸化膜２０が残るので、そ
の後の第２領域および第３領域の半導体基板１０中へ
の、閾値調整用イオン注入Ｉ２およびウェル形成用イオ
ン注入Ｉ３のときに、このスルー酸化膜２０を使用する
ことができることから、半導体基板１０の表面へのダメ
ージを抑制でき、電界効果ＭＯＳトランジスタのゲート
酸化膜の信頼性を保つことが可能となる。
１領域の半導体基板１０中への導電性不純物Ｉ１のイオ
ン注入および第１領域のスルー酸化膜２０の除去を行う
ことから、レジスト膜Ｒ１を除去した後には、第２領域
および第３領域には、スルー酸化膜２０が残るので、そ
の後の第２領域および第３領域の半導体基板１０中へ
の、閾値調整用イオン注入Ｉ２およびウェル形成用イオ
ン注入Ｉ３のときに、このスルー酸化膜２０を使用する
ことができることから、半導体基板１０の表面へのダメ
ージを抑制でき、電界効果ＭＯＳトランジスタのゲート
酸化膜の信頼性を保つことが可能となる。
【０１２１】さらに、レジスト膜Ｒ１、レジスト膜Ｒ２
もしくはレジスト膜Ｒ３をマスクとして、スルー酸化膜
２０を通過させて第１領域、第２領域もしくは第３領域
の半導体基板１０中にそれぞれ導電性不純物Ｉ１、Ｉ２
もしくはＩ３をイオン注入し、第１領域、第２領域もし
くは第３領域のスルー酸化膜２０をそれぞれ除去するこ
とから、新たにスルー酸化膜２０を除去するためのマス
クを形成することなく、スルー酸化膜２０の除去が可能
なため、トランジスタ製造の際のＴＡＴ削減にも役立
つ。
もしくはレジスト膜Ｒ３をマスクとして、スルー酸化膜
２０を通過させて第１領域、第２領域もしくは第３領域
の半導体基板１０中にそれぞれ導電性不純物Ｉ１、Ｉ２
もしくはＩ３をイオン注入し、第１領域、第２領域もし
くは第３領域のスルー酸化膜２０をそれぞれ除去するこ
とから、新たにスルー酸化膜２０を除去するためのマス
クを形成することなく、スルー酸化膜２０の除去が可能
なため、トランジスタ製造の際のＴＡＴ削減にも役立
つ。
【０１２２】本発明の第３実施形態に係る半導体装置の
製造方法は、上記の説明に限定されない。例えば、第３
実施形態として、ＣＭＯＳトランジスタのｎＭＯＳトラ
ンジスタとｐＭＯＳトランジスタのゲート酸化膜の膜厚
を同一のものとしたが、ゲート酸化膜の膜厚の異なるｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタにしてもよ
い。この場合には、第２領域および第３領域のゲート酸
化膜を同時に形成せずに、例えば第２領域のゲート酸化
膜を先に形成し、第３領域のゲート酸化膜の形成の際に
厚膜化することで、ゲート酸化膜の膜厚の異なるｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタを製造すること
ができる。また、第３実施形態では、ゲート絶縁膜とし
て、酸化膜を用いたが、それ以外にも、窒化酸化膜、窒
化膜、高誘電体絶縁膜などを用いてもよい。また、第３
実施形態では、ゲート絶縁膜の膜厚が異なるＣＭＯＳト
ランジスタ、およびＤＲＡＭもしくはＩ／Ｏ用トランジ
スタの製造方法について説明したが、これに限らず、例
えばフローティングゲート構造あるいはＭＯＮＯＳ構造
などのＥＥＰＲＯＭ等の、ゲート絶縁膜を有するもので
あれば何にでも適用することができる。また、膜厚の異
なるゲート絶縁膜を各トランジスタの特性等に応じて形
成することができればよいので、本説明に具体例として
あげたゲート絶縁膜の膜厚に限られるわけでない。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
製造方法は、上記の説明に限定されない。例えば、第３
実施形態として、ＣＭＯＳトランジスタのｎＭＯＳトラ
ンジスタとｐＭＯＳトランジスタのゲート酸化膜の膜厚
を同一のものとしたが、ゲート酸化膜の膜厚の異なるｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタにしてもよ
い。この場合には、第２領域および第３領域のゲート酸
化膜を同時に形成せずに、例えば第２領域のゲート酸化
膜を先に形成し、第３領域のゲート酸化膜の形成の際に
厚膜化することで、ゲート酸化膜の膜厚の異なるｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタを製造すること
ができる。また、第３実施形態では、ゲート絶縁膜とし
て、酸化膜を用いたが、それ以外にも、窒化酸化膜、窒
化膜、高誘電体絶縁膜などを用いてもよい。また、第３
実施形態では、ゲート絶縁膜の膜厚が異なるＣＭＯＳト
ランジスタ、およびＤＲＡＭもしくはＩ／Ｏ用トランジ
スタの製造方法について説明したが、これに限らず、例
えばフローティングゲート構造あるいはＭＯＮＯＳ構造
などのＥＥＰＲＯＭ等の、ゲート絶縁膜を有するもので
あれば何にでも適用することができる。また、膜厚の異
なるゲート絶縁膜を各トランジスタの特性等に応じて形
成することができればよいので、本説明に具体例として
あげたゲート絶縁膜の膜厚に限られるわけでない。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
【０１２３】第４実施形態 本発明の第４実施形態は、第３実施形態に係る半導体装
置の製造方法を用いることにより、薄いゲート酸化膜の
トランジスタで、高速で動作する論理回路用ＣＭＯＳト
ランジスタを形成し、厚いゲート酸化膜のトランジスタ
で、ＤＲＡＭもしくはＩ／Ｏ用トランジスタを形成する
ＭＰＵ、ＤＳＰおよびシステムＬＳＩ等の集積回路であ
る。
置の製造方法を用いることにより、薄いゲート酸化膜の
トランジスタで、高速で動作する論理回路用ＣＭＯＳト
ランジスタを形成し、厚いゲート酸化膜のトランジスタ
で、ＤＲＡＭもしくはＩ／Ｏ用トランジスタを形成する
ＭＰＵ、ＤＳＰおよびシステムＬＳＩ等の集積回路であ
る。
【０１２４】近年、システムＬＳＩとよばれる半導体チ
ップには、薄いゲート酸化膜をもち高速で動作する論理
回路用ＣＭＯＳトランジスタと、ＤＲＡＭメモリ用のゲ
ート酸化膜の膜厚の厚いトランジスタからなるものがあ
る。第３実施形態に係る半導体装置の製造方法を用いる
ことにより、ゲート酸化膜の作り分けの有無にかかわら
ず、同一の不純物形成条件で、同一の閾値を有するＭＰ
Ｕ、ＤＳＰおよびシステムＬＳＩなどの集積回路を製造
でき、製造期間の短縮を図ることができる。
ップには、薄いゲート酸化膜をもち高速で動作する論理
回路用ＣＭＯＳトランジスタと、ＤＲＡＭメモリ用のゲ
ート酸化膜の膜厚の厚いトランジスタからなるものがあ
る。第３実施形態に係る半導体装置の製造方法を用いる
ことにより、ゲート酸化膜の作り分けの有無にかかわら
ず、同一の不純物形成条件で、同一の閾値を有するＭＰ
Ｕ、ＤＳＰおよびシステムＬＳＩなどの集積回路を製造
でき、製造期間の短縮を図ることができる。
【０１２５】第５実施形態 本発明の第５実施形態に係る半導体装置の製造方法によ
り製造した、薄いゲート絶縁膜を有するＣＭＯＳトラン
ジスタ、厚いゲート絶縁膜を有する例えばＤＲＡＭ用ト
ランジスタおよび最も厚いゲート絶縁膜を有する例えば
Ｉ／Ｏ用のトランジスタを半導体基板上に有する半導体
装置の断面図を図１８に示す。
り製造した、薄いゲート絶縁膜を有するＣＭＯＳトラン
ジスタ、厚いゲート絶縁膜を有する例えばＤＲＡＭ用ト
ランジスタおよび最も厚いゲート絶縁膜を有する例えば
Ｉ／Ｏ用のトランジスタを半導体基板上に有する半導体
装置の断面図を図１８に示す。
【０１２６】例えば、ＬＯＣＯＳ法により形成された図
示しない素子分離絶縁膜により、活性領域として第１領
域（Ｉ／Ｏ用トランジスタ形成領域）、第２領域（ｎチ
ャネルＭＯＳトランジスタ形成領域）、第３領域（ｐチ
ャネルＭＯＳトランジスタ形成領域）および第４領域
（ＤＲＡＭ形成領域）に区分された領域を有する、例え
ばｐ型半導体基板がある。ｐ型半導体基板１０の第３領
域において、ｎウェル１１が形成されている。第１領域
において、半導体基板１０に第１ゲート絶縁膜２１ａが
形成されており、第２領域、第３領域および第４領域に
おいて、半導体基板１０に第２ゲート絶縁膜２２ａ、第
３ゲート絶縁膜２３ａおよび第４ゲート絶縁膜２４ａが
それぞれ形成されている。第１領域、第２領域、第３領
域および第４領域のゲート絶縁膜にはその上層に例え
ば、ポリシリコンからなるゲ−ト電極３０ａがそれぞれ
形成されている。第１領域、第２領域、第３領域および
第４領域において、ゲート電極３０ａの両側部の半導体
基板１０中には、導電性不純物を含有するソース・ドレ
イン拡散層１２、１５、１４、１３がそれぞれ形成され
ている。
示しない素子分離絶縁膜により、活性領域として第１領
域（Ｉ／Ｏ用トランジスタ形成領域）、第２領域（ｎチ
ャネルＭＯＳトランジスタ形成領域）、第３領域（ｐチ
ャネルＭＯＳトランジスタ形成領域）および第４領域
（ＤＲＡＭ形成領域）に区分された領域を有する、例え
ばｐ型半導体基板がある。ｐ型半導体基板１０の第３領
域において、ｎウェル１１が形成されている。第１領域
において、半導体基板１０に第１ゲート絶縁膜２１ａが
形成されており、第２領域、第３領域および第４領域に
おいて、半導体基板１０に第２ゲート絶縁膜２２ａ、第
３ゲート絶縁膜２３ａおよび第４ゲート絶縁膜２４ａが
それぞれ形成されている。第１領域、第２領域、第３領
域および第４領域のゲート絶縁膜にはその上層に例え
ば、ポリシリコンからなるゲ−ト電極３０ａがそれぞれ
形成されている。第１領域、第２領域、第３領域および
第４領域において、ゲート電極３０ａの両側部の半導体
基板１０中には、導電性不純物を含有するソース・ドレ
イン拡散層１２、１５、１４、１３がそれぞれ形成され
ている。
【０１２７】上記の半導体装置の製造方法について説明
する。まず、図１９（ａ）に示すように、例えばｐ型シ
リコン半導体基板１０上に、例えば、ＬＯＣＯＳ法によ
り図示しない素子分離絶縁膜を形成し、活性領域とし
て、第１領域、第２領域、第３領域および第４領域を形
成する。各領域は、不図示の素子分離絶縁膜により、分
離されている。
する。まず、図１９（ａ）に示すように、例えばｐ型シ
リコン半導体基板１０上に、例えば、ＬＯＣＯＳ法によ
り図示しない素子分離絶縁膜を形成し、活性領域とし
て、第１領域、第２領域、第３領域および第４領域を形
成する。各領域は、不図示の素子分離絶縁膜により、分
離されている。
【０１２８】次に、図１９（ｂ）に示すように、例えば
熱酸化法により、半導体基板１０にイオン注入時のダメ
ージを防止するスルー酸化膜２０（ダメージ防止膜）を
形成する。このときの、スルー酸化膜２０の膜厚として
は、例えば８ｎｍから１０ｎｍである。なお、場合によ
ってはレジスト等を用い、あらかじめ数種類のイオン注
入をしておいてもよい。
熱酸化法により、半導体基板１０にイオン注入時のダメ
ージを防止するスルー酸化膜２０（ダメージ防止膜）を
形成する。このときの、スルー酸化膜２０の膜厚として
は、例えば８ｎｍから１０ｎｍである。なお、場合によ
ってはレジスト等を用い、あらかじめ数種類のイオン注
入をしておいてもよい。
【０１２９】次に、図２０（ａ）に示すように、スルー
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１（第１マスク層）をフォトリソグラフィー
工程により形成する。
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１（第１マスク層）をフォトリソグラフィー
工程により形成する。
【０１３０】次に、図２０（ｂ）に示すように、レジス
ト膜Ｒ１をマスクとして、スルー酸化膜２０を通過させ
て、第１領域の半導体基板１０中に、Ｂなどの閾値調整
用の導電性不純物Ｉ１をイオン注入する。
ト膜Ｒ１をマスクとして、スルー酸化膜２０を通過させ
て、第１領域の半導体基板１０中に、Ｂなどの閾値調整
用の導電性不純物Ｉ１をイオン注入する。
【０１３１】次に、図２１（ａ）に示すように、レジス
ト膜Ｒ１をマスクとして、例えばウェットエッチングに
より第１領域のスルー酸化膜２０を除去する。
ト膜Ｒ１をマスクとして、例えばウェットエッチングに
より第１領域のスルー酸化膜２０を除去する。
【０１３２】次に、２１（ｂ）に示すように、例えば有
機溶剤を用いて、レジスト膜Ｒ１を除去する。
機溶剤を用いて、レジスト膜Ｒ１を除去する。
【０１３３】次に、図２２（ａ）に示すように、例えば
熱酸化法により、第１領域において、シリコン半導体基
板１０に第１ゲート酸化膜２１（第１ゲート絶縁膜）を
形成する。このときの、第１ゲート酸化膜２１の膜厚と
しては、例えば１ｎｍから２ｎｍ程度である。
熱酸化法により、第１領域において、シリコン半導体基
板１０に第１ゲート酸化膜２１（第１ゲート絶縁膜）を
形成する。このときの、第１ゲート酸化膜２１の膜厚と
しては、例えば１ｎｍから２ｎｍ程度である。
【０１３４】次に、図２２（ｂ）に示すように、第１領
域の第１ゲート酸化膜２１、第２領域および第３領域の
スルー酸化膜２０の上層に、第４領域を開口するパター
ンのレジスト膜Ｒ４（第４マスク層）を、フォトリソグ
ラフィー工程により形成する。
域の第１ゲート酸化膜２１、第２領域および第３領域の
スルー酸化膜２０の上層に、第４領域を開口するパター
ンのレジスト膜Ｒ４（第４マスク層）を、フォトリソグ
ラフィー工程により形成する。
【０１３５】次に、図２３（ａ）に示すように、レジス
ト膜Ｒ４をマスクとして、スルー酸化膜２０を通過させ
て、第４領域のｐ型シリコン半導体基板１０中に、Ｂな
どの閾値調整用の導電性不純物Ｉ４をイオン注入する。
ト膜Ｒ４をマスクとして、スルー酸化膜２０を通過させ
て、第４領域のｐ型シリコン半導体基板１０中に、Ｂな
どの閾値調整用の導電性不純物Ｉ４をイオン注入する。
【０１３６】次に、図２３（ｂ）に示すように、レジス
ト膜Ｒ４をマスクとして、例えばウェットエッチングに
より、第４領域のスルー酸化膜２０を除去する。
ト膜Ｒ４をマスクとして、例えばウェットエッチングに
より、第４領域のスルー酸化膜２０を除去する。
【０１３７】次に、図２４（ａ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ４を除去する。
有機溶剤を用いて、レジスト膜Ｒ４を除去する。
【０１３８】次に、図２４（ｂ）に示すように、例えば
熱酸化法により、第４領域において、シリコン半導体基
板１０に第４ゲート酸化膜２４（第４ゲート絶縁膜）を
形成し、第１領域の第１ゲート酸化膜２１の膜厚を厚膜
化する。このときの、第４ゲート酸化膜２４の膜厚とし
ては、例えば２ｎｍから３ｎｍ程度であり、厚膜化した
第１ゲート酸化膜２１の膜厚としては、例えば、４ｎｍ
程度である。
熱酸化法により、第４領域において、シリコン半導体基
板１０に第４ゲート酸化膜２４（第４ゲート絶縁膜）を
形成し、第１領域の第１ゲート酸化膜２１の膜厚を厚膜
化する。このときの、第４ゲート酸化膜２４の膜厚とし
ては、例えば２ｎｍから３ｎｍ程度であり、厚膜化した
第１ゲート酸化膜２１の膜厚としては、例えば、４ｎｍ
程度である。
【０１３９】次に、図２５（ａ）に示すように、第１領
域の第１ゲート酸化膜２１、第４領域の第４ゲート酸化
膜２４および第３領域のスルー酸化膜２０の上層に、第
２領域を開口するパターンのレジスト膜Ｒ２（第２マス
ク層）を、フォトリソグラフィー工程により形成する。
域の第１ゲート酸化膜２１、第４領域の第４ゲート酸化
膜２４および第３領域のスルー酸化膜２０の上層に、第
２領域を開口するパターンのレジスト膜Ｒ２（第２マス
ク層）を、フォトリソグラフィー工程により形成する。
【０１４０】次に、図２５（ｂ）に示すように、レジス
ト膜Ｒ２をマスクとして、スルー酸化膜２０を通過させ
て、第２領域のｐ型シリコン半導体基板１０中に、Ｂな
どの閾値調整用の導電性不純物Ｉ２をイオン注入する。
ト膜Ｒ２をマスクとして、スルー酸化膜２０を通過させ
て、第２領域のｐ型シリコン半導体基板１０中に、Ｂな
どの閾値調整用の導電性不純物Ｉ２をイオン注入する。
【０１４１】次に、図２６（ａ）に示すように、レジス
ト膜Ｒ２をマスクとして、例えばウェットエッチングに
より、第２領域のスルー酸化膜２０を除去する。
ト膜Ｒ２をマスクとして、例えばウェットエッチングに
より、第２領域のスルー酸化膜２０を除去する。
【０１４２】次に、図２６（ｂ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ２を除去する。
有機溶剤を用いて、レジスト膜Ｒ２を除去する。
【０１４３】次に、図２７（ａ）に示すように、第１領
域の第１ゲート酸化膜２１、第４領域の第４ゲート酸化
膜２４および第２領域のシリコン半導体基板１０の上層
に、第３領域を開口するパターンのレジスト膜Ｒ３（第
３マスク層）を、フォトリソグラフィー工程により形成
する。
域の第１ゲート酸化膜２１、第４領域の第４ゲート酸化
膜２４および第２領域のシリコン半導体基板１０の上層
に、第３領域を開口するパターンのレジスト膜Ｒ３（第
３マスク層）を、フォトリソグラフィー工程により形成
する。
【０１４４】次に、図２７（ｂ）に示すように、レジス
ト膜Ｒ３をマスクとして、スルー酸化膜２０を通過させ
て、第２領域のｐ型シリコン半導体基板１０中に、Ａ
ｓ、Ｐなどの導電性不純物Ｉ３をイオン注入し、ｎウェ
ル１１を形成する。
ト膜Ｒ３をマスクとして、スルー酸化膜２０を通過させ
て、第２領域のｐ型シリコン半導体基板１０中に、Ａ
ｓ、Ｐなどの導電性不純物Ｉ３をイオン注入し、ｎウェ
ル１１を形成する。
【０１４５】次に、図２８（ａ）に示すように、レジス
ト膜Ｒ３をマスクとして、例えばウェットエッチングに
より、第３領域のスルー酸化膜２０を除去する。
ト膜Ｒ３をマスクとして、例えばウェットエッチングに
より、第３領域のスルー酸化膜２０を除去する。
【０１４６】次に、図２８（ｂ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
【０１４７】次に、図２９（ａ）に示すように、例えば
熱酸化法により、第２領域および第３領域において、シ
リコン半導体基板１０に第２ゲート酸化膜２２（第２ゲ
ート絶縁膜）および第３ゲート酸化膜２３（第３ゲート
絶縁膜）をそれぞれ形成し、同時に第１領域および第４
領域において、第１ゲート酸化膜２１および第４ゲート
酸化膜２４の膜厚をそれぞれ厚膜化する。このときの、
第２ゲート酸化膜２２および第３ゲート酸化膜２３の膜
厚としては、例えば２ｎｍから３ｎｍ程度であり、厚膜
化した第１ゲート酸化膜２１の膜厚としては、例えば６
ｎｍ程度であり、厚膜化した第４ゲート酸化膜２４の膜
厚としては、例えば５ｎｍ程度である。
熱酸化法により、第２領域および第３領域において、シ
リコン半導体基板１０に第２ゲート酸化膜２２（第２ゲ
ート絶縁膜）および第３ゲート酸化膜２３（第３ゲート
絶縁膜）をそれぞれ形成し、同時に第１領域および第４
領域において、第１ゲート酸化膜２１および第４ゲート
酸化膜２４の膜厚をそれぞれ厚膜化する。このときの、
第２ゲート酸化膜２２および第３ゲート酸化膜２３の膜
厚としては、例えば２ｎｍから３ｎｍ程度であり、厚膜
化した第１ゲート酸化膜２１の膜厚としては、例えば６
ｎｍ程度であり、厚膜化した第４ゲート酸化膜２４の膜
厚としては、例えば５ｎｍ程度である。
【０１４８】次に、図２９（ｂ）に示すように、例えば
ＣＶＤ法により、第１ゲート酸化膜２１、第２ゲート酸
化膜２２、第３ゲート酸化膜２３および第４ゲート酸化
膜２４の上層を被覆して、全面に例えばポリシリコンを
堆積させ、ゲ−ト電極用層３０を形成し、その上層に、
ゲ−ト電極パターンを有するレジスト膜Ｒ５をフォトリ
ソグラフィー工程により形成する。
ＣＶＤ法により、第１ゲート酸化膜２１、第２ゲート酸
化膜２２、第３ゲート酸化膜２３および第４ゲート酸化
膜２４の上層を被覆して、全面に例えばポリシリコンを
堆積させ、ゲ−ト電極用層３０を形成し、その上層に、
ゲ−ト電極パターンを有するレジスト膜Ｒ５をフォトリ
ソグラフィー工程により形成する。
【０１４９】次に、図３０（ａ）に示すように、例えば
ＲＩＥ（反応性イオンエッチング）などの異方性エッチ
ングを施して、ゲート酸化膜２１ａ、２２ａ、２３ａ、
２４ａおよびゲ−ト電極３０ａをパターニング加工した
後、レジスト膜Ｒ５を除去する。
ＲＩＥ（反応性イオンエッチング）などの異方性エッチ
ングを施して、ゲート酸化膜２１ａ、２２ａ、２３ａ、
２４ａおよびゲ−ト電極３０ａをパターニング加工した
後、レジスト膜Ｒ５を除去する。
【０１５０】次に、図３０（ｂ）に示すように、半導体
基板１０およびゲート電極３０ａの上層に、第１領域を
開口するパターンのレジスト膜Ｒ６を、フォトリソグラ
フィー工程により形成する。
基板１０およびゲート電極３０ａの上層に、第１領域を
開口するパターンのレジスト膜Ｒ６を、フォトリソグラ
フィー工程により形成する。
【０１５１】次に、図３１（ａ）に示すように、レジス
ト膜Ｒ６をマスクとして、第１領域のｐ型半導体基板１
０中に、Ａｓ、Ｐなどの導電性不純物Ｉ５をイオン注入
して、ソース・ドレイン拡散層１２を形成する。
ト膜Ｒ６をマスクとして、第１領域のｐ型半導体基板１
０中に、Ａｓ、Ｐなどの導電性不純物Ｉ５をイオン注入
して、ソース・ドレイン拡散層１２を形成する。
【０１５２】次に、図３１（ｂ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ６を除去する。
有機溶剤を用いて、レジスト膜Ｒ６を除去する。
【０１５３】次に、図３２（ａ）に示すように、半導体
基板１０およびゲート電極３０ａの上層に、第４領域を
開口するパターンのレジスト膜Ｒ７を、フォトリソグラ
フィー工程により形成する。
基板１０およびゲート電極３０ａの上層に、第４領域を
開口するパターンのレジスト膜Ｒ７を、フォトリソグラ
フィー工程により形成する。
【０１５４】次に、図３２（ｂ）に示すように、レジス
ト膜Ｒ７をマスクとして、第４領域のｐ型半導体基板１
０中に、Ａｓ、Ｐなどの導電性不純物Ｉ６をイオン注入
して、ソース・ドレイン拡散層１３を形成する。
ト膜Ｒ７をマスクとして、第４領域のｐ型半導体基板１
０中に、Ａｓ、Ｐなどの導電性不純物Ｉ６をイオン注入
して、ソース・ドレイン拡散層１３を形成する。
【０１５５】次に、図３３（ａ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ７を除去する。
有機溶剤を用いて、レジスト膜Ｒ７を除去する。
【０１５６】次に、図３３（ｂ）に示すように、半導体
基板１０およびゲート電極３０ａの上層に、第３領域を
開口するパターンのレジスト膜Ｒ８を、フォトリソグラ
フィー工程により形成する。
基板１０およびゲート電極３０ａの上層に、第３領域を
開口するパターンのレジスト膜Ｒ８を、フォトリソグラ
フィー工程により形成する。
【０１５７】次に、図３４（ａ）に示すように、レジス
ト膜Ｒ８をマスクとして、第３領域のｐ型半導体基板１
０のｎウェル１１中に、Ｂなどの導電性不純物Ｉ７をイ
オン注入して、ソース・ドレイン拡散層１４を形成す
る。
ト膜Ｒ８をマスクとして、第３領域のｐ型半導体基板１
０のｎウェル１１中に、Ｂなどの導電性不純物Ｉ７をイ
オン注入して、ソース・ドレイン拡散層１４を形成す
る。
【０１５８】次に、図３４（ｂ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ８を除去する。
有機溶剤を用いて、レジスト膜Ｒ８を除去する。
【０１５９】次に、図３５（ａ）に示すように、半導体
基板１０およびゲート電極３０ａの上層に、第２領域を
開口するパターンのレジスト膜Ｒ９を、フォトリソグラ
フィー工程により形成する。
基板１０およびゲート電極３０ａの上層に、第２領域を
開口するパターンのレジスト膜Ｒ９を、フォトリソグラ
フィー工程により形成する。
【０１６０】次に、図３５（ｂ）に示すように、レジス
ト膜Ｒ９をマスクとして、第２領域のｐ型半導体基板１
０中に、Ａｓ、Ｐなどの導電性不純物Ｉ８をイオン注入
して、ソース・ドレイン拡散層１５を形成する。
ト膜Ｒ９をマスクとして、第２領域のｐ型半導体基板１
０中に、Ａｓ、Ｐなどの導電性不純物Ｉ８をイオン注入
して、ソース・ドレイン拡散層１５を形成する。
【０１６１】次に、例えば有機溶剤を用いて、レジスト
膜Ｒ９を除去し、図１８に示す半導体装置に至る。
膜Ｒ９を除去し、図１８に示す半導体装置に至る。
【０１６２】上記の本発明の第５実施形態に係る半導体
装置の製造方法によれば、第２領域および第３領域にお
ける半導体基板１０に形成された膜厚の薄い第２ゲート
酸化膜２２ａおよび第３ゲート酸化膜２３ａは、イオン
注入後のスルー酸化膜２０の除去、ゲート酸化膜２２お
よび２３の形成工程を１度しか経ないため、ゲート酸化
膜２２および２３の形成時における半導体基板１０中の
導電性不純物Ｉ２およびＩ３のゲート酸化膜２２および
２３への拡散が少ないため、ゲート酸化膜の膜厚を作り
分けずにイオン注入後にゲート酸化膜を形成するトラン
ジスタと同じ不純物条件を用いることができる。
装置の製造方法によれば、第２領域および第３領域にお
ける半導体基板１０に形成された膜厚の薄い第２ゲート
酸化膜２２ａおよび第３ゲート酸化膜２３ａは、イオン
注入後のスルー酸化膜２０の除去、ゲート酸化膜２２お
よび２３の形成工程を１度しか経ないため、ゲート酸化
膜２２および２３の形成時における半導体基板１０中の
導電性不純物Ｉ２およびＩ３のゲート酸化膜２２および
２３への拡散が少ないため、ゲート酸化膜の膜厚を作り
分けずにイオン注入後にゲート酸化膜を形成するトラン
ジスタと同じ不純物条件を用いることができる。
【０１６３】また、レジスト膜Ｒ１をマスクとして、第
１領域の半導体基板１０中への導電性不純物Ｉ１のイオ
ン注入および第１領域のスルー酸化膜２０の除去を行う
ことから、レジスト膜Ｒ１を除去した後には、第２領
域、第４領域および第３領域には、スルー酸化膜２０が
残るので、その後の第２領域、第４領域および第３領域
の半導体基板１０中への、閾値調整用イオン注入Ｉ２、
Ｉ４およびウェル形成用イオン注入Ｉ３のときに、この
スルー酸化膜２０を使用することができることから、半
導体基板１０の表面へのダメージを抑制でき、電界効果
ＭＯＳトランジスタのゲート酸化膜の信頼性を保つこと
が可能となる。
１領域の半導体基板１０中への導電性不純物Ｉ１のイオ
ン注入および第１領域のスルー酸化膜２０の除去を行う
ことから、レジスト膜Ｒ１を除去した後には、第２領
域、第４領域および第３領域には、スルー酸化膜２０が
残るので、その後の第２領域、第４領域および第３領域
の半導体基板１０中への、閾値調整用イオン注入Ｉ２、
Ｉ４およびウェル形成用イオン注入Ｉ３のときに、この
スルー酸化膜２０を使用することができることから、半
導体基板１０の表面へのダメージを抑制でき、電界効果
ＭＯＳトランジスタのゲート酸化膜の信頼性を保つこと
が可能となる。
【０１６４】さらに、レジスト膜Ｒ１、レジスト膜Ｒ
２、レジスト膜Ｒ３もしくはレジスト膜Ｒ４をマスクと
して、スルー酸化膜２０を通過させて第１領域、第２領
域、第３領域もしくは第４領域の半導体基板１０中に、
それぞれ導電性不純物Ｉ１、Ｉ２、Ｉ３もしくはＩ４を
イオン注入し、第１領域、第２領域、第３領域および第
４領域のスルー酸化膜２０をそれぞれ除去することか
ら、新たにスルー酸化膜２０を除去するためのマスクを
形成することなく、スルー酸化膜２０の除去が可能なた
め、トランジスタ製造の際のＴＡＴ削減にも役立つ。
２、レジスト膜Ｒ３もしくはレジスト膜Ｒ４をマスクと
して、スルー酸化膜２０を通過させて第１領域、第２領
域、第３領域もしくは第４領域の半導体基板１０中に、
それぞれ導電性不純物Ｉ１、Ｉ２、Ｉ３もしくはＩ４を
イオン注入し、第１領域、第２領域、第３領域および第
４領域のスルー酸化膜２０をそれぞれ除去することか
ら、新たにスルー酸化膜２０を除去するためのマスクを
形成することなく、スルー酸化膜２０の除去が可能なた
め、トランジスタ製造の際のＴＡＴ削減にも役立つ。
【０１６５】本発明の第５実施形態に係る半導体装置の
製造方法は、上記の説明に限定されない。例えば、第５
実施形態として、ＣＭＯＳトランジスタのｎＭＯＳトラ
ンジスタとｐＭＯＳトランジスタのゲート酸化膜の膜厚
を同一のものとしたが、ゲート酸化膜の膜厚の異なるｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタにしてもよ
い。この場合には、第２領域および第３領域のゲート酸
化膜を同時に形成せずに、第２領域のゲート酸化膜を先
に形成し、第３領域のゲート酸化膜を形成する際に、第
２領域のゲート酸化膜を厚膜化することでゲート酸化膜
の膜厚の異なるｎＭＯＳトランジスタとｐＭＯＳトラン
ジスタを製造することができる。また、第５実施形態で
は、ゲート絶縁膜として、酸化膜を用いたが、それ以外
にも、窒化酸化膜、窒化膜、高誘電体絶縁膜などを用い
てもよい。また、第５実施形態では、ゲート絶縁膜の膜
厚が異なるＣＭＯＳトランジスタ、ＤＲＡＭおよびＩ／
Ｏトランジスタの製造方法について説明したが、これに
限らず、例えばフローティングゲート構造あるいはＭＯ
ＮＯＳ構造などの、ＥＥＰＲＯＭ等のゲート絶縁膜を有
するものであれば何にでも適用することができる。ま
た、膜厚の異なるゲート絶縁膜を各トランジスタの特性
等に応じて形成することができればよいので、本説明に
具体例としてあげたゲート絶縁膜の膜厚に限られるわけ
でない。その他、本発明の要旨を逸脱しない範囲で、種
々の変更が可能である。
製造方法は、上記の説明に限定されない。例えば、第５
実施形態として、ＣＭＯＳトランジスタのｎＭＯＳトラ
ンジスタとｐＭＯＳトランジスタのゲート酸化膜の膜厚
を同一のものとしたが、ゲート酸化膜の膜厚の異なるｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタにしてもよ
い。この場合には、第２領域および第３領域のゲート酸
化膜を同時に形成せずに、第２領域のゲート酸化膜を先
に形成し、第３領域のゲート酸化膜を形成する際に、第
２領域のゲート酸化膜を厚膜化することでゲート酸化膜
の膜厚の異なるｎＭＯＳトランジスタとｐＭＯＳトラン
ジスタを製造することができる。また、第５実施形態で
は、ゲート絶縁膜として、酸化膜を用いたが、それ以外
にも、窒化酸化膜、窒化膜、高誘電体絶縁膜などを用い
てもよい。また、第５実施形態では、ゲート絶縁膜の膜
厚が異なるＣＭＯＳトランジスタ、ＤＲＡＭおよびＩ／
Ｏトランジスタの製造方法について説明したが、これに
限らず、例えばフローティングゲート構造あるいはＭＯ
ＮＯＳ構造などの、ＥＥＰＲＯＭ等のゲート絶縁膜を有
するものであれば何にでも適用することができる。ま
た、膜厚の異なるゲート絶縁膜を各トランジスタの特性
等に応じて形成することができればよいので、本説明に
具体例としてあげたゲート絶縁膜の膜厚に限られるわけ
でない。その他、本発明の要旨を逸脱しない範囲で、種
々の変更が可能である。
【０１６６】第６実施形態 本発明の第６実施形態は、第５実施形態に係る半導体装
置の製造方法を用いて、薄いゲート酸化膜をもち高速で
動作する論理回路用ＣＭＯＳトランジスタと、ＤＲＡＭ
メモリ用のゲート酸化膜の膜厚の厚いトランジスタ、お
よびゲート酸化膜の膜厚の厚いＩ／Ｏトランジスタを形
成するＭＰＵ、ＤＳＰ、システムＬＳＩなどの集積回路
である。
置の製造方法を用いて、薄いゲート酸化膜をもち高速で
動作する論理回路用ＣＭＯＳトランジスタと、ＤＲＡＭ
メモリ用のゲート酸化膜の膜厚の厚いトランジスタ、お
よびゲート酸化膜の膜厚の厚いＩ／Ｏトランジスタを形
成するＭＰＵ、ＤＳＰ、システムＬＳＩなどの集積回路
である。
【０１６７】近年、システムＬＳＩとよばれる半導体チ
ップには、薄いゲート酸化膜をもち高速で動作する論理
回路用ＣＭＯＳトランジスタと、ＤＲＡＭメモリ用のゲ
ート酸化膜の膜厚の厚いトランジスタ、およびゲート酸
化膜の膜厚の厚いＩ／Ｏトランジスタなるものがある。
第５実施形態に係る半導体装置の製造方法を用いること
により、同一の不純物分布形成条件で、ゲート酸化膜の
作り分けの有無にかかわらず、同一の閾値を有するＭＰ
Ｕ、ＤＳＰおよびシステムＬＳＩなどの集積回路を製造
することができ、製造期間の短縮を実現することができ
る。
ップには、薄いゲート酸化膜をもち高速で動作する論理
回路用ＣＭＯＳトランジスタと、ＤＲＡＭメモリ用のゲ
ート酸化膜の膜厚の厚いトランジスタ、およびゲート酸
化膜の膜厚の厚いＩ／Ｏトランジスタなるものがある。
第５実施形態に係る半導体装置の製造方法を用いること
により、同一の不純物分布形成条件で、ゲート酸化膜の
作り分けの有無にかかわらず、同一の閾値を有するＭＰ
Ｕ、ＤＳＰおよびシステムＬＳＩなどの集積回路を製造
することができ、製造期間の短縮を実現することができ
る。
【０１６８】第７実施形態 本発明の第７実施形態に係る半導体装置の製造方法は、
薄いゲート絶縁膜を有するＣＭＯＳトランジスタと、厚
いゲート絶縁膜を有する例えばＤＲＡＭもしくはＩ／Ｏ
用のトランジスタを有する半導体装置の第３実施形態と
は異なる製造方法である。第３実施形態に係る半導体装
置の製造方法では、スルー酸化膜（ダメージ防止膜）を
除去するためだけのレジストマスクを使用せず、常に半
導体基板へのイオン注入用マスクおよびスルー酸化膜の
除去のためのマスクとして同一のレジストを用いてい
た。しかし、第７実施形態に係る製造方法では、スルー
酸化膜（ダメージ防止膜）を除去するためだけのレジス
トマスクと、半導体基板へのイオン注入用およびスルー
酸化膜の除去の両方ためのレジストマスクを併用するも
のである。なお、第７実施形態に係る製造方法により製
造した半導体装置は、第３実施形態に係るものと同じた
め（図８）説明は省略する。
薄いゲート絶縁膜を有するＣＭＯＳトランジスタと、厚
いゲート絶縁膜を有する例えばＤＲＡＭもしくはＩ／Ｏ
用のトランジスタを有する半導体装置の第３実施形態と
は異なる製造方法である。第３実施形態に係る半導体装
置の製造方法では、スルー酸化膜（ダメージ防止膜）を
除去するためだけのレジストマスクを使用せず、常に半
導体基板へのイオン注入用マスクおよびスルー酸化膜の
除去のためのマスクとして同一のレジストを用いてい
た。しかし、第７実施形態に係る製造方法では、スルー
酸化膜（ダメージ防止膜）を除去するためだけのレジス
トマスクと、半導体基板へのイオン注入用およびスルー
酸化膜の除去の両方ためのレジストマスクを併用するも
のである。なお、第７実施形態に係る製造方法により製
造した半導体装置は、第３実施形態に係るものと同じた
め（図８）説明は省略する。
【０１６９】上記の第７実施形態に係る半導体装置の製
造方法について説明する。まず、図３６（ａ）に示すよ
うに、例えばｐ型シリコン半導体基板１０上に、例え
ば、ＬＯＣＯＳ法により図示しない素子分離絶縁膜を形
成し、活性領域として、第１領域、第２領域および第３
領域を形成する。各領域は不図示の素子分離絶縁膜によ
り、分離されている。
造方法について説明する。まず、図３６（ａ）に示すよ
うに、例えばｐ型シリコン半導体基板１０上に、例え
ば、ＬＯＣＯＳ法により図示しない素子分離絶縁膜を形
成し、活性領域として、第１領域、第２領域および第３
領域を形成する。各領域は不図示の素子分離絶縁膜によ
り、分離されている。
【０１７０】次に、図３６（ｂ）に示すように、例えば
熱酸化法により、ｐ型シリコン半導体基板１０にイオン
注入時のダメージを防止するスルー酸化膜２０（ダメー
ジ防止膜）を形成する。このときの、スルー酸化膜２０
の膜厚としては、例えば８ｎｍから１０ｎｍ程度であ
る。なお、場合によってはレジスト等を用い、あらかじ
め数種類のイオン注入をしておいてもよい。
熱酸化法により、ｐ型シリコン半導体基板１０にイオン
注入時のダメージを防止するスルー酸化膜２０（ダメー
ジ防止膜）を形成する。このときの、スルー酸化膜２０
の膜厚としては、例えば８ｎｍから１０ｎｍ程度であ
る。なお、場合によってはレジスト等を用い、あらかじ
め数種類のイオン注入をしておいてもよい。
【０１７１】次に、図３６（ｃ）に示すように、スルー
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１（第１マスク層）を、フォトリソグラフィ
ー工程により形成する。
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１（第１マスク層）を、フォトリソグラフィ
ー工程により形成する。
【０１７２】次に、図３７（ａ）に示すように、レジス
ト膜Ｒ１をマスクとして、スルー酸化膜２０を通過させ
て、第１領域の半導体基板１０中に、Ｂなどの閾値調整
用の導電性不純物Ｉ１をイオン注入する。
ト膜Ｒ１をマスクとして、スルー酸化膜２０を通過させ
て、第１領域の半導体基板１０中に、Ｂなどの閾値調整
用の導電性不純物Ｉ１をイオン注入する。
【０１７３】次に、図３７（ｂ）に示すように、レジス
ト膜Ｒ１をマスクとして、例えばウェットエッチングに
より、第１領域のスルー酸化膜２０を除去する。
ト膜Ｒ１をマスクとして、例えばウェットエッチングに
より、第１領域のスルー酸化膜２０を除去する。
【０１７４】次に、３７（ｃ）に示すように、例えば有
機溶剤を用いて、レジスト膜Ｒ１を除去する。
機溶剤を用いて、レジスト膜Ｒ１を除去する。
【０１７５】次に、図３８（ａ）に示すように、例えば
熱酸化法により、第１領域において、シリコン半導体基
板１０に第１ゲート酸化膜２１（第１ゲート絶縁膜）を
形成する。このときの、第１ゲート酸化膜２１の膜厚
は、例えば、２ｎｍから３ｎｍ程度である。
熱酸化法により、第１領域において、シリコン半導体基
板１０に第１ゲート酸化膜２１（第１ゲート絶縁膜）を
形成する。このときの、第１ゲート酸化膜２１の膜厚
は、例えば、２ｎｍから３ｎｍ程度である。
【０１７６】次に、図３８（ｂ）に示すように、第１領
域の第１ゲート酸化膜２１および第３領域のスルー酸化
膜２０の上層に、第２領域を開口するパターンのレジス
ト膜Ｒ２（第２マスク層）を、フォトリソグラフィー工
程により形成する。
域の第１ゲート酸化膜２１および第３領域のスルー酸化
膜２０の上層に、第２領域を開口するパターンのレジス
ト膜Ｒ２（第２マスク層）を、フォトリソグラフィー工
程により形成する。
【０１７７】次に、図３８（ｃ）に示すように、レジス
ト膜Ｒ２をマスクとして、スルー酸化膜２０を通過させ
て、第２領域のｐ型シリコン半導体基板１０中に、Ｂな
どの閾値調整用の導電性不純物Ｉ２をイオン注入する。
ト膜Ｒ２をマスクとして、スルー酸化膜２０を通過させ
て、第２領域のｐ型シリコン半導体基板１０中に、Ｂな
どの閾値調整用の導電性不純物Ｉ２をイオン注入する。
【０１７８】次に、３９（ａ）に示すように、例えば有
機溶剤などを用いて、レジスト膜Ｒ２を除去する。
機溶剤などを用いて、レジスト膜Ｒ２を除去する。
【０１７９】次に、図３９（ｂ）に示すように、第１領
域の第１ゲート酸化膜２１および第２領域のスルー酸化
膜２０の上層に、第３領域を開口するパターンのレジス
ト膜Ｒ３（第３マスク層）を、フォトリソグラフィー工
程により形成する。
域の第１ゲート酸化膜２１および第２領域のスルー酸化
膜２０の上層に、第３領域を開口するパターンのレジス
ト膜Ｒ３（第３マスク層）を、フォトリソグラフィー工
程により形成する。
【０１８０】次に、図３９（ｃ）に示すように、レジス
ト膜Ｒ３をマスクとして、スルー酸化膜２０を通過させ
て、第３領域のｐ型シリコン半導体基板１０中に、Ａ
ｓ、Ｐなどの導電性不純物Ｉ３をイオン注入し、ｎウェ
ル１１を形成する。
ト膜Ｒ３をマスクとして、スルー酸化膜２０を通過させ
て、第３領域のｐ型シリコン半導体基板１０中に、Ａ
ｓ、Ｐなどの導電性不純物Ｉ３をイオン注入し、ｎウェ
ル１１を形成する。
【０１８１】次に、図４０（ａ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
【０１８２】次に、図４０（ｂ）に示すように、第１領
域の第１ゲート酸化膜２１の上層に、第２領域および第
３領域を開口するパターンのレジスト膜Ｒ４（第４マス
ク層）を、フォトリソグラフィー工程により形成する。
域の第１ゲート酸化膜２１の上層に、第２領域および第
３領域を開口するパターンのレジスト膜Ｒ４（第４マス
ク層）を、フォトリソグラフィー工程により形成する。
【０１８３】次に、図４０（ｃ）に示すように、レジス
ト膜Ｒ４をマスクとして、例えばウェットエッチングに
より第２領域および第３領域のスルー酸化膜２０を除去
する。
ト膜Ｒ４をマスクとして、例えばウェットエッチングに
より第２領域および第３領域のスルー酸化膜２０を除去
する。
【０１８４】次に、図４１（ａ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ４を除去する。
有機溶剤を用いて、レジスト膜Ｒ４を除去する。
【０１８５】次に、図４１（ｂ）に示すように、例えば
熱酸化法により、第２領域および第３領域において、シ
リコン半導体基板１０に第２ゲート酸化膜２２（第２ゲ
ート絶縁膜）および第３ゲート酸化膜２３（第３ゲート
絶縁膜）を形成し、同時に第１領域において、第１ゲー
ト酸化膜２１の膜厚を厚膜化する。このときの、第２ゲ
ート酸化膜２２および第３ゲート酸化膜２３の膜厚とし
ては、例えば２ｎｍから３ｎｍ程度であり、厚膜化した
第１ゲート酸化膜２１の膜厚としては、例えば５ｎｍか
ら６ｎｍ程度である。
熱酸化法により、第２領域および第３領域において、シ
リコン半導体基板１０に第２ゲート酸化膜２２（第２ゲ
ート絶縁膜）および第３ゲート酸化膜２３（第３ゲート
絶縁膜）を形成し、同時に第１領域において、第１ゲー
ト酸化膜２１の膜厚を厚膜化する。このときの、第２ゲ
ート酸化膜２２および第３ゲート酸化膜２３の膜厚とし
ては、例えば２ｎｍから３ｎｍ程度であり、厚膜化した
第１ゲート酸化膜２１の膜厚としては、例えば５ｎｍか
ら６ｎｍ程度である。
【０１８６】次に、第３実施形態に係る半導体装置の製
造方法と同様に、図１４（ｂ）から図１７までの工程を
行うことにより、図８に示す半導体装置に至る。
造方法と同様に、図１４（ｂ）から図１７までの工程を
行うことにより、図８に示す半導体装置に至る。
【０１８７】上記の本発明の第７実施形態に係る半導体
装置の製造方法によれば、第２領域および第３領域にお
ける半導体基板１０に形成された、膜厚の薄い第２ゲー
ト酸化膜２２ａおよび第３ゲート酸化膜２３ａは、イオ
ン注入後のスルー酸化膜２０の除去およびゲート酸化膜
２２および２３の形成工程を、１度しか経ないため、第
２ゲート酸化膜２２および第３ゲート酸化膜２３の形成
時における、半導体基板１０中の導電性不純物Ｉ２およ
びＩ３の、ゲート酸化膜２２および２３への拡散が少な
いことから、ゲート酸化膜の膜厚を作り分けずにイオン
注入後にゲート酸化膜を形成するトランジスタと同じ不
純物条件を用いることができる。
装置の製造方法によれば、第２領域および第３領域にお
ける半導体基板１０に形成された、膜厚の薄い第２ゲー
ト酸化膜２２ａおよび第３ゲート酸化膜２３ａは、イオ
ン注入後のスルー酸化膜２０の除去およびゲート酸化膜
２２および２３の形成工程を、１度しか経ないため、第
２ゲート酸化膜２２および第３ゲート酸化膜２３の形成
時における、半導体基板１０中の導電性不純物Ｉ２およ
びＩ３の、ゲート酸化膜２２および２３への拡散が少な
いことから、ゲート酸化膜の膜厚を作り分けずにイオン
注入後にゲート酸化膜を形成するトランジスタと同じ不
純物条件を用いることができる。
【０１８８】また、レジスト膜Ｒ１をマスクとして、第
１領域の半導体基板１０中への、導電性不純物Ｉ１のイ
オン注入、および第１領域のスルー酸化膜２０の除去を
行うことから、レジスト膜Ｒ１を除去した後には、第２
領域および第３領域には、スルー酸化膜２０が残るの
で、その後の第２領域および第３領域の半導体基板１０
中への、閾値調整用イオン注入Ｉ２およびウェル形成用
イオン注入Ｉ３のときに、このスルー酸化膜２０を使用
することができることから、半導体基板１０の表面への
ダメージを抑制でき、電界効果ＭＯＳトランジスタのゲ
ート酸化膜の信頼性を保つことが可能となる。
１領域の半導体基板１０中への、導電性不純物Ｉ１のイ
オン注入、および第１領域のスルー酸化膜２０の除去を
行うことから、レジスト膜Ｒ１を除去した後には、第２
領域および第３領域には、スルー酸化膜２０が残るの
で、その後の第２領域および第３領域の半導体基板１０
中への、閾値調整用イオン注入Ｉ２およびウェル形成用
イオン注入Ｉ３のときに、このスルー酸化膜２０を使用
することができることから、半導体基板１０の表面への
ダメージを抑制でき、電界効果ＭＯＳトランジスタのゲ
ート酸化膜の信頼性を保つことが可能となる。
【０１８９】さらに、第３実施形態に係る半導体装置の
製造方法とは異なり、第２領域および第３領域のスルー
酸化膜２０を除去するためにのみ使用するレジスト膜Ｒ
４が必要であるが、第２領域および第３領域のスルー酸
化膜２０を、当該レジスト膜Ｒ４により、１度に除去す
るため、従来の別々にスルー酸化膜２０を除去するため
にのみ使用するレジスト膜を形成するのに比べて、トラ
ンジスタ製造の際のＴＡＴ削減になる。
製造方法とは異なり、第２領域および第３領域のスルー
酸化膜２０を除去するためにのみ使用するレジスト膜Ｒ
４が必要であるが、第２領域および第３領域のスルー酸
化膜２０を、当該レジスト膜Ｒ４により、１度に除去す
るため、従来の別々にスルー酸化膜２０を除去するため
にのみ使用するレジスト膜を形成するのに比べて、トラ
ンジスタ製造の際のＴＡＴ削減になる。
【０１９０】本発明の第７実施形態に係る半導体装置の
製造方法は、上記の説明に限定されない。第７実施形態
では、ゲート絶縁膜として、酸化膜を用いたが、それ以
外にも、窒化酸化膜、窒化膜、高誘電体絶縁膜などを用
いてもよい。また、第７実施形態では、ゲート絶縁膜の
膜厚が異なるＣＭＯＳトランジスタおよびＤＲＡＭの製
造方法について説明したが、これに限らず、例えばフロ
ーティングゲート構造あるいはＭＯＮＯＳ構造などの、
ＥＥＰＲＯＭ等のゲート絶縁膜を有するものであれば何
にでも適用することができる。また、膜厚の異なるゲー
ト絶縁膜を各トランジスタの特性等に応じて形成するこ
とができればよいので、本説明に具体例としてあげたゲ
ート絶縁膜の膜厚に限られるわけでない。その他、本発
明の要旨を逸脱しない範囲で、種々の変更が可能であ
る。
製造方法は、上記の説明に限定されない。第７実施形態
では、ゲート絶縁膜として、酸化膜を用いたが、それ以
外にも、窒化酸化膜、窒化膜、高誘電体絶縁膜などを用
いてもよい。また、第７実施形態では、ゲート絶縁膜の
膜厚が異なるＣＭＯＳトランジスタおよびＤＲＡＭの製
造方法について説明したが、これに限らず、例えばフロ
ーティングゲート構造あるいはＭＯＮＯＳ構造などの、
ＥＥＰＲＯＭ等のゲート絶縁膜を有するものであれば何
にでも適用することができる。また、膜厚の異なるゲー
ト絶縁膜を各トランジスタの特性等に応じて形成するこ
とができればよいので、本説明に具体例としてあげたゲ
ート絶縁膜の膜厚に限られるわけでない。その他、本発
明の要旨を逸脱しない範囲で、種々の変更が可能であ
る。
【０１９１】第８実施形態 本発明の第８実施形態は、第７実施形態に係る半導体装
置の製造方法を用いることにより、薄いゲート酸化膜の
トランジスタで、高速で動作する論理回路用ＣＭＯＳト
ランジスタを形成し、厚いゲート酸化膜のトランジスタ
で、ＤＲＡＭもしくはＩ／Ｏ用トランジスタを形成する
ＭＰＵ、ＤＳＰおよびシステムＬＳＩ等の集積回路であ
る。
置の製造方法を用いることにより、薄いゲート酸化膜の
トランジスタで、高速で動作する論理回路用ＣＭＯＳト
ランジスタを形成し、厚いゲート酸化膜のトランジスタ
で、ＤＲＡＭもしくはＩ／Ｏ用トランジスタを形成する
ＭＰＵ、ＤＳＰおよびシステムＬＳＩ等の集積回路であ
る。
【０１９２】近年、システムＬＳＩとよばれる半導体チ
ップには、薄いゲート酸化膜をもち高速で動作する論理
回路用ＣＭＯＳトランジスタと、ＤＲＡＭメモリ用のゲ
ート酸化膜の膜厚の厚いトランジスタからなるものがあ
る。第７実施形態に係る半導体装置の製造方法を用いる
ことにより、ゲート酸化膜の作り分けの有無にかかわら
ず、同一の不純物形成条件で、同一の閾値を有するＭＰ
Ｕ、ＤＳＰおよびシステムＬＳＩなどの集積回路を製造
でき、製造期間の短縮を図ることができる。
ップには、薄いゲート酸化膜をもち高速で動作する論理
回路用ＣＭＯＳトランジスタと、ＤＲＡＭメモリ用のゲ
ート酸化膜の膜厚の厚いトランジスタからなるものがあ
る。第７実施形態に係る半導体装置の製造方法を用いる
ことにより、ゲート酸化膜の作り分けの有無にかかわら
ず、同一の不純物形成条件で、同一の閾値を有するＭＰ
Ｕ、ＤＳＰおよびシステムＬＳＩなどの集積回路を製造
でき、製造期間の短縮を図ることができる。
【０１９３】第９実施形態 本発明の第９実施形態は、薄いゲート酸化膜を有するＣ
ＭＯＳトランジスタ、厚いゲート酸化膜を有する例えば
ＤＲＡＭ用トランジスタ、および最も厚い酸化膜を有す
る例えばＩ／Ｏ用トランジスタを、半導体基板上に有す
る半導体装置の、第５実施形態に係る製造方法とは異な
る製造方法である。第５実施形態に係る半導体装置の製
造方法では、スルー酸化膜（ダメージ防止膜）を除去す
るためだけのレジストマスクを使用せず、常に半導体基
板へのイオン注入用マスク、およびスルー酸化膜の除去
のためのマスクとして、同一のレジストを用いていた。
しかし、第９実施形態に係る製造方法では、スルー酸化
膜（ダメージ防止膜）を除去するためだけのレジストマ
スクと、半導体基板へのイオン注入用およびスルー酸化
膜の除去の両方ためのレジストマスクを併用するもので
ある。なお、第９実施形態に係る製造方法により製造し
た半導体装置は、第５実施形態に係るものと同じため
（図１８）説明は省略する。
ＭＯＳトランジスタ、厚いゲート酸化膜を有する例えば
ＤＲＡＭ用トランジスタ、および最も厚い酸化膜を有す
る例えばＩ／Ｏ用トランジスタを、半導体基板上に有す
る半導体装置の、第５実施形態に係る製造方法とは異な
る製造方法である。第５実施形態に係る半導体装置の製
造方法では、スルー酸化膜（ダメージ防止膜）を除去す
るためだけのレジストマスクを使用せず、常に半導体基
板へのイオン注入用マスク、およびスルー酸化膜の除去
のためのマスクとして、同一のレジストを用いていた。
しかし、第９実施形態に係る製造方法では、スルー酸化
膜（ダメージ防止膜）を除去するためだけのレジストマ
スクと、半導体基板へのイオン注入用およびスルー酸化
膜の除去の両方ためのレジストマスクを併用するもので
ある。なお、第９実施形態に係る製造方法により製造し
た半導体装置は、第５実施形態に係るものと同じため
（図１８）説明は省略する。
【０１９４】上記の第９実施形態に係る半導体装置の製
造方法について説明する。まず、図４２（ａ）に示すよ
うに、例えばｐ型シリコン半導体基板１０上に、例え
ば、ＬＯＣＯＳ法により図示しない素子分離絶縁膜を形
成し、活性領域として、第１領域、第２領域、第３領域
および第４領域を形成する。各領域は、不図示の素子分
離絶縁膜により、分離されている。
造方法について説明する。まず、図４２（ａ）に示すよ
うに、例えばｐ型シリコン半導体基板１０上に、例え
ば、ＬＯＣＯＳ法により図示しない素子分離絶縁膜を形
成し、活性領域として、第１領域、第２領域、第３領域
および第４領域を形成する。各領域は、不図示の素子分
離絶縁膜により、分離されている。
【０１９５】次に、図４２（ｂ）に示すように、例えば
熱酸化法により、ｐ型シリコン半導体基板１０に、イオ
ン注入時のダメージを防止するスルー酸化膜２０（ダメ
ージ防止膜）を形成する。このときの、スルー酸化膜２
０の膜厚としては、例えば８ｎｍから１０ｎｍである。
なお、場合によってはレジスト等を用い、あらかじめ数
種類のイオン注入をしておいてもよい。
熱酸化法により、ｐ型シリコン半導体基板１０に、イオ
ン注入時のダメージを防止するスルー酸化膜２０（ダメ
ージ防止膜）を形成する。このときの、スルー酸化膜２
０の膜厚としては、例えば８ｎｍから１０ｎｍである。
なお、場合によってはレジスト等を用い、あらかじめ数
種類のイオン注入をしておいてもよい。
【０１９６】次に、図４３（ａ）に示すように、スルー
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１（第１マスク層）をフォトリソグラフィー
工程により形成する。
酸化膜２０の上層に、第１領域を開口するパターンのレ
ジスト膜Ｒ１（第１マスク層）をフォトリソグラフィー
工程により形成する。
【０１９７】次に、図４３（ｂ）に示すように、レジス
ト膜Ｒ１をマスクとして、スルー酸化膜２０を通過させ
て、第１領域のシリコン半導体基板１０中に、Ｂなどの
閾値調整用の導電性不純物Ｉ１をイオン注入する。
ト膜Ｒ１をマスクとして、スルー酸化膜２０を通過させ
て、第１領域のシリコン半導体基板１０中に、Ｂなどの
閾値調整用の導電性不純物Ｉ１をイオン注入する。
【０１９８】次に、図４４（ａ）に示すように、レジス
ト膜Ｒ１をマスクとして、例えばウェットエッチングに
より、第１領域のスルー酸化膜２０を除去する。
ト膜Ｒ１をマスクとして、例えばウェットエッチングに
より、第１領域のスルー酸化膜２０を除去する。
【０１９９】次に、図４４（ｂ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ１を除去する。
有機溶剤を用いて、レジスト膜Ｒ１を除去する。
【０２００】次に、図４５（ａ）に示すように、例えば
熱酸化法により、第１領域において、シリコン半導体基
板１０に第１ゲート酸化膜２１（第１ゲート絶縁膜）を
形成する。このときの、第１ゲート酸化膜２１の膜厚と
しては、例えば１ｎｍから２ｎｍ程度である。
熱酸化法により、第１領域において、シリコン半導体基
板１０に第１ゲート酸化膜２１（第１ゲート絶縁膜）を
形成する。このときの、第１ゲート酸化膜２１の膜厚と
しては、例えば１ｎｍから２ｎｍ程度である。
【０２０１】次に、図４５（ｂ）に示すように、第１領
域の第１ゲート酸化膜２１、第２領域および第３領域の
スルー酸化膜２０の上層に第４領域を開口するパターン
のレジスト膜Ｒ４（第５マスク層）をフォトリソグラフ
ィー工程により形成する。
域の第１ゲート酸化膜２１、第２領域および第３領域の
スルー酸化膜２０の上層に第４領域を開口するパターン
のレジスト膜Ｒ４（第５マスク層）をフォトリソグラフ
ィー工程により形成する。
【０２０２】次に、図４６（ａ）に示すように、レジス
ト膜Ｒ４をマスクとして、スルー酸化膜２０を通過させ
て、第４領域のｐ型半導体基板１０中に、Ｂなどの閾値
調整用の導電性不純物Ｉ４をイオン注入する。
ト膜Ｒ４をマスクとして、スルー酸化膜２０を通過させ
て、第４領域のｐ型半導体基板１０中に、Ｂなどの閾値
調整用の導電性不純物Ｉ４をイオン注入する。
【０２０３】次に、図４６（ｂ）に示すように、レジス
ト膜Ｒ４をマスクとして、例えばウェットエッチングに
より第４領域のスルー酸化膜２０を除去する。
ト膜Ｒ４をマスクとして、例えばウェットエッチングに
より第４領域のスルー酸化膜２０を除去する。
【０２０４】次に、図４７（ａ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ４を除去する。
有機溶剤を用いて、レジスト膜Ｒ４を除去する。
【０２０５】次に、図４７（ｂ）に示すように、例えば
熱酸化法により、第４領域において、シリコン半導体基
板１０に第４ゲート酸化膜２４（第４ゲート絶縁膜）を
形成し、第１領域の第１ゲート酸化膜２１の膜厚を厚膜
化する。このときの、第４ゲート酸化膜２４の膜厚とし
ては、例えば２ｎｍから３ｎｍ程度であり、厚膜化した
第１ゲート酸化膜２１の膜厚としては、例えば、４ｎｍ
程度である。
熱酸化法により、第４領域において、シリコン半導体基
板１０に第４ゲート酸化膜２４（第４ゲート絶縁膜）を
形成し、第１領域の第１ゲート酸化膜２１の膜厚を厚膜
化する。このときの、第４ゲート酸化膜２４の膜厚とし
ては、例えば２ｎｍから３ｎｍ程度であり、厚膜化した
第１ゲート酸化膜２１の膜厚としては、例えば、４ｎｍ
程度である。
【０２０６】次に、図４８（ａ）に示すように、第１領
域の第１ゲート酸化膜２１、第４領域の第４ゲート酸化
膜２４および第３領域のスルー酸化膜２０の上層に第２
領域を開口するパターンのレジスト膜Ｒ２（第２マスク
層）をフォトリソグラフィー工程により形成する。
域の第１ゲート酸化膜２１、第４領域の第４ゲート酸化
膜２４および第３領域のスルー酸化膜２０の上層に第２
領域を開口するパターンのレジスト膜Ｒ２（第２マスク
層）をフォトリソグラフィー工程により形成する。
【０２０７】次に、図４８（ｂ）に示すように、レジス
ト膜Ｒ２をマスクとして、スルー酸化膜２０を通過させ
て、第２領域のｐ型半導体基板１０中に、Ｂなどの閾値
調整用の導電性不純物Ｉ２をイオン注入する。
ト膜Ｒ２をマスクとして、スルー酸化膜２０を通過させ
て、第２領域のｐ型半導体基板１０中に、Ｂなどの閾値
調整用の導電性不純物Ｉ２をイオン注入する。
【０２０８】次に、図４９（ａ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ２を除去する。
有機溶剤を用いて、レジスト膜Ｒ２を除去する。
【０２０９】次に、図４９（ｂ）に示すように、第１領
域の第１ゲート酸化膜２１、第４領域の第４ゲート酸化
膜２４および第２領域のスルー酸化膜２０の上層に、第
３領域を開口するパターンのレジスト膜Ｒ３（第３マス
ク層）をフォトリソグラフィー工程により形成する。
域の第１ゲート酸化膜２１、第４領域の第４ゲート酸化
膜２４および第２領域のスルー酸化膜２０の上層に、第
３領域を開口するパターンのレジスト膜Ｒ３（第３マス
ク層）をフォトリソグラフィー工程により形成する。
【０２１０】次に、図５０（ａ）に示すように、レジス
ト膜Ｒ３をマスクとして、スルー酸化膜２０を通過させ
て、第３領域のｐ型シリコン半導体基板１０中に、Ａ
ｓ、Ｐなどの導電性不純物Ｉ３をイオン注入し、ｎウェ
ル１１を形成する。
ト膜Ｒ３をマスクとして、スルー酸化膜２０を通過させ
て、第３領域のｐ型シリコン半導体基板１０中に、Ａ
ｓ、Ｐなどの導電性不純物Ｉ３をイオン注入し、ｎウェ
ル１１を形成する。
【０２１１】次に、図５０（ｂ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
有機溶剤を用いて、レジスト膜Ｒ３を除去する。
【０２１２】次に、図５１（ａ）に示すように、第１領
域の第１ゲート酸化膜２１および第４領域の第４ゲート
酸化膜２４の上層に、第２領域および第３領域を開口す
るパターンのレジスト膜Ｒ５（第４マスク層）をフォト
リソグラフィー工程により形成する。
域の第１ゲート酸化膜２１および第４領域の第４ゲート
酸化膜２４の上層に、第２領域および第３領域を開口す
るパターンのレジスト膜Ｒ５（第４マスク層）をフォト
リソグラフィー工程により形成する。
【０２１３】次に、図５１（ｂ）に示すように、レジス
ト膜Ｒ５をマスクとして、例えばウェットエッチングに
より第２領域および第３領域のスルー酸化膜２０を除去
する。
ト膜Ｒ５をマスクとして、例えばウェットエッチングに
より第２領域および第３領域のスルー酸化膜２０を除去
する。
【０２１４】次に、図５２（ａ）に示すように、例えば
有機溶剤を用いて、レジスト膜Ｒ５を除去する。
有機溶剤を用いて、レジスト膜Ｒ５を除去する。
【０２１５】次に、図５２（ｂ）に示すように、例えば
熱酸化法により、第２領域および第３領域において、シ
リコン半導体基板１０に第２ゲート酸化膜（第２ゲート
絶縁膜）２２および第３ゲート酸化膜（第３ゲート絶縁
膜）２３を形成し、同時に第１領域および第４領域にお
いて、第１ゲート酸化膜２１および第４ゲート酸化膜２
４の膜厚を厚膜化する。
熱酸化法により、第２領域および第３領域において、シ
リコン半導体基板１０に第２ゲート酸化膜（第２ゲート
絶縁膜）２２および第３ゲート酸化膜（第３ゲート絶縁
膜）２３を形成し、同時に第１領域および第４領域にお
いて、第１ゲート酸化膜２１および第４ゲート酸化膜２
４の膜厚を厚膜化する。
【０２１６】次に、第５実施形態に係る半導体装置の製
造方法と同様に、図２９（ｂ）から図３５までの工程を
行うことにより、図１８に示す半導体装置に至る。
造方法と同様に、図２９（ｂ）から図３５までの工程を
行うことにより、図１８に示す半導体装置に至る。
【０２１７】上記の本発明の第９実施形態に係る半導体
装置の製造方法によれば、第２領域および第３領域にお
ける半導体基板１０に形成された、膜厚の薄い第２ゲー
ト酸化膜２２ａおよび第３ゲート酸化膜２３ａは、イオ
ン注入後のスルー酸化膜２０の除去、ゲート酸化膜２２
および２３の形成工程を１度しか経ないため、ゲート酸
化膜２２および２３の形成時における、半導体基板１０
中の導電性不純物Ｉ２およびＩ３のゲート酸化膜２２お
よび２３への拡散が少ないことから、ゲート酸化膜の膜
厚を作り分けずにイオン注入後にゲート酸化膜を形成す
るトランジスタと同じ不純物条件を用いることができ
る。
装置の製造方法によれば、第２領域および第３領域にお
ける半導体基板１０に形成された、膜厚の薄い第２ゲー
ト酸化膜２２ａおよび第３ゲート酸化膜２３ａは、イオ
ン注入後のスルー酸化膜２０の除去、ゲート酸化膜２２
および２３の形成工程を１度しか経ないため、ゲート酸
化膜２２および２３の形成時における、半導体基板１０
中の導電性不純物Ｉ２およびＩ３のゲート酸化膜２２お
よび２３への拡散が少ないことから、ゲート酸化膜の膜
厚を作り分けずにイオン注入後にゲート酸化膜を形成す
るトランジスタと同じ不純物条件を用いることができ
る。
【０２１８】また、レジスト膜Ｒ１をマスクとして、第
１領域の半導体基板１０中への導電性不純物Ｉ１のイオ
ン注入、および第１領域のスルー酸化膜２０の除去を行
うことから、レジスト膜Ｒ１を除去した後には、第２領
域、第４領域および第３領域には、スルー酸化膜２０が
残るので、その後の第２領域、第４領域および第３領域
の半導体基板１０中への、閾値調整用イオン注入Ｉ２、
Ｉ４およびウェル形成用イオン注入Ｉ３のときに、この
スルー酸化膜２０を使用することができることから、半
導体基板１０の表面へのダメージを抑制でき、電界効果
ＭＯＳトランジスタのゲート酸化膜の信頼性を保つこと
が可能となる。
１領域の半導体基板１０中への導電性不純物Ｉ１のイオ
ン注入、および第１領域のスルー酸化膜２０の除去を行
うことから、レジスト膜Ｒ１を除去した後には、第２領
域、第４領域および第３領域には、スルー酸化膜２０が
残るので、その後の第２領域、第４領域および第３領域
の半導体基板１０中への、閾値調整用イオン注入Ｉ２、
Ｉ４およびウェル形成用イオン注入Ｉ３のときに、この
スルー酸化膜２０を使用することができることから、半
導体基板１０の表面へのダメージを抑制でき、電界効果
ＭＯＳトランジスタのゲート酸化膜の信頼性を保つこと
が可能となる。
【０２１９】さらに、第５実施形態に係る半導体装置の
製造方法とは異なり、第２領域および第３領域のスルー
酸化膜２０を除去するためにのみ使用するレジスト膜Ｒ
５が必要であるが、第２領域および第３領域のスルー酸
化膜２０をかかるレジスト膜Ｒ５により、１度に除去す
るため、従来の別々にスルー酸化膜２０を除去するため
にのみ使用するレジスト膜を形成するのに比べて、トラ
ンジスタ製造の際のＴＡＴ削減になる。
製造方法とは異なり、第２領域および第３領域のスルー
酸化膜２０を除去するためにのみ使用するレジスト膜Ｒ
５が必要であるが、第２領域および第３領域のスルー酸
化膜２０をかかるレジスト膜Ｒ５により、１度に除去す
るため、従来の別々にスルー酸化膜２０を除去するため
にのみ使用するレジスト膜を形成するのに比べて、トラ
ンジスタ製造の際のＴＡＴ削減になる。
【０２２０】本発明の第９実施形態に係る半導体装置の
製造方法は、上記の説明に限定されない。また、第９実
施形態では、ゲート絶縁膜として、酸化膜を用いたが、
それ以外にも、窒化酸化膜、窒化膜、高誘電体絶縁膜な
どを用いてもよい。また、第９実施形態では、ゲート酸
化膜の膜厚が異なるＣＭＯＳトランジスタ、ＤＲＡＭお
よびＩ／Ｏトランジスタの製造方法について説明した
が、これに限らず、例えばフローティングゲート構造あ
るいはＭＯＮＯＳ構造などの、ＥＥＰＲＯＭ等のゲート
絶縁膜を有するものであれば、何にでも適用することが
できる。また、膜厚の異なるゲート絶縁膜を各トランジ
スタの特性等に応じて形成することができればよいの
で、本説明に具体例としてあげたゲート絶縁膜の膜厚に
限られるわけでない。その他、本発明の要旨を逸脱しな
い範囲で、種々の変更が可能である。
製造方法は、上記の説明に限定されない。また、第９実
施形態では、ゲート絶縁膜として、酸化膜を用いたが、
それ以外にも、窒化酸化膜、窒化膜、高誘電体絶縁膜な
どを用いてもよい。また、第９実施形態では、ゲート酸
化膜の膜厚が異なるＣＭＯＳトランジスタ、ＤＲＡＭお
よびＩ／Ｏトランジスタの製造方法について説明した
が、これに限らず、例えばフローティングゲート構造あ
るいはＭＯＮＯＳ構造などの、ＥＥＰＲＯＭ等のゲート
絶縁膜を有するものであれば、何にでも適用することが
できる。また、膜厚の異なるゲート絶縁膜を各トランジ
スタの特性等に応じて形成することができればよいの
で、本説明に具体例としてあげたゲート絶縁膜の膜厚に
限られるわけでない。その他、本発明の要旨を逸脱しな
い範囲で、種々の変更が可能である。
【０２２１】第１０実施形態 本発明の第１０実施形態は、第９実施形態に係る半導体
装置の製造方法を用いて、薄いゲート酸化膜をもち高速
で動作する論理回路用ＣＭＯＳトランジスタと、ＤＲＡ
Ｍメモリ用のゲート酸化膜の膜厚の厚いトランジスタ、
およびゲート酸化膜の膜厚の厚いＩ／Ｏトランジスタを
形成するＭＰＵ、ＤＳＰ、システムＬＳＩなどの集積回
路である。
装置の製造方法を用いて、薄いゲート酸化膜をもち高速
で動作する論理回路用ＣＭＯＳトランジスタと、ＤＲＡ
Ｍメモリ用のゲート酸化膜の膜厚の厚いトランジスタ、
およびゲート酸化膜の膜厚の厚いＩ／Ｏトランジスタを
形成するＭＰＵ、ＤＳＰ、システムＬＳＩなどの集積回
路である。
【０２２２】近年、システムＬＳＩとよばれる半導体チ
ップには、薄いゲート酸化膜をもち高速で動作する論理
回路用ＣＭＯＳトランジスタと、ＤＲＡＭメモリ用のゲ
ート酸化膜の膜厚の厚いトランジスタ、およびゲート酸
化膜の膜厚の厚いＩ／Ｏトランジスタなるものがある。
第９実施形態に係る半導体装置の製造方法を用いること
により、同一の不純物形成条件で、ゲート酸化膜の作り
分けの有無にかかわらず、同一の閾値を有するＭＰＵ、
ＤＳＰおよびシステムＬＳＩなどの集積回路を製造する
ことができ、製造期間の短縮を図ることができる。
ップには、薄いゲート酸化膜をもち高速で動作する論理
回路用ＣＭＯＳトランジスタと、ＤＲＡＭメモリ用のゲ
ート酸化膜の膜厚の厚いトランジスタ、およびゲート酸
化膜の膜厚の厚いＩ／Ｏトランジスタなるものがある。
第９実施形態に係る半導体装置の製造方法を用いること
により、同一の不純物形成条件で、ゲート酸化膜の作り
分けの有無にかかわらず、同一の閾値を有するＭＰＵ、
ＤＳＰおよびシステムＬＳＩなどの集積回路を製造する
ことができ、製造期間の短縮を図ることができる。
【０２２３】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、ゲート絶縁膜の膜厚を作り分ける半導体装置の製造
方法において、半導体基板のゲ−ト絶縁膜との接合近辺
における不純物濃度が、大きく減少してしまうこともな
い。したがって、様々な集積回路を製造する際のゲート
絶縁膜の作り分けの有無で、閾値の変化による、トラン
ジスタの不純物濃度の設計変更を回避することができ
る。
ば、ゲート絶縁膜の膜厚を作り分ける半導体装置の製造
方法において、半導体基板のゲ−ト絶縁膜との接合近辺
における不純物濃度が、大きく減少してしまうこともな
い。したがって、様々な集積回路を製造する際のゲート
絶縁膜の作り分けの有無で、閾値の変化による、トラン
ジスタの不純物濃度の設計変更を回避することができ
る。
【０２２４】また、ゲート絶縁膜の膜厚を作り分ける半
導体装置の製造方法においても、半導体基板表面へのダ
メージを抑制でき、電界効果トランジスタのゲート絶縁
膜の信頼性を保つことが可能となる。
導体装置の製造方法においても、半導体基板表面へのダ
メージを抑制でき、電界効果トランジスタのゲート絶縁
膜の信頼性を保つことが可能となる。
【０２２５】さらに、ゲート絶縁膜の膜厚を作り分ける
半導体装置の製造方法におけるトランジスタ製造の際の
ＴＡＴ削減にも役立つ。
半導体装置の製造方法におけるトランジスタ製造の際の
ＴＡＴ削減にも役立つ。
【図１】図１は本発明の第１実施形態に係る半導体装置
の製造方法により製造した半導体装置の断面図である。
の製造方法により製造した半導体装置の断面図である。
【図２】図２は本発明の第１実施形態に係る半導体装置
の製造方法の製造工程を示す断面図であり、（ａ）は半
導体基板上に活性領域である第１領域および第２領域の
形成工程まで、（ｂ）はスルー酸化膜の形成工程まで、
（ｃ）は第１領域の半導体基板へのｎウェル形成工程ま
でを示す。
の製造方法の製造工程を示す断面図であり、（ａ）は半
導体基板上に活性領域である第１領域および第２領域の
形成工程まで、（ｂ）はスルー酸化膜の形成工程まで、
（ｃ）は第１領域の半導体基板へのｎウェル形成工程ま
でを示す。
【図３】図３は図２の続きの工程を示し、（ａ）は第１
領域のスルー酸化膜の除去工程まで、（ｂ）は第１領域
を開口するパターンのレジスト膜の除去工程まで、
（ｃ）は第１ゲート酸化膜形成工程までを示す。
領域のスルー酸化膜の除去工程まで、（ｂ）は第１領域
を開口するパターンのレジスト膜の除去工程まで、
（ｃ）は第１ゲート酸化膜形成工程までを示す。
【図４】図４は図３の続きの工程を示し、（ａ）は第２
領域を開口するパターンのレジスト膜の形成工程まで、
（ｂ）は第２領域の半導体基板中への閾値調整用イオン
注入工程まで、（ｃ）は第２領域のスルー酸化膜の除去
工程までを示す。
領域を開口するパターンのレジスト膜の形成工程まで、
（ｂ）は第２領域の半導体基板中への閾値調整用イオン
注入工程まで、（ｃ）は第２領域のスルー酸化膜の除去
工程までを示す。
【図５】図５は図４の続きの工程を示し、（ａ）は第２
領域を開口するパターンのレジスト膜の除去工程まで、
（ｂ）は第２ゲート酸化膜の形成および第１ゲート酸化
膜の膜厚の厚膜化工程まで、（ｃ）はゲート電極用層お
よびゲート電極パターンのレジスト膜の形成工程までを
示す。
領域を開口するパターンのレジスト膜の除去工程まで、
（ｂ）は第２ゲート酸化膜の形成および第１ゲート酸化
膜の膜厚の厚膜化工程まで、（ｃ）はゲート電極用層お
よびゲート電極パターンのレジスト膜の形成工程までを
示す。
【図６】図６は図５の続きの工程を示し、（ａ）はゲー
ト電極のパターン加工工程まで、（ｂ）は第１領域を開
口するパターンのレジスト膜の形成工程まで、（ｃ）は
第１領域の半導体基板中にソース・ドレイン拡散層の形
成工程までを示す。
ト電極のパターン加工工程まで、（ｂ）は第１領域を開
口するパターンのレジスト膜の形成工程まで、（ｃ）は
第１領域の半導体基板中にソース・ドレイン拡散層の形
成工程までを示す。
【図７】図７は図６の続きの工程を示し、（ａ）は第１
領域を開口するパターンのレジスト膜の除去工程まで、
（ｂ）は第２領域を開口するパターンのレジスト膜の形
成工程まで、（ｃ）は第２領域の半導体基板中にソース
・ドレイン拡散層の形成工程までを示す。
領域を開口するパターンのレジスト膜の除去工程まで、
（ｂ）は第２領域を開口するパターンのレジスト膜の形
成工程まで、（ｃ）は第２領域の半導体基板中にソース
・ドレイン拡散層の形成工程までを示す。
【図８】図８は本発明の第３実施形態および第７実施形
態に係る半導体装置の製造方法により製造した半導体装
置の断面図である。
態に係る半導体装置の製造方法により製造した半導体装
置の断面図である。
【図９】図９は本発明の第３実施形態に係る半導体装置
の製造方法の製造工程を示す断面図であり、（ａ）は半
導体基板上に活性領域である第１領域、第２領域および
第３領域の形成工程まで、（ｂ）はスルー酸化膜の形成
工程まで、（ｃ）は第１領域を開口するパターンのレジ
スト膜の形成工程までを示す。
の製造方法の製造工程を示す断面図であり、（ａ）は半
導体基板上に活性領域である第１領域、第２領域および
第３領域の形成工程まで、（ｂ）はスルー酸化膜の形成
工程まで、（ｃ）は第１領域を開口するパターンのレジ
スト膜の形成工程までを示す。
【図１０】図１０は図９の続きの工程を示し、（ａ）は
第１領域の半導体基板中への閾値調整用イオン注入工程
まで、（ｂ）は第１領域のスルー酸化膜の除去工程ま
で、（ｃ）は第１領域を開口するパターンのレジスト膜
の除去工程までを示す。
第１領域の半導体基板中への閾値調整用イオン注入工程
まで、（ｂ）は第１領域のスルー酸化膜の除去工程ま
で、（ｃ）は第１領域を開口するパターンのレジスト膜
の除去工程までを示す。
【図１１】図１１は図１０の続きの工程を示し、（ａ）
は第１ゲート酸化膜の形成工程まで、（ｂ）は第２領域
を開口するパターンのレジスト膜の形成工程まで、
（ｃ）は第２領域の半導体基板中への閾値調整用イオン
注入工程までを示す。
は第１ゲート酸化膜の形成工程まで、（ｂ）は第２領域
を開口するパターンのレジスト膜の形成工程まで、
（ｃ）は第２領域の半導体基板中への閾値調整用イオン
注入工程までを示す。
【図１２】図１２は図１１の続きの工程を示し、（ａ）
は第２領域のスルー酸化膜の除去工程まで、（ｂ）は第
２領域を開口するパターンのレジスト膜の除去工程ま
で、（ｃ）は第３領域を開口するパターンのレジスト膜
の形成工程までを示す。
は第２領域のスルー酸化膜の除去工程まで、（ｂ）は第
２領域を開口するパターンのレジスト膜の除去工程ま
で、（ｃ）は第３領域を開口するパターンのレジスト膜
の形成工程までを示す。
【図１３】図１３は図１２の続きの工程を示し、（ａ）
は第３領域の半導体基板中へのｎウェル形成工程まで、
（ｂ）は第３領域のスルー酸化膜の除去工程まで、
（ｃ）は第３領域を開口するパターンのレジスト膜の除
去工程までを示す。
は第３領域の半導体基板中へのｎウェル形成工程まで、
（ｂ）は第３領域のスルー酸化膜の除去工程まで、
（ｃ）は第３領域を開口するパターンのレジスト膜の除
去工程までを示す。
【図１４】図１４は図１３の続きの工程を示し、（ａ）
は第２ゲート酸化膜と第３ゲート酸化膜の形成および第
１ゲート酸化膜の膜厚の厚膜化工程まで、（ｂ）はゲー
ト電極用層およびゲート電極パターンのレジスト膜の形
成工程まで、（ｃ）はゲート電極のパターン加工工程ま
でを示す。
は第２ゲート酸化膜と第３ゲート酸化膜の形成および第
１ゲート酸化膜の膜厚の厚膜化工程まで、（ｂ）はゲー
ト電極用層およびゲート電極パターンのレジスト膜の形
成工程まで、（ｃ）はゲート電極のパターン加工工程ま
でを示す。
【図１５】図１５は図１４の続きの工程を示し、（ａ）
は第１領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第１領域の半導体基板中へのソース・ド
レイン拡散層形成工程まで、（ｃ）は第１領域を開口す
るパターンのレジスト膜の除去工程までを示す。
は第１領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第１領域の半導体基板中へのソース・ド
レイン拡散層形成工程まで、（ｃ）は第１領域を開口す
るパターンのレジスト膜の除去工程までを示す。
【図１６】図１６は図１５の続きの工程を示し、（ａ）
は第３領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第３領域の半導体基板中にソース・ドレ
イン拡散層形成工程まで、（ｃ）は第３領域を開口する
パターンのレジスト膜の除去工程までを示す。
は第３領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第３領域の半導体基板中にソース・ドレ
イン拡散層形成工程まで、（ｃ）は第３領域を開口する
パターンのレジスト膜の除去工程までを示す。
【図１７】図１７は図１６の続きの工程を示し、（ａ）
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の半導体基板中にソース・ドレ
イン拡散層形成工程までを示す。
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の半導体基板中にソース・ドレ
イン拡散層形成工程までを示す。
【図１８】図１８は本発明の第５実施形態および第９実
施形態に係る半導体装置の製造方法により製造した半導
体装置の断面図である。
施形態に係る半導体装置の製造方法により製造した半導
体装置の断面図である。
【図１９】図１９は本発明の第５実施形態に係る半導体
装置の製造方法の製造工程を示す断面図であり、（ａ）
は半導体基板上に活性領域である第１領域、第２領域、
第３領域および第４領域の形成工程まで、（ｂ）はスル
ー酸化膜の形成工程までを示す。
装置の製造方法の製造工程を示す断面図であり、（ａ）
は半導体基板上に活性領域である第１領域、第２領域、
第３領域および第４領域の形成工程まで、（ｂ）はスル
ー酸化膜の形成工程までを示す。
【図２０】図２０は図１９の続きの工程を示し、（ａ）
は第１領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第１領域の半導体基板中への閾値調整用
イオン注入工程までを示す。
は第１領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第１領域の半導体基板中への閾値調整用
イオン注入工程までを示す。
【図２１】図２１は図２０の続きの工程を示し、（ａ）
は第１領域のスルー酸化膜の除去工程まで、（ｂ）は第
１領域を開口するパターンのレジスト膜の除去工程まで
を示す。
は第１領域のスルー酸化膜の除去工程まで、（ｂ）は第
１領域を開口するパターンのレジスト膜の除去工程まで
を示す。
【図２２】図２２は図２１の続きの工程を示し、（ａ）
は第１ゲート酸化膜の形成工程まで、（ｂ）は第４領域
を開口するパターンのレジスト膜の形成工程までを示
す。
は第１ゲート酸化膜の形成工程まで、（ｂ）は第４領域
を開口するパターンのレジスト膜の形成工程までを示
す。
【図２３】図２３は図２２の続きの工程を示し、（ａ）
は第４領域の半導体基板中への閾値調整用イオン注入工
程まで（ｂ）は第４領域のスルー酸化膜の除去工程まで
を示す。
は第４領域の半導体基板中への閾値調整用イオン注入工
程まで（ｂ）は第４領域のスルー酸化膜の除去工程まで
を示す。
【図２４】図２４は図２３の続きの工程を示し、（ａ）
は第４領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第４ゲート酸化膜の形成および第１ゲー
ト酸化膜の膜厚の厚膜化工程までを示す。
は第４領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第４ゲート酸化膜の形成および第１ゲー
ト酸化膜の膜厚の厚膜化工程までを示す。
【図２５】図２５は図２４の続きの工程を示し、（ａ）
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の半導体基板中への閾値調整用
イオン注入工程までを示す。
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の半導体基板中への閾値調整用
イオン注入工程までを示す。
【図２６】図２６は図２５の続きの工程を示し、（ａ）
は第２領域のスルー酸化膜の除去工程まで、（ｂ）は第
２領域を開口するパターンのレジスト膜の除去工程まで
を示す。
は第２領域のスルー酸化膜の除去工程まで、（ｂ）は第
２領域を開口するパターンのレジスト膜の除去工程まで
を示す。
【図２７】図２７は図２６の続きの工程を示し、（ａ）
は第３領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第３領域の半導体基板中にｎウェル形成
工程までを示す。
は第３領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第３領域の半導体基板中にｎウェル形成
工程までを示す。
【図２８】図２８は図２７の続きの工程を示し、（ａ）
は第３領域のスルー酸化膜の除去工程まで、（ｂ）は第
３領域を開口するパターンのレジスト膜の除去工程まで
を示す。
は第３領域のスルー酸化膜の除去工程まで、（ｂ）は第
３領域を開口するパターンのレジスト膜の除去工程まで
を示す。
【図２９】図２９は図２８の続きの工程を示し、（ａ）
は第２ゲート酸化膜と第３ゲート酸化膜の形成および第
１ゲート酸化膜と第４ゲート酸化膜の膜厚の厚膜化工程
まで、（ｂ）はゲート電極用層およびゲ−ト電極パター
ンのレジスト膜の形成工程までを示す。
は第２ゲート酸化膜と第３ゲート酸化膜の形成および第
１ゲート酸化膜と第４ゲート酸化膜の膜厚の厚膜化工程
まで、（ｂ）はゲート電極用層およびゲ−ト電極パター
ンのレジスト膜の形成工程までを示す。
【図３０】図３０は図２９の続きの工程を示し、（ａ）
はゲート電極のパターン加工工程まで、（ｂ）は第１領
域を開口するパターンのレジスト膜の形成工程までを示
す。
はゲート電極のパターン加工工程まで、（ｂ）は第１領
域を開口するパターンのレジスト膜の形成工程までを示
す。
【図３１】図３１は図３０の続きの工程を示し、（ａ）
は第１領域の半導体基板中にソース・ドレイン拡散層の
形成工程まで、（ｂ）は第１領域を開口するパターンの
レジスト膜の除去工程までを示す。
は第１領域の半導体基板中にソース・ドレイン拡散層の
形成工程まで、（ｂ）は第１領域を開口するパターンの
レジスト膜の除去工程までを示す。
【図３２】図３２は図３１の続きの工程を示し、（ａ）
は第４領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第４領域の半導体基板中にソース・ドレ
イン拡散層の形成工程までを示す。
は第４領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第４領域の半導体基板中にソース・ドレ
イン拡散層の形成工程までを示す。
【図３３】図３３は図３２の続きの工程を示し、（ａ）
は第４領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第３領域を開口するパターンのレジスト
膜の形成工程までを示す。
は第４領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第３領域を開口するパターンのレジスト
膜の形成工程までを示す。
【図３４】図３４は図３３の続きの工程を示し、（ａ）
は第３領域の半導体基板中にソース・ドレイン拡散層の
形成工程まで、（ｂ）は第３領域を開口するパターンの
レジスト膜の除去工程までを示す。
は第３領域の半導体基板中にソース・ドレイン拡散層の
形成工程まで、（ｂ）は第３領域を開口するパターンの
レジスト膜の除去工程までを示す。
【図３５】図３５は図３４の続きの工程を示し、（ａ）
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の半導体基板中にソース・ドレ
イン拡散層の形成工程までを示す。
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の半導体基板中にソース・ドレ
イン拡散層の形成工程までを示す。
【図３６】図３６は本発明の第７実施形態に係る半導体
装置の製造方法の製造工程を示す断面図であり、（ａ）
は半導体基板上に活性領域である第１領域、第２領域お
よび第３領域の形成工程まで、（ｂ）はスルー酸化膜の
形成工程まで、（ｃ）は第１領域を開口するパターンの
レジスト膜の形成工程までを示す。
装置の製造方法の製造工程を示す断面図であり、（ａ）
は半導体基板上に活性領域である第１領域、第２領域お
よび第３領域の形成工程まで、（ｂ）はスルー酸化膜の
形成工程まで、（ｃ）は第１領域を開口するパターンの
レジスト膜の形成工程までを示す。
【図３７】図３７は図３６の続きの工程を示し、（ａ）
は第１領域の半導体基板中への閾値調整用イオン注入工
程まで、（ｂ）は第１領域のスルー酸化膜の除去工程ま
で、（ｃ）は第１領域を開口するパターンのレジスト膜
の除去工程までを示す。
は第１領域の半導体基板中への閾値調整用イオン注入工
程まで、（ｂ）は第１領域のスルー酸化膜の除去工程ま
で、（ｃ）は第１領域を開口するパターンのレジスト膜
の除去工程までを示す。
【図３８】図３８は図３７の続きの工程を示し、（ａ）
は第１ゲート酸化膜の形成工程まで、（ｂ）は第２領域
を開口するパターンのレジスト膜の形成工程まで、
（ｃ）は第２領域の半導体基板中への閾値調整用イオン
注入工程までを示す。
は第１ゲート酸化膜の形成工程まで、（ｂ）は第２領域
を開口するパターンのレジスト膜の形成工程まで、
（ｃ）は第２領域の半導体基板中への閾値調整用イオン
注入工程までを示す。
【図３９】図３９は図３８の続きの工程を示し、（ａ）
は第２領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第３領域を開口するパターンのレジスト
膜の形成工程まで、（ｃ）は第３領域の半導体基板中へ
のｎウェル形成工程までを示す。
は第２領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第３領域を開口するパターンのレジスト
膜の形成工程まで、（ｃ）は第３領域の半導体基板中へ
のｎウェル形成工程までを示す。
【図４０】図４０は図３９の続きの工程を示し、（ａ）
は第３領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第２領域および第３領域を開口するパタ
ーンのレジスト膜の形成工程まで、（ｃ）は第２領域お
よび第３領域のスルー酸化膜の除去工程までを示す。
は第３領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第２領域および第３領域を開口するパタ
ーンのレジスト膜の形成工程まで、（ｃ）は第２領域お
よび第３領域のスルー酸化膜の除去工程までを示す。
【図４１】図４１は図４０の続きの工程を示し、（ａ）
は第２領域および第３領域を開口するパターンのレジス
ト膜の除去工程まで、（ｂ）は第２ゲート酸化膜と第３
ゲート酸化膜の形成、および第１ゲート酸化膜の膜厚の
厚膜化工程までを示す。
は第２領域および第３領域を開口するパターンのレジス
ト膜の除去工程まで、（ｂ）は第２ゲート酸化膜と第３
ゲート酸化膜の形成、および第１ゲート酸化膜の膜厚の
厚膜化工程までを示す。
【図４２】図４２は本発明の第９実施形態に係る半導体
装置の製造方法の製造工程を示す断面図であり、（ａ）
は半導体基板上に活性領域である第１領域、第２領域、
第３領域および第４領域の形成工程まで、（ｂ）はスル
ー酸化膜の形成工程までを示す。
装置の製造方法の製造工程を示す断面図であり、（ａ）
は半導体基板上に活性領域である第１領域、第２領域、
第３領域および第４領域の形成工程まで、（ｂ）はスル
ー酸化膜の形成工程までを示す。
【図４３】図４３は図４２の続きの工程を示し、（ａ）
は第１領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第１領域の半導体基板中への閾値調整用
イオン注入工程までを示す。
は第１領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第１領域の半導体基板中への閾値調整用
イオン注入工程までを示す。
【図４４】図４４は図４３の続きの工程を示し、（ａ）
は第１領域のスルー酸化膜の除去工程まで、（ｂ）は第
１領域を開口するパターンのレジスト膜の除去工程まで
を示す。
は第１領域のスルー酸化膜の除去工程まで、（ｂ）は第
１領域を開口するパターンのレジスト膜の除去工程まで
を示す。
【図４５】図４５は図４４の続きの工程を示し、（ａ）
は第１ゲート酸化膜の形成工程まで、（ｂ）は第４領域
を開口するパターンのレジスト膜の形成工程までを示
す。
は第１ゲート酸化膜の形成工程まで、（ｂ）は第４領域
を開口するパターンのレジスト膜の形成工程までを示
す。
【図４６】図４６は図４５の続きの工程を示し、（ａ）
は第４領域の半導体基板中への閾値調整用イオン注入工
程まで、（ｂ）は第４領域のスルー酸化膜の除去工程ま
でを示す。
は第４領域の半導体基板中への閾値調整用イオン注入工
程まで、（ｂ）は第４領域のスルー酸化膜の除去工程ま
でを示す。
【図４７】図４７は図４６の続きの工程を示し、（ａ）
は第４領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第４ゲート酸化膜の形成および第１ゲー
ト酸化膜の膜厚の厚膜化工程までを示す。
は第４領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第４ゲート酸化膜の形成および第１ゲー
ト酸化膜の膜厚の厚膜化工程までを示す。
【図４８】図４８は図４７の続きの工程を示し、（ａ）
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の半導体基板中への閾値調整用
イオン注入工程までを示す。
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の半導体基板中への閾値調整用
イオン注入工程までを示す。
【図４９】図４９は図４８の続きの工程を示し、（ａ）
は第２領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第３領域を開口するパターンのレジスト
膜の形成工程までを示す。
は第２領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第３領域を開口するパターンのレジスト
膜の形成工程までを示す。
【図５０】図５０は図４９の続きの工程を示し、（ａ）
は第３領域の半導体基板中にｎウェル形成工程まで、
（ｂ）は第３領域を開口するパターンのレジスト膜の除
去工程までを示す。
は第３領域の半導体基板中にｎウェル形成工程まで、
（ｂ）は第３領域を開口するパターンのレジスト膜の除
去工程までを示す。
【図５１】図５１は図５０の続きの工程を示し、（ａ）
は第２領域および第３領域を開口するパターンのレジス
ト膜の形成工程まで、（ｂ）は第２領域および第３領域
のスルー酸化膜の除去工程までを示す。
は第２領域および第３領域を開口するパターンのレジス
ト膜の形成工程まで、（ｂ）は第２領域および第３領域
のスルー酸化膜の除去工程までを示す。
【図５２】図５２は図５１の続きの工程を示し、（ａ）
は第２領域および第３領域を開口するパターンのレジス
ト膜の除去工程まで、（ｂ）は第２ゲート酸化膜と第３
ゲート酸化膜の形成、および第１ゲート酸化膜と第４ゲ
ート酸化膜の膜厚の厚膜化工程までを示す。
は第２領域および第３領域を開口するパターンのレジス
ト膜の除去工程まで、（ｂ）は第２ゲート酸化膜と第３
ゲート酸化膜の形成、および第１ゲート酸化膜と第４ゲ
ート酸化膜の膜厚の厚膜化工程までを示す。
【図５３】図５３は従来例１に係る半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）は半導体基板
上に活性領域である第１領域および第２領域の形成工程
まで、（ｂ）はスルー酸化膜の形成工程まで、（ｃ）は
第１領域の半導体基板中へのｎウェル形成工程までを示
す。
法の製造工程を示す断面図であり、（ａ）は半導体基板
上に活性領域である第１領域および第２領域の形成工程
まで、（ｂ）はスルー酸化膜の形成工程まで、（ｃ）は
第１領域の半導体基板中へのｎウェル形成工程までを示
す。
【図５４】図５４は図５３の続きの工程を示し、（ａ）
は第１領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第２領域の半導体基板中への閾値調整用
イオン注入工程まで、（ｃ）は第２領域を開口するパタ
ーンのレジスト膜の除去工程までを示す。
は第１領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第２領域の半導体基板中への閾値調整用
イオン注入工程まで、（ｃ）は第２領域を開口するパタ
ーンのレジスト膜の除去工程までを示す。
【図５５】図５５は図５４の続きの工程を示し、（ａ）
はスルー酸化膜の除去工程まで、（ｂ）は第１ゲート酸
化膜の形成工程まで、（ｃ）は第２領域を開口するパタ
ーンのレジスト膜の形成工程までを示す。
はスルー酸化膜の除去工程まで、（ｂ）は第１ゲート酸
化膜の形成工程まで、（ｃ）は第２領域を開口するパタ
ーンのレジスト膜の形成工程までを示す。
【図５６】図５６は図５５の続きの工程を示し、（ａ）
は第２領域の第１ゲート酸化膜の除去工程まで、（ｂ）
は第２領域を開口するパターンのレジスト膜の除去工程
まで、（ｃ）は第２ゲート酸化膜の形成および第１ゲー
ト酸化膜の膜厚の厚膜化工程までを示す。
は第２領域の第１ゲート酸化膜の除去工程まで、（ｂ）
は第２領域を開口するパターンのレジスト膜の除去工程
まで、（ｃ）は第２ゲート酸化膜の形成および第１ゲー
ト酸化膜の膜厚の厚膜化工程までを示す。
【図５７】図５７は、従来例１に係るゲート酸化膜厚を
作り分ける方法によりゲート酸化膜を形成した場合（図
中実線で示す）と、通常の半導体基板にイオン注入後、
酸化膜を形成した場合（図中破線で示す）との半導体基
板中の不純物分布を計算した結果の比較である。縦軸に
は、ドナー濃度（Ｎｄ）とアクセプター濃度（Ｎａ）の
差の絶対値である実効的な不純物濃度を表している。
作り分ける方法によりゲート酸化膜を形成した場合（図
中実線で示す）と、通常の半導体基板にイオン注入後、
酸化膜を形成した場合（図中破線で示す）との半導体基
板中の不純物分布を計算した結果の比較である。縦軸に
は、ドナー濃度（Ｎｄ）とアクセプター濃度（Ｎａ）の
差の絶対値である実効的な不純物濃度を表している。
【図５８】図５８は、図５７の半導体基板中における不
純物濃度の分布をもとに、ドレイン電流−ゲート電圧曲
線を計算した結果を示す。イオン注入後にゲート酸化膜
を形成し、除去した後、再度ゲート酸化膜を形成した場
合（図において、ＣおよびＤ）とイオン注入後にゲート
酸化膜を形成し、除去しない場合（図においてＡおよび
Ｂ）について、示してある。
純物濃度の分布をもとに、ドレイン電流−ゲート電圧曲
線を計算した結果を示す。イオン注入後にゲート酸化膜
を形成し、除去した後、再度ゲート酸化膜を形成した場
合（図において、ＣおよびＤ）とイオン注入後にゲート
酸化膜を形成し、除去しない場合（図においてＡおよび
Ｂ）について、示してある。
【図５９】図５９は従来例２に係る半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）は半導体基板
上に活性領域である第１領域および第２領域の形成工程
まで、（ｂ）はスルー酸化膜の形成工程まで、（ｃ）は
第１領域の半導体基板中へのｎウェル形成工程までを示
す。
法の製造工程を示す断面図であり、（ａ）は半導体基板
上に活性領域である第１領域および第２領域の形成工程
まで、（ｂ）はスルー酸化膜の形成工程まで、（ｃ）は
第１領域の半導体基板中へのｎウェル形成工程までを示
す。
【図６０】図６０は図５９の続きの工程を示し、（ａ）
は第１領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）はスルー酸化膜の除去工程まで、（ｃ）は
第１ゲート酸化膜の形成工程までを示す。
は第１領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）はスルー酸化膜の除去工程まで、（ｃ）は
第１ゲート酸化膜の形成工程までを示す。
【図６１】図６１は図６０の続きの工程を示し、（ａ）
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の半導体基板中への閾値調整用
イオン注入工程まで、（ｃ）は第２領域の第１ゲート酸
化膜の除去工程までを示す。
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の半導体基板中への閾値調整用
イオン注入工程まで、（ｃ）は第２領域の第１ゲート酸
化膜の除去工程までを示す。
【図６２】図６２は図６１の続きの工程を示し、（ａ）
は第２領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第２ゲート酸化膜の形成および第１ゲー
ト酸化膜の膜厚の厚膜化工程までを示す。
は第２領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）は第２ゲート酸化膜の形成および第１ゲー
ト酸化膜の膜厚の厚膜化工程までを示す。
【図６３】図６３は従来例１の変形に係る半導体装置の
製造方法の製造工程を示す断面図であり、（ａ）は半導
体基板上に活性領域である第１領域および第２領域の形
成工程まで、（ｂ）はスルー酸化膜の形成工程まで、
（ｃ）は第１領域の半導体基板中へのｎウェル形成工程
までを示す。
製造方法の製造工程を示す断面図であり、（ａ）は半導
体基板上に活性領域である第１領域および第２領域の形
成工程まで、（ｂ）はスルー酸化膜の形成工程まで、
（ｃ）は第１領域の半導体基板中へのｎウェル形成工程
までを示す。
【図６４】図６４は図６３の続きの工程を示し、（ａ）
は第１領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）はスルー酸化膜の除去工程まで、（ｂ）は
第１ゲート酸化膜の形成工程までを示す。
は第１領域を開口するパターンのレジスト膜の除去工程
まで、（ｂ）はスルー酸化膜の除去工程まで、（ｂ）は
第１ゲート酸化膜の形成工程までを示す。
【図６５】図６５は図６４の続きの工程を示し、（ａ）
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の第１ゲート酸化膜の除去およ
び第２領域を開口するパターンのレジスト膜の除去工程
までを示す。
は第２領域を開口するパターンのレジスト膜の形成工程
まで、（ｂ）は第２領域の第１ゲート酸化膜の除去およ
び第２領域を開口するパターンのレジスト膜の除去工程
までを示す。
【図６６】図６６は図６５の続きの工程を示し、（ａ）
は第２領域を開口するパターンのレジスト膜の形成およ
び第２領域の半導体基板中への閾値調整用イオン注入工
程まで、（ｂ）は第２領域を開口するパターンのレジス
ト膜の除去工程まで、（ｃ）は第２ゲート酸化膜の形成
および第１ゲート酸化膜の膜厚の厚膜化工程までを示
す。
は第２領域を開口するパターンのレジスト膜の形成およ
び第２領域の半導体基板中への閾値調整用イオン注入工
程まで、（ｂ）は第２領域を開口するパターンのレジス
ト膜の除去工程まで、（ｃ）は第２ゲート酸化膜の形成
および第１ゲート酸化膜の膜厚の厚膜化工程までを示
す。
１０…半導体基板、１１…ｎウェル、１２、１３、１
４、１５…ソース・ドレイン拡散層、２０…スルー酸化
膜、２１、２１ａ…第１ゲート酸化膜（第１ゲート絶縁
膜）、２２、２２ａ…第２ゲート酸化膜（第２ゲート絶
縁膜）、２３、２３ａ…第３ゲート酸化膜（第３ゲート
絶縁膜）、２４、２４ａ…第４ゲート酸化膜（第４ゲー
ト絶縁膜）、３０、３０ａ…ゲ−ト電極、Ｉ１、Ｉ２、
Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７、Ｉ８…導電性不純物、
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ
９…レジスト膜。
４、１５…ソース・ドレイン拡散層、２０…スルー酸化
膜、２１、２１ａ…第１ゲート酸化膜（第１ゲート絶縁
膜）、２２、２２ａ…第２ゲート酸化膜（第２ゲート絶
縁膜）、２３、２３ａ…第３ゲート酸化膜（第３ゲート
絶縁膜）、２４、２４ａ…第４ゲート酸化膜（第４ゲー
ト絶縁膜）、３０、３０ａ…ゲ−ト電極、Ｉ１、Ｉ２、
Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７、Ｉ８…導電性不純物、
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ
９…レジスト膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088
Claims (11)
- 【請求項１】活性領域として複数に区分された領域を有
する半導体基板の前記区分された領域ごとに膜厚の異な
るゲート絶縁膜を形成する半導体装置の製造方法であっ
て、 前記半導体基板の活性領域である第１領域と第２領域に
おいて、前記半導体基板の上層にダメージ防止膜を形成
する工程と、 前記第１領域を開口するパターンの第１マスク層を形成
する工程と、 前記第１マスク層をマスクとして、前記ダメージ防止膜
を通過させて前記第１領域の前記半導体基板中に導電性
不純物を導入する工程と、 前記第１マスク層をマスクとして、前記第１領域の前記
ダメージ防止膜を除去する工程と、 前記第１マスク層を除去する工程と、 前記第１領域において、前記半導体基板の上層に第１ゲ
−ト絶縁膜を形成する工程と、 前記第２領域を開口するパターンの第２マスク層を形成
する工程と、 前記第２マスク層をマスクとして、前記ダメージ防止膜
を通過して前記第２領域の前記半導体基板中に導電性不
純物を導入する工程と、 前記第２マスク層をマスクとして、前記第２領域の前記
ダメージ防止膜を除去する工程と、 前記第２マスク層を除去する工程と、 前記第２領域において、前記半導体基板の上層に第２ゲ
−ト絶縁膜を形成し、前記第１領域の前記第１ゲート絶
縁膜を厚膜化する工程とを有する半導体装置の製造方
法。 - 【請求項２】前記半導体基板が、活性領域としてさらに
第３領域を有しており、 前記ダメージ防止膜を形成する工程においては、前記第
１領域、前記第２領域および前記第３領域において前記
半導体基板の上層に前記ダメージ防止膜を形成し、 前記第２マスク層を除去する工程の後、前記半導体基板
の上層に第２ゲート絶縁膜を形成し、前記第１領域の前
記第１ゲート絶縁膜を厚膜化する工程の前に、 前記第３領域を開口するパターンの第３マスク層を形成
する工程と、 前記第３マスク層をマスクとして、前記ダメージ防止膜
を通過して前記第３領域の前記半導体基板中に導電性不
純物を導入する工程と、 前記第３マスク層をマスクとして、前記第３領域の前記
ダメージ防止膜を除去する工程と、 前記第３マスク層を除去する工程とをさらに有し、 前記第２領域において、前記半導体基板の上層に第２ゲ
−ト絶縁膜を形成し、前記第１領域の前記第１ゲート絶
縁膜を厚膜化する工程においては、前記第２領域および
前記第３領域において、前記半導体基板の上層に第２ゲ
−ト絶縁膜および第３ゲート絶縁膜をそれぞれ形成し、
前記第１領域の前記第１ゲート絶縁膜を厚膜化する請求
項１記載の半導体装置の製造方法。 - 【請求項３】前記半導体基板が、活性領域としてさらに
第４領域を有しており、前記ダメージ防止膜を形成する
工程においては、前記第１領域、前記第２領域、前記第
３領域および前記第４領域において前記半導体基板の上
層に前記ダメージ防止膜を形成し、 前記第１ゲ−ト絶縁膜を形成する工程の後、前記第２マ
スク層を形成する工程の前に、前記第４領域を開口する
パターンの第４マスク層を形成する工程と、 前記第４マスク層をマスクとして、前記ダメージ防止膜
を通過して前記第４領域の前記半導体基板中に導電性不
純物を導入する工程と、 前記第４マスク層をマスクとして、前記第４領域の前記
ダメージ防止膜を除去する工程と、 前記第４マスク層を除去する工程と、 前記第４領域において、前記半導体基板の上層に第４ゲ
−ト絶縁膜を形成し、前記第１領域の前記第１ゲート絶
縁膜を厚膜化する工程とをさらに有し、 前記第２領域および前記第３領域において、前記半導体
基板の上層に第２ゲ−ト絶縁膜および第３ゲート絶縁膜
をそれぞれ形成し、前記第１領域の前記第１ゲート絶縁
膜を厚膜化する工程においては、前記第２領域および前
記第３領域において、前記半導体基板の上層に第２ゲ−
ト絶縁膜および第３ゲート絶縁膜をそれぞれ形成し、前
記第１領域の前記第１ゲート絶縁膜および前記第４領域
の前記第４ゲート絶縁膜をそれぞれ厚膜化する請求項２
記載の半導体装置の製造方法。 - 【請求項４】前記ダメージ防止膜を形成する工程におい
て、前記ダメージ防止膜を酸化シリコンにより形成する
請求項１記載の半導体装置の製造方法。 - 【請求項５】前記第１ゲ−ト絶縁膜を形成する工程およ
び前記第２ゲ−ト絶縁膜を形成する工程において、前記
第１ゲート絶縁膜および前記第２ゲート絶縁膜を酸化シ
リコンにより形成する請求項１記載の半導体装置の製造
方法。 - 【請求項６】前記第２領域において、前記半導体基板の
上層に第２ゲ−ト絶縁膜を形成し、前記第１領域の前記
第１ゲート絶縁膜を厚膜化する工程の後に、 前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の上
層にゲート電極を形成する工程と、前記ゲート電極をマ
スクとして、前記ゲート電極の側部領域の前記半導体基
板中に導電性不純物を導入する工程とをさらに有する請
求項１記載の半導体装置の製造方法。 - 【請求項７】活性領域として複数に区分された領域を有
する半導体基板の前記区分された領域ごとに膜厚の異な
るゲート絶縁膜を形成する半導体装置の製造方法であっ
て、 前記半導体基板の活性領域である第１領域、第２領域お
よび第３領域において、前記半導体基板の上層にダメー
ジ防止膜を形成する工程と、 前記第１領域を開口するパターンの第１マスク層を形成
する工程と、 前記第１マスク層をマスクとして、前記ダメージ防止膜
を通過させて前記第１領域の前記半導体基板中に導電性
不純物を導入する工程と、 前記第１マスク層をマスクとして、前記第１領域の前記
ダメージ防止膜を除去する工程と、 前記第１マスク層を除去する工程と、 前記第１領域において、前記半導体基板の上層に第１ゲ
−ト絶縁膜を形成する工程と、 前記第２領域を開口するパターンの第２マスク層を形成
する工程と、 前記第２マスク層をマスクとして、前記ダメージ防止膜
を通過して前記第２領域の前記半導体基板中に導電性不
純物を導入する工程と、 前記第２マスク層を除去する工程と、 前記第３領域を開口するパターンの第３マスク層を形成
する工程と、 前記第３マスク層をマスクとして、前記ダメージ防止膜
を通過して前記第３領域の前記半導体基板中に導電性不
純物を導入する工程と、 前記第３マスク層を除去する工程と、 前記第２領域および前記第３領域を開口するパターンの
第４マスク層を形成する工程と、 前記第４マスク層をマスクとして、前記第２領域および
前記第３領域の前記ダメージ防止膜を除去する工程と、 前記第４マスク層を除去する工程と、 前記第２領域および前記第３領域において、前記半導体
基板の上層に第２ゲ−ト絶縁膜および第３ゲート絶縁膜
をそれぞれ形成し、前記第１領域の前記第１ゲート絶縁
膜を厚膜化する工程とを有する半導体装置の製造方法。 - 【請求項８】前記半導体基板が、活性領域としてさらに
第４領域を有しており、 前記ダメージ防止膜を形成する工程においては、前記第
１領域、前記第２領域、前記第３領域および前記第４領
域において前記半導体基板の上層に前記ダメージ防止膜
を形成し、 前記第１ゲ−ト絶縁膜を形成する工程の後、前記第２マ
スク層を形成する工程の前に、 前記第４領域を開口するパターンの第５マスク層を形成
する工程と、 前記第５マスク層をマスクとして、前記ダメージ防止膜
を通過して前記第４領域の前記半導体基板中に導電性不
純物を導入する工程と、 前記第５マスク層をマスクとして、前記第４領域の前記
ダメージ防止膜を除去する工程と、 前記第５マスク層を除去する工程と、 前記第４領域において、前記半導体基板の上層に第４ゲ
−ト絶縁膜を形成し、前記第１領域の前記第１ゲート絶
縁膜を厚膜化する工程とをさらに有し、 前記第２領域および前記第３領域において、前記半導体
基板の上層に前記第２ゲ−ト絶縁膜および前記第３ゲー
ト絶縁膜をそれぞれ形成し、前記第１領域の前記第１ゲ
ート絶縁膜を厚膜化する工程においては、前記第２領域
および前記第３領域において、前記半導体基板の上層に
前記第２ゲ−ト絶縁膜および前記第３ゲート絶縁膜をそ
れぞれ形成し、前記第１領域の前記第１ゲート絶縁膜お
よび前記第４領域の前記第４ゲート絶縁膜をそれぞれ厚
膜化する請求項７記載の半導体装置の製造方法。 - 【請求項９】前記ダメージ防止膜を形成する工程におい
て、前記ダメージ防止膜を酸化シリコンにより形成する
請求項７記載の半導体装置の製造方法。 - 【請求項１０】前記第１ゲ−ト絶縁膜を形成する工程、
前記第２ゲ−ト絶縁膜を形成する工程および前記第３ゲ
−ト絶縁膜を形成する工程において、前記第１ゲート絶
縁膜、前記第２ゲート絶縁膜および前記第３ゲ−ト絶縁
膜を酸化シリコンにより形成する請求項７記載の半導体
装置の製造方法。 - 【請求項１１】前記第２領域および前記第３領域におい
て、前記半導体基板の上層に第２ゲ−ト絶縁膜および第
３ゲート絶縁膜をそれぞれ形成し、前記第１領域の前記
第１ゲート絶縁膜を厚膜化する工程の後に、 前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前
記第３ゲート絶縁膜の上層にそれぞれゲート電極を形成
する工程と、前記ゲート電極をマスクとして、前記ゲー
ト電極の側部領域の前記半導体基板中にそれぞれ導電性
不純物を導入する工程とをさらに有する請求項７記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000010219A JP2001196471A (ja) | 2000-01-14 | 2000-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000010219A JP2001196471A (ja) | 2000-01-14 | 2000-01-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196471A true JP2001196471A (ja) | 2001-07-19 |
Family
ID=18538256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000010219A Pending JP2001196471A (ja) | 2000-01-14 | 2000-01-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001196471A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| JP2007088494A (ja) * | 2001-11-05 | 2007-04-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2000
- 2000-01-14 JP JP2000010219A patent/JP2001196471A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088494A (ja) * | 2001-11-05 | 2007-04-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6798027B2 (en) | Semiconductor device including gate insulation films having different thicknesses | |
| US7276407B2 (en) | Method for fabricating semiconductor device | |
| US20060068561A1 (en) | Semiconductor device and method for manufacturing thereof | |
| US6030862A (en) | Dual gate oxide formation with minimal channel dopant diffusion | |
| KR20040071148A (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| US6703278B2 (en) | Method of forming layers of oxide on a surface of a substrate | |
| JP2001196471A (ja) | 半導体装置の製造方法 | |
| JP2000294742A (ja) | 半導体装置の製造方法 | |
| US6835622B2 (en) | Gate electrode doping method for forming semiconductor integrated circuit microelectronic fabrication with varying effective gate dielectric layer thicknesses | |
| US6248619B1 (en) | Method of manufacturing a semiconductor device | |
| JP2917918B2 (ja) | 半導体装置の製造方法 | |
| JPH06268057A (ja) | 半導体装置の製造方法 | |
| JP3975578B2 (ja) | 半導体装置の製造方法 | |
| JPS6199376A (ja) | 半導体装置の製造方法 | |
| JPH0328833B2 (ja) | ||
| JP2001035929A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR0176158B1 (ko) | 특성 개선을 위한 반도체소자의 제조방법 | |
| KR100618809B1 (ko) | 듀얼 게이트 절연막을 포함하는 반도체 장치의 제조 방법 | |
| JP2001085531A (ja) | 半導体集積回路装置の製造方法 | |
| JP2000243852A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0480956A (ja) | レジスト工程を用いたパターンニング及び導電領域形成方法 | |
| JP2008091683A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH1027909A (ja) | 半導体装置の製造方法 | |
| KR20000044674A (ko) | 듀얼 게이트 씨모스 소자 제조방법 | |
| JPS6281051A (ja) | 半導体装置とその製造方法 |