JP2001195277A - コンピュータの電源制御方法、電源制御装置及びコンピュータ - Google Patents
コンピュータの電源制御方法、電源制御装置及びコンピュータInfo
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Abstract
(57)【要約】
【課題】 ユーザに不必要な不安を与えることを防止す
ると共に、電源投入時の問題の再発を抑制することがで
きるコンピュータの電源制御方法、電源制御装置及びコ
ンピュータを得る。 【解決手段】 電源スイッチが押下されると自己診断テ
スト（ＰＯＳＴ）が開始され、該テストにおいてＩＣの
初期化に関するエラーが発生しなかった場合はオペレー
ティング・システムＯＳがロードされて稼動状態とされ
る（ステップ２００〜２０８）。一方、上記エラーが発
生した場合は当該エラーが所定回数以上発生したか否か
が判定され、所定回数以上発生した場合はエラー表示が
行われた後に本処理が終了され、所定回数以上発生して
いない場合にはエラー履歴が記憶された後にハードウェ
アを安定化させるための設定が行われ、その後コンピュ
ータを再起動させるための信号であるリスタート信号が
送出された後に本処理が終了される（ステップ２１０〜
２２０）。
ると共に、電源投入時の問題の再発を抑制することがで
きるコンピュータの電源制御方法、電源制御装置及びコ
ンピュータを得る。 【解決手段】 電源スイッチが押下されると自己診断テ
スト（ＰＯＳＴ）が開始され、該テストにおいてＩＣの
初期化に関するエラーが発生しなかった場合はオペレー
ティング・システムＯＳがロードされて稼動状態とされ
る（ステップ２００〜２０８）。一方、上記エラーが発
生した場合は当該エラーが所定回数以上発生したか否か
が判定され、所定回数以上発生した場合はエラー表示が
行われた後に本処理が終了され、所定回数以上発生して
いない場合にはエラー履歴が記憶された後にハードウェ
アを安定化させるための設定が行われ、その後コンピュ
ータを再起動させるための信号であるリスタート信号が
送出された後に本処理が終了される（ステップ２１０〜
２２０）。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータの電源
制御方法、電源制御装置及びコンピュータに係り、特
に、電源投入時に少なくともハードウェアの自己診断テ
ストを行ってオペレーティング・システム処理へ移行す
るコンピュータの電源を制御する電源制御方法、電源制
御装置及び該電源制御装置を有するコンピュータに関す
る。
制御方法、電源制御装置及びコンピュータに係り、特
に、電源投入時に少なくともハードウェアの自己診断テ
ストを行ってオペレーティング・システム処理へ移行す
るコンピュータの電源を制御する電源制御方法、電源制
御装置及び該電源制御装置を有するコンピュータに関す
る。
【０００２】
【従来の技術】パーソナル・コンピュータ（ＰＣ）では
一般に、ＰＣ内に設けられているメモリの動作テスト
（書き込み／読み出しテスト）や、現在のシステム構成
と装置構成ユーティリティによって設定された構成とが
一致しているか否かのチェック等の、基本操作を検査す
るための一連の自己診断テストを当該ＰＣの起動時に行
っている。なお、以下では上記自己診断テストをＰＯＳ
Ｔ（Power On Self Test）と称する。
一般に、ＰＣ内に設けられているメモリの動作テスト
（書き込み／読み出しテスト）や、現在のシステム構成
と装置構成ユーティリティによって設定された構成とが
一致しているか否かのチェック等の、基本操作を検査す
るための一連の自己診断テストを当該ＰＣの起動時に行
っている。なお、以下では上記自己診断テストをＰＯＳ
Ｔ（Power On Self Test）と称する。
【０００３】一方、ＰＣ等のハードウェアは、万全を期
して設計しても、構成部品の不良率が０（零）ではない
ので、電源投入時に何らかの問題が発生することがあ
る。この問題の一例として散見されるのは、電源投入時
にＬＳＩ（Large Scale Integration）やＡＳＩＣ（App
lication Specific Integrated Circuit）等のＩＣ（集
積回路）が正しく初期化されないというものである。こ
のような問題は上述したような構成部品の不良率のみに
起因するものではなく、気温、湿度等の使用環境条件等
に起因する場合もある。
して設計しても、構成部品の不良率が０（零）ではない
ので、電源投入時に何らかの問題が発生することがあ
る。この問題の一例として散見されるのは、電源投入時
にＬＳＩ（Large Scale Integration）やＡＳＩＣ（App
lication Specific Integrated Circuit）等のＩＣ（集
積回路）が正しく初期化されないというものである。こ
のような問題は上述したような構成部品の不良率のみに
起因するものではなく、気温、湿度等の使用環境条件等
に起因する場合もある。
【０００４】このような電源投入時の問題は、上述した
ＰＯＳＴによって検知される場合が多いが、ＰＯＳＴに
よって問題が検知された場合、システムは検知された問
題に対応するエラー・コード、問題の状況等をディスプ
レイに表示した後、起動動作を停止していた。この場
合、ユーザは不安に思いつつも電源を一旦切断し、再度
投入することにより、装置の再起動を行っていた。
ＰＯＳＴによって検知される場合が多いが、ＰＯＳＴに
よって問題が検知された場合、システムは検知された問
題に対応するエラー・コード、問題の状況等をディスプ
レイに表示した後、起動動作を停止していた。この場
合、ユーザは不安に思いつつも電源を一旦切断し、再度
投入することにより、装置の再起動を行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、ユーザ
により装置の再起動を行う方法では、該再起動によって
問題が再度発生しなかった場合でも、ユーザは不安を抱
きながらＰＣを使用し続けなければならない、という問
題点があった。
により装置の再起動を行う方法では、該再起動によって
問題が再度発生しなかった場合でも、ユーザは不安を抱
きながらＰＣを使用し続けなければならない、という問
題点があった。
【０００６】すなわち、上述したような電源投入時の問
題では、再起動によって当該問題が再度発生しなくなる
場合もあり、この場合はＰＣは問題なく使用することが
できるにもかかわらず、ユーザは当初の電源投入時に発
生した問題が再発しなかった理由が分からず、不安を抱
き続けることになる。
題では、再起動によって当該問題が再度発生しなくなる
場合もあり、この場合はＰＣは問題なく使用することが
できるにもかかわらず、ユーザは当初の電源投入時に発
生した問題が再発しなかった理由が分からず、不安を抱
き続けることになる。
【０００７】一方、ユーザにより装置の再起動を行う方
法では、当初の電源投入時における使用環境条件等の条
件とほぼ同様の条件下で再起動するので、再度同一の問
題が発生する場合が多い、という問題点もあった。
法では、当初の電源投入時における使用環境条件等の条
件とほぼ同様の条件下で再起動するので、再度同一の問
題が発生する場合が多い、という問題点もあった。
【０００８】本発明は上記問題点を解消するために成さ
れたものであり、ユーザに不必要な不安を与えることを
防止すると共に、電源投入時の問題の再発を抑制するこ
とができるコンピュータの電源制御方法、電源制御装置
及びコンピュータを得ることが目的である。
れたものであり、ユーザに不必要な不安を与えることを
防止すると共に、電源投入時の問題の再発を抑制するこ
とができるコンピュータの電源制御方法、電源制御装置
及びコンピュータを得ることが目的である。
【０００９】
【課題を解決するための手段】本発明に係るコンピュー
タの電源制御方法及び電源制御装置では、コンピュータ
においてオペレーティング・システム処理に先立って行
われる自己診断テストの結果が予め定められたテスト結
果であった場合に、コンピュータへの電源供給が停止さ
れた後に再度電源投入される。これによって、コンピュ
ータは再起動され、該再起動によって予め定められたテ
スト結果が再び発生しなかった場合には、コンピュータ
は通常通りに起動されることになる。これによって、ユ
ーザは自己診断テストによって検出された問題の発生に
気づくことがなくなり、ユーザに対して不必要な不安を
与えることを防止することができる。
タの電源制御方法及び電源制御装置では、コンピュータ
においてオペレーティング・システム処理に先立って行
われる自己診断テストの結果が予め定められたテスト結
果であった場合に、コンピュータへの電源供給が停止さ
れた後に再度電源投入される。これによって、コンピュ
ータは再起動され、該再起動によって予め定められたテ
スト結果が再び発生しなかった場合には、コンピュータ
は通常通りに起動されることになる。これによって、ユ
ーザは自己診断テストによって検出された問題の発生に
気づくことがなくなり、ユーザに対して不必要な不安を
与えることを防止することができる。
【００１０】ところで、コンピュータの内部には各種機
能を有する多数の集積回路等のコンポーネントが含まれ
ており、これらのコンポーネントには、電源投入時にリ
セット信号によって正常にリセット（初期化）された場
合にのみ、正常に動作するように構成されているものが
ある。ところが、外部からのノイズやコンポーネント周
辺の温度の過上昇等に起因して、コンポーネントが正常
にリセットされない場合があり、この場合には当該コン
ポーネントにリセット信号を再度入力することによっ
て、正常にリセットされる場合がある。
能を有する多数の集積回路等のコンポーネントが含まれ
ており、これらのコンポーネントには、電源投入時にリ
セット信号によって正常にリセット（初期化）された場
合にのみ、正常に動作するように構成されているものが
ある。ところが、外部からのノイズやコンポーネント周
辺の温度の過上昇等に起因して、コンポーネントが正常
にリセットされない場合があり、この場合には当該コン
ポーネントにリセット信号を再度入力することによっ
て、正常にリセットされる場合がある。
【００１１】この場合等に対応するために、上記の予め
定められたテスト結果には、コンピュータに含まれるコ
ンポーネントが正しく初期化されていないことを示すテ
スト結果が含まれることが好ましい。これによって、上
記のようなコンポーネントの初期化に関する問題が発生
した場合のコンピュータの再起動を、ユーザに知られる
ことなく行うことができる。
定められたテスト結果には、コンピュータに含まれるコ
ンポーネントが正しく初期化されていないことを示すテ
スト結果が含まれることが好ましい。これによって、上
記のようなコンポーネントの初期化に関する問題が発生
した場合のコンピュータの再起動を、ユーザに知られる
ことなく行うことができる。
【００１２】ところで、本発明に係る電源制御方法及び
電源制御装置において、単純にコンピュータを再起動し
たのでは、当初の電源投入時における使用環境条件等の
条件とほぼ同様の条件下で再起動することになるので、
再度同一の問題が発生する可能性が高い。一方、電源投
入時に発生する問題は、ハードウェアの動作が不安定で
あることに起因するものが多い。そこで、本発明に係る
コンピュータの電源制御方法及び電源制御装置におい
て、上記予め定められたテスト結果を読み取った場合
に、コンピュータに含まれるハードウェアの動作を安定
させることが好ましい。これによって、再度電源投入さ
れた際のハードウェアの動作を当初の電源投入時に比較
して安定なものとすることができ、電源投入時の問題の
再発を抑制することができる。
電源制御装置において、単純にコンピュータを再起動し
たのでは、当初の電源投入時における使用環境条件等の
条件とほぼ同様の条件下で再起動することになるので、
再度同一の問題が発生する可能性が高い。一方、電源投
入時に発生する問題は、ハードウェアの動作が不安定で
あることに起因するものが多い。そこで、本発明に係る
コンピュータの電源制御方法及び電源制御装置におい
て、上記予め定められたテスト結果を読み取った場合
に、コンピュータに含まれるハードウェアの動作を安定
させることが好ましい。これによって、再度電源投入さ
れた際のハードウェアの動作を当初の電源投入時に比較
して安定なものとすることができ、電源投入時の問題の
再発を抑制することができる。
【００１３】なお、上記のようにハードウェアの動作を
安定させるためには、上記コンピュータの電源回路の動
作を安定させる設定、上記コンピュータの内部を冷却さ
せる設定、及び消費電力を抑制するための機能を非実行
とする設定の少なくとも１つを行うことが好ましい。
安定させるためには、上記コンピュータの電源回路の動
作を安定させる設定、上記コンピュータの内部を冷却さ
せる設定、及び消費電力を抑制するための機能を非実行
とする設定の少なくとも１つを行うことが好ましい。
【００１４】例えば、コンピュータの電源回路として、
スイッチング型電源回路を適用している場合は、電源回
路に含まれるスイッチング素子のオン／オフを制御する
ために、負荷電流の大きさに応じて周波数を変化させる
スイッチング信号（パルス信号）を用いるＰＷＭ（Puls
e Width Modulation；パルス幅変調）方式と、負荷電流
の大きさとは無関係に固定周波数のもとでパルス幅（デ
ューティ）を変化させるスイッチング信号を用いるＰＷ
Ｍ方式と、の２つの方式の一方を選択的に適用すること
ができるように構成されているものがある。
スイッチング型電源回路を適用している場合は、電源回
路に含まれるスイッチング素子のオン／オフを制御する
ために、負荷電流の大きさに応じて周波数を変化させる
スイッチング信号（パルス信号）を用いるＰＷＭ（Puls
e Width Modulation；パルス幅変調）方式と、負荷電流
の大きさとは無関係に固定周波数のもとでパルス幅（デ
ューティ）を変化させるスイッチング信号を用いるＰＷ
Ｍ方式と、の２つの方式の一方を選択的に適用すること
ができるように構成されているものがある。
【００１５】この場合、上記周波数を変化させるスイッ
チング信号を用いる方式は、固定周波数のスイッチング
信号を用いる方式に比較して変換効率は高いものの、ノ
イズのレベルが高くなるため、動作の安定性の面では劣
るという特性を有している。従って、この場合は、電源
回路に対して固定周波数のスイッチング信号を用いる方
式を適用するように設定することによって、コンピュー
タの電源回路の動作を安定させることができる。
チング信号を用いる方式は、固定周波数のスイッチング
信号を用いる方式に比較して変換効率は高いものの、ノ
イズのレベルが高くなるため、動作の安定性の面では劣
るという特性を有している。従って、この場合は、電源
回路に対して固定周波数のスイッチング信号を用いる方
式を適用するように設定することによって、コンピュー
タの電源回路の動作を安定させることができる。
【００１６】また、通常、ＰＣには内部温度の過上昇や
ＣＰＵの温度の過上昇を防止するためのファンが設けら
れているが、このファンを強制的に回転駆動させる設定
が、上記コンピュータの内部を冷却させる設定の一例と
して挙げられる。
ＣＰＵの温度の過上昇を防止するためのファンが設けら
れているが、このファンを強制的に回転駆動させる設定
が、上記コンピュータの内部を冷却させる設定の一例と
して挙げられる。
【００１７】更に、ＰＣ、特にノートブック型ＰＣ、サ
ブノートブック型ＰＣ、パームトップ型ＰＣ、ＰＤＡ
（personal data assistants；個人向け携帯型情報通信
機器）等の携帯型ＰＣには、消費電力を極力抑えるよう
に電源使用状態を管理する等の電源管理機能が一般に備
えられている。この電源管理機能では、ＣＰＵの駆動状
態を５０％程度としたり、周辺装置の電源をオフにした
りしているが、このような状態下ではハードウェアは動
作が不安定となる。すなわち、例えば、ＣＰＵが他のデ
バイスとデータの送受信を行っている際にＣＰＵの駆動
状態を５０％程度に低下させた場合には、一部のデータ
が欠落する怖れがある。従って、このような電源管理機
能を非実行とすることによってハードウェアの動作を安
定化させることができる。
ブノートブック型ＰＣ、パームトップ型ＰＣ、ＰＤＡ
（personal data assistants；個人向け携帯型情報通信
機器）等の携帯型ＰＣには、消費電力を極力抑えるよう
に電源使用状態を管理する等の電源管理機能が一般に備
えられている。この電源管理機能では、ＣＰＵの駆動状
態を５０％程度としたり、周辺装置の電源をオフにした
りしているが、このような状態下ではハードウェアは動
作が不安定となる。すなわち、例えば、ＣＰＵが他のデ
バイスとデータの送受信を行っている際にＣＰＵの駆動
状態を５０％程度に低下させた場合には、一部のデータ
が欠落する怖れがある。従って、このような電源管理機
能を非実行とすることによってハードウェアの動作を安
定化させることができる。
【００１８】ところで、本発明に係るコンピュータの電
源制御方法及び電源制御装置では、コンピュータへの電
源供給を停止した後に再度電源投入しても、問題が解消
されない場合がある。この場合、コンピュータの再起動
が連続して行われて、コンピュータを立ち上げることが
できなくなる、という新たな問題が発生する。
源制御方法及び電源制御装置では、コンピュータへの電
源供給を停止した後に再度電源投入しても、問題が解消
されない場合がある。この場合、コンピュータの再起動
が連続して行われて、コンピュータを立ち上げることが
できなくなる、という新たな問題が発生する。
【００１９】そこで、本発明に係るコンピュータの電源
制御方法及び電源制御装置では、上記予め定められたテ
スト結果を予め定めた所定回数読み取った場合に、上記
コンピュータへの電源供給を停止した後に再度電源投入
することを禁止することが好ましい。これによって、上
述したようなコンピュータの再起動が連続して行われ
て、コンピュータを立ち上げることができなくなる、と
いう問題を回避することができる。
制御方法及び電源制御装置では、上記予め定められたテ
スト結果を予め定めた所定回数読み取った場合に、上記
コンピュータへの電源供給を停止した後に再度電源投入
することを禁止することが好ましい。これによって、上
述したようなコンピュータの再起動が連続して行われ
て、コンピュータを立ち上げることができなくなる、と
いう問題を回避することができる。
【００２０】この場合、コンピュータに設けられている
ディスプレイに同一問題が所定回数発生している旨の表
示を行うことや、コンピュータに設けられているブザー
を鳴動することが好ましい。これによって、ユーザは再
起動では回避できない問題が発生していることを知るこ
とができる。
ディスプレイに同一問題が所定回数発生している旨の表
示を行うことや、コンピュータに設けられているブザー
を鳴動することが好ましい。これによって、ユーザは再
起動では回避できない問題が発生していることを知るこ
とができる。
【００２１】更に、本発明に係るコンピュータは、本発
明に係る電源制御装置によって電源装置が制御され、該
電源装置による電力によってコンピュータ負荷が動作さ
れる。
明に係る電源制御装置によって電源装置が制御され、該
電源装置による電力によってコンピュータ負荷が動作さ
れる。
【００２２】従って、本発明に係るコンピュータによれ
ば、自己診断テストの結果が予め定められたテスト結果
であった場合に、コンピュータへの電源供給が停止され
た後に再度電源投入されてコンピュータが再起動される
ので、該再起動によって予め定められたテスト結果が再
び発生しなかった場合には、コンピュータは通常通りに
起動されるため、ユーザは自己診断テストによって検出
された問題の発生に気づくことがなく、ユーザに対して
不必要な不安を与えることを防止することができる。
ば、自己診断テストの結果が予め定められたテスト結果
であった場合に、コンピュータへの電源供給が停止され
た後に再度電源投入されてコンピュータが再起動される
ので、該再起動によって予め定められたテスト結果が再
び発生しなかった場合には、コンピュータは通常通りに
起動されるため、ユーザは自己診断テストによって検出
された問題の発生に気づくことがなく、ユーザに対して
不必要な不安を与えることを防止することができる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態の一例を詳細に説明する。図１には、本発明を実
現するのに適した典型的なパーソナル・コンピュータ
（ＰＣ）から成るコンピュータ・システム１０のハード
ウェア構成がサブシステム毎に模式的に示されている。
本発明を実現するＰＣの一例は、ＯＡＤＧ（PC Open Ar
chitecture Developer's Group）仕様に準拠し、オペレ
ーティング・システム（ＯＳ）として米マイクロソフト
社の“Ｗｉｎｄｏｗｓ９８又はＮＴ”又は米ＩＢＭ社の
“ＯＳ／２”を搭載したノートブック型のＰＣ１２（図
２参照）である。以下、コンピュータ・システム１０の
各部について説明する。
施形態の一例を詳細に説明する。図１には、本発明を実
現するのに適した典型的なパーソナル・コンピュータ
（ＰＣ）から成るコンピュータ・システム１０のハード
ウェア構成がサブシステム毎に模式的に示されている。
本発明を実現するＰＣの一例は、ＯＡＤＧ（PC Open Ar
chitecture Developer's Group）仕様に準拠し、オペレ
ーティング・システム（ＯＳ）として米マイクロソフト
社の“Ｗｉｎｄｏｗｓ９８又はＮＴ”又は米ＩＢＭ社の
“ＯＳ／２”を搭載したノートブック型のＰＣ１２（図
２参照）である。以下、コンピュータ・システム１０の
各部について説明する。
【００２４】コンピュータ・システム１０全体の頭脳で
あるＣＰＵ１４は、ＯＳの制御下で、各種プログラムを
実行する。ＣＰＵ１４は、例えば米インテル社製のＣＰ
Ｕチップ“Ｐｅｎｔｉｕｍ”、“ＭＭＸテクノロジＰｅ
ｎｔｉｕｍ”、“Ｐｅｎｔｉｕｍ Ｐｒｏ”や、ＡＭＤ
社等の他社製のＣＰＵでも良いし、ＩＢＭ社製の“Ｐｏ
ｗｅｒＰＣ”でも良い。ＣＰＵ１４は、頻繁にアクセス
するごく限られたコードやデータを一時格納すること
で、メイン・メモリ１６への総アクセス時間を短縮する
ための高速動作メモリであるＬ２（レベル２）−キャッ
シュを含んで構成されている。Ｌ２−キャッシュは、一
般にＳＲＡＭ（スタティックＲＡＭ）チップで構成さ
れ、その記憶容量は例えば５１２ｋＢ又はそれ以上であ
る。
あるＣＰＵ１４は、ＯＳの制御下で、各種プログラムを
実行する。ＣＰＵ１４は、例えば米インテル社製のＣＰ
Ｕチップ“Ｐｅｎｔｉｕｍ”、“ＭＭＸテクノロジＰｅ
ｎｔｉｕｍ”、“Ｐｅｎｔｉｕｍ Ｐｒｏ”や、ＡＭＤ
社等の他社製のＣＰＵでも良いし、ＩＢＭ社製の“Ｐｏ
ｗｅｒＰＣ”でも良い。ＣＰＵ１４は、頻繁にアクセス
するごく限られたコードやデータを一時格納すること
で、メイン・メモリ１６への総アクセス時間を短縮する
ための高速動作メモリであるＬ２（レベル２）−キャッ
シュを含んで構成されている。Ｌ２−キャッシュは、一
般にＳＲＡＭ（スタティックＲＡＭ）チップで構成さ
れ、その記憶容量は例えば５１２ｋＢ又はそれ以上であ
る。
【００２５】ＣＰＵ１４は、自身の外部ピンに直結され
たプロセッサ直結バスとしてのＦＳ（FrontSide）バス
１８、高速のＩ／Ｏ装置用バスとしてのＰＣＩ（Periph
eralComponent Interconnect）バス２０、及び低速のＩ
／Ｏ装置用バスとしてのＩＳＡ（Industry Standard Ar
chitecture）バス２２という３階層のバスを介して、後
述の各ハードウェア構成要素と相互接続されている。
たプロセッサ直結バスとしてのＦＳ（FrontSide）バス
１８、高速のＩ／Ｏ装置用バスとしてのＰＣＩ（Periph
eralComponent Interconnect）バス２０、及び低速のＩ
／Ｏ装置用バスとしてのＩＳＡ（Industry Standard Ar
chitecture）バス２２という３階層のバスを介して、後
述の各ハードウェア構成要素と相互接続されている。
【００２６】ＦＳＢ１８とＰＣＩバス２０は、一般にメ
モリ／ＰＣＩ制御チップと呼ばれるＣＰＵブリッジ（ホ
スト−ＰＣＩブリッジ）２４によって連絡されている。
本実施形態のＣＰＵブリッジ２４は、メイン・メモリ１
６へのアクセス動作を制御するためのメモリ・コントロ
ーラ機能や、ＦＳＢ１８とＰＣＩバス２０の間のデータ
転送速度の差を吸収するためのデータ・バッファ等を含
んだ構成となっており、例えばインテル社製の４４０Ｂ
Ｘ等を用いることができる。
モリ／ＰＣＩ制御チップと呼ばれるＣＰＵブリッジ（ホ
スト−ＰＣＩブリッジ）２４によって連絡されている。
本実施形態のＣＰＵブリッジ２４は、メイン・メモリ１
６へのアクセス動作を制御するためのメモリ・コントロ
ーラ機能や、ＦＳＢ１８とＰＣＩバス２０の間のデータ
転送速度の差を吸収するためのデータ・バッファ等を含
んだ構成となっており、例えばインテル社製の４４０Ｂ
Ｘ等を用いることができる。
【００２７】メイン・メモリ１６は、ＣＰＵ１４の実行
プログラムの読み込み領域として、或いは実行プログラ
ムの処理データを書き込む作業領域として利用される書
き込み可能メモリである。メイン・メモリ１６は、一般
には複数個のＤＲＡＭ（ダイナミックＲＡＭ）チップで
構成され、例えば３２ＭＢを標準装備し２５６ＭＢまで
増設可能である。近年では、更に高速化の要求に応える
べく、ＤＲＡＭは高速ページＤＲＡＭ、ＥＤＯ ＤＲＡ
Ｍ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、バーストＥ
ＤＯ ＤＲＡＭ、ＲＤＲＡＭ等へと変遷している。
プログラムの読み込み領域として、或いは実行プログラ
ムの処理データを書き込む作業領域として利用される書
き込み可能メモリである。メイン・メモリ１６は、一般
には複数個のＤＲＡＭ（ダイナミックＲＡＭ）チップで
構成され、例えば３２ＭＢを標準装備し２５６ＭＢまで
増設可能である。近年では、更に高速化の要求に応える
べく、ＤＲＡＭは高速ページＤＲＡＭ、ＥＤＯ ＤＲＡ
Ｍ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、バーストＥ
ＤＯ ＤＲＡＭ、ＲＤＲＡＭ等へと変遷している。
【００２８】なお、ここでいう実行プログラムには、Ｗ
ｉｎｄｏｗｓ９８等のＯＳ、周辺機器類をハードウェア
操作するための各種デバイス・ドライバ、特定業務に向
けられたアプリケーション・プログラムや、フラッシュ
ＲＯＭ７２に格納されたＢＩＯＳ（Basic Input/Output
System：キーボードやフロッピーディスク・ドライブ
等の各ハードウェアの入出力操作を制御するためのプロ
グラム）等のファームウェアが含まれる。
ｉｎｄｏｗｓ９８等のＯＳ、周辺機器類をハードウェア
操作するための各種デバイス・ドライバ、特定業務に向
けられたアプリケーション・プログラムや、フラッシュ
ＲＯＭ７２に格納されたＢＩＯＳ（Basic Input/Output
System：キーボードやフロッピーディスク・ドライブ
等の各ハードウェアの入出力操作を制御するためのプロ
グラム）等のファームウェアが含まれる。
【００２９】ＰＣＩバス２０は、比較的高速なデータ伝
送が可能なタイプのバス（例えばバス幅３２／６４ビッ
ト、最大動作周波数３３／６６／１００ＭＨｚ、最大デ
ータ転送速度１３２／２６４ＭＢｐｓ）であり、カード
バス・コントローラ３０のような比較的高速で駆動する
ＰＣＩデバイス類がこれに接続される。なお、ＰＣＩア
ーキテクチャは、米インテル社の提唱に端を発したもの
であり、いわゆるＰｎＰ（プラグ・アンド・プレイ）機
能を実現している。
送が可能なタイプのバス（例えばバス幅３２／６４ビッ
ト、最大動作周波数３３／６６／１００ＭＨｚ、最大デ
ータ転送速度１３２／２６４ＭＢｐｓ）であり、カード
バス・コントローラ３０のような比較的高速で駆動する
ＰＣＩデバイス類がこれに接続される。なお、ＰＣＩア
ーキテクチャは、米インテル社の提唱に端を発したもの
であり、いわゆるＰｎＰ（プラグ・アンド・プレイ）機
能を実現している。
【００３０】ビデオ・サブ・システム２６は、ビデオに
関連する機能を実現するためのサブシステムであり、Ｃ
ＰＵ１４からの描画命令を実際に処理し、処理した描画
情報をビデオ・メモリ（ＶＲＡＭ）に一旦書き込むと共
に、ＶＲＡＭから描画情報を読み出して液晶ディスプレ
イ（ＬＣＤ）２８（図２参照）に描画データとして出力
するＩＣとして構成されたビデオ・コントローラを含
む。また、ビデオ・コントローラは、付設されたデジタ
ル−アナログ変換器（ＤＡＣ）によってデジタルのビデ
オ信号をアナログのビデオ信号へ変換することができ
る。アナログのビデオ信号は、信号線を介してＣＲＴポ
ート（図示省略）へ出力される。
関連する機能を実現するためのサブシステムであり、Ｃ
ＰＵ１４からの描画命令を実際に処理し、処理した描画
情報をビデオ・メモリ（ＶＲＡＭ）に一旦書き込むと共
に、ＶＲＡＭから描画情報を読み出して液晶ディスプレ
イ（ＬＣＤ）２８（図２参照）に描画データとして出力
するＩＣとして構成されたビデオ・コントローラを含
む。また、ビデオ・コントローラは、付設されたデジタ
ル−アナログ変換器（ＤＡＣ）によってデジタルのビデ
オ信号をアナログのビデオ信号へ変換することができ
る。アナログのビデオ信号は、信号線を介してＣＲＴポ
ート（図示省略）へ出力される。
【００３１】また、ＰＣＩバス２０にはカードバス・コ
ントローラ３０、オーディオ・サブ・システム３２、ド
ッキング・ステーション・インタフェース（Ｄｏｃｋ
Ｉ／Ｆ）３４及びミニＰＣＩスロット３６が各々接続さ
れている。カードバス・コントローラ３０は、ＰＣＩバ
ス２０のバスシグナルをＰＣＩカードバス・スロット３
８のインタフェース・コネクタ（カードバス）に直結さ
せるための専用コントローラである。カードバス・スロ
ット３８には、例えばＰＣ１２本体の壁面に配設され、
ＰＣＭＣＩＡ（Personal Computer Memory Associatio
n）／ＪＥＩＤＡ（Japan Electronic Industry Develop
ment Association）が策定した仕様（例えば“PC Card
Standard 95”）に準拠したＰＣカード４０が装填され
る。
ントローラ３０、オーディオ・サブ・システム３２、ド
ッキング・ステーション・インタフェース（Ｄｏｃｋ
Ｉ／Ｆ）３４及びミニＰＣＩスロット３６が各々接続さ
れている。カードバス・コントローラ３０は、ＰＣＩバ
ス２０のバスシグナルをＰＣＩカードバス・スロット３
８のインタフェース・コネクタ（カードバス）に直結さ
せるための専用コントローラである。カードバス・スロ
ット３８には、例えばＰＣ１２本体の壁面に配設され、
ＰＣＭＣＩＡ（Personal Computer Memory Associatio
n）／ＪＥＩＤＡ（Japan Electronic Industry Develop
ment Association）が策定した仕様（例えば“PC Card
Standard 95”）に準拠したＰＣカード４０が装填され
る。
【００３２】Ｄｏｃｋ Ｉ／Ｆ３４は、ＰＣ１２とドッ
キング・ステーション（図示省略）を接続するためのハ
ードウェアであり、ＰＣ１２がドッキング・ステーショ
ンにセットされると、ドッキング・ステーションの内部
バスがＤｏｃｋ Ｉ／Ｆ３４に接続され、ドッキング・
ステーションの内部バスに接続された各種のハードウェ
ア構成要素がＤｏｃｋ Ｉ／Ｆ３４を介してＰＣＩバス
２０に接続される。また、ミニＰＣＩスロット３６に
は、例えばコンピュータ・システム１０をネットワーク
（例えばＬＡＮ）に接続するためのネットワーク・アダ
プタ４２が接続される。
キング・ステーション（図示省略）を接続するためのハ
ードウェアであり、ＰＣ１２がドッキング・ステーショ
ンにセットされると、ドッキング・ステーションの内部
バスがＤｏｃｋ Ｉ／Ｆ３４に接続され、ドッキング・
ステーションの内部バスに接続された各種のハードウェ
ア構成要素がＤｏｃｋ Ｉ／Ｆ３４を介してＰＣＩバス
２０に接続される。また、ミニＰＣＩスロット３６に
は、例えばコンピュータ・システム１０をネットワーク
（例えばＬＡＮ）に接続するためのネットワーク・アダ
プタ４２が接続される。
【００３３】ＰＣＩバス２０とＩＳＡバス２２はＩ／Ｏ
ブリッジ４４によって相互に接続されている。Ｉ／Ｏブ
リッジ４４は、ＰＣＩバス２０とＩＳＡバス２２とのブ
リッジ機能、ＤＭＡコントローラ機能、プログラマブル
割り込みコントローラ（ＰＩＣ）機能、及びプログラマ
ブル・インターバル・タイマ（ＰＩＴ）機能、ＩＤＥ
（Integrated Drive Electronics）インタフェース機
能、ＵＳＢ（Universal Serial Bus）機能、ＳＭＢ（Sy
stem Management Bus）インタフェース機能を備えてい
ると共に、リアルタイム・クロック（ＲＴＣ）を内蔵し
ており、例えばインテル社製のＰＩＩＸ４というデバイ
ス（コアチップ）を用いることができる。
ブリッジ４４によって相互に接続されている。Ｉ／Ｏブ
リッジ４４は、ＰＣＩバス２０とＩＳＡバス２２とのブ
リッジ機能、ＤＭＡコントローラ機能、プログラマブル
割り込みコントローラ（ＰＩＣ）機能、及びプログラマ
ブル・インターバル・タイマ（ＰＩＴ）機能、ＩＤＥ
（Integrated Drive Electronics）インタフェース機
能、ＵＳＢ（Universal Serial Bus）機能、ＳＭＢ（Sy
stem Management Bus）インタフェース機能を備えてい
ると共に、リアルタイム・クロック（ＲＴＣ）を内蔵し
ており、例えばインテル社製のＰＩＩＸ４というデバイ
ス（コアチップ）を用いることができる。
【００３４】なお、ＤＭＡコントローラ機能は、周辺機
器（たとえばＦＤＤ）とメイン・メモリ１６との間のデ
ータ転送をＣＰＵ１４の介在なしに実行するための機能
である。またＰＩＣ機能は、周辺機器からの割り込み要
求（ＩＲＱ）に応答して所定のプログラム（割り込みハ
ンドラ）を実行させる機能である。また、ＰＩＴ機能は
タイマ信号を所定周期で発生させる機能であり、その発
生周期はプログラマブルである。
器（たとえばＦＤＤ）とメイン・メモリ１６との間のデ
ータ転送をＣＰＵ１４の介在なしに実行するための機能
である。またＰＩＣ機能は、周辺機器からの割り込み要
求（ＩＲＱ）に応答して所定のプログラム（割り込みハ
ンドラ）を実行させる機能である。また、ＰＩＴ機能は
タイマ信号を所定周期で発生させる機能であり、その発
生周期はプログラマブルである。
【００３５】また、ＩＤＥインタフェース機能によって
実現されるＩＤＥインタフェースには、ＩＤＥハードデ
ィスク・ドライブ（ＨＤＤ）４６が接続される他、ＩＤ
ＥＣＤ−ＲＯＭドライブ４８がＡＴＡＰＩ（AT Attachm
ent Packet Interface）接続される。また、ＩＤＥ Ｃ
Ｄ−ＲＯＭドライブ４８の代わりに、ＤＶＤ（Digital
Video Disc又はDigital Versatile Disc）ドライブのよ
うな他のタイプのＩＤＥ装置が接続されていても良い。
ＨＤＤ４６やＣＤ−ＲＯＭドライブ４８等の外部記憶装
置は、例えばＰＣ１２本体内の「メディアベイ」又は
「デバイスベイ」と呼ばれる収納場所に格納される。こ
れら標準装備された外部記憶装置は、ＦＤＤやバッテリ
・パックのような他の機器類と交換可能かつ排他的に取
り付けられる場合もある。
実現されるＩＤＥインタフェースには、ＩＤＥハードデ
ィスク・ドライブ（ＨＤＤ）４６が接続される他、ＩＤ
ＥＣＤ−ＲＯＭドライブ４８がＡＴＡＰＩ（AT Attachm
ent Packet Interface）接続される。また、ＩＤＥ Ｃ
Ｄ−ＲＯＭドライブ４８の代わりに、ＤＶＤ（Digital
Video Disc又はDigital Versatile Disc）ドライブのよ
うな他のタイプのＩＤＥ装置が接続されていても良い。
ＨＤＤ４６やＣＤ−ＲＯＭドライブ４８等の外部記憶装
置は、例えばＰＣ１２本体内の「メディアベイ」又は
「デバイスベイ」と呼ばれる収納場所に格納される。こ
れら標準装備された外部記憶装置は、ＦＤＤやバッテリ
・パックのような他の機器類と交換可能かつ排他的に取
り付けられる場合もある。
【００３６】また、Ｉ／Ｏブリッジ４４にはＵＳＢポー
トが設けられており、このＵＳＢポートは、例えばＰＣ
１２本体の壁面等に設けられたＵＳＢコネクタ５０と接
続されている。ＵＳＢは、電源投入のまま新しい周辺機
器（ＵＳＢデバイス）を抜き差しする機能（ホット・プ
ラギング機能）や、新たに接続された周辺機器を自動認
識しシステム・コンフィギュレーションを再設定する機
能（プラグ・アンド・プレイ機能）をサポートしてい
る。１つのＵＳＢポートに対して、最大６３個のＵＳＢ
デバイスをディジー・チェーン接続することができる。
ＵＳＢデバイスの例は、キーボード、マウス、ジョイス
ティック、スキャナ、プリンタ、モデム、ディスプレイ
・モニタ、タブレットなど様々である。
トが設けられており、このＵＳＢポートは、例えばＰＣ
１２本体の壁面等に設けられたＵＳＢコネクタ５０と接
続されている。ＵＳＢは、電源投入のまま新しい周辺機
器（ＵＳＢデバイス）を抜き差しする機能（ホット・プ
ラギング機能）や、新たに接続された周辺機器を自動認
識しシステム・コンフィギュレーションを再設定する機
能（プラグ・アンド・プレイ機能）をサポートしてい
る。１つのＵＳＢポートに対して、最大６３個のＵＳＢ
デバイスをディジー・チェーン接続することができる。
ＵＳＢデバイスの例は、キーボード、マウス、ジョイス
ティック、スキャナ、プリンタ、モデム、ディスプレイ
・モニタ、タブレットなど様々である。
【００３７】更に、Ｉ／Ｏブリッジ４４にはＳＭバスを
介してＥＥＰＲＯＭ９４が接続されている。ＥＥＰＲＯ
Ｍ９４はユーザによって登録されたパスワードやスーパ
ーバイザー・パスワード、製品シリアル番号等の情報を
保持するためのメモリであり、不揮発性で記憶内容を電
気的に書き替え可能とされている。
介してＥＥＰＲＯＭ９４が接続されている。ＥＥＰＲＯ
Ｍ９４はユーザによって登録されたパスワードやスーパ
ーバイザー・パスワード、製品シリアル番号等の情報を
保持するためのメモリであり、不揮発性で記憶内容を電
気的に書き替え可能とされている。
【００３８】また、Ｉ／Ｏブリッジ４４は電源部５４に
接続されている。電源部５４には、ＡＣアダプタ６２、
バッテリ６４を充電するための充電器等を含んで構成さ
れると共に、コンピュータ・システム１０で使用される
５Ｖ、３．３Ｖ、１２Ｖ等の直流定電圧を生成し、かつ
コンピュータ・システム１０の各部への直流電圧の供給
／供給停止の切り換えを行う電源回路６６が備えられて
いる。
接続されている。電源部５４には、ＡＣアダプタ６２、
バッテリ６４を充電するための充電器等を含んで構成さ
れると共に、コンピュータ・システム１０で使用される
５Ｖ、３．３Ｖ、１２Ｖ等の直流定電圧を生成し、かつ
コンピュータ・システム１０の各部への直流電圧の供給
／供給停止の切り換えを行う電源回路６６が備えられて
いる。
【００３９】一方、Ｉ／Ｏブリッジ４４を構成するコア
チップの内部には、コンピュータ・システム１０の電源
状態を管理するための内部レジスタと、該内部レジスタ
の操作を含むコンピュータ・システム１０の電源状態の
管理を行うロジック（ステート・マシーン）が設けられ
ている。
チップの内部には、コンピュータ・システム１０の電源
状態を管理するための内部レジスタと、該内部レジスタ
の操作を含むコンピュータ・システム１０の電源状態の
管理を行うロジック（ステート・マシーン）が設けられ
ている。
【００４０】上記ロジックは電源部５４との間で各種の
信号を送受し、この信号の送受により、電源部５４から
コンピュータ・システム１０への実際の給電状態を認識
し、電源部５４は上記ロジックからの指示に応じてコン
ピュータ・システム１０への電力供給を制御する。
信号を送受し、この信号の送受により、電源部５４から
コンピュータ・システム１０への実際の給電状態を認識
し、電源部５４は上記ロジックからの指示に応じてコン
ピュータ・システム１０への電力供給を制御する。
【００４１】ＩＳＡバス２２はＰＣＩバス２０よりもデ
ータ転送速度が低いバスであり（例えばバス幅１６ビッ
ト、最大データ転送速度４ＭＢｐｓ）、Ｓｕｐｅｒ Ｉ
／Ｏコントローラ７０、ＥＥＰＲＯＭ等から成るフラッ
シュＲＯＭ７２、ＣＭＯＳ７４、ゲートアレイ・ロジッ
ク７６に接続されると共にＣＰＵ１４の温度の上昇を抑
制するために設けられたファン８２に接続されたエンベ
デッド・コントローラ８０に加え、キーボード／マウス
コントローラのような比較的低速で動作する周辺機器類
（何れも図示省略）を接続するのに用いられる。
ータ転送速度が低いバスであり（例えばバス幅１６ビッ
ト、最大データ転送速度４ＭＢｐｓ）、Ｓｕｐｅｒ Ｉ
／Ｏコントローラ７０、ＥＥＰＲＯＭ等から成るフラッ
シュＲＯＭ７２、ＣＭＯＳ７４、ゲートアレイ・ロジッ
ク７６に接続されると共にＣＰＵ１４の温度の上昇を抑
制するために設けられたファン８２に接続されたエンベ
デッド・コントローラ８０に加え、キーボード／マウス
コントローラのような比較的低速で動作する周辺機器類
（何れも図示省略）を接続するのに用いられる。
【００４２】Ｓｕｐｅｒ Ｉ／Ｏコントローラ７０には
Ｉ／Ｏポート７８が接続されている。Ｓｕｐｅｒ Ｉ／
Ｏコントローラ７０は、フロッピーディスク・ドライブ
（ＦＤＤ）の駆動、パラレル・ポートを介したパラレル
・データの入出力（ＰＩＯ）、シリアル・ポートを介し
たシリアル・データの入出力（ＳＩＯ）を制御する。
Ｉ／Ｏポート７８が接続されている。Ｓｕｐｅｒ Ｉ／
Ｏコントローラ７０は、フロッピーディスク・ドライブ
（ＦＤＤ）の駆動、パラレル・ポートを介したパラレル
・データの入出力（ＰＩＯ）、シリアル・ポートを介し
たシリアル・データの入出力（ＳＩＯ）を制御する。
【００４３】フラッシュＲＯＭ７２は、ＢＩＯＳ等のプ
ログラムを保持するためのメモリであり、不揮発性で記
憶内容を電気的に書き替え可能とされている。また、Ｃ
ＭＯＳ７４は揮発性の半導体メモリがバックアップ電源
に接続されて構成されており、不揮発性でかつ高速の記
憶手段として機能する。
ログラムを保持するためのメモリであり、不揮発性で記
憶内容を電気的に書き替え可能とされている。また、Ｃ
ＭＯＳ７４は揮発性の半導体メモリがバックアップ電源
に接続されて構成されており、不揮発性でかつ高速の記
憶手段として機能する。
【００４４】このＣＭＯＳ７４の記憶領域のうちの一部
は、コンピュータ・システム１０の電源投入時に検出さ
れたＩＣの初期化に関するエラーの情報が記憶される領
域（以下、「エラー履歴領域」という）として使用され
る。
は、コンピュータ・システム１０の電源投入時に検出さ
れたＩＣの初期化に関するエラーの情報が記憶される領
域（以下、「エラー履歴領域」という）として使用され
る。
【００４５】図３には、ＣＭＯＳ７４のエラー履歴領域
ＥＡの構成が示されている。本実施形態におけるエラー
履歴領域ＥＡは、ＩＣの初期化に関するエラーとして予
め定められた複数のエラー（例えば、ビデオ・コントロ
ーラに含まれるレジスタのリード／ライトエラー、ゲー
ト・アレイ・ロジック７６に含まれるレジスタのリード
／ライトエラー等）の各々毎に「識別情報」、「状態情
報」、「頻度情報」の３つの情報が１つのブロックとし
て記憶されるように構成されている。「識別情報」は上
記複数のエラーの各々に対して予め割り振られた数値情
報であり、エラー履歴領域ＥＡの各ブロックの先頭に予
め記憶されている。「状態情報」は検出されたエラーの
状態を示す情報であり、「頻度情報」は検出されたエラ
ーの連続発生頻度を示す情報であって、「状態情報」、
「頻度情報」とも検出されたエラーに対応する識別情報
のブロックに記憶される。
ＥＡの構成が示されている。本実施形態におけるエラー
履歴領域ＥＡは、ＩＣの初期化に関するエラーとして予
め定められた複数のエラー（例えば、ビデオ・コントロ
ーラに含まれるレジスタのリード／ライトエラー、ゲー
ト・アレイ・ロジック７６に含まれるレジスタのリード
／ライトエラー等）の各々毎に「識別情報」、「状態情
報」、「頻度情報」の３つの情報が１つのブロックとし
て記憶されるように構成されている。「識別情報」は上
記複数のエラーの各々に対して予め割り振られた数値情
報であり、エラー履歴領域ＥＡの各ブロックの先頭に予
め記憶されている。「状態情報」は検出されたエラーの
状態を示す情報であり、「頻度情報」は検出されたエラ
ーの連続発生頻度を示す情報であって、「状態情報」、
「頻度情報」とも検出されたエラーに対応する識別情報
のブロックに記憶される。
【００４６】エンベデッド・コントローラ８０は、図示
しないキーボードのコントロールを行うと共に、ゲート
アレイ・ロジック７６と協働してパワー・マネージメン
ト及びサーマル・マネージメントを行うものである。フ
ァン８２は、エンベデッド・コントローラ８０のサーマ
ル・マネージメント機能により、ＣＰＵ１４の近傍に設
けられた図示しないサーミスタによって検知されたＣＰ
Ｕ１４近傍の温度が所定値以上となったときに回転駆動
されてＣＰＵ１４を冷却する役割を有している。また、
ファン８２は、エンベデット・コントローラ８０を介し
たＣＰＵ１４の制御によって回転駆動／駆動停止を行う
ことができるように構成されている。
しないキーボードのコントロールを行うと共に、ゲート
アレイ・ロジック７６と協働してパワー・マネージメン
ト及びサーマル・マネージメントを行うものである。フ
ァン８２は、エンベデッド・コントローラ８０のサーマ
ル・マネージメント機能により、ＣＰＵ１４の近傍に設
けられた図示しないサーミスタによって検知されたＣＰ
Ｕ１４近傍の温度が所定値以上となったときに回転駆動
されてＣＰＵ１４を冷却する役割を有している。また、
ファン８２は、エンベデット・コントローラ８０を介し
たＣＰＵ１４の制御によって回転駆動／駆動停止を行う
ことができるように構成されている。
【００４７】図４には、本実施形態に係るコンピュータ
・システム１０の電源回路６６における電源制御に関わ
る部分の機能ブロック図が示されている。同図に示すよ
うに、本実施形態に係る電源回路６６の電源制御に関わ
る部分には、電源投入時においてＩＣの初期化に関する
エラーが検出された際に該エラーの状態を保持するエラ
ー状態保持回路１１６が設けられていると共に、エラー
状態保持回路１１６に基づいてエラー状態が通知される
電源投入回路１１８が設けられている。
・システム１０の電源回路６６における電源制御に関わ
る部分の機能ブロック図が示されている。同図に示すよ
うに、本実施形態に係る電源回路６６の電源制御に関わ
る部分には、電源投入時においてＩＣの初期化に関する
エラーが検出された際に該エラーの状態を保持するエラ
ー状態保持回路１１６が設けられていると共に、エラー
状態保持回路１１６に基づいてエラー状態が通知される
電源投入回路１１８が設けられている。
【００４８】この電源制御に関わる部分では電源スイッ
チＳＷ１が押下されると、電源投入回路１１８が作動し
て、ＤＣ−ＤＣコンバータＤＣ２を始動する。ここで、
ＤＣ−ＤＣコンバータＤＣ２は、ＡＣアダプタ６２又は
バッテリ６４から供給される直流電圧からコンピュータ
・システム１０の内部回路用の＋５Ｖ、＋３．３Ｖ、＋
１２Ｖ等の直流電圧を生成する。
チＳＷ１が押下されると、電源投入回路１１８が作動し
て、ＤＣ−ＤＣコンバータＤＣ２を始動する。ここで、
ＤＣ−ＤＣコンバータＤＣ２は、ＡＣアダプタ６２又は
バッテリ６４から供給される直流電圧からコンピュータ
・システム１０の内部回路用の＋５Ｖ、＋３．３Ｖ、＋
１２Ｖ等の直流電圧を生成する。
【００４９】ＤＣ−ＤＣコンバータＤＣ２が始動して内
部回路に電源電力が供給されると、ＰＯＳＴが実行さ
れ、コンピュータ・システム１０内部の初期化や各種設
定を行った後にハードウェアの自己診断を行う。この診
断の結果、問題がなければＯＳをロードするが、問題を
検知した場合はエラー状態保持回路１１６をエラーがあ
った旨を示す状態が保持されるようにする。なお、本実
施の形態に係るエラー状態保持回路１１６はＤ型フリッ
プフロップを含んで構成されており、該Ｄ型フリップフ
ロップのＱ出力端子をロー・レベルに維持することによ
って、エラーがあった旨を示す状態を保持している。
部回路に電源電力が供給されると、ＰＯＳＴが実行さ
れ、コンピュータ・システム１０内部の初期化や各種設
定を行った後にハードウェアの自己診断を行う。この診
断の結果、問題がなければＯＳをロードするが、問題を
検知した場合はエラー状態保持回路１１６をエラーがあ
った旨を示す状態が保持されるようにする。なお、本実
施の形態に係るエラー状態保持回路１１６はＤ型フリッ
プフロップを含んで構成されており、該Ｄ型フリップフ
ロップのＱ出力端子をロー・レベルに維持することによ
って、エラーがあった旨を示す状態を保持している。
【００５０】エラー状態保持回路１１６がエラーがあっ
た旨を示す状態になると、電源投入回路１１８は一旦Ｄ
Ｃ−ＤＣコンバータＤＣ２の出力をオフし（電源スイッ
チＳＷ１を押下して電源をオフする場合と同等）、所定
時間（本実施形態では数秒）の後にＤＣ−ＤＣコンバー
タＤＣ２の出力をオンする（電源スイッチＳＷ１を押下
して電源をオンする場合と同等）。また、このとき、電
源投入回路１１８はエラー状態保持回路１１６の保持状
態をクリアする。以上の動作によって、ハードウェアに
問題があったときに自動的にコンピュータ・システム１
０を再起動することができる。電源投入回路１１８が本
発明の制御手段に、ＤＣ−ＤＣコンバータＤＣ２が本発
明の電源装置に、各々相当する。
た旨を示す状態になると、電源投入回路１１８は一旦Ｄ
Ｃ−ＤＣコンバータＤＣ２の出力をオフし（電源スイッ
チＳＷ１を押下して電源をオフする場合と同等）、所定
時間（本実施形態では数秒）の後にＤＣ−ＤＣコンバー
タＤＣ２の出力をオンする（電源スイッチＳＷ１を押下
して電源をオンする場合と同等）。また、このとき、電
源投入回路１１８はエラー状態保持回路１１６の保持状
態をクリアする。以上の動作によって、ハードウェアに
問題があったときに自動的にコンピュータ・システム１
０を再起動することができる。電源投入回路１１８が本
発明の制御手段に、ＤＣ−ＤＣコンバータＤＣ２が本発
明の電源装置に、各々相当する。
【００５１】次に、図５を参照して、本実施形態に係る
電源回路６６の具体的な構成を説明する。同図に示すよ
うに、電源回路６６は、サブ・レギュレータ１００、パ
ワー・オン・スイッチ回路１０２、パワー・オン回路１
０４、パワー・オフ回路１０６、オート・パワー・オフ
回路１０８、オート・パワー・オン回路１１０、メイン
・レギュレータ１１２、レベル・シフト回路１１４及び
エラー状態保持回路１１６を含んで構成されている。
電源回路６６の具体的な構成を説明する。同図に示すよ
うに、電源回路６６は、サブ・レギュレータ１００、パ
ワー・オン・スイッチ回路１０２、パワー・オン回路１
０４、パワー・オフ回路１０６、オート・パワー・オフ
回路１０８、オート・パワー・オン回路１１０、メイン
・レギュレータ１１２、レベル・シフト回路１１４及び
エラー状態保持回路１１６を含んで構成されている。
【００５２】サブ・レギュレータ１００には、ダイオー
ドＤ１及びダイオードＤ２を各々介してＡＣアダプタ６
２及びバッテリ６４が接続されるＤＣ−ＤＣコンバータ
ＤＣ１が備えられている。ＤＣ−ＤＣコンバータＤＣ１
はＡＣアダプタ６２又はバッテリ６４から供給された電
力を＋５Ｖの直流電圧に変換して出力するものである。
ＤＣ−ＤＣコンバータＤＣ１は常時作動状態とされてお
り、サブ・レギュレータ１００からは＋５Ｖの直流電圧
が電源回路６６の各部やその他の必要箇所に常時供給さ
れている。なお、ダイオードＤ１及びＤ２は、ＡＣアダ
プタ６２とバッテリ６４との短絡を防止するためのもの
である。
ドＤ１及びダイオードＤ２を各々介してＡＣアダプタ６
２及びバッテリ６４が接続されるＤＣ−ＤＣコンバータ
ＤＣ１が備えられている。ＤＣ−ＤＣコンバータＤＣ１
はＡＣアダプタ６２又はバッテリ６４から供給された電
力を＋５Ｖの直流電圧に変換して出力するものである。
ＤＣ−ＤＣコンバータＤＣ１は常時作動状態とされてお
り、サブ・レギュレータ１００からは＋５Ｖの直流電圧
が電源回路６６の各部やその他の必要箇所に常時供給さ
れている。なお、ダイオードＤ１及びＤ２は、ＡＣアダ
プタ６２とバッテリ６４との短絡を防止するためのもの
である。
【００５３】一方、パワー・オン・スイッチ回路１０２
には電源スイッチＳＷ１が備えられており、電源スイッ
チＳＷ１の一方の端子は抵抗を介してＤＣ−ＤＣコンバ
ータＤＣ１の出力端子に、他方の端子はグランドに、各
々接続されている。電源スイッチＳＷ１はユーザに押下
されている間だけメイク（オン状態）し、ユーザが手を
離すとブレイク（オフ状態）する、所謂モーメンタリー
・タイプのスイッチである。
には電源スイッチＳＷ１が備えられており、電源スイッ
チＳＷ１の一方の端子は抵抗を介してＤＣ−ＤＣコンバ
ータＤＣ１の出力端子に、他方の端子はグランドに、各
々接続されている。電源スイッチＳＷ１はユーザに押下
されている間だけメイク（オン状態）し、ユーザが手を
離すとブレイク（オフ状態）する、所謂モーメンタリー
・タイプのスイッチである。
【００５４】また、パワー・オン回路１０４には、パワ
ー・オン・スイッチ回路１０２に備えられた抵抗のＤＣ
−ＤＣコンバータＤＣ１の出力端子に接続された側の端
子にエミッタが接続され、かつ電源スイッチＳＷ１の一
方の端子にダイオード、コンデンサＣ１及び抵抗Ｒ２を
介してベースが接続されたトランジスタＴＲ１が備えら
れている。また、トランジスタＴＲ１のエミッタ・ベー
ス間は抵抗Ｒ１を介して接続されており、トランジスタ
ＴＲ１のコレクタはダイオードを介して３入力ＡＮＤゲ
ートＡＮＤの１番ピンに接続されている。
ー・オン・スイッチ回路１０２に備えられた抵抗のＤＣ
−ＤＣコンバータＤＣ１の出力端子に接続された側の端
子にエミッタが接続され、かつ電源スイッチＳＷ１の一
方の端子にダイオード、コンデンサＣ１及び抵抗Ｒ２を
介してベースが接続されたトランジスタＴＲ１が備えら
れている。また、トランジスタＴＲ１のエミッタ・ベー
ス間は抵抗Ｒ１を介して接続されており、トランジスタ
ＴＲ１のコレクタはダイオードを介して３入力ＡＮＤゲ
ートＡＮＤの１番ピンに接続されている。
【００５５】また、パワー・オフ回路１０６には、入力
端子ＩＮがダイオードを介して電源スイッチＳＷ１の一
方の端子に接続され、かつ出力端子ＯＵＴがＡＮＤゲー
トＡＮＤの２番ピンに接続されたコントローラＣＴＬが
備えられている。ここで、コントローラＣＴＬの出力端
子ＯＵＴは抵抗を介してＤＣ−ＤＣコンバータＤＣ１の
出力端子に接続されており、常時ハイ・レベルとされて
いる。なお、コントローラＣＴＬには、自身の駆動用の
電源として＋５Ｖの直流電圧が印加されているが、これ
はコンピュータ・システム１０が駆動しているときにだ
け印加されるものであり、コントローラＣＴＬがコンピ
ュータ・システム１０の駆動中にのみ作動するように構
成されている。コントローラＣＴＬはコンピュータ・シ
ステム１０が駆動している際に、出力端子ＯＵＴをハイ
・レベルにすると共に電源スイッチＳＷ１の押下状態を
常時検知しており、電源スイッチＳＷ１が押下された際
にはコンピュータ・システム１０をシャット・ダウンし
てもよいか否かを判断し、シャット・ダウンしてもよい
状態である場合に出力端子ＯＵＴをロー・レベルとす
る。
端子ＩＮがダイオードを介して電源スイッチＳＷ１の一
方の端子に接続され、かつ出力端子ＯＵＴがＡＮＤゲー
トＡＮＤの２番ピンに接続されたコントローラＣＴＬが
備えられている。ここで、コントローラＣＴＬの出力端
子ＯＵＴは抵抗を介してＤＣ−ＤＣコンバータＤＣ１の
出力端子に接続されており、常時ハイ・レベルとされて
いる。なお、コントローラＣＴＬには、自身の駆動用の
電源として＋５Ｖの直流電圧が印加されているが、これ
はコンピュータ・システム１０が駆動しているときにだ
け印加されるものであり、コントローラＣＴＬがコンピ
ュータ・システム１０の駆動中にのみ作動するように構
成されている。コントローラＣＴＬはコンピュータ・シ
ステム１０が駆動している際に、出力端子ＯＵＴをハイ
・レベルにすると共に電源スイッチＳＷ１の押下状態を
常時検知しており、電源スイッチＳＷ１が押下された際
にはコンピュータ・システム１０をシャット・ダウンし
てもよいか否かを判断し、シャット・ダウンしてもよい
状態である場合に出力端子ＯＵＴをロー・レベルとす
る。
【００５６】また、オート・パワー・オフ回路１０８は
２つのトランジスタＴＲ２、ＴＲ３を含んで構成されて
いる。トランジスタＴＲ２のベースは抵抗Ｒ４、コンデ
ンサＣ２及びダイオードを介して後述するＤ型フリップ
フロップＦＦのＱ出力端子に接続されており、エミッタ
はＤＣ−ＤＣコンバータＤＣ１の出力端子に接続されて
常時＋５Ｖの直流電圧が印加されると共に抵抗Ｒ３を介
して自身のベースに接続されており、更にコレクタは抵
抗を介してトランジスタＴＲ３のベースに接続されてい
る。また、トランジスタＴＲ３のエミッタは接地される
と共に抵抗を介して自身のベースに接続されており、コ
レクタは抵抗を介してＤＣ−ＤＣコンバータＤＣ１の出
力端子に接続されて常時＋５Ｖの直流電圧が印加される
と共にＡＮＤゲートＡＮＤの３番ピンに接続されてい
る。
２つのトランジスタＴＲ２、ＴＲ３を含んで構成されて
いる。トランジスタＴＲ２のベースは抵抗Ｒ４、コンデ
ンサＣ２及びダイオードを介して後述するＤ型フリップ
フロップＦＦのＱ出力端子に接続されており、エミッタ
はＤＣ−ＤＣコンバータＤＣ１の出力端子に接続されて
常時＋５Ｖの直流電圧が印加されると共に抵抗Ｒ３を介
して自身のベースに接続されており、更にコレクタは抵
抗を介してトランジスタＴＲ３のベースに接続されてい
る。また、トランジスタＴＲ３のエミッタは接地される
と共に抵抗を介して自身のベースに接続されており、コ
レクタは抵抗を介してＤＣ−ＤＣコンバータＤＣ１の出
力端子に接続されて常時＋５Ｖの直流電圧が印加される
と共にＡＮＤゲートＡＮＤの３番ピンに接続されてい
る。
【００５７】一方、オート・パワー・オン回路１１０は
インバータＩＮＶと、抵抗Ｒ５及び電解コンデンサＣ６
により構成された積分回路と、を含んで構成されてい
る。インバータＩＮＶの入力端子はＤ型フリップフロッ
プＦＦのＱ出力端子に接続されており、インバータＩＮ
Ｖの出力端子は抵抗Ｒ５の一方の端子に接続されてい
る。また、抵抗Ｒ５の他方の端子は他方の端子が接地さ
れた電解コンデンサＣ６の一方の端子に接続されると共
に、ダイオードを介してＡＮＤゲートＡＮＤの１番ピン
に接続されている。
インバータＩＮＶと、抵抗Ｒ５及び電解コンデンサＣ６
により構成された積分回路と、を含んで構成されてい
る。インバータＩＮＶの入力端子はＤ型フリップフロッ
プＦＦのＱ出力端子に接続されており、インバータＩＮ
Ｖの出力端子は抵抗Ｒ５の一方の端子に接続されてい
る。また、抵抗Ｒ５の他方の端子は他方の端子が接地さ
れた電解コンデンサＣ６の一方の端子に接続されると共
に、ダイオードを介してＡＮＤゲートＡＮＤの１番ピン
に接続されている。
【００５８】また、メイン・レギュレータ１１２はＤＣ
−ＤＣコンバータＤＣ２を含んで構成されている。ＤＣ
−ＤＣコンバータＤＣ２はＡＣアダプタ６２又はバッテ
リ６４から直流電圧が供給されるように構成されており
（該供給のための配線は図示を省略）、入力端子ＩＮが
ハイ・レベルである場合に＋５Ｖ、＋３．３Ｖ、＋１２
Ｖ等のコンピュータ・システム１０の各部において必要
とされる直流電圧を出力端子ＯＵＴから出力するように
構成されている。
−ＤＣコンバータＤＣ２を含んで構成されている。ＤＣ
−ＤＣコンバータＤＣ２はＡＣアダプタ６２又はバッテ
リ６４から直流電圧が供給されるように構成されており
（該供給のための配線は図示を省略）、入力端子ＩＮが
ハイ・レベルである場合に＋５Ｖ、＋３．３Ｖ、＋１２
Ｖ等のコンピュータ・システム１０の各部において必要
とされる直流電圧を出力端子ＯＵＴから出力するように
構成されている。
【００５９】また、レベル・シフト回路１１４は２つの
トランジスタを含んで構成されたものであり、所定レベ
ル範囲の電圧が印加された際に、＋５Ｖの直流電圧を出
力するものである。ここで、上記２つのトランジスタの
うちの一方のトランジスタのベースが抵抗を介してＤＣ
−ＤＣコンバータＤＣ２の出力端子ＯＵＴに接続されて
おり、エミッタは接地されると共に抵抗を介して自身の
ベースに接続されており、コレクタは抵抗を介して他方
のトランジスタのベースに接続されている。また、他方
のトランジスタのエミッタはＤＣ−ＤＣコンバータＤＣ
１の出力端子に接続されて常時＋５Ｖの直流電圧が印加
されると共に抵抗を介して自身のベースに接続されてお
り、コレクタはダイオードを介してＡＮＤゲートＡＮＤ
の１番ピンに接続されている。
トランジスタを含んで構成されたものであり、所定レベ
ル範囲の電圧が印加された際に、＋５Ｖの直流電圧を出
力するものである。ここで、上記２つのトランジスタの
うちの一方のトランジスタのベースが抵抗を介してＤＣ
−ＤＣコンバータＤＣ２の出力端子ＯＵＴに接続されて
おり、エミッタは接地されると共に抵抗を介して自身の
ベースに接続されており、コレクタは抵抗を介して他方
のトランジスタのベースに接続されている。また、他方
のトランジスタのエミッタはＤＣ−ＤＣコンバータＤＣ
１の出力端子に接続されて常時＋５Ｖの直流電圧が印加
されると共に抵抗を介して自身のベースに接続されてお
り、コレクタはダイオードを介してＡＮＤゲートＡＮＤ
の１番ピンに接続されている。
【００６０】更に、エラー状態保持回路１１６は、Ｄ型
フリップフロップＦＦを含んで構成されている。Ｄ型フ
リップフロップＦＦのＤ入力端子はＩ／Ｏポート７８の
ｂｉｔ０に接続されており、クロック（ＣＫ）入力端子
は抵抗を介して接地されると共にＩ／Ｏポート７８のｂ
ｉｔ１に接続されている。また、Ｄ型フリップフロップ
ＦＦのプリセット（ＰＲ）入力端子及びクリア（ＣＬ
Ｒ）入力端子は抵抗を介して、電源供給端子ＶＣＣは直
接にＤＣ−ＤＣコンバータＤＣ１の出力端子に各々接続
されて常時＋５Ｖの直流電圧が印加される。更に、Ｄ型
フリップフロップＦＦのＱ出力端子はＩ／Ｏポート７８
のｂｉｔ２に接続されている。なお、Ｉ／Ｏポート７８
のｂｉｔ０及びｂｉｔ１は共に出力ポートとして機能
し、ｂｉｔ２は入力ポートとして機能する。
フリップフロップＦＦを含んで構成されている。Ｄ型フ
リップフロップＦＦのＤ入力端子はＩ／Ｏポート７８の
ｂｉｔ０に接続されており、クロック（ＣＫ）入力端子
は抵抗を介して接地されると共にＩ／Ｏポート７８のｂ
ｉｔ１に接続されている。また、Ｄ型フリップフロップ
ＦＦのプリセット（ＰＲ）入力端子及びクリア（ＣＬ
Ｒ）入力端子は抵抗を介して、電源供給端子ＶＣＣは直
接にＤＣ−ＤＣコンバータＤＣ１の出力端子に各々接続
されて常時＋５Ｖの直流電圧が印加される。更に、Ｄ型
フリップフロップＦＦのＱ出力端子はＩ／Ｏポート７８
のｂｉｔ２に接続されている。なお、Ｉ／Ｏポート７８
のｂｉｔ０及びｂｉｔ１は共に出力ポートとして機能
し、ｂｉｔ２は入力ポートとして機能する。
【００６１】Ｄ型フリップフロップＦＦでは、Ｉ／Ｏポ
ート７８のｂｉｔ１を介してＣＫ入力端子がロー・レベ
ルからハイ・レベルに変化されることによって、Ｉ／Ｏ
ポート７８のｂｉｔ０を介してＤ入力端子に入力されて
いる信号がＱ出力端子から出力される。また、Ｄ型フリ
ップフロップＦＦのＱ出力端子からの出力信号は、Ｉ／
Ｏポート７８のｂｉｔ２を介して読み出すことができ
る。
ート７８のｂｉｔ１を介してＣＫ入力端子がロー・レベ
ルからハイ・レベルに変化されることによって、Ｉ／Ｏ
ポート７８のｂｉｔ０を介してＤ入力端子に入力されて
いる信号がＱ出力端子から出力される。また、Ｄ型フリ
ップフロップＦＦのＱ出力端子からの出力信号は、Ｉ／
Ｏポート７８のｂｉｔ２を介して読み出すことができ
る。
【００６２】ここで、電源がオフされた場合には、Ｉ／
Ｏポート７８のｂｉｔ１はロー・レベルとなるが、ロー
・レベルからハイ・レベルには変化しないので、Ｄ型フ
リップフロップＦＦのＱ出力端子の状態は変化しない。
従って、電源オフ時においてもＤ型フリップフロップＦ
Ｆの内容は保持される。
Ｏポート７８のｂｉｔ１はロー・レベルとなるが、ロー
・レベルからハイ・レベルには変化しないので、Ｄ型フ
リップフロップＦＦのＱ出力端子の状態は変化しない。
従って、電源オフ時においてもＤ型フリップフロップＦ
Ｆの内容は保持される。
【００６３】本実施形態に係る電源回路６６のＤＣ−Ｄ
ＣコンバータＤＣ１及びＤＣ−ＤＣコンバータＤＣ２
は、スイッチング型電源回路（所謂、チョッパ型レギュ
レータ）を適用しており、該スイッチング型電源回路に
含まれるスイッチング素子のオン／オフを制御するため
に、負荷電流の大きさに応じて周波数を変化させるスイ
ッチング信号（パルス信号）を用いるＰＷＭ方式と、負
荷電流の大きさとは無関係に固定周波数のもとでパルス
幅（デューティ）を変化させるスイッチング信号を用い
るＰＷＭ方式と、の２つの方式の一方を選択的に適用す
ることができるように構成されている。上記周波数を変
化させるスイッチング信号を用いる方式は、上記固定周
波数のスイッチング信号を用いる方式に比較して変換効
率は高いものの、動作の安定性の面では劣るという特性
を有しており、本実施形態では、通常の動作時には上記
周波数を変化させるスイッチング信号を用いる方式を適
用し、必要に応じて上記固定周波数のスイッチング信号
を用いる方式に切り換えることができるように構成され
ている。
ＣコンバータＤＣ１及びＤＣ−ＤＣコンバータＤＣ２
は、スイッチング型電源回路（所謂、チョッパ型レギュ
レータ）を適用しており、該スイッチング型電源回路に
含まれるスイッチング素子のオン／オフを制御するため
に、負荷電流の大きさに応じて周波数を変化させるスイ
ッチング信号（パルス信号）を用いるＰＷＭ方式と、負
荷電流の大きさとは無関係に固定周波数のもとでパルス
幅（デューティ）を変化させるスイッチング信号を用い
るＰＷＭ方式と、の２つの方式の一方を選択的に適用す
ることができるように構成されている。上記周波数を変
化させるスイッチング信号を用いる方式は、上記固定周
波数のスイッチング信号を用いる方式に比較して変換効
率は高いものの、動作の安定性の面では劣るという特性
を有しており、本実施形態では、通常の動作時には上記
周波数を変化させるスイッチング信号を用いる方式を適
用し、必要に応じて上記固定周波数のスイッチング信号
を用いる方式に切り換えることができるように構成され
ている。
【００６４】パワー・オン・スイッチ回路１０２、パワ
ー・オン回路１０４、オート・パワー・オフ回路１０８
及びオート・パワー・オン回路１１０が図４の電源投入
回路１１８に相当する。
ー・オン回路１０４、オート・パワー・オフ回路１０８
及びオート・パワー・オン回路１１０が図４の電源投入
回路１１８に相当する。
【００６５】なお、コンピュータ・システム１０を構成
するためには、図１に示した以外にも多くの電気回路が
必要である。但し、これらは当業者には周知であり、ま
た、本発明の要旨を構成するものではないので、本明細
書中では説明を省略する。また、図面の錯綜を回避する
ため、図中の各ハードウェアブロック間の接続も一部し
か図示していないことを付記しておく。
するためには、図１に示した以外にも多くの電気回路が
必要である。但し、これらは当業者には周知であり、ま
た、本発明の要旨を構成するものではないので、本明細
書中では説明を省略する。また、図面の錯綜を回避する
ため、図中の各ハードウェアブロック間の接続も一部し
か図示していないことを付記しておく。
【００６６】次に、本実施の形態の作用として、コンピ
ュータ・システム１０の電源スイッチＳＷ１がオンされ
た際に実行される動作について図６のフローチャートを
参照しつつ説明する。
ュータ・システム１０の電源スイッチＳＷ１がオンされ
た際に実行される動作について図６のフローチャートを
参照しつつ説明する。
【００６７】電源スイッチＳＷ１がオンされると、フラ
ッシュＲＯＭ７２の記録領域のうち、ＢＩＯＳの一部で
あるＰＯＳＴのプログラムが記憶されている領域がアク
セスされ、ＰＯＳＴのプログラムが実行される（ステッ
プ２００）。これによって、メイン・メモリ１６の初期
化（記憶内容のクリア）が行なわれ、続いてコンピュー
タ・システム１０のハードウェア環境の初期化（具体的
には外部ハードウェア割り込みベクタの初期化、外部ハ
ードウェアの初期化、ソフトウェア割り込みベクタの初
期化等）が行なわれた後にコンピュータ・システム１０
の各ハードウェアがテストされる。ここで、上記ハード
ウェアのテストの結果はＣＭＯＳ７４の所定領域に記憶
される。
ッシュＲＯＭ７２の記録領域のうち、ＢＩＯＳの一部で
あるＰＯＳＴのプログラムが記憶されている領域がアク
セスされ、ＰＯＳＴのプログラムが実行される（ステッ
プ２００）。これによって、メイン・メモリ１６の初期
化（記憶内容のクリア）が行なわれ、続いてコンピュー
タ・システム１０のハードウェア環境の初期化（具体的
には外部ハードウェア割り込みベクタの初期化、外部ハ
ードウェアの初期化、ソフトウェア割り込みベクタの初
期化等）が行なわれた後にコンピュータ・システム１０
の各ハードウェアがテストされる。ここで、上記ハード
ウェアのテストの結果はＣＭＯＳ７４の所定領域に記憶
される。
【００６８】次のステップ２０２ではＣＭＯＳ７４の上
記所定領域からＰＯＳＴによるハードウェアのテストの
結果が読み出され、次のステップ２０４では読み出され
たテスト結果にＩＣの初期化に関するエラーの発生を示
すものがあるか否かが判定され、ない場合（否定判定の
場合）はステップ２０６へ移行して、ＰＯＳＴのプログ
ラムが終了したか否かが判定され、終了していない場合
（否定判定の場合）は上記ステップ２０２へ戻り、終了
した時点（肯定判定となった時点）でステップ２０８へ
移行する。
記所定領域からＰＯＳＴによるハードウェアのテストの
結果が読み出され、次のステップ２０４では読み出され
たテスト結果にＩＣの初期化に関するエラーの発生を示
すものがあるか否かが判定され、ない場合（否定判定の
場合）はステップ２０６へ移行して、ＰＯＳＴのプログ
ラムが終了したか否かが判定され、終了していない場合
（否定判定の場合）は上記ステップ２０２へ戻り、終了
した時点（肯定判定となった時点）でステップ２０８へ
移行する。
【００６９】ステップ２０８ではＯＳがメイン・メモリ
１６にロードされて実行される。これによってコンピュ
ータ・システム１０上でＯＳが稼動している状態とな
る。なお、本実施形態ではＯＳがＨＤＤ４６に予め記憶
されており、ステップ２０８ではＨＤＤ４６からＯＳが
ロードされる。
１６にロードされて実行される。これによってコンピュ
ータ・システム１０上でＯＳが稼動している状態とな
る。なお、本実施形態ではＯＳがＨＤＤ４６に予め記憶
されており、ステップ２０８ではＨＤＤ４６からＯＳが
ロードされる。
【００７０】一方、上記ステップ２０４の判定におい
て、ＩＣの初期化に関するエラーの発生を示すものがあ
ったと判定された場合（肯定判定の場合）にはステップ
２１０へ移行して、ＣＭＯＳ７４のエラー履歴領域ＥＡ
の記憶内容を読み出すことによってＩＣの初期化に関す
るエラーの履歴が参照され、次のステップ２１２では上
記ステップ２０４で検出されたエラーの連続発生頻度が
予め定められた所定回数（本実施形態では１回）以上で
あるか否かがエラー履歴領域ＥＡに含まれる頻度情報に
基づいて判定され、所定回数以上であると判定された場
合（肯定判定の場合）はステップ２１４へ移行して、所
定回数以上のエラーが発生した旨を示すエラー・メッセ
ージがＬＣＤ２８に表示された後に本動作を終了する。
なお、本実施形態における上記所定回数は予め定められ
たものとしているが、外部からキーボード等を介して設
定する形態とすることもできる。
て、ＩＣの初期化に関するエラーの発生を示すものがあ
ったと判定された場合（肯定判定の場合）にはステップ
２１０へ移行して、ＣＭＯＳ７４のエラー履歴領域ＥＡ
の記憶内容を読み出すことによってＩＣの初期化に関す
るエラーの履歴が参照され、次のステップ２１２では上
記ステップ２０４で検出されたエラーの連続発生頻度が
予め定められた所定回数（本実施形態では１回）以上で
あるか否かがエラー履歴領域ＥＡに含まれる頻度情報に
基づいて判定され、所定回数以上であると判定された場
合（肯定判定の場合）はステップ２１４へ移行して、所
定回数以上のエラーが発生した旨を示すエラー・メッセ
ージがＬＣＤ２８に表示された後に本動作を終了する。
なお、本実施形態における上記所定回数は予め定められ
たものとしているが、外部からキーボード等を介して設
定する形態とすることもできる。
【００７１】一方、上記ステップ２１２において、上記
ステップ２０４で検出されたエラーの連続発生頻度が上
記所定回数以上ではないと判定された場合（否定判定の
場合）にはステップ２１６へ移行して、上記ステップ２
０４で検出されたエラーに対応する識別情報のブロック
の状態情報としてエラーの状態が記憶されると共に、頻
度情報として発生頻度（本実施形態では‘１’）が記憶
される。
ステップ２０４で検出されたエラーの連続発生頻度が上
記所定回数以上ではないと判定された場合（否定判定の
場合）にはステップ２１６へ移行して、上記ステップ２
０４で検出されたエラーに対応する識別情報のブロック
の状態情報としてエラーの状態が記憶されると共に、頻
度情報として発生頻度（本実施形態では‘１’）が記憶
される。
【００７２】次のステップ２１８ではハードウェアの動
作を安定化させるための設定が行われる。ここでは、電
源回路６６におけるＤＣ−ＤＣコンバータＤＣ１及びＤ
Ｃ−ＤＣコンバータＤＣ２の動作を安定させるための設
定として、ＤＣ−ＤＣコンバータＤＣ１及びＤＣ−ＤＣ
コンバータＤＣ２のスイッチング信号として固定周波数
のスイッチング信号を用いるＰＷＭ方式が適用されるよ
うに設定される。また、これと共に、ファン８２が回転
駆動され、かつパワー・マネージメント機能が非実行と
されるようにエンベデッド・コントローラ８０が設定さ
れる。
作を安定化させるための設定が行われる。ここでは、電
源回路６６におけるＤＣ−ＤＣコンバータＤＣ１及びＤ
Ｃ−ＤＣコンバータＤＣ２の動作を安定させるための設
定として、ＤＣ−ＤＣコンバータＤＣ１及びＤＣ−ＤＣ
コンバータＤＣ２のスイッチング信号として固定周波数
のスイッチング信号を用いるＰＷＭ方式が適用されるよ
うに設定される。また、これと共に、ファン８２が回転
駆動され、かつパワー・マネージメント機能が非実行と
されるようにエンベデッド・コントローラ８０が設定さ
れる。
【００７３】次のステップ２２０では電源回路６６によ
る電源供給が一旦停止され、所定時間の後に再度電源投
入が行われてコンピュータ・システム１０を再起動させ
るための信号（以下、「リスタート信号」という）ＲＳ
がＤ型フリップフロップＦＦのＱ出力端子から出力され
るように制御され、その後に本動作を終了する。なお、
本実施形態では、通常動作時にはリスタート信号ＲＳを
ハイ・レベルとしておき、ステップ２２０によってコン
ピュータ・システム１０を再起動させる際にはリスター
ト信号ＲＳがロー・レベルとされるように制御される。
この、コンピュータ・システム１０を再起動させる際の
制御は、Ｉ／Ｏポート７８のｂｉｔ０をロー・レベルと
した後に、ｂｉｔ１をロー・レベルからハイ・レベルに
変化させることにより行うことができる。上記ステップ
２０２の処理が本発明の読取手段に相当する。
る電源供給が一旦停止され、所定時間の後に再度電源投
入が行われてコンピュータ・システム１０を再起動させ
るための信号（以下、「リスタート信号」という）ＲＳ
がＤ型フリップフロップＦＦのＱ出力端子から出力され
るように制御され、その後に本動作を終了する。なお、
本実施形態では、通常動作時にはリスタート信号ＲＳを
ハイ・レベルとしておき、ステップ２２０によってコン
ピュータ・システム１０を再起動させる際にはリスター
ト信号ＲＳがロー・レベルとされるように制御される。
この、コンピュータ・システム１０を再起動させる際の
制御は、Ｉ／Ｏポート７８のｂｉｔ０をロー・レベルと
した後に、ｂｉｔ１をロー・レベルからハイ・レベルに
変化させることにより行うことができる。上記ステップ
２０２の処理が本発明の読取手段に相当する。
【００７４】次に、電源回路６６の動作について、図５
を参照しつつ説明する。まず、電源スイッチＳＷ１の押
下による通常の起動時の動作、すなわち図６を参照して
説明した動作においてＩＣの初期化に関するエラーが発
生しない場合の動作について説明する。
を参照しつつ説明する。まず、電源スイッチＳＷ１の押
下による通常の起動時の動作、すなわち図６を参照して
説明した動作においてＩＣの初期化に関するエラーが発
生しない場合の動作について説明する。
【００７５】ユーザによって電源スイッチＳＷ１が押下
されると（電源スイッチＳＷ１がメイクされると）、パ
ワー・オン・スイッチ回路１０２の＋５Ｖの直流電圧が
常時印加されている信号線がグランドに接続されて、パ
ワー・オン回路１０４のトランジスタＴＲ１のベースが
グランド・レベルとなるので、トランジスタＴＲ１がオ
ンされる。すると、ＡＮＤゲートＡＮＤの１番ピンには
トランジスタＴＲ１を介して＋５Ｖの直流電圧が印加さ
れるため、ＡＮＤゲートＡＮＤの１番ピンはハイ・レベ
ルとされる。
されると（電源スイッチＳＷ１がメイクされると）、パ
ワー・オン・スイッチ回路１０２の＋５Ｖの直流電圧が
常時印加されている信号線がグランドに接続されて、パ
ワー・オン回路１０４のトランジスタＴＲ１のベースが
グランド・レベルとなるので、トランジスタＴＲ１がオ
ンされる。すると、ＡＮＤゲートＡＮＤの１番ピンには
トランジスタＴＲ１を介して＋５Ｖの直流電圧が印加さ
れるため、ＡＮＤゲートＡＮＤの１番ピンはハイ・レベ
ルとされる。
【００７６】一方、この時点でコントローラＣＴＬの出
力端子ＯＵＴはハイ・レベルとなっており、従ってＡＮ
ＤゲートＡＮＤの２番ピンはハイ・レベルとされてい
る。また、この時点ではリスタート信号ＲＳはハイ・レ
ベルとなっており、オート・パワー・オフ回路１０８の
トランジスタＴＲ２及びトランジスタＴＲ３は共にオフ
されているので、ＡＮＤゲートＡＮＤの３番ピンもハイ
・レベルとされている。従って、ＡＮＤゲートＡＮＤの
３つの入力ピンは全てハイ・レベルとされているので、
ＡＮＤゲートＡＮＤの出力端子はハイ・レベルとなり、
ＤＣ−ＤＣコンバータＤＣ２の入力端子ＩＮはハイ・レ
ベルとされて、ＤＣ−ＤＣコンバータＤＣ２からは所定
電圧（＋５Ｖ、＋３．３Ｖ、＋１２Ｖ等）の直流電圧が
出力される。
力端子ＯＵＴはハイ・レベルとなっており、従ってＡＮ
ＤゲートＡＮＤの２番ピンはハイ・レベルとされてい
る。また、この時点ではリスタート信号ＲＳはハイ・レ
ベルとなっており、オート・パワー・オフ回路１０８の
トランジスタＴＲ２及びトランジスタＴＲ３は共にオフ
されているので、ＡＮＤゲートＡＮＤの３番ピンもハイ
・レベルとされている。従って、ＡＮＤゲートＡＮＤの
３つの入力ピンは全てハイ・レベルとされているので、
ＡＮＤゲートＡＮＤの出力端子はハイ・レベルとなり、
ＤＣ−ＤＣコンバータＤＣ２の入力端子ＩＮはハイ・レ
ベルとされて、ＤＣ−ＤＣコンバータＤＣ２からは所定
電圧（＋５Ｖ、＋３．３Ｖ、＋１２Ｖ等）の直流電圧が
出力される。
【００７７】ここで、電源スイッチＳＷ１はモーメンタ
リー・タイプのスイッチであるので、パワー・オン・ス
イッチ回路１０２及びパワー・オン回路１０４の作用に
よるＡＮＤゲートＡＮＤの１番ピンのハイ・レベルであ
る期間は一瞬（パワー・オン回路１０４のコンデンサＣ
１の容量値及び抵抗Ｒ２の抵抗値によって決定される時
定数による期間）であるが、この期間の間にＤＣ−ＤＣ
コンバータＤＣ２から直流電圧が出力されるように構成
されており、これによってレベル・シフト回路１１４の
２つのトランジスタが双方ともオンされ、レベル・シフ
ト回路１１４からＡＮＤゲートＡＮＤの１番ピンに対し
て＋５Ｖの直流電圧が印加されてＡＮＤゲートＡＮＤの
１番ピンはハイ・レベルが維持される。従って、ＡＮＤ
ゲートＡＮＤの３つの入力ピンはハイ・レベルのまま維
持されるので、ＤＣ−ＤＣコンバータＤＣ２は駆動し続
ける。
リー・タイプのスイッチであるので、パワー・オン・ス
イッチ回路１０２及びパワー・オン回路１０４の作用に
よるＡＮＤゲートＡＮＤの１番ピンのハイ・レベルであ
る期間は一瞬（パワー・オン回路１０４のコンデンサＣ
１の容量値及び抵抗Ｒ２の抵抗値によって決定される時
定数による期間）であるが、この期間の間にＤＣ−ＤＣ
コンバータＤＣ２から直流電圧が出力されるように構成
されており、これによってレベル・シフト回路１１４の
２つのトランジスタが双方ともオンされ、レベル・シフ
ト回路１１４からＡＮＤゲートＡＮＤの１番ピンに対し
て＋５Ｖの直流電圧が印加されてＡＮＤゲートＡＮＤの
１番ピンはハイ・レベルが維持される。従って、ＡＮＤ
ゲートＡＮＤの３つの入力ピンはハイ・レベルのまま維
持されるので、ＤＣ−ＤＣコンバータＤＣ２は駆動し続
ける。
【００７８】次に、電源スイッチＳＷ１の押下による通
常の電源オフ時の動作について説明する。この時点で
は、パワー・オフ回路１０６のコントローラＣＴＬの電
源供給端子には＋５Ｖの電源電圧が印加されており、コ
ントローラＣＴＬは駆動状態とされている。従って、ユ
ーザによって電源スイッチＳＷ１が押下されると、コン
トローラＣＴＬは電源スイッチＳＷ１の押下を検知し
て、コンピュータ・システム１０をシャット・ダウンし
てもよいか否かを判断し、シャット・ダウンしてもよい
状態である場合に出力端子ＯＵＴをロー・レベルとす
る。このときの、シャット・ダウンしてもよいか否かの
判断は、例えばＨＤＤ４６にデータを書き込んでいる最
中に、いきなり電源をオフしてしまうと、書き込み中の
データが失われてしまう、ＨＤＤ４６の記録媒体を破壊
してしまう場合がある、といった不具合を回避するため
に行うものである。
常の電源オフ時の動作について説明する。この時点で
は、パワー・オフ回路１０６のコントローラＣＴＬの電
源供給端子には＋５Ｖの電源電圧が印加されており、コ
ントローラＣＴＬは駆動状態とされている。従って、ユ
ーザによって電源スイッチＳＷ１が押下されると、コン
トローラＣＴＬは電源スイッチＳＷ１の押下を検知し
て、コンピュータ・システム１０をシャット・ダウンし
てもよいか否かを判断し、シャット・ダウンしてもよい
状態である場合に出力端子ＯＵＴをロー・レベルとす
る。このときの、シャット・ダウンしてもよいか否かの
判断は、例えばＨＤＤ４６にデータを書き込んでいる最
中に、いきなり電源をオフしてしまうと、書き込み中の
データが失われてしまう、ＨＤＤ４６の記録媒体を破壊
してしまう場合がある、といった不具合を回避するため
に行うものである。
【００７９】コントローラＣＴＬの出力端子ＯＵＴがロ
ー・レベルになると、ＡＮＤゲートＡＮＤの２番ピンが
ロー・レベルとされるので、ＡＮＤゲートＡＮＤの出力
端子はロー・レベルとなってＤＣ−ＤＣコンバータＤＣ
２の入力端子ＩＮがロー・レベルとなり、ＤＣ−ＤＣコ
ンバータＤＣ２からの電力供給が停止される。
ー・レベルになると、ＡＮＤゲートＡＮＤの２番ピンが
ロー・レベルとされるので、ＡＮＤゲートＡＮＤの出力
端子はロー・レベルとなってＤＣ−ＤＣコンバータＤＣ
２の入力端子ＩＮがロー・レベルとなり、ＤＣ−ＤＣコ
ンバータＤＣ２からの電力供給が停止される。
【００８０】次に、図６を参照して説明した動作におい
てＩＣの初期化に関するエラーが発生した場合の動作に
ついて説明する。この場合は、上述したように、Ｄ型フ
リップフロップＦＦのＱ出力端子から出力されているリ
スタート信号ＲＳがロー・レベルとされる。なお、Ｄ型
フリップフロップＦＦは、電源がオフとなっても出力を
保持できるように、電源として常時＋５Ｖの直流電圧が
印加されるように構成されている。
てＩＣの初期化に関するエラーが発生した場合の動作に
ついて説明する。この場合は、上述したように、Ｄ型フ
リップフロップＦＦのＱ出力端子から出力されているリ
スタート信号ＲＳがロー・レベルとされる。なお、Ｄ型
フリップフロップＦＦは、電源がオフとなっても出力を
保持できるように、電源として常時＋５Ｖの直流電圧が
印加されるように構成されている。
【００８１】リスタート信号ＲＳがロー・レベルになる
と、オート・パワー・オフ回路１０８のトランジスタＴ
Ｒ２及びトランジスタＴＲ３が共にオンとなり、トラン
ジスタＴＲ３のコレクタに常時印加されている＋５Ｖの
直流電圧がグランドに落ちるので、ＡＮＤゲートＡＮＤ
の３番ピンがロー・レベルとなる。従って、ＡＮＤゲー
トＡＮＤの出力端子がロー・レベルとなりＤＣ−ＤＣコ
ンバータＤＣ２の入力端子ＩＮがロー・レベルとなるの
で、ＤＣ−ＤＣコンバータＤＣ２からの電力供給が停止
される。
と、オート・パワー・オフ回路１０８のトランジスタＴ
Ｒ２及びトランジスタＴＲ３が共にオンとなり、トラン
ジスタＴＲ３のコレクタに常時印加されている＋５Ｖの
直流電圧がグランドに落ちるので、ＡＮＤゲートＡＮＤ
の３番ピンがロー・レベルとなる。従って、ＡＮＤゲー
トＡＮＤの出力端子がロー・レベルとなりＤＣ−ＤＣコ
ンバータＤＣ２の入力端子ＩＮがロー・レベルとなるの
で、ＤＣ−ＤＣコンバータＤＣ２からの電力供給が停止
される。
【００８２】そして、オート・パワー・オフ回路１０８
のコンデンサＣ２の容量値及び抵抗Ｒ４の抵抗値によっ
て決定される時定数による期間の後にトランジスタＴＲ
２がオフとなり、これによってトランジスタＴＲ３がオ
フとなるので、ＡＮＤゲートＡＮＤの３番ピンは自動的
にハイ・レベルとなる。一方、Ｄ型フリップフロップＦ
Ｆからのリスタート信号ＲＳがロー・レベルになると該
信号はオート・パワー・オン回路１１０のインバータＩ
ＮＶを介することによってハイ・レベルとされ、抵抗Ｒ
５の抵抗値及び電解コンデンサＣ６の容量値によって決
定される時定数による期間の後に、ＡＮＤゲートＡＮＤ
の１番ピンがハイ・レベルとなる。従って、ＡＮＤゲー
トＡＮＤの出力端子はハイ・レベルとなり、メイン・レ
ギュレータ１１２におけるＤＣ−ＤＣコンバータＤＣ２
の入力端子ＩＮもハイ・レベルとなるので、ＤＣ−ＤＣ
コンバータＤＣ２からは上記所定電圧の電力の出力が自
動的に再開される。
のコンデンサＣ２の容量値及び抵抗Ｒ４の抵抗値によっ
て決定される時定数による期間の後にトランジスタＴＲ
２がオフとなり、これによってトランジスタＴＲ３がオ
フとなるので、ＡＮＤゲートＡＮＤの３番ピンは自動的
にハイ・レベルとなる。一方、Ｄ型フリップフロップＦ
Ｆからのリスタート信号ＲＳがロー・レベルになると該
信号はオート・パワー・オン回路１１０のインバータＩ
ＮＶを介することによってハイ・レベルとされ、抵抗Ｒ
５の抵抗値及び電解コンデンサＣ６の容量値によって決
定される時定数による期間の後に、ＡＮＤゲートＡＮＤ
の１番ピンがハイ・レベルとなる。従って、ＡＮＤゲー
トＡＮＤの出力端子はハイ・レベルとなり、メイン・レ
ギュレータ１１２におけるＤＣ−ＤＣコンバータＤＣ２
の入力端子ＩＮもハイ・レベルとなるので、ＤＣ−ＤＣ
コンバータＤＣ２からは上記所定電圧の電力の出力が自
動的に再開される。
【００８３】このように、本実施の形態に係るコンピュ
ータの電源制御方法、電源制御装置及びコンピュータで
は、ＰＯＳＴによって検出されたエラーがＩＣの初期化
に関するエラーであった場合に、コンピュータ負荷への
電源供給が停止された後に再度電源投入されて、コンピ
ュータが再起動されるので、該再起動によってＩＣの初
期化に関するエラーが再び発生しなかった場合には、コ
ンピュータは通常通りに起動されるため、ユーザはＰＯ
ＳＴによって検出された問題の発生に気づくことがな
く、ユーザに対して不必要な不安を与えることを防止す
ることができる。
ータの電源制御方法、電源制御装置及びコンピュータで
は、ＰＯＳＴによって検出されたエラーがＩＣの初期化
に関するエラーであった場合に、コンピュータ負荷への
電源供給が停止された後に再度電源投入されて、コンピ
ュータが再起動されるので、該再起動によってＩＣの初
期化に関するエラーが再び発生しなかった場合には、コ
ンピュータは通常通りに起動されるため、ユーザはＰＯ
ＳＴによって検出された問題の発生に気づくことがな
く、ユーザに対して不必要な不安を与えることを防止す
ることができる。
【００８４】また、本実施の形態に係るコンピュータの
電源制御方法、電源制御装置及びコンピュータでは、Ｐ
ＯＳＴによって検出されたエラーがＩＣの初期化に関す
るエラーであった場合に、コンピュータに含まれるハー
ドウェアの動作を安定させるための設定が行われている
ので、再度電源投入された際のハードウェアの動作を当
初の電源投入時に比較して安定なものとすることがで
き、電源投入時の問題の再発を抑制することができる。
電源制御方法、電源制御装置及びコンピュータでは、Ｐ
ＯＳＴによって検出されたエラーがＩＣの初期化に関す
るエラーであった場合に、コンピュータに含まれるハー
ドウェアの動作を安定させるための設定が行われている
ので、再度電源投入された際のハードウェアの動作を当
初の電源投入時に比較して安定なものとすることがで
き、電源投入時の問題の再発を抑制することができる。
【００８５】また、本実施の形態に係るコンピュータの
電源制御方法、電源制御装置及びコンピュータでは、Ｉ
Ｃの初期化に関するエラーが所定回数（本実施形態では
２回）以上発生した場合には、コンピュータの再起動を
禁止するようにしているので、コンピュータの再起動が
連続して行われて、コンピュータを立ち上げることがで
きなくなる、という問題を回避することができる。
電源制御方法、電源制御装置及びコンピュータでは、Ｉ
Ｃの初期化に関するエラーが所定回数（本実施形態では
２回）以上発生した場合には、コンピュータの再起動を
禁止するようにしているので、コンピュータの再起動が
連続して行われて、コンピュータを立ち上げることがで
きなくなる、という問題を回避することができる。
【００８６】更に、本実施の形態に係るコンピュータの
電源制御方法、電源制御装置及びコンピュータでは、Ｌ
ＣＤ２８に同一のエラーが連続して発生している旨の表
示を行っているので、ユーザは再起動では回避できない
問題が発生していることを認知することができる。
電源制御方法、電源制御装置及びコンピュータでは、Ｌ
ＣＤ２８に同一のエラーが連続して発生している旨の表
示を行っているので、ユーザは再起動では回避できない
問題が発生していることを認知することができる。
【００８７】なお、本実施の形態では、図３に示すよう
に、エラー履歴として識別情報、状態情報及び頻度情報
を記憶する場合について説明したが、本発明はこれに限
定されるものではなく、例えば、識別情報及び頻度情報
のみを記憶する形態とすることもできる。この場合は、
本実施形態に比較して、エラー履歴を記憶するための記
憶容量を削減できるので、装置を低コスト化することが
できる。
に、エラー履歴として識別情報、状態情報及び頻度情報
を記憶する場合について説明したが、本発明はこれに限
定されるものではなく、例えば、識別情報及び頻度情報
のみを記憶する形態とすることもできる。この場合は、
本実施形態に比較して、エラー履歴を記憶するための記
憶容量を削減できるので、装置を低コスト化することが
できる。
【００８８】また、本実施の形態では、本発明の電源制
御装置が図５に示すオート・パワー・オフ回路１０８及
びオート・パワー・オン回路１１０を含んで構成される
場合について説明したが、本発明はこれに限定されるも
のではなく、例えば、Ｄ型フリップフロップＦＦからロ
ー・レベルのリスタート信号ＲＳが出力された場合に、
ＡＮＤゲートＡＮＤの何れかの入力ピンをロー・レベル
とし、タイマで所定時間の経過を計時した後に上記入力
ピンをハイ・レベルとする回路を電源制御装置として適
用することもできる。
御装置が図５に示すオート・パワー・オフ回路１０８及
びオート・パワー・オン回路１１０を含んで構成される
場合について説明したが、本発明はこれに限定されるも
のではなく、例えば、Ｄ型フリップフロップＦＦからロ
ー・レベルのリスタート信号ＲＳが出力された場合に、
ＡＮＤゲートＡＮＤの何れかの入力ピンをロー・レベル
とし、タイマで所定時間の経過を計時した後に上記入力
ピンをハイ・レベルとする回路を電源制御装置として適
用することもできる。
【００８９】また、本実施の形態では、エラー履歴をＣ
ＭＯＳ７４に記憶する場合について説明したが、本発明
はこれに限定されるものではなく、エラー履歴は電源を
オフしても記憶内容を保持しておくことができる記憶手
段、例えば、ＥＥＰＲＯＭ９４に記憶する形態とするこ
ともできる。
ＭＯＳ７４に記憶する場合について説明したが、本発明
はこれに限定されるものではなく、エラー履歴は電源を
オフしても記憶内容を保持しておくことができる記憶手
段、例えば、ＥＥＰＲＯＭ９４に記憶する形態とするこ
ともできる。
【００９０】更に、本実施の形態では、電源回路６６を
ディスクリート部品によって構成した場合について説明
したが、本発明はこれに限定されるものではなく、例え
ば、パワー・オン回路１０４、パワー・オフ回路１０
６、オート・パワー・オフ回路１０８等の回路を１つの
ＩＣとして構成する形態とすることもできる。この場合
は、電源回路６６の占有面積を小さくすることができる
と共に、電源回路６６の動作を安定化することができ
る。
ディスクリート部品によって構成した場合について説明
したが、本発明はこれに限定されるものではなく、例え
ば、パワー・オン回路１０４、パワー・オフ回路１０
６、オート・パワー・オフ回路１０８等の回路を１つの
ＩＣとして構成する形態とすることもできる。この場合
は、電源回路６６の占有面積を小さくすることができる
と共に、電源回路６６の動作を安定化することができ
る。
【００９１】
【発明の効果】以上説明したように本発明に係るコンピ
ュータの電源制御方法及び電源制御装置によれば、自己
診断テストの結果が予め定められたテスト結果であった
場合に、コンピュータへの電源供給が停止された後に再
度電源投入され、これによって、コンピュータが再起動
されるので、該再起動によって予め定められたテスト結
果が再び発生しなかった場合には、コンピュータは通常
通りに起動されるため、ユーザは自己診断テストによっ
て検出された問題の発生に気づくことがなく、ユーザに
対して不必要な不安を与えることを防止することができ
る、という優れた効果を有する。
ュータの電源制御方法及び電源制御装置によれば、自己
診断テストの結果が予め定められたテスト結果であった
場合に、コンピュータへの電源供給が停止された後に再
度電源投入され、これによって、コンピュータが再起動
されるので、該再起動によって予め定められたテスト結
果が再び発生しなかった場合には、コンピュータは通常
通りに起動されるため、ユーザは自己診断テストによっ
て検出された問題の発生に気づくことがなく、ユーザに
対して不必要な不安を与えることを防止することができ
る、という優れた効果を有する。
【００９２】また、本発明に係るコンピュータによれ
ば、自己診断テストの結果が予め定められたテスト結果
であった場合に、コンピュータへの電源供給が停止され
た後に再度電源投入されてコンピュータが再起動される
ので、該再起動によって予め定められたテスト結果が再
び発生しなかった場合には、コンピュータは通常通りに
起動されるため、ユーザは自己診断テストによって検出
された問題の発生に気づくことがなく、ユーザに対して
不必要な不安を与えることを防止することができる、と
いう優れた効果を有する。
ば、自己診断テストの結果が予め定められたテスト結果
であった場合に、コンピュータへの電源供給が停止され
た後に再度電源投入されてコンピュータが再起動される
ので、該再起動によって予め定められたテスト結果が再
び発生しなかった場合には、コンピュータは通常通りに
起動されるため、ユーザは自己診断テストによって検出
された問題の発生に気づくことがなく、ユーザに対して
不必要な不安を与えることを防止することができる、と
いう優れた効果を有する。
【図１】 実施の形態に係るコンピュータ・システムの
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図２】 ノートブック型ＰＣの外観を示す斜視図であ
る。
る。
【図３】 実施の形態に係るＣＭＯＳのエラー履歴領域
の構成を示す概略図である。
の構成を示す概略図である。
【図４】 実施の形態に係る電源回路の電源制御に関わ
る部分の機能ブロック図である。
る部分の機能ブロック図である。
【図５】 実施の形態に係る電源回路の構成を示す回路
図（一部ブロック図）である。
図（一部ブロック図）である。
【図６】 実施の形態に係るコンピュータ・システムの
電源スイッチがオンされた際に実行される動作の流れを
示すフローチャートである。
電源スイッチがオンされた際に実行される動作の流れを
示すフローチャートである。
１０ コンピュータ・システム（コンピュータ） ５４ 電源部 ６２ ＡＣアダプタ ６４ バッテリ ６６ 電源回路（電源制御装置） ７６ ゲートアレイ・ロジック ７８ Ｉ／Ｏポート ８０ エンベデッド・コントローラ ８２ ファン １００ サブ・レギュレータ １０２ パワー・オン・スイッチ回路 １０４ パワー・オン回路 １０６ パワー・オフ回路 １０８ オート・パワー・オフ回路 １１０ オート・パワー・オン回路 １１２ メイン・レギュレータ １１４ レベル・シフト回路 １１６ エラー状態保持回路 １１８ 電源投入回路（制御手段） ＤＣ２ ＤＣ−ＤＣコンバータ（電源装置）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内藤 在正 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 井上 健 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 5B011 DA02 EA02 JA02 MB12 MB15 5B027 AA04 BB01 CC01 CC02 CC04 5B048 CC11 CC13 FF00
Claims (11)
- 【請求項１】 電源投入時に少なくともハードウェアの
自己診断テストを行ってオペレーティング・システム処
理へ移行するコンピュータの電源を制御する電源制御方
法であって、 前記自己診断テストの結果を読み取り、 予め定められたテスト結果を読み取った場合に、前記コ
ンピュータへの電源供給を停止した後に再度電源投入す
るコンピュータの電源制御方法。 - 【請求項２】 前記予め定められたテスト結果は、前記
コンピュータに含まれるコンポーネントが正しく初期化
されていないことを示すテスト結果を含むことを特徴と
する請求項１記載のコンピュータの電源制御方法。 - 【請求項３】 前記予め定められたテスト結果を読み取
った場合に、前記コンピュータに含まれるハードウェア
の動作を安定させることを特徴とする請求項１又は請求
項２記載のコンピュータの電源制御方法。 - 【請求項４】 前記ハードウェアの動作を安定させるた
めに、前記コンピュータの電源回路の動作を安定させる
設定、前記コンピュータの内部を冷却させる設定、及び
消費電力を抑制するための機能を非実行とする設定の少
なくとも１つを行うことを特徴とする請求項３記載のコ
ンピュータの電源制御方法。 - 【請求項５】 前記予め定められたテスト結果を予め定
めた所定回数読み取った場合に、前記コンピュータへの
電源供給を停止した後に再度電源投入することを禁止す
ることを特徴とする請求項１乃至請求項４の何れか１項
記載のコンピュータの電源制御方法。 - 【請求項６】 電源投入時に少なくともハードウェアの
自己診断テストを行ってオペレーティング・システム処
理へ移行するコンピュータの電源を制御する電源制御装
置であって、 前記自己診断テストの結果を読み取る読取手段と、 前記読取手段によって予め定められたテスト結果を読み
取った場合に、前記コンピュータへの電源供給を停止し
た後に再度電源投入するように制御する制御手段と、 を有するコンピュータの電源制御装置。 - 【請求項７】 前記予め定められたテスト結果は、前記
コンピュータに含まれるコンポーネントが正しく初期化
されていないことを示すテスト結果を含むことを特徴と
する請求項６記載のコンピュータの電源制御装置。 - 【請求項８】 前記制御手段は、前記予め定められたテ
スト結果を読み取った場合に、前記コンピュータに含ま
れるハードウェアの動作を安定させるための設定を行う
ように制御することを特徴とする請求項６又は請求項７
記載のコンピュータの電源制御装置。 - 【請求項９】 前記ハードウェアの動作を安定させるた
めの設定は、前記コンピュータの電源回路の動作を安定
させるための設定、前記コンピュータの内部を冷却させ
るための設定、及び消費電力を抑制するための機能を非
実行とするための設定の少なくとも１つであることを特
徴とする請求項８記載のコンピュータの電源制御装置。 - 【請求項１０】 前記制御手段は、前記予め定められた
テスト結果を予め定めた所定回数読み取った場合に、前
記コンピュータへの電源供給を停止した後に再度電源投
入することを禁止することを特徴とする請求項６乃至請
求項９の何れか１項記載のコンピュータの電源制御装
置。 - 【請求項１１】 請求項６乃至請求項１０の何れか１項
記載のコンピュータの電源制御装置と、 前記電源制御装置によって制御される電源装置と、 前記電源装置による電力によって動作するコンピュータ
負荷と、 を有するコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007825A JP3474139B2 (ja) | 2000-01-17 | 2000-01-17 | コンピュータの電源制御方法、電源制御装置及びコンピュータ |
| US09/760,115 US6839853B2 (en) | 2000-01-17 | 2001-01-12 | System for controlling power of computer depending on test result of a power-on self test |
| KR10-2001-0002356A KR100390690B1 (ko) | 2000-01-17 | 2001-01-16 | 컴퓨터의 전원 제어 방법, 전원 제어 장치 및 컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007825A JP3474139B2 (ja) | 2000-01-17 | 2000-01-17 | コンピュータの電源制御方法、電源制御装置及びコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001195277A true JP2001195277A (ja) | 2001-07-19 |
| JP3474139B2 JP3474139B2 (ja) | 2003-12-08 |
Family
ID=18536186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000007825A Expired - Fee Related JP3474139B2 (ja) | 2000-01-17 | 2000-01-17 | コンピュータの電源制御方法、電源制御装置及びコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6839853B2 (ja) |
| JP (1) | JP3474139B2 (ja) |
| KR (1) | KR100390690B1 (ja) |
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| JP2012098856A (ja) * | 2010-11-01 | 2012-05-24 | Nec Fielding Ltd | 電源スイッチ押下装置、電源スイッチ押下方法およびプログラム |
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| CN108469891A (zh) * | 2018-03-12 | 2018-08-31 | 厦门市美亚柏科信息股份有限公司 | 便携式设备的开关机管理方法、终端设备及存储介质 |
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| US7849301B2 (en) * | 2001-12-12 | 2010-12-07 | Intel Corporation | Providing a user input interface prior to initiation of an operating system |
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| KR100768913B1 (ko) * | 2004-08-04 | 2007-10-19 | 삼성전자주식회사 | 통신케이블로 연결된 외부장치의 이상여부를 감지하는호스트장치 및 그 방법 |
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