JP2001195246A

JP2001195246A - 情報処理装置、基本データ書込み装置、基本データ書込みシステム、及び基本データ書込み方法

Info

Publication number: JP2001195246A
Application number: JP2000001674A
Authority: JP
Inventors: Hirokazu Tsubota; 浩和坪田
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2000-01-07
Filing date: 2000-01-07
Publication date: 2001-07-19

Abstract

(57)【要約】【課題】基本データの不揮発性メモリへの書込みが容
易化されたプロセッサシステムを有する情報処理装置、
基本データ書込み装置、それらを備える基本データ書込
みシステム、及び基本データ書込み方法を提供する。【解決手段】ＣＰＵ１０と第１ＲＯＭ１１が第１バス
１２に接続された情報処理装置Ａのプロセッサシステム
１に対して、第２ＲＯＭ２１を備える基本データ書込み
装置２を接続し、第２ＲＯＭ２１が接続されている第２
バス２２を第１バス１２に接続させるとともに、第１選
択回路部１３及び第２選択回路部２３を接続させてメモ
リ選択回路を構成する。これによって、第２メモリ２１
を用いたＣＰＵ１０の起動と第２メモリ２１から第１メ
モリ１１への基本データの書込みが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サを含むプロセッサシステムを備える情報処理装置、プ
ロセッサシステムの不揮発性メモリに基本データを書き
込むための基本データ書込み装置、それらを用いた基本
データ書込みシステム、及び基本データ書込み方法に関
するものである。

【０００２】

【従来の技術】ＣＰＵなどのマイクロプロセッサを含む
処理装置（プロセッサシステム）を備える各種の情報処
理装置においては、マイクロプロセッサにデータバスを
介して接続された所定の不揮発性メモリに、ＯＳ等の内
部デバイスの初期設定、Ｉ／Ｏポート設定やプロセッサ
内または周辺デバイスの機能選択などを行うための基本
データが格納されている。この基本データ部分にはマイ
クロプロセッサが起動時（動作開始時）に初期アクセス
するアドレス領域である基本データ領域が割り当てられ
ており、電源が投入されてハードリセットが解除される
と、マイクロプロセッサは自動的に基本データを参照し
て初期設定を行うようになっている。

【０００３】基本データとしては、ＢＩＯＳやＯＳ等の
基本プログラムなどが含まれている。この基本データに
したがってプロセッサ及び周辺デバイスの初期設定が行
われて動作環境が整うと、情報処理装置に所定の動作を
させるためのアプリケーションプログラムなどが起動さ
れる。このような情報処理装置としては、コンピュータ
などの演算装置、プリンタや複写機などの画像処理装
置、カーナビなどの電気製品等、様々な装置がある。

【０００４】

【発明が解決しようとする課題】従来、上記した基本デ
ータを格納するメモリとして、ＥＥＰＲＯＭやワンタイ
ムＲＯＭ、マスクＲＯＭなどの不揮発性メモリが多く使
用されている。ここで、これらの不揮発性メモリに格納
された基本データが破損されると、データの入出力など
の基本的な動作を行えなくなるので、マイクロプロセッ
サを含むシステム全体が動作できなくなる。これに対し
て、基本データが格納される不揮発性メモリをソケット
によって接続し、メモリを差し換えることによって基本
データを交換する方法や、半田付けされた不揮発性メモ
リをはずし、新たなメモリを再度半田付けする方法など
による基本データの入換え方法が用いられている。

【０００５】しかしながら、上記のように基本データが
格納された不揮発性メモリの接続にソケットを用いる場
合には、ＲＯＭ交換が比較的容易であるが、ソケットが
高価であるためにプロセッサシステムがコスト高とな
り、また、カーナビなど小型の情報処理装置では装置サ
イズの問題からソケットを採用できないという問題があ
る。一方、基本データ用不揮発性メモリを半田付けとし
た場合には、ソケットに比べて低コスト化が可能である
が、基本データ入換えのためのＲＯＭ交換に多くの工数
を要するという問題がある。

【０００６】さらに、基本データは通常、アプリケーシ
ョンプログラム等を格納する大容量のメモリとは別に設
けられた小容量のメモリに格納されているが、近年の半
導体事情により、そのような小容量メモリが高価格化す
るとともに入手困難となっている。これに対して、アプ
リケーションプログラム用のメモリにフラッシュＲＯＭ
などの書き換え可能な不揮発性メモリを用い、このメモ
リ上に基本データをも格納する方法がある。この場合、
基本データが破損したときにアプリケーションプログラ
ムを含むメモリ全体を交換することが必要となるので、
同様に基本データ入換えの困難性の問題を生じてしま
う。

【０００７】このような問題に対して、特開平６−７５
７５５号公報、及び特開平６−１４９５６２号公報に、
基本データの書き換えをせずに不揮発性メモリをそのま
まにし、別の不揮発性メモリに基本データをコピーして
使用する方法が記載されている。しかしながら、この方
法においては複数のメモリを平行して装置に実装しなく
てはならないので、装置がコスト高となってしまう。こ
れらの基本データ入換えについての問題は、基本データ
の破損時以外にも、基本データの変更やバージョンアッ
プなどにおいても同様に発生する。

【０００８】本発明は、以上の問題点に鑑みてなされた
ものであり、基本データの不揮発性メモリへの書込みが
容易化されたプロセッサシステムを有する情報処理装
置、書込みに用いられる基本データ書込み装置、それら
を備える基本データ書込みシステム、及び基本データ書
込み方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】このような目的を達成す
るために、本発明による情報処理装置は、第１データバ
スに接続されたマイクロプロセッサが第１基板上に搭載
されてなるプロセッサシステムを備える情報処理装置で
あって、プロセッサシステムは、第１基板上に第１デー
タバスに接続されて搭載され、マイクロプロセッサの起
動時に参照される基本データが格納される基本データ領
域が割り当てられる書込み可能な不揮発性メモリである
第１メモリと、第１基板上に設けられ、メモリへのアド
レス領域の設定に用いられる第１設定回路部と、第２基
板上に第２データバスが設けられた基本データ書込み装
置を着脱可能な状態で接続させるための第１接続部とを
有し、第１接続部は、第２データバスを第１データバス
に接続し、かつ、第２基板上に設けられた第２設定回路
部を第１設定回路部に接続してアドレス設定回路とする
ように構成されて、基本データ書込み装置を接続したと
きに、アドレス設定回路を用いて、第１メモリに割り当
てられるアドレス領域を所定のアドレス領域に設定する
とともに、第１メモリへの基本データの書込みを行うこ
とが可能となることを特徴とする。

【００１０】また、本発明による基本データ書込み装置
は、書込み可能な不揮発性メモリである第１メモリ及び
マイクロプロセッサが第１データバスに接続されて第１
基板上に搭載されてなり、情報処理装置に備えられたプ
ロセッサシステムに対して、基本データ領域が割り当て
られる第１メモリに、マイクロプロセッサの起動時に参
照される基本データを書き込むための基本データ書込み
装置であって、第２基板と、第２基板上に設けられた第
２データバスと、第２基板上に設けられ、メモリへのア
ドレス領域の設定に用いられる第２設定回路部と、プロ
セッサシステムに着脱可能な状態で接続するための第２
接続部とを有し、第２接続部は、第１データバスを第２
データバスに接続し、かつ、第１基板上に設けられた第
１設定回路部を第２設定回路部に接続してアドレス設定
回路とするように構成されて、プロセッサシステムに接
続したときに、アドレス設定回路を用いて、第１メモリ
に割り当てられるアドレス領域を所定のアドレス領域に
設定するとともに、第１メモリへの基本データの書込み
を行うことを可能とすることを特徴とする。

【００１１】また、本発明による基本データ書込みシス
テムは、上記した情報処理装置と、上記した基本データ
書込み装置とを備える基本データ書込みシステムであっ
て、プロセッサシステムの第１接続部と、基本データ書
込み装置の第２接続部とが接続されて、第１設定回路部
及び第２設定回路部が接続されてなるアドレス設定回路
によるアドレス領域の設定と、第１メモリへの基本デー
タの書込みとを行うことが可能に構成されていることを
特徴とする。

【００１２】また、本発明による基本データ書込み方法
は、書込み可能な不揮発性メモリである第１メモリ及び
マイクロプロセッサが第１データバスに接続されて第１
基板上に搭載されてなり、情報処理装置に備えられたプ
ロセッサシステムに対して、基本データ領域が割り当て
られる第１メモリに、マイクロプロセッサの起動時に参
照される基本データを書き込むための基本データ書込み
方法であって、第２基板上に第２データバスが設けられ
プロセッサシステムに対して着脱可能な基本データ書込
み装置を、プロセッサシステムに接続して、第１データ
バス及び第２データバスを接続させるとともに、プロセ
ッサシステムに設けられた第１設定回路部、及び基本デ
ータ書込み装置に設けられた第２設定回路部を接続して
アドレス設定回路とする書込み装置接続ステップと、ア
ドレス設定回路を用いて、第１メモリを含む各メモリに
割り当てられるアドレス領域を所定のアドレス領域に設
定するアドレス設定ステップと、第１メモリへの基本デ
ータの書込みを行う基本データ書込みステップとを有す
ることを特徴とする。

【００１３】上記した各装置及びシステムでは、情報処
理装置のプロセッサシステムに対して、第２データバス
を有する基本データ書込み装置を接続することによって
第１メモリへの基本データ書込みを行う。このとき、基
本データ書込み装置を、第２データバスに接続させた所
定のメモリや別のマイクロプロセッサを設けるなどの構
成として、プロセッサシステム及び基本データ書込み装
置の接続時に書込みシステムとして起動可能とすること
によって、第１メモリの基本データが破損しているかま
たは基本データが書き込まれていない場合においても、
基本データ書込みを行うことが可能となる。また、第１
メモリに格納されている基本データに対して、新しい基
本データを書き込むバージョンアップも可能である。

【００１４】このように、プロセッサシステムに外部か
ら接続する基本データ書込み装置を用いることによっ
て、不揮発性メモリの交換が不要となるので、基本デー
タの修復やバージョンアップなどの書込み作業を容易に
行うことが可能となる。また、この基本データ書込み装
置は着脱可能であり、プロセッサシステムに複数のメモ
リを搭載させることもないので、メモリの実装数を最低
限に抑えて、プロセッサシステムを有する情報処理装置
を低価格化することができる。

【００１５】また、基本データ書込み時においては通常
の状態とは異なる各メモリへのアドレス領域設定が必要
となるが、本システムにおいては、プロセッサシステム
側の第１設定回路部及び基本データ書込み装置側の第２
設定回路部が接続されてなるアドレス設定回路によっ
て、このようなアドレス領域設定の制御を可能としてい
る。

【００１６】なお、基本データが格納される第１メモリ
については、必ずしも単一のメモリである必要はなく、
複数のメモリから構成されていても良い。これは、後述
する第２メモリ等の他のメモリについても同様である。
また、プロセッサシステムの書込み可能な不揮発性の第
１メモリとしては、フラッシュＲＯＭを用いることが好
ましい。また、これ以外の書込み可能なＲＯＭについて
も上記した装置構成及び書き込み方法が適用可能であ
る。

【００１７】また、情報処理装置は、基本データ書込み
装置を接続したときに、アドレス設定回路を用いて、第
２基板上に第２データバスに接続されて搭載され、基本
データと、基本データの第１メモリへの書込みに用いる
書込みプログラムとが格納されている第２メモリに割り
当てられるアドレス領域を所定のアドレス領域に設定す
るとともに、第２メモリから第１メモリへの基本データ
の書込みを行うことが可能となることを特徴とする。

【００１８】また、基本データ書込み装置は、第２基板
上に第２データバスに接続されて搭載され、基本データ
と、基本データの第１メモリへの書込みに用いる書込み
プログラムとが格納されている第２メモリを有し、プロ
セッサシステムに接続したときに、アドレス設定回路を
用いて、第２メモリに割り当てられるアドレス領域を所
定のアドレス領域に設定するとともに、第２メモリから
第１メモリへの基本データの書込みを行うことを可能と
することを特徴とする。

【００１９】また、基本データ書込みシステムは、基本
データ書込み装置の第２基板上に第２データバスに接続
されて搭載された第２メモリに格納された書込みプログ
ラムを用いて、第２メモリに格納された基本データの第
１メモリへの書込みを行うとともに、アドレス設定回路
は、第２メモリに割り当てられるアドレス領域を所定の
アドレス領域に設定することを特徴とする。

【００２０】また、基本データ書込み方法は、基本デー
タ書込み装置が、第２基板上に第２データバスに接続さ
れて搭載され、基本データと、基本データの第１メモリ
への書込みに用いる書込みプログラムとが格納されてい
る第２メモリを有し、アドレス設定ステップにおいて、
アドレス設定回路を用いて、第２メモリに割り当てられ
るアドレス領域を所定のアドレス領域に設定するととも
に、基本データ書込みステップにおいて、書込みプログ
ラムを用いて、第２メモリから第１メモリへの基本デー
タの書込みを行うことを特徴とする。

【００２１】このように、プロセッサシステム側の第１
メモリに対する第２メモリを基本データ書込み装置側に
設け、その両者のアドレス領域を適宜設定して書込みを
行うことによって、基本データ書込みに必要な工数の低
減や装置構成の簡単化を実現することができる。

【００２２】ここで、基本データ書込み装置の第２メモ
リは、基本データと、書込みプログラムとがあらかじめ
格納されている不揮発性メモリであることが好ましい。
このとき、基本データ書込みの各工程を効率的に進める
ことができる。

【００２３】さらに、情報処理装置は、第１設定回路部
が、第２設定回路部である第２選択回路部を接続してメ
モリ選択回路となる第１選択回路部であり、基本データ
書込み装置を接続したときに、メモリ選択回路を用い
て、第１メモリまたは第２メモリを選択または切り換え
て基本データ領域を割り当てることが可能となることを
特徴とする。

【００２４】さらに、基本データ書込み装置は、第２設
定回路部が、第１設定回路部である第１選択回路部を接
続してメモリ選択回路となる第２選択回路部であり、プ
ロセッサシステムに接続したときに、メモリ選択回路を
用いて、第１メモリまたは第２メモリを選択または切り
換えて基本データ領域を割り当てることを可能とするこ
とを特徴とする。

【００２５】さらに、基本データ書込みシステムは、ア
ドレス設定回路が、第１設定回路部である第１選択回路
部及び第２設定回路部である第２選択回路部が接続され
てなり、第１メモリまたは第２メモリを選択または切り
換えて基本データ領域を割り当てるメモリ選択回路であ
ることを特徴とする。

【００２６】また、上記のようにメモリ選択を行う場合
の基本データ書込み方法としては、アドレス設定ステッ
プは、基本データ領域を、アドレス設定回路であるメモ
リ選択回路を用いて、第１メモリから第２メモリに切り
換えて割り当てるメモリ切換ステップと、基本データ領
域を、メモリ選択回路を用いて、第２メモリから第１メ
モリに再度切り換えて割り当てるメモリ再切換ステップ
とを有することが好ましい。

【００２７】このように、基本データ領域を第１メモリ
及び第２メモリに切り換えて割り当てることによって、
第２メモリの基本データを参照することによるプロセッ
サシステム側のマイクロプロセッサの起動と、このマイ
クロプロセッサによる第２メモリから第１メモリへの基
本データの書込みを行うことが可能となる。

【００２８】このとき、基本データ書込み方法について
は、メモリ切換ステップ及びメモリ再切換ステップにお
いて、メモリ切換え及びメモリ再切換えをチップセレク
ト信号またはアウトプットイネーブル信号を用いて行う
ことが可能である。

【００２９】さらに、情報処理装置のプロセッサシステ
ムまたは基本データ書込み装置は、第１メモリに書き込
む基本データが一時的に格納される書込み用メモリを有
することを特徴とすることが好ましい。

【００３０】この場合、基本データ書込み方法について
は、基本データ書込みステップが、メモリ切換ステップ
実行後に書込みプログラムを第２メモリからプロセッサ
システムまたは基本データ書込み装置に設置された書込
み用メモリに転記するプログラム転記ステップと、書込
み用メモリに転記された書込みプログラムを起動するプ
ログラム起動ステップと、基本データを第２メモリから
書込み用メモリに転記する基本データ第１転記ステップ
と、メモリ再切換ステップ実行後に基本データを書込み
用メモリから第１メモリに転記する基本データ第２転記
ステップとを有することが好ましい。

【００３１】このとき、書込み用メモリを介して基本デ
ータの全体を１度に転記して書き込むことが可能となる
ので、メモリ切換え及び再切換えを複数回繰り返す必要
がなくなるなど、基本データ書込みの効率をさらに高め
ることができる。

【００３２】メモリへのアドレス領域の設定、及び基本
データの書込みの実行については、基本データ書込みシ
ステムは、アドレス設定回路によるアドレス領域の設
定、及び第１メモリへの基本データの書込みの少なくと
も一方をプロセッサシステム側のマイクロプロセッサに
よって制御する構成とすることがことが可能である。

【００３３】さらに、アドレス設定回路によるアドレス
領域の設定、及び第１メモリへの基本データの書込みの
少なくとも一方を基本データ書込み装置の第２基板上に
搭載された第２マイクロプロセッサによって制御する構
成とすることも可能である。

【００３４】あるいは、これらのプロセッサシステム側
のマイクロプロセッサと、基本データ書込み装置側の第
２マイクロプロセッサとの共同によって、メモリへのア
ドレス領域の設定、及び基本データの書込みを実行して
も良い。

【００３５】すなわち、上記したようにプロセッサシス
テム側のマイクロプロセッサによってアドレス領域設定
及び基本データ書込みを制御しても良いが、基本データ
書込み装置は、第２基板上に搭載され、アドレス設定回
路によるアドレス領域の設定、及び基本データの転記の
少なくとも一方を制御する第２マイクロプロセッサを備
えることを特徴としても良い。

【００３６】このように第２マイクロプロセッサが設け
られた場合、基本データ書込み装置は、第２マイクロプ
ロセッサが、第２基板上に設けられた第３データバスに
接続され、第２基板上に第２データバス及び第３データ
バスに接続されて搭載され、基本データと、基本データ
の第１メモリへの書込みに用いる書込みプログラムとを
格納することが可能な２重ポートの第２メモリを有し、
プロセッサシステムに接続したときに、アドレス設定回
路を用いて、第２メモリに割り当てられるアドレス領域
を所定のアドレス領域に設定するとともに、第２メモリ
から第１メモリへの基本データの書込みを行うことを可
能とすることが可能である。

【００３７】このとき、基本データ及び書込みプログラ
ムが格納される第２メモリは、第２データバスに接続さ
れた第１データバス側のマイクロプロセッサと、第３デ
ータバス側の第２マイクロプロセッサとの両方からアク
セスが可能である。例えば、プロセッサシステム側のマ
イクロプロセッサによる第２メモリから第１メモリへの
基本データの書込みに加えて、書込みに用いられる基本
データの第２マイクロプロセッサによる第２メモリへの
書込みやデータ更新が可能となる。

【００３８】この場合の基本データ書込みについては、
基本データ書込み装置は、第２設定回路部が、第１設定
回路部である第１選択回路部を接続してメモリ選択回路
となる第２選択回路部であり、プロセッサシステムに接
続したときに、メモリ選択回路を用いて、第１メモリま
たは第２メモリを選択または切り換えて基本データ領域
を割り当てることを可能とすることが好ましい。

【００３９】また、第２マイクロプロセッサによる第２
メモリへの基本データの書込み及び更新を行う場合に
は、基本データ書込み装置は、第２基板上に第３データ
バスに接続されて搭載され、基本データと、基本データ
の第１メモリへの書込みに用いる書込みプログラムとが
格納されている第３メモリを有することが好ましい。こ
のとき、第３メモリ上の基本データ等を第２メモリ内の
基本データの更新や書込みに用いることができる。さら
に、第２マイクロプロセッサに接続されたコンピュータ
などの外部装置から、上記した第３メモリに基本データ
等を書き込む構成とすることも可能である。

【００４０】また、第２マイクロプロセッサの接続につ
いて、基本データ書込み装置は、第２マイクロプロセッ
サが、第２データバスに接続されていることを特徴とす
ることも可能である。このように第２マイクロプロセッ
サを接続した場合には、第２マイクロプロセッサによっ
て第１メモリへの基本データの書込みを制御することが
可能となる。

【００４１】この場合、基本データ書込みシステムは、
アドレス設定回路が、第１メモリ及び第２メモリにそれ
ぞれ異なるアドレス領域を設定することが好ましい。ま
た、基本データ書込み方法は、アドレス設定ステップに
おいて、第１メモリ及び第２メモリにそれぞれ異なるア
ドレス領域を設定することが好ましい。このとき、第２
マイクロプロセッサは第１メモリ及び第２メモリの両方
にアクセスすることが可能であるので、基本データの書
込みを効率的に実行することが可能である。

【００４２】また、上記の場合、プロセッサシステム側
のマイクロプロセッサ及び基本データ書込み装置側の第
２マイクロプロセッサの、第１データバス及び第２デー
タバスに対する占有権を設定することが必要である。

【００４３】これに対して、情報処理装置のプロセッサ
システムは、マイクロプロセッサを第１データバスから
切り離す切離手段を有する構成とすることが可能であ
る。または、基本データ書込み装置は、プロセッサシス
テムに接続したときに、第２マイクロプロセッサが、バ
スアービトレーション機能を用いてマイクロプロセッサ
の第１データバスに対するバス権を制御する構成とする
ことが可能である。また、これ以外のバス権制御方法を
用いても良い。

【００４４】また、情報処理装置は、プロセッサシステ
ムが、第１接続部を介して基本データ書込み装置が接続
されていることを検知するための第１接続検知回路部を
有することを特徴としても良い。

【００４５】また、基本データ書込み装置は、第２接続
部を介してプロセッサシステムが接続されていることを
検知するための第２接続検知回路部を有することを特徴
としても良い。

【００４６】また、基本データ書込みシステムは、プロ
セッサシステムに設けられた第１接続検知回路部と、基
本データ書込み装置に設けられた第２接続検知回路部と
が接続されてなり、第１接続部及び第２接続部によって
プロセッサシステム及び基本データ書込み装置が接続さ
れていることを検知する接続検知回路を有することを特
徴としても良い。

【００４７】また、基本データ書込み方法は、書込み装
置接続ステップにおいて、接続検知回路によって基本デ
ータ書込み装置のプロセッサシステムへの接続を検知す
ることを特徴としても良い。

【００４８】このように、基本データ書込み装置が接続
されたことの検知が可能なように構成することによっ
て、接続検知を利用して基本データ書込みまたはその準
備の工程を開始したり、プロセッサシステムまたは基本
データ書込み装置の各部に対して必要な設定を開始する
ことが可能となる。

【００４９】例えば、基本データ書込みシステムは、ア
ドレス設定回路が、接続検知回路からの接続検知信号に
基づいてアドレス領域の設定を自動的に行うように構成
されていることを特徴としても良い。また、基本データ
書込み方法は、アドレス設定ステップにおいて、書込み
装置接続ステップでの接続検知回路による接続検知に基
づいてアドレス領域の設定を自動的に行うことを特徴と
しても良い。

【００５０】このとき、基本データ書込み装置を情報処
理装置のプロセッサシステムに対して接続すると、自動
的にメモリ切換えなどのアドレス領域設定による基本デ
ータ書込みの準備が開始されるので、基本データ書込み
の工程に要する時間を短縮することができる。また、こ
のような接続検知は、例えば第２マイクロプロセッサが
設けられている場合におけるプロセッサシステム側のマ
イクロプロセッサの第１データバスからの切離しなどに
も利用することが可能である。

【００５１】また、基本データ書込みシステムは、アド
レス設定回路が、外部からアドレス設定指示信号を入力
可能なように構成されていることを特徴としても良い。
また、基本データ書込み方法は、アドレス設定ステップ
において、外部からアドレス設定回路に入力されたアド
レス設定指示信号に基づいてアドレス領域の設定を行う
ことを特徴としても良い。

【００５２】この場合には、基本データ書込みを実行す
る操作者の判断によって適宜アドレス設定を行うことが
可能となる。この場合さらに、基本データ書込みシステ
ムは、アドレス設定指示信号を出力してアドレス設定回
路に対してアドレス領域の設定を指示するアドレス設定
指示手段を備える構成としても良い。アドレス設定指示
手段としては、スイッチが設けられたコントロールパネ
ルなどがある。

【００５３】さらに、基本データ書込みシステムは、ア
ドレス設定回路が、所定のタイミングでアドレス領域の
設定を自動的に行うためのタイマを有することを特徴と
しても良い。また、基本データ書込み方法は、アドレス
設定ステップにおいて、アドレス設定回路に設けられた
タイマを用いて所定のタイミングでアドレス領域の設定
を自動的に行うことを特徴としても良い。

【００５４】例えば、基本データ書込みに必要な工程を
終えた時点でアドレス領域設定を元の設定に戻すように
タイマをセットしておけば、書込み終了後、自動的に通
常の状態でプロセッサシステムを起動可能な状態に戻す
ことができる。

【００５５】さらに、基本データ書込みシステムは、第
１メモリへの基本データの書込みが終了したことを通知
するための終了通知手段を有することを特徴としても良
い。また、基本データ書込み方法は、書込み装置接続ス
テップ、アドレス設定ステップ、及び基本データ書込み
ステップの全ステップが終了したことを通知する終了通
知ステップを有することを特徴としても良い。

【００５６】通知には例えば終了を示すように点灯する
ＬＥＤなどを用いることができるが、これによって、外
部装置または操作者に対して終了を通知して、通常の状
態でプロセッサシステムを起動可能になったことを知ら
せることができる。

【００５７】

【発明の実施の形態】以下、図面とともに本発明による
情報処理装置、基本データ書込み装置、基本データ書込
みシステム、及び基本データ書込み方法の好適な実施形
態について詳細に説明する。なお、図面の説明において
は同一要素には同一符号を付し、重複する説明を省略す
る。また、図面の寸法比率は、説明のものと必ずしも一
致していない。

【００５８】図１は、本発明による情報処理装置、基本
データ書込み装置、及びそれらによって構成される基本
データ書込みシステムの第１の実施形態の構成について
示す模式図である。コンピュータやコピー機、カーナビ
などの情報処理装置Ａは、マイクロプロセッサ１０（以
下、ＣＰＵ１０、または第１ＣＰＵ１０という）を含む
プロセッサシステム１を有して構成されている。なお、
図１においては、情報処理装置Ａ及び基本データ書込み
装置２からなる基本データ書込みシステムについては、
情報処理装置Ａのプロセッサシステム１に対して基本デ
ータ書込み装置２を接続していない状態で示している。

【００５９】プロセッサシステム１は、第１データバス
及びアドレスバスを含む第１基板１ａ上の第１バス１２
と、第１バス１２に接続されて第１基板１ａ上に搭載さ
れたＣＰＵ１０、及び書込み可能な不揮発性の第１メモ
リである第１不揮発性メモリ１１（以下、第１ＲＯＭ１
１という）とを有して構成されている。この第１ＲＯＭ
１１は、好ましくはフラッシュＲＯＭからなる。第１Ｒ
ＯＭ１１には、ＣＰＵ１０の通常の動作状態において
は、ＣＰＵ１０の起動時に初期アクセスされるアドレス
領域である基本データ領域が割り当てられており、基本
データ領域には、ＣＰＵ１０及びその周辺デバイスを初
期設定するためのＢＩＯＳなどの基本プログラムを含む
基本データが格納されている。さらに、本実施形態にお
けるプロセッサシステム１には、メモリのアドレス領域
設定のための第１設定回路部として、メモリ選択に用い
られる第１選択回路部１３が設けられている。

【００６０】基本データ書込み装置２は、上記した情報
処理装置Ａのプロセッサシステム１における第１ＲＯＭ
１１に対して基本データを書き込むために用いられるも
のであり、プロセッサシステム１に対して着脱可能なよ
うに構成されている。基本データ書込み装置２は、第２
データバス及びアドレスバスを含む第２基板２ａ上の第
２バス２２と、第２バス２２に接続されて第２基板２ａ
上に搭載された第２メモリである第２不揮発性メモリ２
１（以下、第２ＲＯＭ２１という）とを有して構成され
ている。第２ＲＯＭ２１には、第１ＲＯＭ１１の基本デ
ータ領域に書き込むための基本データと、基本データの
書込みに用いる書込みプログラムとが格納されている。
さらに、基本データ書込み装置２には、メモリのアドレ
ス領域設定のための第２設定回路部として、メモリ選択
に用いられる第２選択回路部２３が設けられている。

【００６１】情報処理装置Ａのプロセッサシステム１、
及び基本データ書込み装置２には、それぞれ互いに接続
可能な所定のコネクタなどの第１接続部１４、及び第２
接続部２４が設置されている。この第１接続部１４及び
第２接続部２４によってプロセッサシステム１及び基本
データ書込み装置２を接続すると、第１バス１２及び第
２バス２２が互いに接続されて、ＣＰＵ１０、第１ＲＯ
Ｍ１１、及び第２ＲＯＭ２１が接続されたデータバス及
びアドレスバスを含むバスが構成される。なお、このと
き、第１データバス及び第２データバスとしてビット数
などの構成の異なるデータバス同士を接続することも可
能である。

【００６２】また、第１選択回路部１３及び第２選択回
路部２３が互いに接続されて、第１ＲＯＭ１１または第
２ＲＯＭ２１を選択してＣＰＵ１０の起動時に初期アク
セスされる基本データ領域を割り当てまたは切り換える
ためのメモリ選択回路が構成される。

【００６３】このように、情報処理装置Ａのプロセッサ
システム１と基本データ書込み装置２とを接続すること
によって、第１ＲＯＭ１１に基本データを書き込むこと
が可能な基本データ書込みシステムが構成される。すな
わち、第１選択回路部１３及び第２選択回路部２３から
なるメモリ選択回路を用いてＲＯＭ１１、２１のいずれ
かを選択または切り換えることによって、後述するよう
にＣＰＵ１０の起動時に参照される基本データ領域の切
換え、及び基本データの読込み、書込み先アドレスを適
宜設定することができる。これによって、第２ＲＯＭ２
１に格納されている書込みプログラムを用いて、第２Ｒ
ＯＭ２１に格納されている基本データを第１ＲＯＭ１１
の基本データ領域に書き込むことが可能となる。

【００６４】プロセッサシステム１上の第１ＲＯＭ１１
には、基本データ以外のアプリケーションプログラムに
ついても一部または全部が同一の第１ＲＯＭ１１上に格
納されていても良い。ただし、第１ＲＯＭ１１は、基本
データのみを格納するものであっても同様に本発明によ
る装置及び方法を適用することが可能である。また、基
本データ書込み実行時に既に古い基本データが第１ＲＯ
Ｍ１１に格納されていても良く、あるいは、基本データ
が一部破損しているか全く書き込まれていない状態であ
っても良い。

【００６５】図２は、図１に示した第１の実施形態に基
づく情報処理装置Ａのプロセッサシステム１及び基本デ
ータ書込み装置２の第１の実施例における具体的な回路
構成を示す図である。なお、以下に示す各実施例の構成
図においては、プロセッサシステム１及び基本データ書
込み装置２を、接続部１４、２４によって互いに接続さ
れた書込み実行時の状態によって示す。

【００６６】第１ＲＯＭ１１及び第２ＲＯＭ２１に対す
る基本データ領域などのアドレス領域割り当ての設定ま
たは切換えの方法としては、具体的には、デバイスを選
択するためのチップセレクト信号（以下、ＣＳ信号とい
う）を用いる方法や、デバイスに設けられたアウトプッ
トイネーブル信号（以下、ＯＥ信号という）を用いる方
法などがある。図２の実施例における第１選択回路部１
３及び第２選択回路部２３からなるメモリ選択回路は、
ＯＥ信号を用いてメモリ選択及び切換えを行う構成とな
っている。

【００６７】メモリ選択回路は、ＯＲ回路１３１ａ及び
ＮＯＴ回路１３１ｂを含んで、第１基板１ａ上の第１選
択回路部１３に回路の主要部分が形成されており、第２
選択回路部２３は、第２ＲＯＭ２１のＣＳ_-端子及びＯ
Ｅ_-端子に接続される配線のみからなる。また、本実施
例においては、第１基板１ａ上に設けられた第１接続検
知回路部１６及び第２基板２ａ上に設けられた第２接続
検知回路部２６からなる接続検知回路が設置されてい
る。この接続検知回路は、基本データ書込み装置２がプ
ロセッサシステム１に接続されたことを検知するための
ものである。ここで、Ａ_-端子とは、Ａの反転入出力端
子を示すものとする。

【００６８】また、この基本データ書込みシステムにお
いては、プロセッサシステム１の第１基板１ａ上に、Ｓ
ＲＡＭまたはＤＲＡＭなどの揮発性メモリ１５（以下、
ＲＡＭ１５という）が第１バス１２に接続されて設置さ
れている。このＲＡＭ１５は、基本データの書込みに使
用される書込み用メモリである。また、基本データ書込
み装置２にはＬＥＤ２７が設置されている。このＬＥＤ
２７はプロセッサシステム１のＣＰＵ１０のＩ／Ｏポー
トに接続されて、基本データの書込みが終了したことを
通知するための終了通知手段を構成している。なお、書
込み用メモリのＲＡＭについては、基本データ書込み装
置２の第２基板２ａ上に第２バス２２に接続されて設置
されたものを用いても良い。

【００６９】上記したメモリ選択回路及び接続検知回路
による第１ＲＯＭ１１及び第２ＲＯＭ２１の選択及び切
換えについて説明する。

【００７０】ＣＰＵ１０のＣＳ_-端子からのＣＳ信号は
Ｌレベルであるが、この信号は第１ＲＯＭ１１及び第２
ＲＯＭ２１のＣＳ_-端子の両方にそのまま入力されてお
り、したがって、ＣＳ信号によってはＲＯＭ１１、２１
の一方の選択は行われない。一方、ＯＲ回路１３１ａに
はＣＰＵ１０のＩ／Ｏポートからの信号と、接続検知回
路からの信号とが入力されている。そして、その出力は
２つに分岐されて、一方はＮＯＴ回路１３１ｂによって
反転されて第１ＲＯＭ１１のＯＥ_-端子に、また、他方
は反転されずにそのまま第２ＲＯＭ２１のＯＥ_-端子に
入力されている。したがって、ＯＲ回路１３１ａからの
ＯＥ信号レベルを設定または変更することによって、基
本データ領域が割り当てられるＲＯＭとして第１ＲＯＭ
１１または第２ＲＯＭ２１を選択または切り換えること
ができる。

【００７１】接続検知回路のプロセッサシステム１側の
部分である第１接続検知回路部１６には、基本データ書
込み装置２を接続していない状態では図示のように、信
号レベルがＨレベルとなる所定の電圧が抵抗を介して供
給されている。この信号は、ＣＰＵ１０のＩ／Ｏポート
にも入力されている。一方、基本データ書込み装置２側
の第２接続検知回路部２６は、信号レベルがＬレベル
（ＧＮＤレベル）となるように接地されている。ここ
で、プロセッサシステム１に基本データ書込み装置２を
接続すると、第１接続検知回路部１６での信号レベルが
第２接続検知回路部２６と同様にＬレベルとなり、この
信号レベル変化によって、基本データ書込み装置２が接
続されたことを検知することができる。

【００７２】図２に示した情報処理装置Ａのプロセッサ
システム１及び基本データ書込み装置２からなる基本デ
ータ書込みシステムにおける基本データ書込み方法につ
いて、その具体例を挙げて説明する。図３は、図２に示
した基本データ書込みシステムにおける基本データ書込
み方法の一実施例を示すフローチャートである。

【００７３】プロセッサシステム１に設けられている第
１選択回路部１３のＯＲ回路１３１ａの２つの入力端子
は、一方にはＣＰＵ１０のＩ／Ｏポートからの出力が、
他方には第１接続検知回路部１６が接続されている。基
本データ書込み開始前においては、ＣＰＵ１０のＩ／Ｏ
ポートからはＬレベル、第１接続検知回路部１６からは
Ｈレベルがそれぞれ入力されている。このとき、ＯＲ回
路１３１ａのＨレベル出力をＮＯＴ回路１３１ｂを介し
て第１ＲＯＭ１１のＯＥ_-端子に入力することによっ
て、初期アクセスされて起動時に参照される基本データ
が読み出される基本データ領域が第１ＲＯＭ１１に割り
当てられる。

【００７４】基本データ書込みが開始されると（ステッ
プＳ１００）、まず、情報処理装置Ａのプロセッサシス
テム１側の第１接続部１４に基本データ書込み装置２側
の第２接続部２４が接続されることによって、プロセッ
サシステム１及び基本データ書込み装置２が接続される
（ステップＳ１０１）。このとき、Ｈレベルとなってい
た第１接続検知回路部１６の信号レベルが、接地されて
いる第２接続検知回路部２６に接続されることによって
Ｌレベルとなり、基本データ書込み装置２が接続された
ことが検知される。

【００７５】次に、上記した接続検知回路による基本デ
ータ書込み装置２の接続検知に基づいて、基本データ領
域の割り当てを第１ＲＯＭ１１から第２ＲＯＭ２１へと
切り換えるアドレス領域設定が行われる（ステップＳ１
０２）。このメモリ切換えは、ハード回路によって自動
的に行われる。すなわち、基本データ書込み装置２の接
続が検知されたことを示すＬレベル信号は、ＣＰＵ１０
のＩ／Ｏポートに入力されるとともに、第１選択回路部
１３のＯＲ回路１３１ａの一方の入力端子に入力され
る。このとき、ＯＲ回路１３１ａからの出力信号レベル
がＬレベルに反転するので、第１ＲＯＭ１１にかわって
第２ＲＯＭ２１に基本データ領域が割り当てられる。

【００７６】この状態で電源を投入しシステムを起動す
ると、ＣＰＵ１０は第２ＲＯＭ２１に対して初期アクセ
スして第２ＲＯＭ２１に格納された基本データを読み出
し、この基本データに基づいてＣＰＵ１０等の初期設定
が行われる（ステップＳ１０３）。これによって、基本
データ書込み装置２が接続されたプロセッサシステム１
は、第１ＲＯＭ１１における基本データの格納の有無、
または基本データの破損状態等にかかわらず、第２ＲＯ
Ｍ２１を用いて正常に動作可能な状態で起動される。

【００７７】プロセッサシステム１が正常に起動される
と、基本データ書込みに用いるプログラムとして第２Ｒ
ＯＭ２１に格納されている書込みプログラムが、プロセ
ッサシステム１の書込み用メモリであるＲＡＭ１５に転
記される（ステップＳ１０４）。続いて、ＲＡＭ１５に
転記された書込みプログラムが起動されて、基本データ
書込みが開始される（ステップＳ１０５）。以後の書込
み動作については、このＲＡＭ１５上の書込みプログラ
ムによって制御される。

【００７８】まず、書込みプログラムによって、第２Ｒ
ＯＭ２１に格納されている基本データが、ＲＡＭ１５に
転記される（ステップＳ１０６）。基本データの転記が
終了すると、基本データ領域の割り当てが第２ＲＯＭ２
１から第１ＲＯＭ１１へと再び切り換えられる（ステッ
プＳ１０７）。すなわち、ＣＰＵ１０のＩ／Ｏポートか
らＯＲ回路１３１ａの一方の入力端子への信号が、Ｌレ
ベルからＨレベルに切り換えられる。このとき、ＯＲ回
路１３１ａからの出力信号レベルがＬレベルからＨレベ
ルへと反転し、これによって、第２ＲＯＭ２１にかわっ
て第１ＲＯＭ１１に基本データ領域が再び割り当てられ
る。

【００７９】次に、第２ＲＯＭ２１からＲＡＭ１５へと
転記されていた基本データが、さらに、ＲＡＭ１５から
第１ＲＯＭ１１に転記される（ステップＳ１０８）。こ
の際、第１ＲＯＭ１１が書き込み禁止（ライトプロテク
ト）状態とされている場合には、この禁止を解除して転
記を行う。転記が終了したら、基本データ書込みを終了
し、ＣＰＵ１０のＩ／Ｏポートに接続されている第２基
板２ａ上のＬＥＤ２７を点灯させて、基本データ書込み
終了を通知する（ステップＳ１０９）。

【００８０】ＬＥＤ２７が点灯したら、基本データ書込
み装置２をプロセッサシステム１から取り外し（ステッ
プＳ１１０）、基本データ書込みの全ステップを終了す
る（ステップＳ１１１）。この状態において、ＣＰＵ１
０をリセットまたは電源のＯＦＦ／ＯＮによって再起動
すると、正常な基本データが書き込まれた第１ＲＯＭ１
１の内容を参照しつつ、通常の状態で情報処理装置Ａの
プロセッサシステム１が起動される。

【００８１】上記した実施形態及び実施例によるプロセ
ッサシステムを有する情報処理装置、基本データ書込み
装置、それらから構成される基本データ書込みシステム
及び基本データ書込み方法の効果について説明する。

【００８２】上記した基本データ書込みシステムにおい
ては、情報処理装置Ａのプロセッサシステム１に対し
て、第２バス２２を有する着脱可能な基本データ書込み
装置２を一時的に接続することによって、基本データの
書込みを実現している。このとき、基本データの修正や
更新などのデータ書込みに伴ってＲＯＭ交換やＲＯＭ増
設を行う必要がなくなるので、基本データ書込みの工数
が減少されるとともに、基本データ書込みに要するコス
トの低減及びプロセッサシステムの低価格化を実現する
ことができる。

【００８３】また、第１ＲＯＭ１１への基本データ書込
みには、第１ＲＯＭ１１を含む各メモリへのアドレス領
域の設定を通常の動作時とは異なる方法で制御する必要
がある。このため、本書込みシステムにおいては、プロ
セッサシステム１側に第１設定回路部を、また、基本デ
ータ書込み装置２側に第２設定回路部を設け、これらを
接続することによって各メモリのアドレス領域を設定す
るアドレス設定回路を構成している。これによって、上
記した基本データ書込み時のアドレス領域設定が可能と
なる。

【００８４】さらに、本実施形態においては、基本デー
タ書込み装置２の第２基板２ａ上に、基本データ及び書
込みプログラムが格納された第２ＲＯＭ２１が第２バス
２２に接続されて設置されている。また、アドレス設定
回路は、第１選択回路部１３及び第２選択回路部２３か
らなるメモリ選択回路として構成されている。このと
き、第２ＲＯＭ２１に基本データ領域を割り当てること
によるＣＰＵ１０の正常な起動と、第２ＲＯＭ２１から
第１ＲＯＭ１１への基本データの書込みとが可能とな
る。

【００８５】また、この第２ＲＯＭ２１から第１ＲＯＭ
１１への基本データの書込みを書込み用メモリであるＲ
ＡＭ１５を介して行うことによって、基本データ領域割
り当ての１回の切換えでの書込み動作によって、基本デ
ータのすべてについての書込みを行うことができ、書込
み工程の効率が向上される。また、第２ＲＯＭ２１には
基本データ及び書込みプログラムがあらかじめ格納され
ているので、プロセッサシステム１に基本データ書込み
装置２を接続した後、ただちに基本データ書込みを開始
することができる。

【００８６】また、第１接続検知回路部１６及び第２接
続検知回路部２６からなる接続検知回路によって、基本
データ書込み装置２が接続されたことを電気信号を用い
て検知している。さらに、この接続検知を示す信号をメ
モリ選択回路に入力し、これによってメモリ切換えを自
動的に行って、書込み装置接続と同時に基本データ書込
みの工程を開始することを可能としている。また、基本
データ書込み終了後には、終了通知手段であるＬＥＤ２
７によって書き込みの全工程が終了したことを操作者等
に通知することが可能とされている。操作者は、これに
よって書込み終了を確認して、情報処理装置Ａの通常の
使用を再開することができる。

【００８７】図４は、図１に示した第１の実施形態に基
づく情報処理装置Ａのプロセッサシステム１及び基本デ
ータ書込み装置２の第２の実施例における具体的な回路
構成を示す図である。本実施例におけるメモリ選択回路
は、ＣＳ信号を用いてメモリ選択及び切換えを行う構成
となっている。

【００８８】また、本実施例においては、メモリ選択回
路のうちプロセッサシステム１側の第１選択回路部１３
に、メモリ選択指示手段（アドレス設定指示手段）であ
るコントロールパネル３に設けられたスイッチ３１、３
２が接続されており、これらのスイッチ３１、３２から
のメモリ選択指示信号（アドレス設定指示信号）によっ
てメモリ選択及び切換えが行われる構成となっている。
図４においては、スイッチ３１は第１ＲＯＭ１１から第
２ＲＯＭ２１へのメモリ切換え用、スイッチ３２は第２
ＲＯＭ２１から第１ＲＯＭ１１へのメモリ再切換え用と
なっている。

【００８９】第１ＲＯＭ１１及び第２ＲＯＭ２１のＣＳ
_-端子には、それぞれ第１選択回路部１３のＯＲ回路１
３２ａ、及び第２選択回路部２３のＯＲ回路２３２ａの
出力端子からの信号が入力されている。これらのＯＲ回
路１３２ａ及び２３２ａの２つの入力端子には、ＣＰＵ
１０のＣＳ_-端子からの信号と、ラッチ回路などのゲー
ト回路１３２ｄからの信号とがそれぞれ入力されてい
る。ただし、ゲート回路１３２ｄからＯＲ回路２３２ａ
への信号は、ＮＯＴ回路１３２ｂによって反転されてい
る。

【００９０】基本データ書込みを行わない通常の状態に
おいては、フィルタ回路１３２ｃを介してゲート回路１
３２ｄに接続されているスイッチ３１はＯＦＦのままと
なっている。このとき、ゲート回路１３２ｄの出力はＬ
レベルとなるので、第１ＲＯＭ１１のＣＳ_-端子にＬレ
ベルのＣＳ信号が入力されて、基本データ領域は第１Ｒ
ＯＭ１１に割り当てられる。なお、本実施形態において
は、接続検知回路が設けられていないので、基本データ
書込み装置２を接続したことによる自動切換えは行われ
ない。

【００９１】ここで、コントロールパネル３のスイッチ
３１が押されると、ゲート回路１３２ｄに第１ＲＯＭ１
１から第２ＲＯＭ２１へのメモリ切換えを指示するメモ
リ選択指示信号が入力される。そして、ゲート回路１３
２ｄの出力がＬレベルからＨレベルへと反転され、第２
ＲＯＭ２１のＣＳ_-端子にＬレベルのＣＳ信号が入力さ
れて、基本データ領域は第２ＲＯＭ２１に切り換えて割
り当てられる。これによって、第２ＲＯＭ２１に格納さ
れた基本データを用いたＣＰＵ１０の起動と第１ＲＯＭ
１１への基本データの書込み開始が可能な状態となる。

【００９２】また、第２ＲＯＭ２１が選択された上記の
状態において、フィルタ回路１３２ｅを介してゲート回
路１３２ｆに接続されているスイッチ３２が押される
と、ゲート回路１３２ｆに第２ＲＯＭ２１から第１ＲＯ
Ｍ１１へのメモリ再切換えを指示するメモリ選択指示信
号が入力される。そして、ＮＯＴ回路１３２ｇを介して
ゲート回路１３２ｄのＳＥＴ信号にＬレベルの信号が入
力され、ゲート回路１３２ｄの出力が再びＬレベルに戻
されて、基本データ領域は第１ＲＯＭ１１に再び切り換
えて割り当てられる。これによって、第１ＲＯＭ１１に
新たに書き込まれた基本データを用いた正常な状態での
ＣＰＵ１０の起動が可能な状態となる。

【００９３】このように、スイッチ３１、３２を備える
コントロールパネル３などのメモリ選択指示手段（アド
レス設定指示手段）を設けて、メモリ選択指示信号（ア
ドレス設定指示信号）によってメモリ選択を制御するこ
とによって、必要に応じて操作者がメモリ選択を指示す
ることが可能となる。

【００９４】なお、メモリの再切換えについて、スイッ
チ３２及びゲート回路１３２ｆ等を設置せずに基本デー
タ書込み開始時のメモリ切換えのみをスイッチ３１を用
いて行い、ＣＰＵ１０のＩ／Ｏポートからの信号などに
よってゲート回路１３２ｄをリセットして第１ＲＯＭ１
１へのメモリ再切換えを行っても良い。

【００９５】また、このようにコントロールパネル３な
どのプロセッサシステム１の外部に設けられたメモリ選
択指示手段にスイッチを設けるのではなく、第１選択回
路部１３において、ＣＰＵ１０のＣＳ_-端子からの出力
の第１ＲＯＭ１１及び第２ＲＯＭ２１のＣＳ_-端子への
分岐点などに直接スイッチを設置し、そのスイッチの切
換えによって第１ＲＯＭ１１と第２ＲＯＭ２１との相互
の切換えを行うことも可能である。

【００９６】図５は、図１に示した第１の実施形態に基
づく情報処理装置Ａのプロセッサシステム１及び基本デ
ータ書込み装置２の第３の実施例における具体的な回路
構成を示す図である。本実施例は、コントロールパネル
３に設けられたスイッチ３１、３２、及びゲート回路１
３２ｄ、１３２ｆなどメモリ切換え及び再切換えのため
の基本構成は図４に示した実施例と同様であるが、メモ
リ選択回路は、ＣＳ信号を用いずに、ＯＥ信号を用いて
メモリ選択及び切換えを行う構成となっている。

【００９７】第１ＲＯＭ１１及び第２ＲＯＭ２１のＣＳ
_-端子には、それぞれＣＰＵ１０のＣＳ_-端子からのＣＳ
信号がそのまま入力されており、したがって、ＣＳ信号
によるメモリ選択は行われない。一方、第１ＲＯＭ１１
及び第２ＲＯＭ２１のＯＥ _-端子には、ゲート回路１３
２ｄからの信号が入力されている。ただし、ゲート回路
１３２ｄから第２ＲＯＭ２１のＯＥ_-端子への信号は、
ＮＯＴ回路１３２ｂによって反転されている。

【００９８】この構成において、スイッチ３１が押され
ると、第２の実施例と同様にＬレベルであったゲート回
路１３２ｄの出力がＨレベルとなって、基本データ領域
が第１ＲＯＭ１１から第２ＲＯＭ２１に切り換えて割り
当てられる。また、スイッチ３２を押すことによる第１
ＲＯＭ１１へのメモリ再切換えについても、第２の実施
例と同様である。

【００９９】図６は、図１に示した第１の実施形態に基
づく情報処理装置Ａのプロセッサシステム１及び基本デ
ータ書込み装置２の第４の実施例における具体的な回路
構成を示す図である。本実施例におけるメモリ選択回路
は、ＣＳ信号を用いてメモリ選択及び切換えを行う構成
となっている。

【０１００】本実施例においては、メモリ選択回路のう
ちプロセッサシステム１側の第１選択回路部１３に、タ
イマ回路１３３ｂが設置されており、このタイマ回路１
３３ｂを用いて第２ＲＯＭ２１から第１ＲＯＭ１１への
メモリ再切換えが可能なようになっている。また、図７
に示した第５の実施例は、ＯＥ信号を用いてメモリ選択
及び切換えを行う場合に図６と同様にタイマ回路１３３
ｂを適用したときの構成を示すものである。

【０１０１】これらの構成において、基本データ領域が
第１ＲＯＭ１１から第２ＲＯＭ２１へと切り換えて割り
当てられると、ＣＰＵ１０のＩ／Ｏポートからの信号を
受けてタイマ回路１３３ｂがタイマ動作を開始する。そ
して、第２ＲＯＭ２１を用いたプロセッサシステム１の
起動及び第１ＲＯＭ１１への基本データの書込みが完了
するのに充分な時間が経過したら、タイマ回路１３３ｂ
の出力が自動的に反転して、基本データ領域を第１ＲＯ
Ｍ１１に再び切り換えて割り当てることができる。

【０１０２】なお、図６及び図７の実施例においては、
基本データ書込み前の第１ＲＯＭ１１から第２ＲＯＭ２
１へのメモリ切換えについては示されていない。このメ
モリ切換えについては、同様にＣＰＵ１０のＩ／Ｏポー
トからの出力信号とタイマ回路１３３ｂまたは他のタイ
マ回路を利用して行っても良いし、また、上記した他の
実施例におけるメモリ選択及び切換え方法を適用しても
良い。

【０１０３】上記した各実施形態及び実施例は、すべて
プロセッサシステム１のＣＰＵ１０を使用して、各メモ
リへのアドレス領域の設定（メモリ選択）及び基本デー
タ書込みを行っている。一方、これとは別に、基本デー
タ書込み装置２側にＣＰＵを設けて基本データ書込み等
を行う構成とすることも可能である。

【０１０４】図８は、本発明による情報処理装置、基本
データ書込み装置、及びそれらによって構成される基本
データ書込みシステムの第２の実施形態の構成について
示す模式図である。本実施形態における情報処理装置Ａ
のプロセッサシステム１、及び基本データ書込み装置２
の構成は、図１に示した第１の実施形態とほぼ同様であ
るが、基本データ書込み装置２の第２基板２ａ上に第２
マイクロプロセッサ４０（以下、第２ＣＰＵ４０とい
う）が搭載されている。

【０１０５】第２ＣＰＵ４０はメモリ選択回路を構成す
る第２選択回路部２３に接続されており、これによっ
て、第１ＣＰＵ１０とともに第１ＲＯＭ１１及び第２Ｒ
ＯＭ２１のメモリ選択及び切換え（アドレス領域の設
定）を制御している。このとき、メモリ選択を第２ＣＰ
Ｕ４０のみによって行う構成も可能である。また、この
第２ＣＰＵ４０は、第１ＣＰＵ１０とステータスの交換
や各種の信号のやり取り、あるいはさらに第１ＣＰＵ１
０の動作制御を行っている。

【０１０６】図９は、図８に示した第２の実施形態に基
づく情報処理装置Ａのプロセッサシステム１及び基本デ
ータ書込み装置２の第６の実施例における具体的な回路
構成を示す図である。本実施例におけるメモリ選択回路
は、ＯＥ信号を用いてメモリ選択及び切換えを行う構成
となっている。なお、ＣＳ信号を用いても同様に第２Ｃ
ＰＵ４０を用いてメモリ選択及び切換えを行う構成が可
能である。

【０１０７】本実施例においては、基本データ書込み装
置２の第２基板２ａ上に、第２ＣＰＵ４０、及び第２Ｃ
ＰＵ４０の起動時に用いられる不揮発性メモリ４３（以
下、ＲＯＭ４３という）が設置されている。なお、この
第２ＣＰＵ４０及び第１ＣＰＵ１０には主従関係はある
が、基本的には同期動作は行われない。ただし、ＣＰＵ
１０及び４０は、ステータスのやり取りや、リセット信
号の送信などを行うように互いに接続されている。

【０１０８】第１選択回路部１３及び第２選択回路部２
３からなるメモリ選択回路は、第１選択回路部１３にＮ
ＯＴ回路１３４ａを含んで構成されている。第１ＲＯＭ
１１及び第２ＲＯＭ２１のＣＳ_-端子には、それぞれ第
１ＣＰＵ１０のＣＳ_-端子からの出力信号がそのまま入
力されている。一方、第１ＲＯＭ１１及び第２ＲＯＭ２
１のＯＥ_-端子には、第２ＣＰＵ４０のＩ／Ｏポートか
らの信号がそれぞれ入力されている。ただし、第１ＲＯ
Ｍ１１のＯＥ_-端子への信号は、ＮＯＴ回路１３４ａに
よって反転されている。

【０１０９】第１選択回路部１３の第１ＲＯＭ１１のＯ
Ｅ_-端子に接続されている配線のうち、ＮＯＴ回路１３
４ａの入力側にある部分には、基本データ書込み装置２
を接続していない状態では図示のように、信号レベルが
Ｈレベルとなる所定の電圧が抵抗を介して供給されてい
る。このとき、第１ＲＯＭ１１のＯＥ_-端子にはＬレベ
ル信号が入力されて、第１ＲＯＭ１１が選択される。こ
れに対して、基本データ書込み装置２を接続すると、第
２ＣＰＵ４０のＩ／Ｏポートからの信号によって、第１
ＲＯＭ１１または第２ＲＯＭ２１の選択及び切換えが可
能となる。

【０１１０】本基本データ書込みシステムにおける基本
データ書込み方法は、図２に示した実施例に関して図３
に示した基本データ書込み方法とほぼ同様であるが、そ
の制御に第２ＣＰＵ４０を用いるため、具体的な動作が
一部異なっている。以下に、本実施例における基本デー
タ書込み方法について、図３のフローチャートを参照し
つつ説明する。

【０１１１】基本データ書込みが開始されると（ステッ
プＳ１００）、まず、情報処理装置Ａのプロセッサシス
テム１と基本データ書込み装置２とが接続される（ステ
ップＳ１０１）。そして、第２ＣＰＵ４０から第１ＣＰ
Ｕ１０にリセット信号が送信されるとともに、第２ＣＰ
Ｕ４０のＩ／Ｏポートからの信号によって、メモリ選択
回路を介して基本データ領域の割り当てが第１ＲＯＭ１
１から第２ＲＯＭ２１へと切り換えられる（ステップＳ
１０２）。

【０１１２】メモリ切換えが終了し、第１ＣＰＵ１０の
規定のリセット幅が達成されたら、第２ＣＰＵ４０は第
１ＣＰＵ１０へのリセット信号を解除し、第１ＣＰＵ１
０が起動される（ステップＳ１０３）。このとき、第１
ＣＰＵ１０は第２ＲＯＭ２１を用いて起動される。続い
て、第１ＣＰＵ１０によって第２ＲＯＭ２１からＲＡＭ
１５に書込みプログラムが転記され（ステップＳ１０
４）、さらに、この書込みプログラムが起動されて基本
データ書込みが開始される（ステップＳ１０５）。

【０１１３】次に、書込みプログラムによって、第２Ｒ
ＯＭ２１の基本データがＲＡＭ１５に転記される（ステ
ップＳ１０６）。基本データの転記が終了すると、第１
ＣＰＵ１０は第２ＣＰＵ４０に対してコマンドを送信
し、第２ＣＰＵ４０はそのステータスにしたがって、基
本データ領域の割り当てを第２ＲＯＭ２１から第１ＲＯ
Ｍ１１へと再び切り換える（ステップＳ１０７）。

【０１１４】メモリ再切換えが終了したら、第２ＣＰＵ
４０はそのステータスを第１ＣＰＵ１０に返し、第１Ｃ
ＰＵ１０はそれを受けて、ＲＡＭ１５から第１ＲＯＭ１
１への基本データの転記を行う（ステップＳ１０８）。
転記が終了して基本データの第１ＲＯＭ１１への書込み
が終了したら（ステップＳ１０９）、基本データ書込み
装置２を取り外して（ステップＳ１１０）、基本データ
書込みの全ステップを終了する（ステップＳ１１１）。

【０１１５】図１０は、本発明による情報処理装置、基
本データ書込み装置、及びそれらによって構成される基
本データ書込みシステムの第３の実施形態の構成につい
て示す模式図である。本実施形態においては、図８に示
した第２の実施形態と同様に基本データ書込み装置２の
第２基板２ａ上に第２ＣＰＵ４０が搭載されており、ま
た、第２ＲＯＭ２１にかわって、基本データ及び書込み
プログラムが格納される第２メモリとして２重ポート揮
発性メモリ２８（以下、ＤＰＲＡＭ２８という）が設置
されている。

【０１１６】第２ＣＰＵ４０はメモリ選択回路を構成す
る第２選択回路部２３に接続されており、これによっ
て、第１ＣＰＵ１０とともに第１ＲＯＭ１１及び第２Ｒ
ＯＭ２１のメモリ選択及び切換えを制御している。ま
た、この第２ＣＰＵ４０は第３データバス及びアドレス
バスを含む第３バス４２に接続されている。さらに、第
３バス４２には、基本データ及び書込みプログラムが格
納されている第３メモリである第３不揮発性メモリ４１
（以下、第３ＲＯＭ４１という）が接続されている。

【０１１７】また、第２ＲＯＭ２１にかわって第２メモ
リとして設置されたＤＰＲＡＭ２８は、第２バス２２及
び第３バス４２の両者に接続されている。このとき、Ｄ
ＰＲＡＭ２８は第１ＣＰＵ１０及び第２ＣＰＵ４０の両
者からアクセスすることが可能である。例えば、第２Ｃ
ＰＵ４０によって第３ＲＯＭ４１から第３バス４２を介
してＤＰＲＡＭ２８に基本データ及び書込みプログラム
を書き込むことができ、この書込みを行った後は、第２
メモリであるＤＰＲＡＭ２８に格納された基本データ及
び書込みプログラムを用いて、上記した各実施形態と同
様に第１ＣＰＵ１０によって第１ＲＯＭ１１への基本デ
ータの書込みを行うことが可能である。

【０１１８】図１１は、図１０に示した第３の実施形態
に基づく情報処理装置Ａのプロセッサシステム１及び基
本データ書込み装置２の第７の実施例における具体的な
回路構成を示す図である。本実施例におけるメモリ選択
回路は、ＯＥ信号を用いてメモリ選択及び切換えを行う
構成となっている。なお、ＣＳ信号を用いても同様にメ
モリ選択及び切換えを行う構成が可能である。

【０１１９】本実施例の構成は、図９に示した第６の実
施例とほぼ同様であり、第１選択回路部１３及び第２選
択回路部２３からなるメモリ選択回路についても、第６
の実施例と同一の構成を用いている。

【０１２０】第２ＣＰＵ４０が接続されている第３バス
４２には、第１ＲＯＭ１１に書き込む基本データ及び書
込みプログラムが格納されている第３メモリである第３
ＲＯＭ４１が接続されている。この第３ＲＯＭ４１は、
第２ＣＰＵ４０の起動にも用いられている。また、第２
ＲＯＭ２１にかわって設置されているＤＰＲＡＭ２８
は、第２バス２２及び第３バス４２に接続されており、
第２ＣＰＵ４０によって第３バス４２を介して第３ＲＯ
Ｍ４１から基本データ及び書込みプログラムを転記する
ことが可能とされている。

【０１２１】なお、本実施例においては、上記したよう
に基本データ及び書込みプログラムが格納された第３Ｒ
ＯＭ４１が第２ＣＰＵ４０の起動にも用いられている
が、第３ＲＯＭ４１とは別にさらにＲＯＭを設置して、
それを第２ＣＰＵ４０の起動用としても良い。

【０１２２】本実施例における基本データ書込み方法で
は、基本データ書込み装置２が接続された後（ステップ
Ｓ１０１）、第２ＣＰＵ４０によって第１ＣＰＵ１０の
リセット、及び第１ＲＯＭ１１から第２メモリであるＤ
ＰＲＡＭ２８へのメモリ切換えが行われる（ステップＳ
１０２）とともに、同じく第２ＣＰＵ４０によって第３
ＲＯＭ４１からＤＰＲＡＭ２８へ基本データ及び書込み
プログラムが転記される。以後の各動作については、図
９の実施例について上述した書込み方法と同様である。

【０１２３】図１２は、図１１に示した第７の実施例を
一部変更した第８の実施例を示している。本実施例にお
いては、第３バス４２に対して第２ＣＰＵ４０の起動用
のＲＯＭ４３が接続されており、さらに、第３ＲＯＭ４
１にかわって第３メモリとしてＲＡＭ４４が接続されて
いる。また、第２ＣＰＵ４０は、ＲＳ−２３２Ｃ端子４
５を介してコンピュータなどの外部装置と接続可能とさ
れている。

【０１２４】この構成においては、第２ＣＰＵ４０によ
って、ＲＳ−２３２Ｃ端子４５を介して外部装置から、
第１ＲＯＭ１１に書き込む基本データ及び書込みプログ
ラムを第３メモリであるＲＡＭ４４に書き込むこと（ダ
ウンロード）が可能である。第３メモリであるＲＡＭ４
４に基本データ及び書込みプログラムを格納した以後の
各動作は、第３メモリとして第３ＲＯＭ４１を用いた第
７の実施例と同様である。

【０１２５】このように、第３ＲＯＭ４１から、あるい
は、外部装置から第３メモリであるＲＡＭ４４を介し
て、第２メモリであるＤＰＲＡＭ２８に基本データ及び
書込みプログラムを転記することが可能なように構成す
ることによって、基本データ書込み実行時において最新
の基本データを用いることができるなど、適宜基本デー
タを選択または変更することが可能となる。なお、第３
メモリとしては、ＲＡＭ４４以外にもフラッシュＲＯＭ
などの書き込み可能なＲＯＭを用いても良い。

【０１２６】図１３は、本発明による情報処理装置、基
本データ書込み装置、及びそれらによって構成される基
本データ書込みシステムの第４の実施形態の構成につい
て示す模式図である。本実施形態においては、図８に示
した第２の実施形態と同様に基本データ書込み装置２の
第２基板２ａ上に第２ＣＰＵ４０が搭載されているが、
この第２ＣＰＵ４０は第２の実施形態とは異なり、第２
バス２２に対して接続されている。

【０１２７】また、メモリ選択回路にかわって、プロセ
ッサシステム１側の第１設定回路部１９及び基本データ
書込み装置２側の第２設定回路部２９からなるアドレス
設定回路が設置されている。このとき、アドレス設定回
路によって第１ＲＯＭ１１及び第２ＲＯＭ２１に異なる
アドレス領域を設定して、第２ＣＰＵ４０によって両方
のＲＯＭ１１、２１にアクセスすることが可能な構成と
なっている。

【０１２８】なお、アドレス設定回路は第２ＣＰＵ４０
によって制御されており、第１ＣＰＵ１０は必ずしもア
ドレス設定の制御に関与する必要はない。また、基本デ
ータ書込み装置２をプロセッサシステム１に接続したと
きに、第１バス１２及び第２バス２２からなるバスの占
有権を第２ＣＰＵ４０にわたすために、バス制御手段５
０（図１３においては、模式的に示されている）が設け
られている。

【０１２９】図１４は、図１３に示した第４の実施形態
に基づく情報処理装置Ａのプロセッサシステム１及び基
本データ書込み装置２の第９の実施例における具体的な
回路構成を示す図である。本実施例におけるアドレス設
定回路は、ＣＳ信号を用いてメモリのアドレス領域設定
を行う構成となっている。

【０１３０】本実施例においては、基本データ書込み装
置２の第２基板２ａ上に、第２ＣＰＵ４０が第２バス２
２に接続されて設置されている。また、第２バス２２に
は、第１ＲＯＭ１１に書き込む基本データ及び書込みプ
ログラムが格納された第２ＲＯＭ２１に加えて、第２Ｃ
ＰＵ４０の起動に用いられるＲＯＭ４３が接続されてい
る。また、第１ＣＰＵ１０及び第２ＣＰＵ４０は、ステ
ータスやバス権についての指示などのやり取りを行って
いる。なお、第２ＣＰＵ４０の起動に、別に設けたＲＯ
Ｍ４３ではなく第２ＲＯＭ２１を用いても良い。

【０１３１】基本データ書込み装置２の接続時には、バ
スアービトレーション機能により、第２ＣＰＵ４０がマ
スタ、第１ＣＰＵ１０がスレーブとなるようにされてお
り、原則として第２ＣＰＵ４０が第１バス１２及び第２
バス２２を占有するとともに、第１ＣＰＵ１０のバス権
を制御している。この機能が、本実施例におけるバス制
御手段５０に相当する。

【０１３２】第１設定回路部１９及び第２設定回路部２
９からなるアドレス設定回路は、第２設定回路部２９に
アドレスデコーダ４０ａを含んで構成されている。アド
レスデコーダ４０ａには第２ＣＰＵ４０のＣＳ_-端子か
らのＣＳ信号が入力されており、入力されたＣＳ信号を
デコードした後、デコードされたＣＳ信号を第１ＲＯＭ
１１、第２ＲＯＭ２１、及びＲＯＭ４３のＣＳ_-端子に
それぞれ送信して、それぞれのＲＯＭに対して異なるア
ドレス領域を設定する。

【０１３３】このとき、第２ＣＰＵ４０はこれらのＲＯ
Ｍ１１、２１、及び４３に対して、アドレス領域を切り
換えることなく同時にアクセスすることが可能となる。
したがって、アドレス領域の切換え等を行わずに、第２
ＲＯＭ２１に格納された書込みプログラムを用いて、第
２ＲＯＭ２１から直接に第１ＲＯＭ１１に基本データを
書き込むことができる。

【０１３４】この場合、基本データ書込み方法は、図１
５のフローチャートに示すように構成される。すなわ
ち、基本データ書込みが開始されると（ステップＳ２０
０）、まず、情報処理装置Ａのプロセッサシステム１と
基本データ書込み装置２とが接続される（ステップＳ２
０１）。そして、マスタである第２ＣＰＵ４０によって
第１バス１２及び第２バス２２が占有されるとともに、
第２ＣＰＵ４０のＣＳ_-端子からのＣＳ信号によって、
アドレスデコーダ４０ａを含むアドレス設定回路を介し
て第１ＲＯＭ１１、第２ＲＯＭ２１、及びＲＯＭ４３の
アドレス領域が設定される（ステップＳ２０２）。

【０１３５】続いて、第２ＲＯＭ２１に格納されている
書込みプログラムが起動されて基本データ書込みが開始
され（ステップＳ２０３）、書込みプログラムによっ
て、第２ＲＯＭ２１に格納された基本データが第１ＲＯ
Ｍ１１に直接に書き込まれる（ステップＳ２０４）。基
本データの第１ＲＯＭ１１への書込みが終了したら（ス
テップＳ２０５）、基本データ書込み装置２を取り外し
て（ステップＳ２０６）、基本データ書込みの全ステッ
プを終了する（ステップＳ２０７）。

【０１３６】このように、基本データ書込み装置２側の
第２ＣＰＵ４０を第２バス２２に接続した場合には、第
２ＲＯＭ２１から第１ＲＯＭ１１への基本データの転記
を直接行うことが可能となるので、メモリへのアドレス
領域の切換え等が不要になり、書込み工程をより簡単化
することができる。

【０１３７】図１６及び図１７は、図１４に示した第９
の実施例を一部変更した第１０の実施例及び第１１の実
施例をそれぞれ示している。

【０１３８】図１６に示した第１０の実施例では、第２
ＣＰＵ４０は、図１２と同様に、ＲＳ−２３２Ｃ端子４
５を介してコンピュータなどの外部装置と接続可能とさ
れている。このとき、外部装置から第２ＲＯＭ２１、あ
るいは別のＲＡＭなどへの基本データ及び書込みプログ
ラムの書込みが可能であり、また、外部装置から第１Ｒ
ＯＭ１１に直接に基本データを書き込むことも可能とな
る。

【０１３９】図１７に示した第１１の実施例では、基本
データ書込み装置２の接続時にバス権を制御するバス制
御手段５０として、第１ＣＰＵ１０を第１バス１２から
切り離す切離手段５１が設置されている。この切離手段
５１は、ＯＥ_-端子を有してデータ信号の出力のＯＮ／
ＯＦＦを設定可能なバッファ５１ａ及び５１ｂからな
り、バッファ５１ａによって第１バス１２の接続／切離
を、また、バッファ５１ｂによって第１ＣＰＵ１０から
のＣＳ信号の接続／切離を行っている。

【０１４０】バッファ５１ａ及び５１ｂにおける接続／
切離は、第１接続検知回路部１６及び第２接続検知回路
部２６からなる接続検知回路によって自動的に設定され
ている。すなわち、基本データ書込み装置２が接続され
ていない状態では、第１接続検知回路部１６の配線のう
ち、ＮＯＴ回路１６ａの入力側にある部分には、図示の
ように信号レベルがＨレベルとなる所定の電圧が抵抗を
介して供給されている。このとき、バッファ５１ａ及び
５１ｂのＯＥ_-端子にはＬレベル信号が入力されて、第
１バス１２及び第１ＣＰＵ１０からのＣＳ信号が接続状
態とされる。これに対して、基本データ書込み装置２を
接続すると、接地されている第２接続検知回路部２６に
よって信号レベルが反転し、第１バス１２及び第１ＣＰ
Ｕ１０からのＣＳ信号が切り離されて、第１バス１２及
び第２バス２２が第２ＣＰＵ４０によって占有される。

【０１４１】本発明による情報処理装置、基本データ書
込み装置、それらによる基本データ書込みシステムは、
上記した各実施形態及び実施例に限られず、様々な装置
構成の変更が可能である。また、基本データ書込み方法
についても、上記したものに限られるものではない。ま
た、これらの装置、書込みシステム及び書込み方法は、
コンピュータなどの演算装置、プリンタや複写機などの
画像処理装置、カーナビなどの電気製品など、プロセッ
サシステムを有する様々な情報処理装置に対して適用す
ることが可能である。

【０１４２】

【発明の効果】本発明による情報処理装置、基本データ
書込み装置、それらによる基本データ書込みシステム、
及び基本データ書込み方法は、以上詳細に説明したよう
に、次のような効果を得る。すなわち、マイクロプロセ
ッサ、及び基本データが格納される第１メモリが第１デ
ータバスに接続された情報処理装置のプロセッサシステ
ムに対して、第２データバスを有する着脱可能な基本デ
ータ書込み装置を接続し、かつ、プロセッサシステム側
の第１設定回路部と、基本データ書込み装置側の第２設
定回路部とによって接続時にアドレス設定回路を構成す
ることによって、基本データ書込み及び変更を大幅に容
易化することができる。このとき、第１メモリの基本デ
ータが破損しているかまたは基本データが書き込まれて
いない場合においても、基本データ書込みを行うことが
可能となる。また、基本データを新しいものに更新する
バージョンアップも可能である。

【０１４３】特に、不揮発性メモリの交換が不要となる
ので、基本データの修復やバージョンアップなどの書込
み作業を簡単に行うことが可能となる。また、プロセッ
サシステムに複数のメモリを搭載させることもないの
で、メモリの実装数を最低限に抑えてプロセッサシステ
ムを有する情報処理装置を低価格化することができる。

【０１４４】このような装置、書込みシステム及び書込
み方法を用いれば、例えば、通常の基板出荷時には何も
データが格納されていない状態で不揮発性メモリを基板
に実装し、その後にデータを書き込むことが可能となる
ので、不揮発性メモリのデータ書込みから基板への実装
までの部品管理が不要となり、プロセッサシステム自体
の製造工程における管理工程を簡単化することができ
る。また、不揮発性メモリの生焼けなどによる不具合も
防止される。

【０１４５】例えば、データバスが３６ｂｉｔ構成であ
って不揮発性メモリが２個で１セットとなる場合には、
上位ビット用のメモリと下位ビット用のメモリが存在す
るために部品管理が必要であり、また、実装間違いが起
こる可能性があったが、上記した基本データ書込みシス
テム（書込み方法）を適用すれば、そのような管理の必
要性及び実装間違いの可能性を排除することができる。
また、ＲＯＭライターを使用しないためにＲＯＭの足が
曲がるなどの不具合が生じないなどの利点もある。

【０１４６】また、例えば、新規ＯＳをユーザがデバイ
ス（基本データ書込み装置）ごと購入し、それを製品側
のプロセッサシステムに差し込んで製品のバージョンア
ップを行うことも可能となる。

【図面の簡単な説明】

【図１】情報処理装置、基本データ書込み装置、及びそ
れらによる基本データ書込みシステムの第１の実施形態
の構成について示す模式図である。

【図２】図１に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第１の実施例における具体的な回
路構成を示す図である。

【図３】図２に示したプロセッサシステム及び基本デー
タ書込み装置からなる基本データ書込みシステムにおけ
る基本データ書込み方法を示すフローチャートである。

【図４】図１に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第２の実施例における具体的な回
路構成を示す図である。

【図５】図１に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第３の実施例における具体的な回
路構成を示す図である。

【図６】図１に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第４の実施例における具体的な回
路構成を示す図である。

【図７】図１に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第５の実施例における具体的な回
路構成を示す図である。

【図８】情報処理装置、基本データ書込み装置、及びそ
れらによる基本データ書込みシステムの第２の実施形態
の構成について示す模式図である。

【図９】図８に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第６の実施例における具体的な回
路構成を示す図である。

【図１０】情報処理装置、基本データ書込み装置、及び
それらによる基本データ書込みシステムの第３の実施形
態の構成について示す模式図である。

【図１１】図１０に示したプロセッサシステム及び基本
データ書込み装置に基づく第７の実施例における具体的
な回路構成を示す図である。

【図１２】図１０に示したプロセッサシステム及び基本
データ書込み装置に基づく第８の実施例における具体的
な回路構成を示す図である。

【図１３】情報処理装置、基本データ書込み装置、及び
それらによる基本データ書込みシステムの第４の実施形
態の構成について示す模式図である。

【図１４】図１３に示したプロセッサシステム及び基本
データ書込み装置に基づく第９の実施例における具体的
な回路構成を示す図である。

【図１５】図１４に示したプロセッサシステム及び基本
データ書込み装置からなる基本データ書込みシステムに
おける基本データ書込み方法を示すフローチャートであ
る。

【図１６】図１３に示したプロセッサシステム及び基本
データ書込み装置に基づく第１０の実施例における具体
的な回路構成を示す図である。

【図１７】図１３に示したプロセッサシステム及び基本
データ書込み装置に基づく第１１の実施例における具体
的な回路構成を示す図である。

【符号の説明】

Ａ…情報処理装置、１…プロセッサシステム、１ａ…第
１基板、１０…マイクロプロセッサ（第１ＣＰＵ）、１
１…第１不揮発性メモリ（第１ＲＯＭ）、１２…第１バ
ス、１３…第１選択回路部、１４…第１接続部、１５…
揮発性メモリ（ＲＡＭ）、１６…第１接続検知回路部、
１９…第１設定回路部、２…基本データ書込み装置、２
ａ…第２基板、２１…第２不揮発性メモリ（第２ＲＯ
Ｍ）、２２…第２バス、２３…第２選択回路部、２４…
第２接続部、２６…第２接続検知回路部、２７…ＬＥ
Ｄ、２８…２重ポート揮発性メモリ（ＤＰＲＡＭ）、２
９…第２設定回路部、３…コントロールパネル、３１、
３２…スイッチ、４０…第２マイクロプロセッサ（第２
ＣＰＵ）、４０ａ…アドレスデコーダ、４１…第３不揮
発性メモリ（第３ＲＯＭ）、４２…第３バス、４３…不
揮発性メモリ（ＲＯＭ）、４４…揮発性メモリ（ＲＡ
Ｍ）、４５…ＲＳ−２３２Ｃ端子、５０…バス制御手
段、５１…切離手段、５１ａ、５１ｂ…バッファ。

Claims

【特許請求の範囲】

【請求項１】第１データバスに接続されたマイクロプ
ロセッサが第１基板上に搭載されてなるプロセッサシス
テムを備える情報処理装置であって、前記プロセッサシステムは、前記第１基板上に前記第１データバスに接続されて搭載
され、前記マイクロプロセッサの起動時に参照される基
本データが格納される基本データ領域が割り当てられる
書込み可能な不揮発性メモリである第１メモリと、前記第１基板上に設けられ、メモリへのアドレス領域の
設定に用いられる第１設定回路部と、第２基板上に第２データバスが設けられた基本データ書
込み装置を着脱可能な状態で接続させるための第１接続
部とを有し、前記第１接続部は、前記第２データバスを前記第１デー
タバスに接続し、かつ、前記第２基板上に設けられた第
２設定回路部を前記第１設定回路部に接続してアドレス
設定回路とするように構成されて、前記基本データ書込み装置を接続したときに、前記アド
レス設定回路を用いて、前記第１メモリに割り当てられ
るアドレス領域を所定のアドレス領域に設定するととも
に、前記第１メモリへの前記基本データの書込みを行う
ことが可能となることを特徴とする情報処理装置。
【請求項２】前記基本データ書込み装置を接続したと
きに、前記アドレス設定回路を用いて、前記第２基板上
に前記第２データバスに接続されて搭載され、前記基本
データと、前記基本データの前記第１メモリへの書込み
に用いる書込みプログラムとが格納されている第２メモ
リに割り当てられるアドレス領域を所定のアドレス領域
に設定するとともに、前記第２メモリから前記第１メモ
リへの前記基本データの書込みを行うことが可能となる
ことを特徴とする請求項１記載の情報処理装置。
【請求項３】前記第１設定回路部は、前記第２設定回
路部である第２選択回路部を接続してメモリ選択回路と
なる第１選択回路部であり、前記基本データ書込み装置を接続したときに、前記メモ
リ選択回路を用いて、前記第１メモリまたは前記第２メ
モリを選択または切り換えて前記基本データ領域を割り
当てることが可能となることを特徴とする請求項２記載
の情報処理装置。
【請求項４】前記プロセッサシステムは、前記第１メ
モリに書き込む前記基本データが一時的に格納される書
込み用メモリを有することを特徴とする請求項３記載の
情報処理装置。
【請求項５】前記プロセッサシステムは、前記マイク
ロプロセッサを前記第１データバスから切り離す切離手
段を有することを特徴とする請求項１記載の情報処理装
置。
【請求項６】前記プロセッサシステムは、前記第１接
続部を介して前記基本データ書込み装置が接続されてい
ることを検知するための第１接続検知回路部を有するこ
とを特徴とする請求項１記載の情報処理装置。
【請求項７】書込み可能な不揮発性メモリである第１
メモリ及びマイクロプロセッサが第１データバスに接続
されて第１基板上に搭載されてなり、情報処理装置に備
えられたプロセッサシステムに対して、基本データ領域
が割り当てられる前記第１メモリに、前記マイクロプロ
セッサの起動時に参照される基本データを書き込むため
の基本データ書込み装置であって、第２基板と、前記第２基板上に設けられた第２データバスと、前記第２基板上に設けられ、メモリへのアドレス領域の
設定に用いられる第２設定回路部と、前記プロセッサシステムに着脱可能な状態で接続するた
めの第２接続部とを有し、前記第２接続部は、前記第１データバスを前記第２デー
タバスに接続し、かつ、前記第１基板上に設けられた第
１設定回路部を前記第２設定回路部に接続してアドレス
設定回路とするように構成されて、前記プロセッサシステムに接続したときに、前記アドレ
ス設定回路を用いて、前記第１メモリに割り当てられる
アドレス領域を所定のアドレス領域に設定するととも
に、前記第１メモリへの前記基本データの書込みを行う
ことを可能とすることを特徴とする基本データ書込み装
置。
【請求項８】前記第２基板上に前記第２データバスに
接続されて搭載され、前記基本データと、前記基本デー
タの前記第１メモリへの書込みに用いる書込みプログラ
ムとが格納されている第２メモリを有し、前記プロセッサシステムに接続したときに、前記アドレ
ス設定回路を用いて、前記第２メモリに割り当てられる
アドレス領域を所定のアドレス領域に設定するととも
に、前記第２メモリから前記第１メモリへの前記基本デ
ータの書込みを行うことを可能とすることを特徴とする
請求項７記載の基本データ書込み装置。
【請求項９】前記第２メモリは、前記基本データと、
前記書込みプログラムとがあらかじめ格納されている不
揮発性メモリであることを特徴とする請求項８記載の基
本データ書込み装置。
【請求項１０】前記第２設定回路部は、前記第１設定
回路部である第１選択回路部を接続してメモリ選択回路
となる第２選択回路部であり、前記プロセッサシステムに接続したときに、前記メモリ
選択回路を用いて、前記第１メモリまたは前記第２メモ
リを選択または切り換えて前記基本データ領域を割り当
てることを可能とすることを特徴とする請求項８記載の
基本データ書込み装置。
【請求項１１】前記第１メモリに書き込む前記基本デ
ータが一時的に格納される書込み用メモリを有すること
を特徴とする請求項１０記載の基本データ書込み装置。
【請求項１２】前記第２基板上に搭載され、前記アド
レス設定回路によるアドレス領域の設定、及び前記基本
データの転記の少なくとも一方を制御する第２マイクロ
プロセッサを備えることを特徴とする請求項７記載の基
本データ書込み装置。
【請求項１３】前記第２マイクロプロセッサは、前記
第２基板上に設けられた第３データバスに接続され、前記第２基板上に前記第２データバス及び前記第３デー
タバスに接続されて搭載され、前記基本データと、前記
基本データの前記第１メモリへの書込みに用いる書込み
プログラムとを格納することが可能な２重ポートの第２
メモリを有し、前記プロセッサシステムに接続したときに、前記アドレ
ス設定回路を用いて、前記第２メモリに割り当てられる
アドレス領域を所定のアドレス領域に設定するととも
に、前記第２メモリから前記第１メモリへの前記基本デ
ータの書込みを行うことを可能とすることを特徴とする
請求項１２記載の基本データ書込み装置。
【請求項１４】前記第２設定回路部は、前記第１設定
回路部である第１選択回路部を接続してメモリ選択回路
となる第２選択回路部であり、前記プロセッサシステムに接続したときに、前記メモリ
選択回路を用いて、前記第１メモリまたは前記第２メモ
リを選択または切り換えて前記基本データ領域を割り当
てることを可能とすることを特徴とする請求項１３記載
の基本データ書込み装置。
【請求項１５】前記第２基板上に前記第３データバス
に接続されて搭載され、前記基本データと、前記基本デ
ータの前記第１メモリへの書込みに用いる書込みプログ
ラムとが格納されている第３メモリを有することを特徴
とする請求項１３記載の基本データ書込み装置。
【請求項１６】前記第２マイクロプロセッサは、前記
第２データバスに接続されていることを特徴とする請求
項１２記載の基本データ書込み装置。
【請求項１７】前記プロセッサシステムに接続したと
きに、前記第２マイクロプロセッサは、バスアービトレ
ーション機能を用いて前記マイクロプロセッサの前記第
１データバスに対するバス権を制御することを特徴とす
る請求項１６記載の基本データ書込み装置。
【請求項１８】前記第２接続部を介して前記プロセッ
サシステムが接続されていることを検知するための第２
接続検知回路部を有することを特徴とする請求項７記載
の基本データ書込み装置。
【請求項１９】請求項１記載の情報処理装置と、請求
項７記載の基本データ書込み装置とを備える基本データ
書込みシステムであって、前記プロセッサシステムの前記第１接続部と、前記基本
データ書込み装置の前記第２接続部とが接続されて、前
記第１設定回路部及び前記第２設定回路部が接続されて
なる前記アドレス設定回路によるアドレス領域の設定
と、前記第１メモリへの前記基本データの書込みとを行
うことが可能に構成されている基本データ書込みシステ
ム。
【請求項２０】前記基本データ書込み装置の前記第２
基板上に前記第２データバスに接続されて搭載された第
２メモリに格納された書込みプログラムを用いて、前記
第２メモリに格納された前記基本データの前記第１メモ
リへの書込みを行うとともに、前記アドレス設定回路は、前記第２メモリに割り当てら
れるアドレス領域を所定のアドレス領域に設定すること
を特徴とする請求項１９記載の基本データ書込みシステ
ム。
【請求項２１】前記アドレス設定回路は、前記第１設
定回路部である第１選択回路部及び前記第２設定回路部
である第２選択回路部が接続されてなり、前記第１メモ
リまたは前記第２メモリを選択または切り換えて前記基
本データ領域を割り当てるメモリ選択回路であることを
特徴とする請求項２０記載の基本データ書込みシステ
ム。
【請求項２２】前記アドレス設定回路は、前記第１メ
モリ及び前記第２メモリにそれぞれ異なるアドレス領域
を設定することを特徴とする請求項２０記載の基本デー
タ書込みシステム。
【請求項２３】前記アドレス設定回路によるアドレス
領域の設定、及び前記第１メモリへの前記基本データの
書込みの少なくとも一方を前記マイクロプロセッサによ
って制御することを特徴とする請求項１９記載の基本デ
ータ書込みシステム。
【請求項２４】前記アドレス設定回路によるアドレス
領域の設定、及び前記第１メモリへの前記基本データの
書込みの少なくとも一方を前記基本データ書込み装置の
前記第２基板上に搭載された第２マイクロプロセッサに
よって制御することを特徴とする請求項１９記載の基本
データ書込みシステム。
【請求項２５】前記プロセッサシステムに設けられた
第１接続検知回路部と、前記基本データ書込み装置に設
けられた第２接続検知回路部とが接続されてなり、前記
第１接続部及び前記第２接続部によって前記プロセッサ
システム及び前記基本データ書込み装置が接続されてい
ることを検知する接続検知回路を有することを特徴とす
る請求項１９記載の基本データ書込みシステム。
【請求項２６】前記アドレス設定回路は、前記接続検
知回路からの接続検知信号に基づいてアドレス領域の設
定を自動的に行うように構成されていることを特徴とす
る請求項２５記載の基本データ書込みシステム。
【請求項２７】前記アドレス設定回路は、外部からア
ドレス設定指示信号を入力可能なように構成されている
ことを特徴とする請求項１９記載の基本データ書込みシ
ステム。
【請求項２８】前記アドレス設定指示信号を出力して
前記アドレス設定回路に対してアドレス領域の設定を指
示するアドレス設定指示手段を備えることを特徴とする
請求項２７記載の基本データ書込みシステム。
【請求項２９】前記アドレス設定回路は、所定のタイ
ミングでアドレス領域の設定を自動的に行うためのタイ
マを有することを特徴とする請求項１９記載の基本デー
タ書込みシステム。
【請求項３０】前記第１メモリへの前記基本データの
書込みが終了したことを通知するための終了通知手段を
有することを特徴とする請求項１９記載の基本データ書
込みシステム。
【請求項３１】書込み可能な不揮発性メモリである第
１メモリ及びマイクロプロセッサが第１データバスに接
続されて第１基板上に搭載されてなり、情報処理装置に
備えられたプロセッサシステムに対して、基本データ領
域が割り当てられる前記第１メモリに、前記マイクロプ
ロセッサの起動時に参照される基本データを書き込むた
めの基本データ書込み方法であって、第２基板上に第２データバスが設けられ前記プロセッサ
システムに対して着脱可能な基本データ書込み装置を、
前記プロセッサシステムに接続して、前記第１データバ
ス及び前記第２データバスを接続させるとともに、前記
プロセッサシステムに設けられた第１設定回路部、及び
前記基本データ書込み装置に設けられた第２設定回路部
を接続してアドレス設定回路とする書込み装置接続ステ
ップと、前記アドレス設定回路を用いて、前記第１メモリを含む
各メモリに割り当てられるアドレス領域を所定のアドレ
ス領域に設定するアドレス設定ステップと、前記第１メモリへの前記基本データの書込みを行う基本
データ書込みステップとを有することを特徴とする基本
データ書込み方法。
【請求項３２】前記基本データ書込み装置は、前記第
２基板上に前記第２データバスに接続されて搭載され、
前記基本データと、前記基本データの前記第１メモリへ
の書込みに用いる書込みプログラムとが格納されている
第２メモリを有し、前記アドレス設定ステップにおいて、前記アドレス設定
回路を用いて、前記第２メモリに割り当てられるアドレ
ス領域を所定のアドレス領域に設定するとともに、前記基本データ書込みステップにおいて、前記書込みプ
ログラムを用いて、前記第２メモリから前記第１メモリ
への前記基本データの書込みを行うことを特徴とする請
求項３１記載の基本データ書込み方法。
【請求項３３】前記アドレス設定ステップは、前記基本データ領域を、前記アドレス設定回路であるメ
モリ選択回路を用いて、前記第１メモリから前記第２メ
モリに切り換えて割り当てるメモリ切換ステップと、前記基本データ領域を、前記メモリ選択回路を用いて、
前記第２メモリから前記第１メモリに再度切り換えて割
り当てるメモリ再切換ステップとを有することを特徴と
する請求項３２記載の基本データ書込み方法。
【請求項３４】前記メモリ切換ステップ及び前記メモ
リ再切換ステップにおいて、メモリ切換え及びメモリ再
切換えをチップセレクト信号またはアウトプットイネー
ブル信号を用いて行うことを特徴とする請求項３３記載
の基本データ書込み方法。
【請求項３５】前記基本データ書込みステップは、前記メモリ切換ステップ実行後に前記書込みプログラム
を前記第２メモリから前記プロセッサシステムまたは前
記基本データ書込み装置に設置された書込み用メモリに
転記するプログラム転記ステップと、前記書込み用メモリに転記された前記書込みプログラム
を起動するプログラム起動ステップと、前記基本データを前記第２メモリから前記書込み用メモ
リに転記する基本データ第１転記ステップと、前記メモリ再切換ステップ実行後に前記基本データを前
記書込み用メモリから前記第１メモリに転記する基本デ
ータ第２転記ステップとを有することを特徴とする請求
項３３記載の基本データ書込み方法。
【請求項３６】前記アドレス設定ステップにおいて、
前記第１メモリ及び前記第２メモリにそれぞれ異なるア
ドレス領域を設定することを特徴とする請求項３２記載
の基本データ書込み方法。
【請求項３７】前記書込み装置接続ステップにおい
て、接続検知回路によって前記基本データ書込み装置の
前記プロセッサシステムへの接続を検知することを特徴
とする請求項３１記載の基本データ書込み方法。
【請求項３８】前記アドレス設定ステップにおいて、
前記書込み装置接続ステップでの前記接続検知回路によ
る接続検知に基づいてアドレス領域の設定を自動的に行
うことを特徴とする請求項３７記載の基本データ書込み
方法。
【請求項３９】前記アドレス設定ステップにおいて、
外部から前記アドレス設定回路に入力されたアドレス設
定指示信号に基づいてアドレス領域の設定を行うことを
特徴とする請求項３１記載の基本データ書込み方法。
【請求項４０】前記アドレス設定ステップにおいて、
前記アドレス設定回路に設けられたタイマを用いて所定
のタイミングでアドレス領域の設定を自動的に行うこと
を特徴とする請求項３１記載の基本データ書込み方法。
【請求項４１】前記書込み装置接続ステップ、前記ア
ドレス設定ステップ、及び前記基本データ書込みステッ
プの全ステップが終了したことを通知する終了通知ステ
ップを有することを特徴とする請求項３１記載の基本デ
ータ書込み方法。