JP2001188819A - ホールド違反改善方法、半導体集積回路、及びコンピュータ読み出し可能な記憶媒体 - Google Patents
ホールド違反改善方法、半導体集積回路、及びコンピュータ読み出し可能な記憶媒体Info
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Abstract
(57)【要約】
【課題】 半導体集積回路において、セットアップ違反
に対する余裕分を減らすことなくホールド違反を改善す
ることができるホールド違反改善方法等を提供する。 【解決手段】 タイミング解析で順序回路に対してホー
ルド制約を満たす必要がある。ある集積回路内の順序回
路１０１から順序回路１０２へのパスの遅延値が小さ過
ぎ、ホールド違反を発生した場合、ホールド違反を改善
する方法として順序回路１０１から順序回路１０２への
パスに含まれているセルを順序回路１０１側から順にタ
イミング解析し、セルの入力ピンに対する最悪遅延値よ
り遅くならない程度に遅延用のセルを挿入することで順
序回路１０１から順序回路１０２へのパスのホールド違
反を改善する。
に対する余裕分を減らすことなくホールド違反を改善す
ることができるホールド違反改善方法等を提供する。 【解決手段】 タイミング解析で順序回路に対してホー
ルド制約を満たす必要がある。ある集積回路内の順序回
路１０１から順序回路１０２へのパスの遅延値が小さ過
ぎ、ホールド違反を発生した場合、ホールド違反を改善
する方法として順序回路１０１から順序回路１０２への
パスに含まれているセルを順序回路１０１側から順にタ
イミング解析し、セルの入力ピンに対する最悪遅延値よ
り遅くならない程度に遅延用のセルを挿入することで順
序回路１０１から順序回路１０２へのパスのホールド違
反を改善する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路内
のパスのホールド違反を改善するホールド違反改善方法
等に関する。
のパスのホールド違反を改善するホールド違反改善方法
等に関する。
【０００２】
【従来の技術】集積回路において順序回路を利用してい
る場合に、所望する動作を実現するためにはタイミング
解析で順序回路に対してホールド制約を満たす必要があ
る。ある集積回路内の順序回路Ａから順序回路Ｂへのパ
スの遅延値が小さ過ぎてホールド違反を発生した場合、
ホールド違反を改善する方法として、従来では、ホール
ド違反が発生したパスの終端の順序回路の前段に遅延セ
ルを挿入したり、その位置に遅延セルを挿入するとセッ
トアップ違反が発生する場合には、パスの終端から順に
遅延セルが挿入できる位置に挿入を実行する。
る場合に、所望する動作を実現するためにはタイミング
解析で順序回路に対してホールド制約を満たす必要があ
る。ある集積回路内の順序回路Ａから順序回路Ｂへのパ
スの遅延値が小さ過ぎてホールド違反を発生した場合、
ホールド違反を改善する方法として、従来では、ホール
ド違反が発生したパスの終端の順序回路の前段に遅延セ
ルを挿入したり、その位置に遅延セルを挿入するとセッ
トアップ違反が発生する場合には、パスの終端から順に
遅延セルが挿入できる位置に挿入を実行する。
【０００３】しかし、このアルゴリズムでは、セットア
ップ違反が生じない限り、限界までセットアップ違反に
対する余裕を減少させ、ホールド違反を改善することに
なる。この例を図７、図８及び図９を参照して説明す
る。
ップ違反が生じない限り、限界までセットアップ違反に
対する余裕を減少させ、ホールド違反を改善することに
なる。この例を図７、図８及び図９を参照して説明す
る。
【０００４】図７は、順序回路と組み合わせ回路で構成
される従来の集積回路の回路図である。
される従来の集積回路の回路図である。
【０００５】この集積回路は、順序回路１０１、１０
２、１０３を有し、順序回路１０１と１０２との間には
組み合わせ回路１０４、１０５が接続され、さらに順序
回路１０３には組み合わせ回路１０５が接続されてい
る。
２、１０３を有し、順序回路１０１と１０２との間には
組み合わせ回路１０４、１０５が接続され、さらに順序
回路１０３には組み合わせ回路１０５が接続されてい
る。
【０００６】同図に示すように、順序回路１０１から順
序回路１０２のパスＡと、順序回路１０３から順序回路
１０２のパスＢが存在し、順序回路１０１から組み合わ
せ回路１０４、１０５を通って順序回路１０２に到達す
る遅延時間をＴ１とし、順序回路１０３から組み合わせ
回路１０５を通って順序回路１０２に到達する遅延時間
をＴ２とする。
序回路１０２のパスＡと、順序回路１０３から順序回路
１０２のパスＢが存在し、順序回路１０１から組み合わ
せ回路１０４、１０５を通って順序回路１０２に到達す
る遅延時間をＴ１とし、順序回路１０３から組み合わせ
回路１０５を通って順序回路１０２に到達する遅延時間
をＴ２とする。
【０００７】遅延時間Ｔ１、Ｔ２とクロックＣＫの関係
が図８に示すような場合において、順序回路１０１、１
０２、１０３のセットアップ時間Ｔ３、ホールド時間Ｔ
４を考慮すると、パスＡはセットアップ時間に対して時
間Ｔ５の余裕があり、パスＢはホールド時間に対して時
間Ｔ６の違反がある。
が図８に示すような場合において、順序回路１０１、１
０２、１０３のセットアップ時間Ｔ３、ホールド時間Ｔ
４を考慮すると、パスＡはセットアップ時間に対して時
間Ｔ５の余裕があり、パスＢはホールド時間に対して時
間Ｔ６の違反がある。
【０００８】時間Ｔ６の違反を改善するために、従来の
アルゴリズムでは、図７に示すように順序回路１０２と
組み合わせ回路１０５との間に遅延セル１１０を挿入す
る。
アルゴリズムでは、図７に示すように順序回路１０２と
組み合わせ回路１０５との間に遅延セル１１０を挿入す
る。
【０００９】この遅延セル１１０の挿入によりパスＢへ
の遅延が増加し（図９のＤＬ）、ホールド違反が解消さ
れる。
の遅延が増加し（図９のＤＬ）、ホールド違反が解消さ
れる。
【００１０】次に、図１０に示す回路を含む集積回路を
対象として、従来のアルゴリズムに沿って改善する方法
について説明する。
対象として、従来のアルゴリズムに沿って改善する方法
について説明する。
【００１１】この集積回路は、３入力１出力のセレクタ
２０１を有し、その入力ピンＡ、Ｂには組み合わせ回路
２０２、２０３が接続され、さらに入力ピンＳには順序
回路２０４が接続されている。そして、出力ピンＺには
順序回路２０５が接続されている。
２０１を有し、その入力ピンＡ、Ｂには組み合わせ回路
２０２、２０３が接続され、さらに入力ピンＳには順序
回路２０４が接続されている。そして、出力ピンＺには
順序回路２０５が接続されている。
【００１２】ここで、組み合わせ回路２０２、セレクタ
２０１の入力ピンＡ及び出力ピンＺを通過して順序回路
２０５に到達するパスをパスＭと呼び、組み合わせ回路
２０３、セレクタ２０１の入力ピンＢ及び出力ピンＺを
通過して順序回路２０５に到達するパスをパスＮと呼
び、順序回路２０４が始点となり、セレクタ２０１の入
力ピンＳ及び出力ピンＺを通過して順序回路２０５に到
達するパスをパスＳと呼ぶ。そして、パスＭの遅延時間
をＴ１１とし、パスＮの遅延時間をＴ１２とし、パスＳ
の遅延時間をＴ１３とする。
２０１の入力ピンＡ及び出力ピンＺを通過して順序回路
２０５に到達するパスをパスＭと呼び、組み合わせ回路
２０３、セレクタ２０１の入力ピンＢ及び出力ピンＺを
通過して順序回路２０５に到達するパスをパスＮと呼
び、順序回路２０４が始点となり、セレクタ２０１の入
力ピンＳ及び出力ピンＺを通過して順序回路２０５に到
達するパスをパスＳと呼ぶ。そして、パスＭの遅延時間
をＴ１１とし、パスＮの遅延時間をＴ１２とし、パスＳ
の遅延時間をＴ１３とする。
【００１３】遅延時間Ｔ１１、Ｔ１２、Ｔ１３とクロッ
クＣＫの関係が図１１に示すような場合において、順序
回路２０５のセットアップ時間Ｔ３とホールド時間Ｔ４
を考慮すると、パスＭはセットアップ時間に対して時間
Ｔ５の余裕があり、パスＮはセットアップ時間に対して
時間Ｔ７の余裕があり、パスＳは、ホールド時間に対し
て時間Ｔ６の違反がある。
クＣＫの関係が図１１に示すような場合において、順序
回路２０５のセットアップ時間Ｔ３とホールド時間Ｔ４
を考慮すると、パスＭはセットアップ時間に対して時間
Ｔ５の余裕があり、パスＮはセットアップ時間に対して
時間Ｔ７の余裕があり、パスＳは、ホールド時間に対し
て時間Ｔ６の違反がある。
【００１４】時間Ｔ６の違反を改善するために、従来の
アルゴリズムでは、図１０に示すようにセレクタ２０１
と順序回路２０５との間に遅延セル２２０を挿入する。
この遅延セル２２０の挿入により、パスＳへの遅延が増
加し（図１２のＤＬ）、ホールド違反が解消される。
アルゴリズムでは、図１０に示すようにセレクタ２０１
と順序回路２０５との間に遅延セル２２０を挿入する。
この遅延セル２２０の挿入により、パスＳへの遅延が増
加し（図１２のＤＬ）、ホールド違反が解消される。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
ホールド違反改善方法では、次のような問題点があっ
た。
ホールド違反改善方法では、次のような問題点があっ
た。
【００１６】（１）図７の回路においては、遅延セル１
１０の挿入により、パスＢへの遅延が増加し（図９のＴ
２’）、ホールド違反が解消される。しかし、パスＡへ
の遅延も同様に増加するため（図９のＴ１’）、セット
アップ時間に対しての余裕分Ｔ５が減少する（図９のＤ
Ｌ）、という問題があった。セットアップ違反に対する
余裕分Ｔ５は、レイアウトを行った時に必要となる場合
があり、出来るだけ残しておくべきものである。
１０の挿入により、パスＢへの遅延が増加し（図９のＴ
２’）、ホールド違反が解消される。しかし、パスＡへ
の遅延も同様に増加するため（図９のＴ１’）、セット
アップ時間に対しての余裕分Ｔ５が減少する（図９のＤ
Ｌ）、という問題があった。セットアップ違反に対する
余裕分Ｔ５は、レイアウトを行った時に必要となる場合
があり、出来るだけ残しておくべきものである。
【００１７】（２）図１０の回路においても、遅延セル
２２０の挿入により、パスＳへの遅延が増加し（図１２
のＴ１３’）、ホールド違反が解消される。しかし、パ
スＭ、Ｎへの遅延も同様に増加するため（図１２のＴ１
１’、Ｔ１２’）、セットアップ時間に対しての余裕分
Ｔ５、Ｔ７が減少してしまう。上記同様に、セットアッ
プ違反に対する余裕分Ｔ５、Ｔ７は、出来るだけ残して
おくべきものである。
２２０の挿入により、パスＳへの遅延が増加し（図１２
のＴ１３’）、ホールド違反が解消される。しかし、パ
スＭ、Ｎへの遅延も同様に増加するため（図１２のＴ１
１’、Ｔ１２’）、セットアップ時間に対しての余裕分
Ｔ５、Ｔ７が減少してしまう。上記同様に、セットアッ
プ違反に対する余裕分Ｔ５、Ｔ７は、出来るだけ残して
おくべきものである。
【００１８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、半導体集積回
路において、セットアップ違反に対する余裕分を減らす
ことなくホールド違反を改善することができるホールド
違反改善方法等を提供することである。
するためになされたもので、その目的は、半導体集積回
路において、セットアップ違反に対する余裕分を減らす
ことなくホールド違反を改善することができるホールド
違反改善方法等を提供することである。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係るホールド違反改善方法で
は、半導体集積回路内の第１の順序回路から第２の順序
回路へのパスの遅延値が小さくてホールド違反を発生し
た場合に、前記第１の順序回路から前記第２の順序回路
へのパスに含まれているセルを前記第１の順序回路側か
ら順にタイミング解析し、前記セルの入力ピンに対する
最悪遅延値より遅くならない遅延量で遅延用セルを挿入
することを特徴とする。
に、請求項１記載の発明に係るホールド違反改善方法で
は、半導体集積回路内の第１の順序回路から第２の順序
回路へのパスの遅延値が小さくてホールド違反を発生し
た場合に、前記第１の順序回路から前記第２の順序回路
へのパスに含まれているセルを前記第１の順序回路側か
ら順にタイミング解析し、前記セルの入力ピンに対する
最悪遅延値より遅くならない遅延量で遅延用セルを挿入
することを特徴とする。
【００２０】請求項２記載の発明に係るホールド違反改
善方法では、半導体集積回路においてパス解析を実行し
てホールド最悪パスを調べる処理と、前記ホールド最悪
パスがホールド違反しているか否かを判定する処理と、
前記ホールド最悪パスの始点に近いセルから順に解析対
象セルとして設定する処理と、前記解析対象セルのすべ
ての入力のパス解析を実行して最大遅延値を求めて、こ
の値を超えない範囲でホールド違反の改善のために遅延
用セルを挿入する処理とを実行することを特徴とする。
善方法では、半導体集積回路においてパス解析を実行し
てホールド最悪パスを調べる処理と、前記ホールド最悪
パスがホールド違反しているか否かを判定する処理と、
前記ホールド最悪パスの始点に近いセルから順に解析対
象セルとして設定する処理と、前記解析対象セルのすべ
ての入力のパス解析を実行して最大遅延値を求めて、こ
の値を超えない範囲でホールド違反の改善のために遅延
用セルを挿入する処理とを実行することを特徴とする。
【００２１】請求項３記載の発明に係るホールド違反改
善方法では、請求項２記載のホールド違反改善方法にお
いて、前記ホールド最悪パスのホールド違反が直るまで
ループする処理と、対象回路のホールド違反がすべて改
善されるまでループする処理とを実行することを特徴と
する請求項２記載のホールド違反改善方法。
善方法では、請求項２記載のホールド違反改善方法にお
いて、前記ホールド最悪パスのホールド違反が直るまで
ループする処理と、対象回路のホールド違反がすべて改
善されるまでループする処理とを実行することを特徴と
する請求項２記載のホールド違反改善方法。
【００２２】請求項４記載の発明に係る半導体集積回路
では、請求項１乃至に請求項３記載のホールド違反改善
方法により挿入された遅延用セルを有することを特徴と
する。
では、請求項１乃至に請求項３記載のホールド違反改善
方法により挿入された遅延用セルを有することを特徴と
する。
【００２３】請求項５記載の発明に係るコンピュータ読
み出し可能な記憶媒体では、請求項１乃至に請求項３記
載のホールド違反改善方法を実行するプログラムを格納
したことを特徴とする。
み出し可能な記憶媒体では、請求項１乃至に請求項３記
載のホールド違反改善方法を実行するプログラムを格納
したことを特徴とする。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００２５】図１は、本発明の実施の一形態に係るホー
ルド違反改善方法を示すフロー図である。
ルド違反改善方法を示すフロー図である。
【００２６】このアルゴリズムは、まずステップＳ１１
で、初期設定としてホールド違反改善のために挿入する
遅延セルの種類と優先順位を指定する。続くステップＳ
１２では、対象としている回路をパス解析し、ホールド
違反が発生しているパスで最も違反しているパスを決定
する。以降、このパスをホールド最悪パスと呼ぶ。
で、初期設定としてホールド違反改善のために挿入する
遅延セルの種類と優先順位を指定する。続くステップＳ
１２では、対象としている回路をパス解析し、ホールド
違反が発生しているパスで最も違反しているパスを決定
する。以降、このパスをホールド最悪パスと呼ぶ。
【００２７】そして、ステップＳ１３では、ステップＳ
１２のパス解析の結果、ホールド違反がなかった場合は
ＯＫとなり、アルゴリズムは終了する。ホールド違反が
あった場合にはＮＧとなり、ステップＳ１４の解析対象
セル設定処理に移る。
１２のパス解析の結果、ホールド違反がなかった場合は
ＯＫとなり、アルゴリズムは終了する。ホールド違反が
あった場合にはＮＧとなり、ステップＳ１４の解析対象
セル設定処理に移る。
【００２８】この解析対象セル設定処理では、ステップ
Ｓ１３の条件判断処理（１）から遷移して来た場合に
は、解析対象セルはホールド最悪パスの始点の次にある
セルとなる。一方、後述するステップＳ１７の条件判断
処理（２）から遷移して来た場合には、ステップＳ１４
の解析対象セル設定処理で設定されていた対象セルの次
のセルが新しい解析対象セルとなる。
Ｓ１３の条件判断処理（１）から遷移して来た場合に
は、解析対象セルはホールド最悪パスの始点の次にある
セルとなる。一方、後述するステップＳ１７の条件判断
処理（２）から遷移して来た場合には、ステップＳ１４
の解析対象セル設定処理で設定されていた対象セルの次
のセルが新しい解析対象セルとなる。
【００２９】次いで、ステップＳ１５へ進んで、解析対
象セルは順序回路であるか否かを判定する。順序回路で
ある場合には、ステップＳ１６でセル挿入処理（１）を
実行する。このセル挿入処理（１）では、ステップＳ１
４の解析対象セル設定処理で設定されたセルのすべての
入力ピンに対してパス解析を実行する。パス解析の結
果、解析対象セルの出力ピンまでの遅延値で最大のもの
を最大遅延値と設定する。ホールド最悪パスで通過する
入力ピンの前段にホールド違反改善用の遅延セルを挿入
する。ここで、遅延セルを挿入することによりホールド
最悪パスの出力ピンまでの遅延値が増加するが、最大遅
延値を超えない範囲でホールド違反が改善されるまで遅
延セルの挿入を実行する。
象セルは順序回路であるか否かを判定する。順序回路で
ある場合には、ステップＳ１６でセル挿入処理（１）を
実行する。このセル挿入処理（１）では、ステップＳ１
４の解析対象セル設定処理で設定されたセルのすべての
入力ピンに対してパス解析を実行する。パス解析の結
果、解析対象セルの出力ピンまでの遅延値で最大のもの
を最大遅延値と設定する。ホールド最悪パスで通過する
入力ピンの前段にホールド違反改善用の遅延セルを挿入
する。ここで、遅延セルを挿入することによりホールド
最悪パスの出力ピンまでの遅延値が増加するが、最大遅
延値を超えない範囲でホールド違反が改善されるまで遅
延セルの挿入を実行する。
【００３０】したがって、このセル挿入処理から次の処
理に移行するための条件は、ホールド最悪パスのホール
ド違反が改善されたか、これ以上遅延セルを挿入すると
最大遅延値を超えてしまう状況になった場合である。上
記いずれかの場合には、このセル挿入処理を終了し、ス
テップＳ１７の条件判断（２）に移る。ただし、ステッ
プＳ１４の解析対象セル設定処理で設定されたセルがホ
ールド最悪パスの終端のセルであった場合は、最大遅延
値を無視してホールド違反が直るまで遅延セルの挿入を
実行する。
理に移行するための条件は、ホールド最悪パスのホール
ド違反が改善されたか、これ以上遅延セルを挿入すると
最大遅延値を超えてしまう状況になった場合である。上
記いずれかの場合には、このセル挿入処理を終了し、ス
テップＳ１７の条件判断（２）に移る。ただし、ステッ
プＳ１４の解析対象セル設定処理で設定されたセルがホ
ールド最悪パスの終端のセルであった場合は、最大遅延
値を無視してホールド違反が直るまで遅延セルの挿入を
実行する。
【００３１】ステップＳ１７の条件判断処理（２）で
は、ホールド最悪パスのタイミング解析を実行し、ホー
ルド違反が直っていればＯＫとなり、ステップＳ１２の
パス解析処理に移る。ホールド違反が直っていなければ
ＮＧとなり、ステップＳ１４の解析対象セル設定処理に
移る。
は、ホールド最悪パスのタイミング解析を実行し、ホー
ルド違反が直っていればＯＫとなり、ステップＳ１２の
パス解析処理に移る。ホールド違反が直っていなければ
ＮＧとなり、ステップＳ１４の解析対象セル設定処理に
移る。
【００３２】また、前記ステップＳ１５の判定処理で、
対象セルは順序回路ではないと判断された場合は、ステ
ップＳ１８のセル挿入処理（２）へ進む。セル挿入処理
（２）では、順序回路の入力側にホールド違反がなくな
るまで遅延セルを挿入し、その後にステップＳ１２のパ
ス解析処理に戻る。
対象セルは順序回路ではないと判断された場合は、ステ
ップＳ１８のセル挿入処理（２）へ進む。セル挿入処理
（２）では、順序回路の入力側にホールド違反がなくな
るまで遅延セルを挿入し、その後にステップＳ１２のパ
ス解析処理に戻る。
【００３３】次に、上述した本実施形態のアルゴリズム
を適用した例を以下に述べる。
を適用した例を以下に述べる。
【００３４】［第１適用例］前述した図７の回路を含む
集積回路を対象として、本実施形態のホールド違反改善
方法を適用した場合について説明する。
集積回路を対象として、本実施形態のホールド違反改善
方法を適用した場合について説明する。
【００３５】図８において、クロックＣＫの周期を１０
［ｎｓ］、パスＡの順序回路１０２までの遅延値Ｔ１を
８［ｎｓ］、パスＢの順序回路１０２までの遅延値Ｔ２
を０．３［ｎｓ］とする。また、順序回路１０２のセッ
トアップ時間Ｔ３を０．５［ｎｓ］、ホールド時間Ｔ４
を０．５［ｎｓ］とする。
［ｎｓ］、パスＡの順序回路１０２までの遅延値Ｔ１を
８［ｎｓ］、パスＢの順序回路１０２までの遅延値Ｔ２
を０．３［ｎｓ］とする。また、順序回路１０２のセッ
トアップ時間Ｔ３を０．５［ｎｓ］、ホールド時間Ｔ４
を０．５［ｎｓ］とする。
【００３６】これらの解析を条件とすると、順序回路１
０２に対するセットアップは、１０．０−８．０−０．
５＝１．５となり、１．５［ｎｓ］の余裕分があるが、
ホールドは０．３−０．５＝−０．２となり、０．２
［ｎｓ］のホールド違反が発生する。このホールド違反
を図１に示した本実施形態のアルゴリズムに沿って改善
する。
０２に対するセットアップは、１０．０−８．０−０．
５＝１．５となり、１．５［ｎｓ］の余裕分があるが、
ホールドは０．３−０．５＝−０．２となり、０．２
［ｎｓ］のホールド違反が発生する。このホールド違反
を図１に示した本実施形態のアルゴリズムに沿って改善
する。
【００３７】まず、初期設定処理（ステップＳ１１）と
して遅延セルの指定を行う。次にパス解析処理（ステッ
プＳ１２）で順序回路１０３が始点となり、組み合わせ
回路１０５を通過するパスＢがホールド最悪パスとして
解析されたとする（順序回路１０２でホールド違反を起
こす）。
して遅延セルの指定を行う。次にパス解析処理（ステッ
プＳ１２）で順序回路１０３が始点となり、組み合わせ
回路１０５を通過するパスＢがホールド最悪パスとして
解析されたとする（順序回路１０２でホールド違反を起
こす）。
【００３８】条件判断（１）の処理（ステップＳ１３）
では、パス解析処理の結果、ホールド違反が発生してい
るので、ステップＳ１４の解析対象セル設定処理に移行
する。ここで、ホールド最悪パスの始点は順序回路１０
３であるので、その次のセルである組み合わせ回路１０
５が解析対象セルとして設定される。
では、パス解析処理の結果、ホールド違反が発生してい
るので、ステップＳ１４の解析対象セル設定処理に移行
する。ここで、ホールド最悪パスの始点は順序回路１０
３であるので、その次のセルである組み合わせ回路１０
５が解析対象セルとして設定される。
【００３９】セル挿入処理において、組み合わせ回路１
０５の入力ピンが解析される。パスＡ、パスＢの解析結
果として、順序回路１０２に到達するまでの遅延値をそ
れぞれ、８［ｎｓ］、０．３［ｎｓ］と仮定しているの
で、最大遅延値は８［ｎｓ］となる。最大遅延値を超え
ない範囲で組み合わせ回路１０５のパスＢで通過する入
力ピンの前段に遅延セル１０を挿入する（図２参照）。
この遅延セル１０の挿入によってホールド違反が解消さ
れる。
０５の入力ピンが解析される。パスＡ、パスＢの解析結
果として、順序回路１０２に到達するまでの遅延値をそ
れぞれ、８［ｎｓ］、０．３［ｎｓ］と仮定しているの
で、最大遅延値は８［ｎｓ］となる。最大遅延値を超え
ない範囲で組み合わせ回路１０５のパスＢで通過する入
力ピンの前段に遅延セル１０を挿入する（図２参照）。
この遅延セル１０の挿入によってホールド違反が解消さ
れる。
【００４０】条件判断（２）処理（ステップＳ１７）で
は、ホールド違反が直っているので、パス解析処理（ス
テップＳ１２）に移行し、このパス以外にホールド違反
がなければ、プログラムは終了する。
は、ホールド違反が直っているので、パス解析処理（ス
テップＳ１２）に移行し、このパス以外にホールド違反
がなければ、プログラムは終了する。
【００４１】かくして適用した結果は、図３に示すよう
に、遅延セル１０の挿入によりパスＢへの遅延が増加し
（図３のＤＬ）、ホールド違反が解消される。また、パ
スＡへの遅延は変化しないため（図３のＴ１）、セット
アップ時間に対しての余裕分Ｔ５は減少しない（図３の
ＧＤ）。
に、遅延セル１０の挿入によりパスＢへの遅延が増加し
（図３のＤＬ）、ホールド違反が解消される。また、パ
スＡへの遅延は変化しないため（図３のＴ１）、セット
アップ時間に対しての余裕分Ｔ５は減少しない（図３の
ＧＤ）。
【００４２】［第２適用例］前述した図１０の回路を含
む集積回路を対象として、本実施形態のホールド違反改
善方法を説明する。
む集積回路を対象として、本実施形態のホールド違反改
善方法を説明する。
【００４３】図１１において、クロックＣＫの周期を１
０［ｎｓ］、パスＭの順序回路２０５までの遅延値Ｔ１
１を８［ｎｓ］、パスＮの順序回路２０５までの遅延値
Ｔ１２を７［ｎｓ］、パスＳの順序回路２０５までの遅
延値Ｔ１３を０．３［ｎｓ］とする。また、順序回路２
０５のセットアップ時間を０．５［ｎｓ］、ホールド時
間を０．５［ｎｓ］とする。
０［ｎｓ］、パスＭの順序回路２０５までの遅延値Ｔ１
１を８［ｎｓ］、パスＮの順序回路２０５までの遅延値
Ｔ１２を７［ｎｓ］、パスＳの順序回路２０５までの遅
延値Ｔ１３を０．３［ｎｓ］とする。また、順序回路２
０５のセットアップ時間を０．５［ｎｓ］、ホールド時
間を０．５［ｎｓ］とする。
【００４４】これらの解析を条件とすると、順序回路２
０５に対するセットアップは、１０．０−８．０−０．
５＝１．５となり、１．５［ｎｓ］の余裕があるが、ホ
ールドは０．３−０．５＝−０．２となり、０．２［ｎ
ｓ］のホールド違反が発生する。このホールド違反を図
１に示した本実施形態のアルゴリズムに沿って改善す
る。
０５に対するセットアップは、１０．０−８．０−０．
５＝１．５となり、１．５［ｎｓ］の余裕があるが、ホ
ールドは０．３−０．５＝−０．２となり、０．２［ｎ
ｓ］のホールド違反が発生する。このホールド違反を図
１に示した本実施形態のアルゴリズムに沿って改善す
る。
【００４５】まず、初期設定処理（ステップＳ１１）と
して遅延セルの指定をする。次にパス解析処理（ステッ
プＳ１２）で順序回路２０４が始点となり、セレクタ２
０１のＳピン及びＺピンを通過するパスＳがホールド最
悪パスとして解析されたとする（順序回路２０６でホー
ルド違反を起こす）。
して遅延セルの指定をする。次にパス解析処理（ステッ
プＳ１２）で順序回路２０４が始点となり、セレクタ２
０１のＳピン及びＺピンを通過するパスＳがホールド最
悪パスとして解析されたとする（順序回路２０６でホー
ルド違反を起こす）。
【００４６】条件判断（１）の処理（ステップＳ１３）
では、パス解析処理の結果、ホールド違反が発生してい
るので、ステップＳ１４の解析対象セル設定処理に移行
する。ここで、ホールド最悪パスの始点は順序回路２０
４であるので、その次のセルのセレクタ２０１が解析対
象セルとして設定される。
では、パス解析処理の結果、ホールド違反が発生してい
るので、ステップＳ１４の解析対象セル設定処理に移行
する。ここで、ホールド最悪パスの始点は順序回路２０
４であるので、その次のセルのセレクタ２０１が解析対
象セルとして設定される。
【００４７】セル挿入処理において、セレクタ２０１の
入力ピンＡ、Ｂ、Ｓが解析される。
入力ピンＡ、Ｂ、Ｓが解析される。
【００４８】パスＭ、パスＮ、パスＳの解析結果とし
て、順序回路２０５に到達するまでの遅延値をそれぞ
れ、８［ｎｓ］、７［ｎｓ］、０．３［ｎｓ］と仮定し
ているので、最大遅延値は８［ｎｓ］となる。最大遅延
値を超えない範囲でセレクタ２０１のＳピンの前段に遅
延セル２０を挿入する（図４参照）。この遅延セル２０
の挿入によってホールド違反が解消される。
て、順序回路２０５に到達するまでの遅延値をそれぞ
れ、８［ｎｓ］、７［ｎｓ］、０．３［ｎｓ］と仮定し
ているので、最大遅延値は８［ｎｓ］となる。最大遅延
値を超えない範囲でセレクタ２０１のＳピンの前段に遅
延セル２０を挿入する（図４参照）。この遅延セル２０
の挿入によってホールド違反が解消される。
【００４９】条件判断（２）処理では、ホールド違反が
直っているので、パス解析処理（ステップＳ１２）に移
行し、このパス以外にホールド違反がなければ、プログ
ラムは終了する。
直っているので、パス解析処理（ステップＳ１２）に移
行し、このパス以外にホールド違反がなければ、プログ
ラムは終了する。
【００５０】かくして適用した結果は、図５に示すよう
に、遅延セル２０の挿入により、パスＳへの遅延が増加
し（図５のＤＬ）、ホールド違反が解消される。また、
パスＭ、Ｎへの遅延は変化しないため（図５のＴ１１、
Ｔ１２）、セットアップ時間に対しての余裕分Ｔ５、Ｔ
７は減少しない（図５のＧＤ）。
に、遅延セル２０の挿入により、パスＳへの遅延が増加
し（図５のＤＬ）、ホールド違反が解消される。また、
パスＭ、Ｎへの遅延は変化しないため（図５のＴ１１、
Ｔ１２）、セットアップ時間に対しての余裕分Ｔ５、Ｔ
７は減少しない（図５のＧＤ）。
【００５１】［第３適用例］図６は、本実施形態に係る
ホールド違反改善方法の第３適用例を示す集積回路の回
路図である。
ホールド違反改善方法の第３適用例を示す集積回路の回
路図である。
【００５２】この集積回路は、順序回路３１、３２と順
序回路３３との間に２入力オアゲート３４が配置され、
オアゲート３４の一つの入力と順序回路３１との間に組
み合わせ回路３５が接続されている。さらに、オアゲー
ト３４の他の入力と順序回路３２との間には組み合わせ
回路３６、３７が接続されている。そして、組み合わせ
回路３６、３７間の接続点から分岐されて、セレクタ４
３と順序回路４１とが順次接続されている。同様に、組
み合わせ回路３７とオアゲート３４との間の接続点から
分岐されて、セレクタ４４と順序回路４２とが順次接続
されている。
序回路３３との間に２入力オアゲート３４が配置され、
オアゲート３４の一つの入力と順序回路３１との間に組
み合わせ回路３５が接続されている。さらに、オアゲー
ト３４の他の入力と順序回路３２との間には組み合わせ
回路３６、３７が接続されている。そして、組み合わせ
回路３６、３７間の接続点から分岐されて、セレクタ４
３と順序回路４１とが順次接続されている。同様に、組
み合わせ回路３７とオアゲート３４との間の接続点から
分岐されて、セレクタ４４と順序回路４２とが順次接続
されている。
【００５３】かかる回路構成において、順序回路３２か
ら組み合わせ回路３６、３７とオアゲート３４を介して
順序回路３３に到達する第１の経路に、ホールド違反が
発生していた場合について説明する。
ら組み合わせ回路３６、３７とオアゲート３４を介して
順序回路３３に到達する第１の経路に、ホールド違反が
発生していた場合について説明する。
【００５４】従来のホールド違反改善アルゴリズムで
は、順序回路３１から組み合わせ回路３５とオアゲート
３４を介して順序回路３３に到達する第２の経路のタイ
ミングを考慮しつつ、まずオアゲート３４と順序回路３
３との間に遅延セル５１を挿入する。これでホールド違
反が改善されない場合は、さらにオアゲート３４の入力
側に遅延セル５２を挿入する。
は、順序回路３１から組み合わせ回路３５とオアゲート
３４を介して順序回路３３に到達する第２の経路のタイ
ミングを考慮しつつ、まずオアゲート３４と順序回路３
３との間に遅延セル５１を挿入する。これでホールド違
反が改善されない場合は、さらにオアゲート３４の入力
側に遅延セル５２を挿入する。
【００５５】また、順序回路４１に至る経路にもホール
ド違反が発生していた場合には、まずセレクタ４３と順
序回路４１との間に遅延セル５３を挿入し、それでも改
善されない場合には、組み合わせ回路３６とセレクタ４
３との間に遅延セル５４を挿入する。同様に順序回路４
２に至る経路にもホールド違反が発生していた場合に
は、まずセレクタ４４と順序回路４２との間に遅延セル
５５を挿入し、それでも改善されない場合には、組み合
わせ回路３７とセレクタ４４との間に遅延セル５６を挿
入する。
ド違反が発生していた場合には、まずセレクタ４３と順
序回路４１との間に遅延セル５３を挿入し、それでも改
善されない場合には、組み合わせ回路３６とセレクタ４
３との間に遅延セル５４を挿入する。同様に順序回路４
２に至る経路にもホールド違反が発生していた場合に
は、まずセレクタ４４と順序回路４２との間に遅延セル
５５を挿入し、それでも改善されない場合には、組み合
わせ回路３７とセレクタ４４との間に遅延セル５６を挿
入する。
【００５６】これに対して、上述した経路にホールド違
反が発生している場合において、本実施形態のホールド
違反改善アルゴリズムを用いると、図６に示すように、
順序回路３２と組み合わせ回路３６との間にのみ遅延セ
ル５０を挿入すれば済むことになる。
反が発生している場合において、本実施形態のホールド
違反改善アルゴリズムを用いると、図６に示すように、
順序回路３２と組み合わせ回路３６との間にのみ遅延セ
ル５０を挿入すれば済むことになる。
【００５７】これにより、多数の遅延セル５１、５２、
５３、５４、５５、５６を本実施形態のアルゴリズムで
挿入した遅延セル５０で代用することができるので、回
路面積を大幅に縮小することができると共に、低電力化
を図ることが可能である。また第２の経路に遅延セルを
挿入しないので、タイミングの余裕を保持することがで
きる。
５３、５４、５５、５６を本実施形態のアルゴリズムで
挿入した遅延セル５０で代用することができるので、回
路面積を大幅に縮小することができると共に、低電力化
を図ることが可能である。また第２の経路に遅延セルを
挿入しないので、タイミングの余裕を保持することがで
きる。
【００５８】
【発明の効果】以上詳細に説明したように本発明によれ
ば、半導体集積回路において、セットアップ違反に対す
る余裕分を減らすことなくホールド違反を改善すること
ができる。これにより、レイアウト処理について、セル
の配置やネットの配線に対してより緩い制約で実施する
ことができ、レイアウトの品質やレイアウトの再施行回
数を減少させ、設計時間を向上させることが可能にな
る。ホールド違反を引き起こす根元に対して改善を行う
ので、違反改善のための遅延セルの挿入数が少なくなる
結果、面積の縮小化及び低電力化に寄与する。
ば、半導体集積回路において、セットアップ違反に対す
る余裕分を減らすことなくホールド違反を改善すること
ができる。これにより、レイアウト処理について、セル
の配置やネットの配線に対してより緩い制約で実施する
ことができ、レイアウトの品質やレイアウトの再施行回
数を減少させ、設計時間を向上させることが可能にな
る。ホールド違反を引き起こす根元に対して改善を行う
ので、違反改善のための遅延セルの挿入数が少なくなる
結果、面積の縮小化及び低電力化に寄与する。
【図１】本発明の実施の一形態に係るホールド違反改善
方法を示すフロー図である。
方法を示すフロー図である。
【図２】実施形態に係るホールド違反改善方法の第１適
用例を示す集積回路の回路図である。
用例を示す集積回路の回路図である。
【図３】実施形態に係るアルゴリズムの適用結果を示す
タイミングチャートである。
タイミングチャートである。
【図４】実施形態に係るホールド違反改善方法の第２適
用例を示す集積回路の回路図である。
用例を示す集積回路の回路図である。
【図５】実施形態に係るアルゴリズムの適用結果を示す
タイミングチャートである。
タイミングチャートである。
【図６】実施形態に係るホールド違反改善方法の第３適
用例を示す集積回路の回路図である。
用例を示す集積回路の回路図である。
【図７】順序回路と組み合わせ回路で構成される従来の
集積回路の回路図である。
集積回路の回路図である。
【図８】図７の集積回路のタイミングチャートである。
【図９】従来のアルゴリズムの適用結果を示すタイミン
グチャートである。
グチャートである。
【図１０】順序回路と組み合わせ回路で構成される従来
の他の集積回路の回路図である。
の他の集積回路の回路図である。
【図１１】図１０の集積回路のタイミングチャートであ
る。
る。
【図１２】従来のアルゴリズムの適用結果を示すタイミ
ングチャートである。
ングチャートである。
１０１、１０２、１０３ 順序回路 １０４、１０５ 組み合わせ回路 ２０１ セレクタ ２０２、２０３ 組み合わせ回路 ２０４、２０５ 順序回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA03 JA01 5F038 CA17 CD06 CD09 DF06 EZ20 5F064 BB04 DD50 EE47 EE54 EE60 HH06 HH10
Claims (5)
- 【請求項１】 半導体集積回路内の第１の順序回路から
第２の順序回路へのパスの遅延値が小さくてホールド違
反を発生した場合に、前記第１の順序回路から前記第２
の順序回路へのパスに含まれているセルを前記第１の順
序回路側から順にタイミング解析し、前記セルの入力ピ
ンに対する最悪遅延値より遅くならない遅延量で遅延用
セルを挿入することを特徴とするホールド違反改善方
法。 - 【請求項２】 半導体集積回路においてパス解析を実行
してホールド最悪パスを調べる処理と、 前記ホールド最悪パスがホールド違反しているか否かを
判定する処理と、 前記ホールド最悪パスの始点に近いセルから順に解析対
象セルとして設定する処理と、 前記解析対象セルのすべての入力のパス解析を実行して
最大遅延値を求めて、この値を超えない範囲でホールド
違反の改善のために遅延用セルを挿入する処理とを実行
することを特徴とするホールド違反改善方法。 - 【請求項３】 前記ホールド最悪パスのホールド違反が
直るまでループする処理と、 対象回路のホールド違反がすべて改善されるまでループ
する処理とを実行することを特徴とする請求項２記載の
ホールド違反改善方法。 - 【請求項４】 請求項１乃至に請求項３記載のホールド
違反改善方法により挿入された遅延用セルを有すること
を特徴とする半導体集積回路。 - 【請求項５】 請求項１乃至に請求項３記載のホールド
違反改善方法を実行するプログラムを格納したことを特
徴とするコンピュータ読み出し可能な記憶媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000099A JP2001188819A (ja) | 2000-01-04 | 2000-01-04 | ホールド違反改善方法、半導体集積回路、及びコンピュータ読み出し可能な記憶媒体 |
| US09/752,446 US20010007144A1 (en) | 2000-01-04 | 2001-01-03 | Hold violation improvement method, semiconductor integrated circuit, and program for executing hold violation improvement method by computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000099A JP2001188819A (ja) | 2000-01-04 | 2000-01-04 | ホールド違反改善方法、半導体集積回路、及びコンピュータ読み出し可能な記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001188819A true JP2001188819A (ja) | 2001-07-10 |
Family
ID=18529512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000000099A Withdrawn JP2001188819A (ja) | 2000-01-04 | 2000-01-04 | ホールド違反改善方法、半導体集積回路、及びコンピュータ読み出し可能な記憶媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010007144A1 (ja) |
| JP (1) | JP2001188819A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7302657B2 (en) * | 2001-10-29 | 2007-11-27 | Telefonaktiebolaget L M Ericsson (Publ) | Optimization of the design of a synchronous digital circuit |
| JP4237434B2 (ja) * | 2001-11-26 | 2009-03-11 | 富士通マイクロエレクトロニクス株式会社 | 集積回路のホールドタイムエラー修正方法及びその修正プログラム |
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| JP2006155056A (ja) * | 2004-11-26 | 2006-06-15 | Fujitsu Ltd | タイミングエラー修正方法 |
| US8065646B2 (en) * | 2005-09-07 | 2011-11-22 | Freescale Semiconductor, Inc. | Method and a computer readable medium for performing static timing analysis of a design of an integrated circuit |
| US8390354B2 (en) * | 2006-05-17 | 2013-03-05 | Freescale Semiconductor, Inc. | Delay configurable device and methods thereof |
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| US7996812B2 (en) * | 2008-08-14 | 2011-08-09 | International Business Machines Corporation | Method of minimizing early-mode violations causing minimum impact to a chip design |
| JP5148434B2 (ja) * | 2008-09-22 | 2013-02-20 | ルネサスエレクトロニクス株式会社 | ホールドタイムエラーの収束方法、収束装置、及び収束プログラム |
| US8453090B2 (en) * | 2010-10-21 | 2013-05-28 | Global Unichip Corp. | System and method for optimizing logic timing |
| US8589846B2 (en) * | 2011-12-02 | 2013-11-19 | Synopsys, Inc. | Modeling transition effects for circuit optimization |
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| US9519746B1 (en) | 2015-06-11 | 2016-12-13 | International Business Machines Corporation | Addressing early mode slack fails by book decomposition |
| CN112232005B (zh) * | 2020-09-25 | 2023-03-28 | 山东云海国创云计算装备产业创新中心有限公司 | 一种保持时间违例修复方法、系统、设备及存储介质 |
| CN112783065B (zh) * | 2021-01-08 | 2022-01-28 | 重庆百瑞互联电子技术有限公司 | 一种时序电路优化方法、装置及其存储介质 |
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-
2000
- 2000-01-04 JP JP2000000099A patent/JP2001188819A/ja not_active Withdrawn
-
2001
- 2001-01-03 US US09/752,446 patent/US20010007144A1/en not_active Abandoned
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| Publication number | Publication date |
|---|---|
| US20010007144A1 (en) | 2001-07-05 |
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