JP2001184256A - システムlsi - Google Patents
システムlsiInfo
- Publication number
- JP2001184256A JP2001184256A JP36945999A JP36945999A JP2001184256A JP 2001184256 A JP2001184256 A JP 2001184256A JP 36945999 A JP36945999 A JP 36945999A JP 36945999 A JP36945999 A JP 36945999A JP 2001184256 A JP2001184256 A JP 2001184256A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- system lsi
- data
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36945999A JP2001184256A (ja) | 1999-12-27 | 1999-12-27 | システムlsi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36945999A JP2001184256A (ja) | 1999-12-27 | 1999-12-27 | システムlsi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001184256A true JP2001184256A (ja) | 2001-07-06 |
| JP2001184256A5 JP2001184256A5 (OSRAM) | 2005-06-30 |
Family
ID=18494480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36945999A Pending JP2001184256A (ja) | 1999-12-27 | 1999-12-27 | システムlsi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001184256A (OSRAM) |
-
1999
- 1999-12-27 JP JP36945999A patent/JP2001184256A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3406744B2 (ja) | 制御されたバーストメモリアクセスを備えたデータプロセッサおよびその方法 | |
| JP2014522040A (ja) | プロセッサキャッシュ−ランダムアクセスメモリ間の切り替え | |
| JP3226055B2 (ja) | 情報処理装置 | |
| JP2001092662A (ja) | プロセッサコア及びこれを用いたプロセッサ | |
| JPH08166902A (ja) | プログラム可能なメモリアクセスインタフェースタイプを備えた集積回路マイクロプロセッサおよび関連する方法 | |
| KR100706145B1 (ko) | 멀티프로세서 시스템에서 프로세서 집적 소자를 구성하기위한 방법 및 시스템 | |
| US20070283139A1 (en) | Information processing apparatus and control method used thereby | |
| US7376777B2 (en) | Performing an N-bit write access to an M×N-bit-only peripheral | |
| JP2002140284A (ja) | マイクロコントローラ | |
| JPH0855097A (ja) | データ処理システム及びそのメモリアクセス方法 | |
| JP2010003151A (ja) | データ処理装置 | |
| JPH0883237A (ja) | データ処理装置 | |
| JP2004199187A (ja) | Cpu内蔵lsi | |
| JPH08106446A (ja) | モジュール方式チップ選択制御回路および関連する回路および方法 | |
| US11966749B2 (en) | Processor and booting method thereof | |
| JP2749105B2 (ja) | 並列計算機のブート方式 | |
| JP2008287557A (ja) | バスシステム及びマイクロコンピュータ | |
| US20070162734A1 (en) | Initializing circuit, initializing apparatus and initializing method for intializing an apparatus | |
| US7406551B2 (en) | Bus configuration circuit | |
| US20220121614A1 (en) | System on chip comprising a plurality of central processing units | |
| JP3006487B2 (ja) | エミュレーション装置 | |
| JPH10334032A (ja) | コンピュータシステムおよびそのシステムで使用される周辺デバイス | |
| JPH10289220A (ja) | マルチcpu処理装置 | |
| JP2004334256A (ja) | データ処理システム及び制御装置 | |
| CN1885260A (zh) | 一种双cpu系统及其启动方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041020 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041020 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070508 |