JP2001184256A - System lsi - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、レジスタを内蔵
するＣＰＵと、レジスタを内蔵する周辺回路とを具備す
るシステムＬＳＩにおいて上記各レジスタのアドレスを
可変に設定可能であるシステムＬＳＩに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a system LSI having a CPU having a built-in register and a peripheral circuit having a built-in register, wherein the address of each register can be variably set.
【０００２】[0002]
【従来の技術】従来、この種のシステムＬＳＩにおいて
は、レジスタのアドレスが固定的に設定されているか、
レジスタ空間全体に対してベースドレスを可変的に設定
できるようになっている。2. Description of the Related Art Conventionally, in a system LSI of this kind, whether a register address is fixedly set,
The base address can be variably set for the entire register space.
【０００３】レジスタアドレスが固定タイプのシステム
ＬＳＩにあっては、異なるシステムＬＳＩではレジスタ
のアドレスが異なるので、同一のソフトウエア資源を用
いることはできず、ソフトウエアの変更が必要である。In a system LSI having a fixed register address, since the register addresses are different in different system LSIs, the same software resource cannot be used, and the software must be changed.
【０００４】このため、システムＬＳＩの性能を向上さ
せる場合に、ソフトウエアに変更を加えずに使用するた
めには、性能向上させたシステムＬＳＩのレジスタに旧
来のシステムＬＳＩに備えられていたレジスタのアドレ
スを引き継がせる必要があり、システムＬＳＩの設計製
造段階でソフトウエアを考慮する必要があった。Therefore, in order to improve the performance of the system LSI and to use it without changing the software, it is necessary to replace the registers of the system LSI with the improved performance with the registers provided in the old system LSI. It was necessary to take over the address, and software had to be considered at the stage of designing and manufacturing the system LSI.
【０００５】一方、ベースドレスを可変的に設定できる
システムＬＳＩにあっても、レジスタ空間を全体として
変更できるに過ぎず、各レジスタ間の相対アドレスを自
由に変更できるものでないため、固定アドレスタイプの
ものが有する上記問題点を解決できるものではない。On the other hand, even in a system LSI in which the base address can be variably set, the register space can only be changed as a whole, and the relative address between the registers cannot be freely changed. It cannot solve the above-mentioned problems.
【０００６】[0006]
【発明が解決しようとする課題】本発明は上述のような
従来のシステムＬＳＩが有する問題点を解決せんとして
なされたもので、その目的は、内蔵するレジスタのアド
レスを自由に設定することができ、これによりソフトウ
エア資源に変更を加える必要をなくすることのできるシ
ステムＬＳＩを提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the conventional system LSI, and its object is to allow the address of a built-in register to be freely set. Accordingly, it is an object of the present invention to provide a system LSI which can eliminate the need to change software resources.
【０００７】[0007]
【課題を解決するための手段】本発明に係るシステムＬ
ＳＩは、レジスタを内蔵するＣＰＵと、レジスタを内蔵
する周辺回路とを具備するシステムＬＳＩにおいて、ア
ドレスバスのアドレスデータを受けて前記レジスタ中の
該当レジスタをアクセス可能に指示する制御手段と、外
部から前記各レジスタに設定すべきアドレスを取り込む
アドレス取込手段と、このアドレス取込手段が取り込ん
だアドレスとレジスタの対応付けを前記制御手段に設定
するレジスタアドレス設定手段とを具備したことを特徴
とする。上記構成によって、レジスタを指示する制御の
内容を変更してレジスタのアドレスを可変とすることが
できる。[0007] A system L according to the present invention.
In a system LSI including a CPU having a built-in register and a peripheral circuit having a built-in register, a control means for receiving address data of an address bus and instructing the corresponding register in the register to be accessible; An address fetching unit for fetching an address to be set in each of the registers; and a register address setting unit for setting the correspondence between the address fetched by the address fetching unit and the register in the control unit. . According to the above configuration, the contents of the control for instructing the register can be changed to change the address of the register.
【０００８】[0008]
【発明の実施の形態】以下添付図面を参照して本発明に
係るシステムＬＳＩを説明する。図１には、本発明の実
施の形態に係るシステムＬＳＩ−Ａを示す。このシステ
ムＬＳＩには、レジスタＡ１、Ａ２、Ａ３を内蔵するＣ
ＰＵ１１と、周辺回路として、シリアルＩＯ１２、メモ
リコントロールユニット１３、パラレルＩＯ１４が設け
られている。シリアルＩＯ１２にはレジスタＡ４が備え
られ、メモリコントロールユニット１３にはレジスタＡ
５が備えられ、パラレルＩＯ１４にはレジスタＡ６が備
えられている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A system LSI according to the present invention will be described below with reference to the accompanying drawings. FIG. 1 shows a system LSI-A according to an embodiment of the present invention. This system LSI includes registers A1, A2, and A3,
A PU 11 and a serial IO 12, a memory control unit 13, and a parallel IO 14 are provided as peripheral circuits. The serial IO 12 has a register A4, and the memory control unit 13 has a register A4.
5, and the parallel IO 14 is provided with a register A6.
【０００９】このシステムＬＳＩ−Ａにおいて、現在は
上記各レジスタＡ１〜Ａ６には、図２に示されるような
アドレスが設定されている。これに対し、ソフトウエア
１０を実行するためには、図６のテーブルに示されるレ
ジスタＩＤがＡ１〜Ａ６の欄に対応してＲＯＭ内のデー
タの欄に記載されているアドレス値がレジスタＡ１〜Ａ
６に設定される必要がある。In this system LSI-A, addresses as shown in FIG. 2 are currently set in the registers A1 to A6. On the other hand, in order to execute the software 10, the register IDs shown in the table of FIG. 6 correspond to the columns A1 to A6 and the address values described in the data column in the ROM correspond to the registers A1 to A6. A
Must be set to 6.
【００１０】また、図３に示される第２の実施の形態に
係るシステムＬＳＩ−Ｂには、レジスタＢ１〜Ｂ４を内
蔵するＣＰＵ２１と、周辺回路として、シリアルＩＯ２
２、メモリコントロールユニット２３、ＤＭＡＣ（ダイ
レクトメモリコントローラ）２４が設けられている。シ
リアルＩＯ２２にはレジスタＢ５、Ｂ６が備えられ、メ
モリコントロールユニット１３にはレジスタＢ７が備え
られ、ＤＭＡＣ２４にはレジスタＢ８が備えられてい
る。A system LSI-B according to a second embodiment shown in FIG. 3 includes a CPU 21 having registers B1 to B4 built therein and a serial IO2 as a peripheral circuit.
2, a memory control unit 23 and a DMAC (direct memory controller) 24 are provided. The serial IO 22 includes registers B5 and B6, the memory control unit 13 includes a register B7, and the DMAC 24 includes a register B8.
【００１１】このシステムＬＳＩ−Ｂにおいて、現在は
上記各レジスタＢ１〜Ｂ８には、図４に示されるような
アドレスが設定されている。これに対し、ソフトウエア
１０を実行するためには、図６のテーブルに示されるレ
ジスタＩＤがＢ１〜Ｂ６の欄に対応してＲＯＭ内のデー
タの欄に記載されているアドレス値がレジスタＢ１〜Ｂ
６に設定される必要がある。In this system LSI-B, addresses as shown in FIG. 4 are currently set in the registers B1 to B8. On the other hand, in order to execute the software 10, the register IDs shown in the table of FIG. 6 correspond to the columns B1 to B6, and the address values described in the data column in the ROM correspond to the registers B1 to B6. B
Must be set to 6.
【００１２】上記のシステムＬＳＩ−ＡとシステムＬＳ
Ｉ−Ｂとは、同一のアーキテクチャであり、一部の機能
が異なるシステムＬＳＩである。これらシステムＬＳＩ
−ＡとシステムＬＳＩ−Ｂにおいて、レジスタＡ１とレ
ジスタＢ１は同一の機能を有するレジスタであり、ま
た、レジスタＡ２とレジスタＢ２は同一の機能を有する
レジスタであり、また、レジスタＡ３とレジスタＢ３は
同一の機能を有するレジスタであり、更に、レジスタＡ
５とレジスタＢ７も同一の機能を有するレジスタであ
る。なお、レジスタＢ４、Ｂ６、Ｂ８は、システムＬＳ
Ｉ−Ｂに新たに追加されたＬＳＩである。The above system LSI-A and system LS
The IBs are system LSIs having the same architecture but differing in some functions. These system LSIs
-A and the system LSI-B, the register A1 and the register B1 are registers having the same function, the register A2 and the register B2 are registers having the same function, and the register A3 and the register B3 are the same. And a register A
5 and the register B7 are registers having the same function. The registers B4, B6, and B8 are stored in the system LS.
This is an LSI newly added to IB.
【００１３】上記のシステムＬＳＩ−ＡとシステムＬＳ
Ｉ−Ｂには、各レジスタのアドレス設定を可変に行うた
めの構成が備えられており、これを図５に示す。この図
５の構成例は、システムＬＳＩ−Ａについて示したもの
で、システムＬＳＩ−Ｂにも同様の構成がレジスタＢ１
〜Ｂ８に対応して備えられる。The above system LSI-A and system LS
The IB is provided with a configuration for variably setting the address of each register, as shown in FIG. The configuration example in FIG. 5 shows the system LSI-A, and the same configuration is also applied to the system LSI-B to the register B1.
To B8.
【００１４】図５に示されるように、システムＬＳＩ−
Ａには、ＲＯＭ４０を外部に接続するデータ変換回路４
１が設けられ、このデータ変換回路４１にはデータ転送
回路４２が接続されている。一方、上記図１に示したシ
ステムＬＳＩ−ＡにおけるレジスタＡ１〜Ａ６には、夫
々デコーダ５１〜５６が設けられている。As shown in FIG. 5, a system LSI-
A includes a data conversion circuit 4 for connecting the ROM 40 to the outside.
The data conversion circuit 41 is connected to a data transfer circuit 42. On the other hand, the registers A1 to A6 in the system LSI-A shown in FIG. 1 are provided with decoders 51 to 56, respectively.
【００１５】上記デコーダ５１〜５６は、アドレスバス
５から到来するアドレスをデコードし、夫々が接続され
ているレジスタＡ１〜Ａ６の該当のアドレスであるか否
かを検出し、該当のアドレスである場合にはアクセスを
可能とする。また、デコーダ５１〜５６はデータ転送回
路４２から転送されるアドレスを受けて、これを自らが
接続されているレジスタのアドレスとして設定を受ける
ものである。The decoders 51 to 56 decode the addresses arriving from the address bus 5 and detect whether or not the corresponding addresses of the registers A1 to A6 are connected to each other. Is accessible. The decoders 51 to 56 receive the address transferred from the data transfer circuit 42 and receive the setting as the address of the register to which they are connected.
【００１６】ＲＯＭ４０には、システムＬＳＩ−Ａがソ
フトウエアＡを実行可能となるようにレジスタＡ１〜Ａ
６に対してアドレスを設定するために、図６のテーブル
における「システムＬＳＩ−ＡのレジスタＩＤ」である
Ａ１〜Ａ６をＲＯＭアドレスとして、これに対応して、
設定するアドレスがＲＯＭデータとして記憶されてい
る。例えば、ＲＯＭアドレスＡ１に対応してアドレス
「０Ｘ１００」がＲＯＭデータとして記憶されており、
ＲＯＭアドレスＡ２に対応して「０Ｘ１０４」がＲＯＭ
データとして記憶されており、以下ＲＯＭアドレスＡ６
まで図の如くのアドレス値がＲＯＭデータとして記憶さ
れている。Registers A1-A are stored in the ROM 40 so that the system LSI-A can execute the software A.
In order to set an address for the A6, A1 to A6, which are "register IDs of the system LSI-A" in the table of FIG.
The address to be set is stored as ROM data. For example, an address “0X100” is stored as ROM data corresponding to the ROM address A1,
"0X104" is ROM corresponding to ROM address A2
Stored as data, hereinafter referred to as ROM address A6.
Address values as shown in the figure are stored as ROM data.
【００１７】以上の構成のシステムＬＳＩ−Ａは、図５
に示されるようにＲＯＭ４０を接続した状態でコンピュ
ータ等のシステムに組み込まれ、電源投入により図７に
示されるシーケンスに従って初期設定を実行する。即
ち、電源投入（Power on）により、システムＬＳＩ−Ａ
のデータ変換回路４１は、レジスタＩＤであるＡ１〜Ａ
６をＲＯＭ４０のアドレスとして、これに対応して記憶
されているデータを読み出す（Ｓ１）。例えば最初に、
ＲＯＭ４０のアドレスＡ１に記憶されているデータ「０
Ｘ１００」を読み出して、データ転送回路４２へ送出す
る。The system LSI-A having the above configuration is shown in FIG.
The ROM 40 is incorporated in a system such as a computer with the ROM 40 connected as shown in FIG. 7, and when power is turned on, initialization is performed in accordance with the sequence shown in FIG. That is, when the power is turned on (Power on), the system LSI-A
The data conversion circuit 41 includes register IDs A1 to A1
With 6 as the address of the ROM 40, the data stored corresponding to the address is read (S1). For example, first,
The data “0” stored in the address A1 of the ROM 40
X100 "is read out and sent to the data transfer circuit 42.
【００１８】データ転送回路４２は、受け取ったデータ
「０Ｘ１００」をレジスタＡ１に対応しているデコーダ
５１へセットする。次に、データ変換回路４１は、アド
レスＡ２に記憶されているデータ「０Ｘ１０４」をＲＯ
Ｍ４０から読み出して、データ転送回路４２へ送出す
る。データ転送回路４２は、受け取ったデータ「０Ｘ１
０４」をレジスタＡ２に対応しているデコーダ５２へセ
ットする。以下、同様にしてＲＯＭ４０のアドレスＡ６
までのデータを順次読み出し、これをレジスタＡ６に対
応しているデコーダ５６へセットするまで上記と同様の
動作を行う。The data transfer circuit 42 sets the received data "0X100" to the decoder 51 corresponding to the register A1. Next, the data conversion circuit 41 converts the data “0X104” stored at the address A2 into RO data.
The data is read from M40 and sent to the data transfer circuit 42. The data transfer circuit 42 receives the data “0X1
04 "is set in the decoder 52 corresponding to the register A2. Hereinafter, similarly, the address A6 of the ROM 40
The same operation as described above is performed until the data is sequentially read out and set in the decoder 56 corresponding to the register A6.
【００１９】以上の動作が終了すると、例えば、データ
転送回路４１がＣＰＵ１１に対するパワーオンリセット
回路へＥＮＤ信号を送出する（Ｓ２）。これを受けたパ
ワーオンリセット回路が、ＣＰＵ１１へリセットをかけ
て（Ｓ３）、これに対応してＣＰＵ１１が動作を開始す
る（Ｓ４）。When the above operation is completed, for example, the data transfer circuit 41 sends an END signal to the power-on reset circuit for the CPU 11 (S2). The power-on reset circuit that has received this resets the CPU 11 (S3), and the CPU 11 starts operating in response to this (S4).
【００２０】ＣＰＵ１１が動作を開始するまでには、上
記動作によりシステムＬＳＩ−Ａの各レジスタＡ１〜Ａ
６には、図６のレジスタＩＤがＡ１〜Ａ６に対応してい
るＲＯＭ内のデータに示されるような各アドレスが設定
されていることになり、ソフトウエア１０を実行するた
めのレジスタアドレスの設定が終了していることにな
る。By the time the CPU 11 starts operating, the registers A1 to A1 of the system LSI-A are
6, the respective addresses shown in the data in the ROM corresponding to the register IDs A1 to A6 in FIG. 6 are set, and the register addresses for executing the software 10 are set. Has been completed.
【００２１】システムＬＳＩ−Ｂに上記ソフトウエア１
０を実行させるためには、レジスタＩＤであるＢ１〜Ｂ
８がＲＯＭアドレスとされ、当該ＲＯＭのデータがレジ
スタＩＤであるＢ１〜Ｂ８に対応するアドレスとされて
いるＲＯＭを用意する。つまり、上記のＲＯＭには、図
６のテーブルにおける「システムＬＳＩ−Ｂのレジスタ
ＩＤ」であるＢ１〜Ｂ８をＲＯＭアドレスとし、これに
対応して「０Ｘ１００」、「０Ｘ１０４」、「０Ｘ１０
８」、「０Ｘ１０Ｃ」・・・「０ＸＣ００」がデータと
して記憶されたＲＯＭが採用される。このＲＯＭをシス
テムＬＳＩ−Ｂのデータ変換回路４１に接続し、電源投
入により図７を用いてシステムＬＳＩ−Ａについて説明
した如くの動作を行われる。The above software 1 is installed in the system LSI-B.
0, the register IDs B1 to B
A ROM is prepared in which 8 is a ROM address and the data of the ROM is an address corresponding to register IDs B1 to B8. That is, in the above ROM, B1 to B8, which are the "register IDs of the system LSI-B" in the table of FIG. 6, are used as ROM addresses, and correspondingly, "0X100", "0X104", "0X10"
8 "," 0X10C "..." 0XC00 "are used as ROMs. This ROM is connected to the data conversion circuit 41 of the system LSI-B, and when the power is turned on, the operation as described for the system LSI-A with reference to FIG. 7 is performed.
【００２２】以上により、システムＬＳＩ−Ａとシステ
ムＬＳＩ−Ｂにおいて、共通のソフトウエア１０を用い
ることができ、システムＬＳＩの変更に拘らずソフトウ
エアに変更を加える必要がなくなる。また、いくつかの
ソフトウエアにおいて、同一機能のレジスタに対するア
ドレス割振りが異なっていても、本実施の形態にシステ
ムＬＳＩに上記アドレス割振りに対応するＲＯＭを接続
してアドレス設定でき、ソフトウエアの変更が不要とな
る。また、システムＬＳＩが備えるいくつかの機能に対
して統一的なアドレス割当を行うことにより、ソフトエ
ア開発に際して統一した内部アドレスマップを共有する
ことができ、ソフトウエア資産の流用及び改変への対応
が容易となる。As described above, the common software 10 can be used in the system LSI-A and the system LSI-B, and there is no need to change the software regardless of the change in the system LSI. In some software, even if the address allocation to the register having the same function is different, the address can be set by connecting the ROM corresponding to the above address allocation to the system LSI in this embodiment, and the software can be changed. It becomes unnecessary. In addition, by unifying address assignment for some functions of the system LSI, it is possible to share a unified internal address map during software development, and to respond to diversion and modification of software assets. It will be easier.
【００２３】なお、以上の実施の形態では、デコーダを
レジスタ対応数設けたが、全てのレジスタ共通のデコー
ダを設け、このデコーダがアドレスバス上のアドレスを
デコードして該当レジスタをアクセス可能とする構成を
採用しても良い。In the above embodiment, the number of decoders corresponding to registers is provided. However, a decoder common to all registers is provided, and this decoder decodes an address on an address bus to enable access to the corresponding register. May be adopted.
【００２４】[0024]
【発明の効果】以上説明したように本発明に係るシステ
ムＬＳＩによれば、レジスタを指示するデコーダの内容
を変更してレジスタのアドレスを可変とすることができ
るので、ソフトウエアに変更を加える代わりにレジスタ
アドレスの設定を変えて対応できる利点がある。As described above, according to the system LSI of the present invention, the contents of the decoder designating the register can be changed to make the register address variable. Has the advantage that the setting can be changed by changing the register address.
【図１】本発明の第１の実施の形態に係るシステムＬＳ
Ｉ−Ａの構成図。FIG. 1 shows a system LS according to a first embodiment of the present invention.
FIG.
【図２】本発明の第１の実施の形態に係るシステムＬＳ
Ｉ−Ａのレジスタにあるとき設定されていたアドレス値
を示す図。FIG. 2 is a system LS according to the first embodiment of the present invention.
The figure which shows the address value set when it exists in the register of IA.
【図３】本発明の第２の実施の形態に係るシステムＬＳ
Ｉ−Ｂの構成図。FIG. 3 shows a system LS according to a second embodiment of the present invention.
FIG.
【図４】本発明の第２の実施の形態に係るシステムＬＳ
Ｉ−Ｂのレジスタにあるとき設定されていたアドレス値
を示す図。FIG. 4 shows a system LS according to a second embodiment of the present invention.
The figure which shows the address value set when it exists in the register of IB.
【図５】本発明の第１の実施の形態に係るシステムＬＳ
Ｉ−Ａの要部構成図。FIG. 5 is a system LS according to the first embodiment of the present invention.
FIG.
【図６】本発明の第１の実施の形態に係るシステムＬＳ
Ｉ−Ａと本発明の第２の実施の形態に係るシステムＬＳ
Ｉ−Ｂが共通のソフトウエアＡを実行可能とするための
レジスタアドレス値を示す図。FIG. 6 shows a system LS according to the first embodiment of the present invention.
IA and system LS according to second embodiment of the present invention
FIG. 9 is a diagram showing register address values for enabling IB to execute common software A;
【図７】本発明の第１の実施の形態に係るシステムＬＳ
Ｉにおけるレジスタへのアドレス設定時のタイミングチ
ャート。FIG. 7 shows a system LS according to the first embodiment of the present invention.
5 is a timing chart when an address is set to a register in I.
１１、２１ ＣＰＵ １２、２２ シリアルＩＯ １３、２３ メモリコントロールユニット １４ パラレルＩＯ ２４ ＤＭＡＣ ４０ ＲＯＭ ４１ データ変換回路 ４２ データ転送回路 ５１〜５６ デコーダ 11, 21 CPU 12, 22 Serial IO 13, 23 Memory control unit 14 Parallel IO 24 DMAC 40 ROM 41 Data conversion circuit 42 Data transfer circuit 51-56 Decoder
Claims (3)
を内蔵する周辺回路とを具備するシステムＬＳＩにおい
て、 アドレスバスのアドレスデータを受けて前記レジスタ中
の該当レジスタをアクセス可能に指示する制御手段と、 外部から前記各レジスタに設定すべきアドレスを取り込
むアドレス取込手段と、 このアドレス取込手段が取り込んだアドレスとレジスタ
の対応付けを前記制御手段に設定するレジスタアドレス
設定手段とを具備したことを特徴とするシステムＬＳ
Ｉ。In a system LSI including a CPU having a built-in register and a peripheral circuit having a built-in register, control means for receiving address data of an address bus and instructing the corresponding register in the register to be accessible; Address acquisition means for taking in an address to be set in each of the registers from outside, and register address setting means for setting the correspondence between the address taken in by the address taking means and the register in the control means. System LS
I.
れるＲＯＭに記憶されたデータをアドレスとして取り込
むことを特徴とする請求項１に記載のシステムＬＳＩ。2. The system LSI according to claim 1, wherein said address fetching means fetches data stored in an externally connected ROM as an address.
源が投入された際にアドレスを取り込むことを特徴とす
る請求項（１）または（２）に記載のシステムＬＳＩ。3. The system LSI according to claim 1, wherein the address receiving circuit fetches an address when the power of the system is turned on.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36945999A JP2001184256A (en) | 1999-12-27 | 1999-12-27 | System lsi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36945999A JP2001184256A (en) | 1999-12-27 | 1999-12-27 | System lsi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001184256A true JP2001184256A (en) | 2001-07-06 |
| JP2001184256A5 JP2001184256A5 (en) | 2005-06-30 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36945999A Pending JP2001184256A (en) | 1999-12-27 | 1999-12-27 | System lsi |
Country Status (1)
| Country | Link |
|---|---|
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- 1999-12-27 JP JP36945999A patent/JP2001184256A/en active Pending
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