JP2001177085A - 固体撮像素子及び固体撮像装置 - Google Patents
固体撮像素子及び固体撮像装置Info
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Abstract
(57)【要約】
【課題】 残像や黒つぶれを防止することができる固体
撮像素子を提供する。 【解決手段】 受光ダイオード１１１の部分は、反対導
電型の第１のウエル領域１５ａの表層から一導電型領域
１２の表層に延在するように形成された一導電型の不純
物領域１７を有し、絶縁ゲート型電界効果トランジスタ
１１２の部分は、反対導電型の第２のウエル領域１５ｂ
の表層に形成された一導電型のソース領域１６ａ及びド
レイン領域１７ａと、チャネル領域下のソース領域１６
ａの近くの第２のウエル領域１５ｂ内部に形成された反
対導電型の高濃度埋込層２５とを有し、第１のウエル領
域１５ａと第２のウエル領域１５ｂとは接続されてその
接続領域は第１及び第２のウエル領域１５ａ、１５ｂよ
り高い不純物濃度を有していることを特徴としている。
撮像素子を提供する。 【解決手段】 受光ダイオード１１１の部分は、反対導
電型の第１のウエル領域１５ａの表層から一導電型領域
１２の表層に延在するように形成された一導電型の不純
物領域１７を有し、絶縁ゲート型電界効果トランジスタ
１１２の部分は、反対導電型の第２のウエル領域１５ｂ
の表層に形成された一導電型のソース領域１６ａ及びド
レイン領域１７ａと、チャネル領域下のソース領域１６
ａの近くの第２のウエル領域１５ｂ内部に形成された反
対導電型の高濃度埋込層２５とを有し、第１のウエル領
域１５ａと第２のウエル領域１５ｂとは接続されてその
接続領域は第１及び第２のウエル領域１５ａ、１５ｂよ
り高い不純物濃度を有していることを特徴としている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、固体撮像素子及び
固体撮像装置に関し、より詳しくは、ビデオカメラ、電
子カメラ、画像入力カメラ、スキャナ又はファクシミリ
等に用いられる閾値電圧変調方式のＭＯＳ型イメージセ
ンサを用いた固体撮像素子及び固体撮像装置に関する。
固体撮像装置に関し、より詳しくは、ビデオカメラ、電
子カメラ、画像入力カメラ、スキャナ又はファクシミリ
等に用いられる閾値電圧変調方式のＭＯＳ型イメージセ
ンサを用いた固体撮像素子及び固体撮像装置に関する。
【０００２】
【従来の技術】ＣＣＤ型イメージセンサやＭＯＳ型イメ
ージセンサなどの半導体イメージセンサは量産性に優れ
ているため、パターンの微細化技術の進展に伴い、ほと
んどの画像入力デバイス装置に適用されている。特に、
近年、ＣＣＤ型イメージセンサと比べて、消費電力が小
さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ
技術によって作成できるという利点を生かして、ＭＯＳ
型イメージセンサが見直されている。
ージセンサなどの半導体イメージセンサは量産性に優れ
ているため、パターンの微細化技術の進展に伴い、ほと
んどの画像入力デバイス装置に適用されている。特に、
近年、ＣＣＤ型イメージセンサと比べて、消費電力が小
さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ
技術によって作成できるという利点を生かして、ＭＯＳ
型イメージセンサが見直されている。
【０００３】このような世の中の動向に鑑み、本願出願
人はＭＯＳ型イメージセンサの改良を行い、チャネル領
域下にキャリアポケット（高濃度埋込層）を有するセン
サ素子に関する特許出願（特願平１０−１８６４５３
号）を行って特許（登録番号２９３５４９２号）を得て
いる。このＭＯＳ型イメージセンサにおいては、初期化
期間−蓄積期間−読出期間−初期化期間−・・・という
一連の過程を繰り返して光信号が画像として表示され
る。
人はＭＯＳ型イメージセンサの改良を行い、チャネル領
域下にキャリアポケット（高濃度埋込層）を有するセン
サ素子に関する特許出願（特願平１０−１８６４５３
号）を行って特許（登録番号２９３５４９２号）を得て
いる。このＭＯＳ型イメージセンサにおいては、初期化
期間−蓄積期間−読出期間−初期化期間−・・・という
一連の過程を繰り返して光信号が画像として表示され
る。
【０００４】
【発明が解決しようとする課題】ところで、上記ＭＯＳ
型イメージセンサにおいては、以下の不具合について改
良の余地がある。即ち、受光ダイオード部に発生した光
発生キャリアが蓄積期間内にキャリアポケットに一度に
蓄積されないで残り、蓄積期間を過ぎても受光ダイオー
ド部から少しずつキャリアポケットの方に移動してキャ
リアポケットに蓄積されていく。これは画面上で、所謂
残像として観察される。
型イメージセンサにおいては、以下の不具合について改
良の余地がある。即ち、受光ダイオード部に発生した光
発生キャリアが蓄積期間内にキャリアポケットに一度に
蓄積されないで残り、蓄積期間を過ぎても受光ダイオー
ド部から少しずつキャリアポケットの方に移動してキャ
リアポケットに蓄積されていく。これは画面上で、所謂
残像として観察される。
【０００５】また、微少な光量の光が受光ダイオード部
に入射したときに、受光ダイオード部に発生した光発生
キャリアが蓄積期間にキャリアポケットの方に送られな
いで受光ダイオード部に残り、ＭＯＳトランジスタの閾
値電圧が変化しない。これは画面上で、所謂黒つぶれと
して観察される。本発明は、かかる従来の技術の問題点
に鑑みて創作されたものであり、所謂残像や黒つぶれを
防止することができる固体撮像素子及び固体撮像装置を
提供するものである。
に入射したときに、受光ダイオード部に発生した光発生
キャリアが蓄積期間にキャリアポケットの方に送られな
いで受光ダイオード部に残り、ＭＯＳトランジスタの閾
値電圧が変化しない。これは画面上で、所謂黒つぶれと
して観察される。本発明は、かかる従来の技術の問題点
に鑑みて創作されたものであり、所謂残像や黒つぶれを
防止することができる固体撮像素子及び固体撮像装置を
提供するものである。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、この発明は固体撮像素子に係り、その基本構成とし
て、図２（ａ）に示すように、受光ダイオード１１１と
受光ダイオード１１１に隣接する光信号検出用の絶縁ゲ
ート型電界効果トランジスタ（ＭＯＳトランジスタ）１
１２とを含む単位画素を有し、受光ダイオード１１１と
光信号検出用の絶縁ゲート型電界効果トランジスタ（Ｍ
ＯＳトランジスタ）１１２とはそれぞれ第１のウエル領
域１５ａと第２のウエル領域１５ｂに形成され、光信号
検出用ＭＯＳトランジスタ１１２のソース領域の周辺部
の第２のウエル領域１５ｂ内に光発生電荷を蓄積する高
濃度埋込層（キャリアポケット）２５を有している。
め、この発明は固体撮像素子に係り、その基本構成とし
て、図２（ａ）に示すように、受光ダイオード１１１と
受光ダイオード１１１に隣接する光信号検出用の絶縁ゲ
ート型電界効果トランジスタ（ＭＯＳトランジスタ）１
１２とを含む単位画素を有し、受光ダイオード１１１と
光信号検出用の絶縁ゲート型電界効果トランジスタ（Ｍ
ＯＳトランジスタ）１１２とはそれぞれ第１のウエル領
域１５ａと第２のウエル領域１５ｂに形成され、光信号
検出用ＭＯＳトランジスタ１１２のソース領域の周辺部
の第２のウエル領域１５ｂ内に光発生電荷を蓄積する高
濃度埋込層（キャリアポケット）２５を有している。
【０００７】そして、反対導電型の第１のウエル領域１
５ａと第２のウエル領域１５ｂは次のように接続されて
いることを特徴としている。即ち、それらの領域の間に
高い不純物濃度を有する接続領域が形成され、或いはそ
れらの端部同士が重なり、その重なり領域が接続領域に
なっている。このため、図５（ｂ）に示すように、その
接続領域においては、光発生キャリアのうち光信号検出
用ＭＯＳトランジスタの閾値電圧を変化させるためにキ
ャリアポケットに蓄積すべき電子又は正孔に対するポテ
ンシャルを低くすることができる。
５ａと第２のウエル領域１５ｂは次のように接続されて
いることを特徴としている。即ち、それらの領域の間に
高い不純物濃度を有する接続領域が形成され、或いはそ
れらの端部同士が重なり、その重なり領域が接続領域に
なっている。このため、図５（ｂ）に示すように、その
接続領域においては、光発生キャリアのうち光信号検出
用ＭＯＳトランジスタの閾値電圧を変化させるためにキ
ャリアポケットに蓄積すべき電子又は正孔に対するポテ
ンシャルを低くすることができる。
【０００８】このポテンシャルを低下させることにより
光信号検出用ＭＯＳトランジスタの閾値電圧を変化させ
るためにキャリアポケットに蓄積すべきキャリアの第１
のウエル領域１５ａから第２のウエル領域１５ｂへの移
動がより促進され、そのキャリアは第２のウエル領域１
５ｂ内のキャリアポケット２５の方に移動し易くなる。
光信号検出用ＭＯＳトランジスタの閾値電圧を変化させ
るためにキャリアポケットに蓄積すべきキャリアの第１
のウエル領域１５ａから第２のウエル領域１５ｂへの移
動がより促進され、そのキャリアは第２のウエル領域１
５ｂ内のキャリアポケット２５の方に移動し易くなる。
【０００９】これにより、光発生キャリアが蓄積期間を
超えて受光ダイオード部に残ることに起因して起こる残
像や黒つぶれなどの画像劣化を抑制することができる。
なお、第１及び第２のウエル領域等が上記と逆の導電型
の場合、即ち高濃度埋込層がｎ型の場合、高濃度埋込層
はエレクトロンポケットとなり、光発生電子を蓄積する
ことになる。そして、初期化期間及び蓄積期間において
は、第１のウエル領域１５ａと第２のウエル領域１５ｂ
の端部同士の重なり領域においては、光発生キャリアの
うち光信号検出用ＭＯＳトランジスタの閾値電圧を変化
させるためにキャリアポケットに蓄積すべき電子又は正
孔に対するポテンシャルを低くすることができる。
超えて受光ダイオード部に残ることに起因して起こる残
像や黒つぶれなどの画像劣化を抑制することができる。
なお、第１及び第２のウエル領域等が上記と逆の導電型
の場合、即ち高濃度埋込層がｎ型の場合、高濃度埋込層
はエレクトロンポケットとなり、光発生電子を蓄積する
ことになる。そして、初期化期間及び蓄積期間において
は、第１のウエル領域１５ａと第２のウエル領域１５ｂ
の端部同士の重なり領域においては、光発生キャリアの
うち光信号検出用ＭＯＳトランジスタの閾値電圧を変化
させるためにキャリアポケットに蓄積すべき電子又は正
孔に対するポテンシャルを低くすることができる。
【００１０】このポテンシャルを低下させることにより
キャリアポケットに蓄積すべきキャリアの第１のウエル
領域１５ａから第２のウエル領域１５ｂへの移動がより
促進され、そのキャリアは第２のウエル領域１５ｂ内の
キャリアポケット２５の方に移動し易くなる。
キャリアポケットに蓄積すべきキャリアの第１のウエル
領域１５ａから第２のウエル領域１５ｂへの移動がより
促進され、そのキャリアは第２のウエル領域１５ｂ内の
キャリアポケット２５の方に移動し易くなる。
【００１１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。図１は、本発明の実
施の形態に係るＭＯＳ型イメージセンサの単位画素内に
おける素子レイアウトについて示す平面図である。図１
に示すように、単位画素１０１内に、受光ダイオード１
１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接
して設けられている。ＭＯＳトランジスタ１１２とし
て、低濃度ドレイン構造（ＬＤＤ構造）を有するｎチャ
ネルＭＯＳ（ｎＭＯＳ）を用いている。
いて図面を参照しながら説明する。図１は、本発明の実
施の形態に係るＭＯＳ型イメージセンサの単位画素内に
おける素子レイアウトについて示す平面図である。図１
に示すように、単位画素１０１内に、受光ダイオード１
１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接
して設けられている。ＭＯＳトランジスタ１１２とし
て、低濃度ドレイン構造（ＬＤＤ構造）を有するｎチャ
ネルＭＯＳ（ｎＭＯＳ）を用いている。
【００１２】これら受光ダイオード１１１とＭＯＳトラ
ンジスタ１１２は、それぞれ異なるウエル領域、即ち第
１のウエル領域１５ａと第２のウエル領域１５ｂに形成
され、それらのウエル領域１５ａ、１５ｂは互いに接続
されている。受光ダイオード１１１の部分の第１のウエ
ル領域１５ａは光照射による電荷の発生領域の一部を構
成している。ＭＯＳトランジスタ１１２の部分の第２の
ウエル領域１５ｂはこの領域１５ｂに付与するポテンシ
ャルによってチャネルの閾値電圧を変化させることがで
きるゲート領域を構成している。
ンジスタ１１２は、それぞれ異なるウエル領域、即ち第
１のウエル領域１５ａと第２のウエル領域１５ｂに形成
され、それらのウエル領域１５ａ、１５ｂは互いに接続
されている。受光ダイオード１１１の部分の第１のウエ
ル領域１５ａは光照射による電荷の発生領域の一部を構
成している。ＭＯＳトランジスタ１１２の部分の第２の
ウエル領域１５ｂはこの領域１５ｂに付与するポテンシ
ャルによってチャネルの閾値電圧を変化させることがで
きるゲート領域を構成している。
【００１３】ＭＯＳトランジスタ１１２の部分は低濃度
ドレイン（ＬＤＤ）構造を有している。低濃度のドレイ
ン領域１７ａが延在して低濃度のドレイン領域１７ａと
ほぼ同じ不純物濃度を有する受光ダイオード１１１の不
純物領域１７が形成されている。即ち、不純物領域１７
と低濃度のドレイン領域１７ａとは互いに接続した第１
及び第２のウエル領域１５ａ，１５ｂの表層に大部分の
領域がかかるように一体的に形成されている。また、不
純物領域１７と低濃度のドレイン領域１７ａの外側周辺
部には受光部を避けて低濃度ドレイン領域１７ａに接続
するようにコンタクト層としての高濃度のドレイン領域
１７ｂが形成されている。
ドレイン（ＬＤＤ）構造を有している。低濃度のドレイ
ン領域１７ａが延在して低濃度のドレイン領域１７ａと
ほぼ同じ不純物濃度を有する受光ダイオード１１１の不
純物領域１７が形成されている。即ち、不純物領域１７
と低濃度のドレイン領域１７ａとは互いに接続した第１
及び第２のウエル領域１５ａ，１５ｂの表層に大部分の
領域がかかるように一体的に形成されている。また、不
純物領域１７と低濃度のドレイン領域１７ａの外側周辺
部には受光部を避けて低濃度ドレイン領域１７ａに接続
するようにコンタクト層としての高濃度のドレイン領域
１７ｂが形成されている。
【００１４】ドレイン領域１７ａ、１７ｂはリング状の
ゲート電極１９の外周部を取り囲むように形成され、ソ
ース領域１６ａ、１６ｂはリング状のゲート電極１９の
内周に囲まれるように形成されている。さらに、このＭ
ＯＳ型イメージセンサの特徴であるキャリアポケット
（高濃度埋込層）２５は、ゲート電極１９下の第２のウ
エル領域１５ｂ内であって、ソース領域１６ａの周辺部
に、ソース領域１６ａ、１６ｂを取り囲むように形成さ
れている。ドレイン領域１７ａ、１７ｂは低抵抗のコン
タクト層１７ｂを通してドレイン電圧（ＶＤＤ）供給線
２２と接続され、ゲート電極１９は垂直走査信号（ＶＳ
ＣＡＮ）供給線２１に接続され、ソース領域１６ａ、１
６ｂは低抵抗のコンタクト層１６ｂを通して垂直出力線
２０に接続されている。
ゲート電極１９の外周部を取り囲むように形成され、ソ
ース領域１６ａ、１６ｂはリング状のゲート電極１９の
内周に囲まれるように形成されている。さらに、このＭ
ＯＳ型イメージセンサの特徴であるキャリアポケット
（高濃度埋込層）２５は、ゲート電極１９下の第２のウ
エル領域１５ｂ内であって、ソース領域１６ａの周辺部
に、ソース領域１６ａ、１６ｂを取り囲むように形成さ
れている。ドレイン領域１７ａ、１７ｂは低抵抗のコン
タクト層１７ｂを通してドレイン電圧（ＶＤＤ）供給線
２２と接続され、ゲート電極１９は垂直走査信号（ＶＳ
ＣＡＮ）供給線２１に接続され、ソース領域１６ａ、１
６ｂは低抵抗のコンタクト層１６ｂを通して垂直出力線
２０に接続されている。
【００１５】また、受光ダイオード１１１の受光窓２４
以外の領域は金属層（遮光膜）２３により遮光されてい
る。上記のＭＯＳ型イメージセンサにおける光信号検出
のための素子動作においては、掃出期間（初期化）−蓄
積期間−読出期間−掃出期間（初期化）−・・というよ
うに、掃出期間（初期化）−蓄積期間−読出期間という
一連の過程が繰り返される。
以外の領域は金属層（遮光膜）２３により遮光されてい
る。上記のＭＯＳ型イメージセンサにおける光信号検出
のための素子動作においては、掃出期間（初期化）−蓄
積期間−読出期間−掃出期間（初期化）−・・というよ
うに、掃出期間（初期化）−蓄積期間−読出期間という
一連の過程が繰り返される。
【００１６】掃出期間（初期化）では、光発生電荷（光
発生キャリア）を蓄積する前に、読み出しが終わって残
留する光発生電荷や、アクセプタやドナー等を中性化
し、或いは表面準位に捕獲されている正孔や電子等、光
信号の読み出し前の残留電荷を半導体内から排出して、
キャリアポケット２５を空にする。ソース領域１６ａ、
１６ｂやドレイン領域１７ａ、１７ｂやゲート電極１９
に約＋５Ｖ以上、通常７〜８Ｖ程度の正の高電圧を印加
する。
発生キャリア）を蓄積する前に、読み出しが終わって残
留する光発生電荷や、アクセプタやドナー等を中性化
し、或いは表面準位に捕獲されている正孔や電子等、光
信号の読み出し前の残留電荷を半導体内から排出して、
キャリアポケット２５を空にする。ソース領域１６ａ、
１６ｂやドレイン領域１７ａ、１７ｂやゲート電極１９
に約＋５Ｖ以上、通常７〜８Ｖ程度の正の高電圧を印加
する。
【００１７】蓄積期間では、光照射によりキャリアを発
生させ、キャリアのうち正孔（ホール）を第１及び第２
のウエル領域１５ａ，１５ｂ内を移動させてキャリアポ
ケット２５に蓄積させる。ドレイン領域１７ａ、１７ｂ
に凡そ＋２〜３Ｖの正の電圧を印加するとともに、ゲー
ト電極１９にＭＯＳトランジスタ１１２がカットオフ状
態を維持するような低い正或いは負の電圧を印加する。
生させ、キャリアのうち正孔（ホール）を第１及び第２
のウエル領域１５ａ，１５ｂ内を移動させてキャリアポ
ケット２５に蓄積させる。ドレイン領域１７ａ、１７ｂ
に凡そ＋２〜３Ｖの正の電圧を印加するとともに、ゲー
ト電極１９にＭＯＳトランジスタ１１２がカットオフ状
態を維持するような低い正或いは負の電圧を印加する。
【００１８】読出期間では、キャリアポケット２５に蓄
積された光発生電荷によるＭＯＳトランジスタ１１２の
閾値電圧の変化をソース電位の変化として読み取る。Ｍ
ＯＳトランジスタ１１２が飽和状態で動作するように、
ドレイン領域１７ａ、１７ｂに凡そ＋２〜３Ｖの正の電
圧を印加するとともに、ゲート電極１９に凡そ＋２〜３
Ｖの正の電圧を印加する。
積された光発生電荷によるＭＯＳトランジスタ１１２の
閾値電圧の変化をソース電位の変化として読み取る。Ｍ
ＯＳトランジスタ１１２が飽和状態で動作するように、
ドレイン領域１７ａ、１７ｂに凡そ＋２〜３Ｖの正の電
圧を印加するとともに、ゲート電極１９に凡そ＋２〜３
Ｖの正の電圧を印加する。
【００１９】次に、本発明の実施の形態に係るＭＯＳ型
イメージセンサのデバイス構造を断面図を用いて説明す
る。図２（ａ）は、図１のＡ−Ａ線に沿う断面図に相当
する、本発明の実施の形態に係るＭＯＳ型イメージセン
サのデバイス構造について示す断面図である。図２
（ｂ）は、半導体基板表面に沿うポテンシャルの様子を
示す図である。
イメージセンサのデバイス構造を断面図を用いて説明す
る。図２（ａ）は、図１のＡ−Ａ線に沿う断面図に相当
する、本発明の実施の形態に係るＭＯＳ型イメージセン
サのデバイス構造について示す断面図である。図２
（ｂ）は、半導体基板表面に沿うポテンシャルの様子を
示す図である。
【００２０】図３は図１のＢ−Ｂ線に沿う断面図であ
り、図４は図１のＣ−Ｃ線に沿う断面図である。図５
（ａ）は第１のウエル領域１５ａと第２のウエル領域１
５ｂの重なり領域の近傍の詳細断面図であり、同図
（ｂ）は重なり領域の近傍のポテンシャル分布を示すグ
ラフである。
り、図４は図１のＣ−Ｃ線に沿う断面図である。図５
（ａ）は第１のウエル領域１５ａと第２のウエル領域１
５ｂの重なり領域の近傍の詳細断面図であり、同図
（ｂ）は重なり領域の近傍のポテンシャル分布を示すグ
ラフである。
【００２１】図２（ａ）に示すように、不純物濃度１×
１０18ｃｍ-3以上のｐ型シリコンからなる基板１１上に
不純物濃度１×１０15ｃｍ-3程度のｐ型シリコンをエピ
タキシャル成長し、エピタキシャル層（第３の半導体
層）３１を形成する。このエピタキシャル層３１に受光
ダイオード１１１と光信号検出用ＭＯＳトランジスタ１
１２とを含む単位画素１０１が複数形成されている。受
光ダイオード１１１と光信号検出用ＭＯＳトランジスタ
１１２とは、それぞれ第１のウエル領域１５ａ及び第２
のウエル領域１５ａ、１５ｂ内に形成されている。図５
（ａ）に示すように、第１のウエル領域１５ａと第２の
ウエル領域１５ｂとは端部同士が重なるように形成さ
れ、相互に接続されている。そして、その重なり領域に
は高い濃度、即ち総計１×１０16〜１×１０17／ｃｍ-3
程度のｐ型の不純物が導入されている。このような構造
を有するため、図５（ｂ）の実線で示すポテンシャルの
ように、重なり領域のポテンシャルを低下させることが
できる。なお、重なり領域の幅は少なくとも０．３μｍ
必要である。重なり領域の幅が小さい場合、図５（ｂ）
の点線で示すポテンシャルのように、境界部分にポテン
シャルの山が生じてしまう。
１０18ｃｍ-3以上のｐ型シリコンからなる基板１１上に
不純物濃度１×１０15ｃｍ-3程度のｐ型シリコンをエピ
タキシャル成長し、エピタキシャル層（第３の半導体
層）３１を形成する。このエピタキシャル層３１に受光
ダイオード１１１と光信号検出用ＭＯＳトランジスタ１
１２とを含む単位画素１０１が複数形成されている。受
光ダイオード１１１と光信号検出用ＭＯＳトランジスタ
１１２とは、それぞれ第１のウエル領域１５ａ及び第２
のウエル領域１５ａ、１５ｂ内に形成されている。図５
（ａ）に示すように、第１のウエル領域１５ａと第２の
ウエル領域１５ｂとは端部同士が重なるように形成さ
れ、相互に接続されている。そして、その重なり領域に
は高い濃度、即ち総計１×１０16〜１×１０17／ｃｍ-3
程度のｐ型の不純物が導入されている。このような構造
を有するため、図５（ｂ）の実線で示すポテンシャルの
ように、重なり領域のポテンシャルを低下させることが
できる。なお、重なり領域の幅は少なくとも０．３μｍ
必要である。重なり領域の幅が小さい場合、図５（ｂ）
の点線で示すポテンシャルのように、境界部分にポテン
シャルの山が生じてしまう。
【００２２】また、各単位画素１０１を分離するよう
に、隣接する単位画素１０１間のエピタキシャル層３１
表面に、フィールド絶縁膜（素子分離絶縁膜）１４が形
成されている。さらに、フィールド絶縁膜１４の下部で
あって基板１１上部に、エピタキシャル層３１とフィー
ルド絶縁膜１４との界面全体を含み、かつｎ型ウエル層
（一導電型領域）１２を分離するようにｐ型の素子分離
領域１３が形成されている。
に、隣接する単位画素１０１間のエピタキシャル層３１
表面に、フィールド絶縁膜（素子分離絶縁膜）１４が形
成されている。さらに、フィールド絶縁膜１４の下部で
あって基板１１上部に、エピタキシャル層３１とフィー
ルド絶縁膜１４との界面全体を含み、かつｎ型ウエル層
（一導電型領域）１２を分離するようにｐ型の素子分離
領域１３が形成されている。
【００２３】次に、受光ダイオード１１１の詳細につい
て図２（ａ）及び図３により説明する。受光ダイオード
１１１は、エピタキシャル層３１内であって基板１１に
接して埋め込まれたｎ型埋込層（一導電型の埋込層）３
２と、ｎ型埋込層３２上に形成された低濃度のｎ型ウエ
ル層（一導電型領域）１２と、ｎ型ウエル層１２の表層
に形成されたｐ型の第１のウェル領域１５ａと、第１の
ウェル領域１５ａの表層からｎ型ウエル層１２の表層に
延在するｎ型の不純物領域１７とで構成されている。ｐ
型の基板１１は受光ダイオード１１１部の反対導電型の
第１の半導体層を構成する。ｎ型埋込層３２とその上に
形成された低濃度のｎ型ウエル層１２は同じく一導電型
の第２の半導体層を構成する。
て図２（ａ）及び図３により説明する。受光ダイオード
１１１は、エピタキシャル層３１内であって基板１１に
接して埋め込まれたｎ型埋込層（一導電型の埋込層）３
２と、ｎ型埋込層３２上に形成された低濃度のｎ型ウエ
ル層（一導電型領域）１２と、ｎ型ウエル層１２の表層
に形成されたｐ型の第１のウェル領域１５ａと、第１の
ウェル領域１５ａの表層からｎ型ウエル層１２の表層に
延在するｎ型の不純物領域１７とで構成されている。ｐ
型の基板１１は受光ダイオード１１１部の反対導電型の
第１の半導体層を構成する。ｎ型埋込層３２とその上に
形成された低濃度のｎ型ウエル層１２は同じく一導電型
の第２の半導体層を構成する。
【００２４】不純物領域１７は、低濃度ドレイン（ＬＤ
Ｄ）構造を有する光信号検出用ＭＯＳトランジスタ１１
２の低濃度のドレイン領域１７ａから延在するように形
成されており、低濃度のドレイン領域１７ａとほぼ同じ
不純物濃度を有している。そして、不純物領域１７の不
純物濃度が低いため、より浅い不純物領域１７が形成さ
れている。このため、波長が短く、表面近くで急激に減
衰してしまう青色光を十分な強度で受光することができ
る。
Ｄ）構造を有する光信号検出用ＭＯＳトランジスタ１１
２の低濃度のドレイン領域１７ａから延在するように形
成されており、低濃度のドレイン領域１７ａとほぼ同じ
不純物濃度を有している。そして、不純物領域１７の不
純物濃度が低いため、より浅い不純物領域１７が形成さ
れている。このため、波長が短く、表面近くで急激に減
衰してしまう青色光を十分な強度で受光することができ
る。
【００２５】また、上記説明した蓄積期間において、不
純物領域１７はドレイン電圧供給線２２に接続されて正
の電位にバイアスされる。このとき、不純物領域１７と
第１のウエル領域１５ａとの境界面から空乏層が第１の
ウエル領域１５ａ全体に広がり、ｎ型ウエル層１２に達
する。一方、基板１１とｎ型埋込層３２との境界面から
空乏層がｎ型埋込層３２及びその上のｎ型ウエル層１２
全体に広がり、第１のウエル領域１５ａに達する。
純物領域１７はドレイン電圧供給線２２に接続されて正
の電位にバイアスされる。このとき、不純物領域１７と
第１のウエル領域１５ａとの境界面から空乏層が第１の
ウエル領域１５ａ全体に広がり、ｎ型ウエル層１２に達
する。一方、基板１１とｎ型埋込層３２との境界面から
空乏層がｎ型埋込層３２及びその上のｎ型ウエル層１２
全体に広がり、第１のウエル領域１５ａに達する。
【００２６】第１のウエル領域１５ａ及びｎ型層１２／
３２では、ポテンシャルが基板１１側から表面側に向か
って漸減するようなポテンシャル分布となるため、第１
のウエル領域１５ａ内とｎ型層１２／３２内で光により
発生した正孔（ホール）は基板１１側に流出しないでこ
れらの領域１５ａやｎ型層１２／３２内にとどまるよう
になる。これらの領域１５ａやｎ型層１２／３２はＭＯ
Ｓトランジスタ１１２のゲート領域１５ｂと繋がってい
るため、光により発生したこれらのホールをＭＯＳトラ
ンジスタ１１２の閾値電圧変調用の電荷として有効に用
いることができる。言い換えれば、第１のウエル領域１
５ａ及びｎ型層１２／３２全体が光によるキャリア発生
領域となる。
３２では、ポテンシャルが基板１１側から表面側に向か
って漸減するようなポテンシャル分布となるため、第１
のウエル領域１５ａ内とｎ型層１２／３２内で光により
発生した正孔（ホール）は基板１１側に流出しないでこ
れらの領域１５ａやｎ型層１２／３２内にとどまるよう
になる。これらの領域１５ａやｎ型層１２／３２はＭＯ
Ｓトランジスタ１１２のゲート領域１５ｂと繋がってい
るため、光により発生したこれらのホールをＭＯＳトラ
ンジスタ１１２の閾値電圧変調用の電荷として有効に用
いることができる。言い換えれば、第１のウエル領域１
５ａ及びｎ型層１２／３２全体が光によるキャリア発生
領域となる。
【００２７】このように、ｎ型埋込層３２を有するの
で、受光ダイオード１１１のキャリア発生領域の全厚は
厚くなる。これにより、受光ダイオード１１１に光を照
射したとき、そのキャリア発生領域は赤色光のような受
光部の奥深くまで到達する波長の長い光に対して感度の
よい受光部となる。また、上記の受光ダイオード１１１
においては不純物領域１７の下に光によるキャリア発生
領域が配置されているという点で、受光ダイオード１１
１は光により発生した正孔（ホール）に対する埋め込み
構造を有している。従って、捕獲準位の多い半導体層表
面に影響されず、雑音の低減を図ることができる。
で、受光ダイオード１１１のキャリア発生領域の全厚は
厚くなる。これにより、受光ダイオード１１１に光を照
射したとき、そのキャリア発生領域は赤色光のような受
光部の奥深くまで到達する波長の長い光に対して感度の
よい受光部となる。また、上記の受光ダイオード１１１
においては不純物領域１７の下に光によるキャリア発生
領域が配置されているという点で、受光ダイオード１１
１は光により発生した正孔（ホール）に対する埋め込み
構造を有している。従って、捕獲準位の多い半導体層表
面に影響されず、雑音の低減を図ることができる。
【００２８】次に、光信号検出用ＭＯＳトランジスタ１
１２の詳細について図２（ａ）及び図４により説明す
る。ＭＯＳトランジスタ１１２部分は、下から順に、ｐ
型の基板１１と、この基板１１上に形成されたｐ型のエ
ピタキシャル層３１と、このエピタキシャル層３１内に
形成された、ｐ型埋込層（反対導電型の埋込層）３３及
びこのｐ型埋込層３３の直上のｎ型ウエル層１２と、ｎ
型ウエル層１２内に形成されたｐ型の第２のウエル領域
１５ｂとを有している。ｐ型の基板１１と、ｐ型埋込層
３３を含むエピタキシャル層３１とはＭＯＳトランジス
タ１１２部の反対導電型の第１の半導体層を構成し、ｎ
型ウエル層１２は同じく一導電型の第２の半導体層を構
成し、ｐ型埋込層３３を含むエピタキシャル層３１は第
３の半導体層を構成している。
１２の詳細について図２（ａ）及び図４により説明す
る。ＭＯＳトランジスタ１１２部分は、下から順に、ｐ
型の基板１１と、この基板１１上に形成されたｐ型のエ
ピタキシャル層３１と、このエピタキシャル層３１内に
形成された、ｐ型埋込層（反対導電型の埋込層）３３及
びこのｐ型埋込層３３の直上のｎ型ウエル層１２と、ｎ
型ウエル層１２内に形成されたｐ型の第２のウエル領域
１５ｂとを有している。ｐ型の基板１１と、ｐ型埋込層
３３を含むエピタキシャル層３１とはＭＯＳトランジス
タ１１２部の反対導電型の第１の半導体層を構成し、ｎ
型ウエル層１２は同じく一導電型の第２の半導体層を構
成し、ｐ型埋込層３３を含むエピタキシャル層３１は第
３の半導体層を構成している。
【００２９】このＭＯＳトランジスタ１１２はリング状
のゲート電極１９の外周をｎ型の低濃度のドレイン領域
１７ａが囲むような構造を有する。ｎ型の低濃度のドレ
イン領域１７ａはｎ型の不純物領域１７と一体的に形成
されている。低濃度のドレイン領域１７ａから延在する
不純物領域１７の外側周辺部には、この不純物領域１７
と接続し、素子分離領域１３及び素子分離絶縁膜１４に
まで延びる高濃度のドレイン領域１７ｂが形成されてい
る。高濃度のドレイン領域１７ｂはドレイン電極２２の
コンタクト層となる。図２（ａ）に示すように、ドレイ
ン電極２２は素子分離領域１３及び素子分離絶縁膜１４
の近くで、その高濃度のドレイン領域１７ｂに接続して
いる。
のゲート電極１９の外周をｎ型の低濃度のドレイン領域
１７ａが囲むような構造を有する。ｎ型の低濃度のドレ
イン領域１７ａはｎ型の不純物領域１７と一体的に形成
されている。低濃度のドレイン領域１７ａから延在する
不純物領域１７の外側周辺部には、この不純物領域１７
と接続し、素子分離領域１３及び素子分離絶縁膜１４に
まで延びる高濃度のドレイン領域１７ｂが形成されてい
る。高濃度のドレイン領域１７ｂはドレイン電極２２の
コンタクト層となる。図２（ａ）に示すように、ドレイ
ン電極２２は素子分離領域１３及び素子分離絶縁膜１４
の近くで、その高濃度のドレイン領域１７ｂに接続して
いる。
【００３０】また、リング状のゲート電極１９によって
囲まれるようにｎ型のソース領域１６ａ、１６ｂが形成
されている。ソース領域１６ａ、１６ｂは、中央部が高
濃度となっており、周辺部が低濃度となっている。ソー
ス電極２０は、コンタクト層としての高濃度のソース領
域１６ｂに接続している。ゲート電極１９は、ドレイン
領域１７ａとソース領域１６ａの間の第２のウエル領域
１５ｂ上にゲート絶縁膜１８を介して形成されている。
ゲート電極１９下の第２のウエル領域１５ｂの表層がチ
ャネル領域となる。さらに、通常の動作電圧において、
チャネル領域を反転状態或いはデプレーション状態に保
持するため、チャネル領域に適当な濃度のｎ型不純物を
導入してチャネルドープ層１５ｃを形成している。
囲まれるようにｎ型のソース領域１６ａ、１６ｂが形成
されている。ソース領域１６ａ、１６ｂは、中央部が高
濃度となっており、周辺部が低濃度となっている。ソー
ス電極２０は、コンタクト層としての高濃度のソース領
域１６ｂに接続している。ゲート電極１９は、ドレイン
領域１７ａとソース領域１６ａの間の第２のウエル領域
１５ｂ上にゲート絶縁膜１８を介して形成されている。
ゲート電極１９下の第２のウエル領域１５ｂの表層がチ
ャネル領域となる。さらに、通常の動作電圧において、
チャネル領域を反転状態或いはデプレーション状態に保
持するため、チャネル領域に適当な濃度のｎ型不純物を
導入してチャネルドープ層１５ｃを形成している。
【００３１】そのチャネル領域の下の第２のウエル領域
１５ｂ内であってチャネル長方向の一部領域に、即ちソ
ース領域１６ａ、１６ｂの周辺部であって、ソース領域
１６ａ、１６ｂを囲むように、ｐ+ 型のキャリアポケッ
ト（高濃度埋込層）２５が形成されている。このｐ+ 型
のキャリアポケット２５は、例えばイオン注入法により
形成することができる。キャリアポケット２５は表面に
生じるチャネル領域よりも下側の第２のウエル領域１５
ｂ内に形成される。キャリアポケット２５はチャネル領
域にかからないように形成することが望ましい。
１５ｂ内であってチャネル長方向の一部領域に、即ちソ
ース領域１６ａ、１６ｂの周辺部であって、ソース領域
１６ａ、１６ｂを囲むように、ｐ+ 型のキャリアポケッ
ト（高濃度埋込層）２５が形成されている。このｐ+ 型
のキャリアポケット２５は、例えばイオン注入法により
形成することができる。キャリアポケット２５は表面に
生じるチャネル領域よりも下側の第２のウエル領域１５
ｂ内に形成される。キャリアポケット２５はチャネル領
域にかからないように形成することが望ましい。
【００３２】上記したｐ+ 型のキャリアポケット２５で
は光発生電荷のうち光発生ホールに対するポテンシャル
が低くなるため、ドレイン領域１７ａ、１７ｂにゲート
電圧よりも高い電圧を印加したときに光発生ホールをこ
のキャリアポケット２５に集めることができる。図２
（ｂ）に光発生ホールがキャリアポケット２５に蓄積
し、チャネル領域に電子が誘起されて反転領域が生じて
いる状態のポテンシャル図を示す。この蓄積電荷によ
り、ＭＯＳトランジスタ１１２の閾値電圧が変化する。
従って、光信号の検出は、この閾値電圧の変化を検出す
ることにより行うことができる。
は光発生電荷のうち光発生ホールに対するポテンシャル
が低くなるため、ドレイン領域１７ａ、１７ｂにゲート
電圧よりも高い電圧を印加したときに光発生ホールをこ
のキャリアポケット２５に集めることができる。図２
（ｂ）に光発生ホールがキャリアポケット２５に蓄積
し、チャネル領域に電子が誘起されて反転領域が生じて
いる状態のポテンシャル図を示す。この蓄積電荷によ
り、ＭＯＳトランジスタ１１２の閾値電圧が変化する。
従って、光信号の検出は、この閾値電圧の変化を検出す
ることにより行うことができる。
【００３３】ところで、上記したキャリアの掃出期間に
おいては、ゲート電極１９に高い電圧を印加し、それに
よって生じる電界によって第２のウエル領域１５ｂに残
るキャリアを基板１１側に掃き出している。この場合、
印加した電圧によって、チャネル領域のチャネルドープ
層１５ｃと第２のウエル領域１５ｂとの境界面から空乏
層が第２のウエル領域１５ｂに広がり、また、ｐ型埋込
層３３とｎ型ウエル層１２との境界面から空乏層が第２
のウエル領域１５ｂの下のｎ型ウエル層１２に広がる。
おいては、ゲート電極１９に高い電圧を印加し、それに
よって生じる電界によって第２のウエル領域１５ｂに残
るキャリアを基板１１側に掃き出している。この場合、
印加した電圧によって、チャネル領域のチャネルドープ
層１５ｃと第２のウエル領域１５ｂとの境界面から空乏
層が第２のウエル領域１５ｂに広がり、また、ｐ型埋込
層３３とｎ型ウエル層１２との境界面から空乏層が第２
のウエル領域１５ｂの下のｎ型ウエル層１２に広がる。
【００３４】従って、ゲート電極１９に印加した電圧に
よる電界の及ぶ範囲は、主として第２のウエル領域１５
ｂ及び第２のウエル領域１５ｂの下のｎ型ウエル層１２
にわたる。この場合、第２のウエル領域１５ｂの下のｎ
型ウエル層１２の厚さが薄く、かつｎ型ウエル層１２の
基板１１側に隣接して高濃度のｐ型埋込層３３が形成さ
れている。掃出期間において、ｐ型埋込層３３がｐ型埋
込層３３とｎ型ウエル層１２との境界面から広がる空乏
層の広がりを抑制するため、その境界面からｎ型ウエル
層１２内に広がる空乏層の厚さは薄くなる。
よる電界の及ぶ範囲は、主として第２のウエル領域１５
ｂ及び第２のウエル領域１５ｂの下のｎ型ウエル層１２
にわたる。この場合、第２のウエル領域１５ｂの下のｎ
型ウエル層１２の厚さが薄く、かつｎ型ウエル層１２の
基板１１側に隣接して高濃度のｐ型埋込層３３が形成さ
れている。掃出期間において、ｐ型埋込層３３がｐ型埋
込層３３とｎ型ウエル層１２との境界面から広がる空乏
層の広がりを抑制するため、その境界面からｎ型ウエル
層１２内に広がる空乏層の厚さは薄くなる。
【００３５】即ち、ゲート電極１９からの電圧は主に第
２のウエル領域１５ｂにかかることになる。言い換えれ
ば、第２のウエル領域１５ｂに急激なポテンシャル変化
が生じて正孔を基板１１側に掃き出すような強い電界が
主として第２のウエル領域１５ｂにかかるため、キャリ
アポケット２５及び第２のウエル領域１５ｂ内に蓄積さ
れたキャリアを、低いリセット電圧でそこからより確実
に掃き出すことができ、これによりリセット効率の向上
を図ることができる。
２のウエル領域１５ｂにかかることになる。言い換えれ
ば、第２のウエル領域１５ｂに急激なポテンシャル変化
が生じて正孔を基板１１側に掃き出すような強い電界が
主として第２のウエル領域１５ｂにかかるため、キャリ
アポケット２５及び第２のウエル領域１５ｂ内に蓄積さ
れたキャリアを、低いリセット電圧でそこからより確実
に掃き出すことができ、これによりリセット効率の向上
を図ることができる。
【００３６】上記実施の形態に係るＭＯＳ型イメージセ
ンサにおいては、素子分離絶縁膜１４の下のｐ型の基板
１１上に素子分離絶縁膜１４の下面を含み、かつｎ型ウ
エル層１２を分離するようにｐ型の素子分離領域１３が
形成されている。即ち、素子分離絶縁膜１４と素子分離
領域１３の界面で生じた欠陥が素子分離領域１３によっ
て囲まれている。
ンサにおいては、素子分離絶縁膜１４の下のｐ型の基板
１１上に素子分離絶縁膜１４の下面を含み、かつｎ型ウ
エル層１２を分離するようにｐ型の素子分離領域１３が
形成されている。即ち、素子分離絶縁膜１４と素子分離
領域１３の界面で生じた欠陥が素子分離領域１３によっ
て囲まれている。
【００３７】このため、初期化期間及び蓄積期間におい
てｎ型のドレイン領域１７ａ、１７ｂに正の電圧を印加
したときに、ｐ型のウエル領域１５ａ、１５ｂ或いはｐ
型の基板１１から広がる空乏層は素子分離領域１３の外
側周辺部に到達するのみで、素子分離領域１３の内部に
は広がらないため、前記界面に生じた欠陥は前記空乏層
には覆われない。従って、欠陥に捕獲された電荷がその
空乏層中に放出されるのを防止することができ、これに
より、欠陥に起因する電荷のホールポケット２５への蓄
積による固定パターン雑音を抑制することができる。
てｎ型のドレイン領域１７ａ、１７ｂに正の電圧を印加
したときに、ｐ型のウエル領域１５ａ、１５ｂ或いはｐ
型の基板１１から広がる空乏層は素子分離領域１３の外
側周辺部に到達するのみで、素子分離領域１３の内部に
は広がらないため、前記界面に生じた欠陥は前記空乏層
には覆われない。従って、欠陥に捕獲された電荷がその
空乏層中に放出されるのを防止することができ、これに
より、欠陥に起因する電荷のホールポケット２５への蓄
積による固定パターン雑音を抑制することができる。
【００３８】また、図２（ａ）に示すように、素子分離
絶縁膜１４及び素子分離領域１３の近くにドレイン電極
２２を設けている。この場合、初期化期間及び蓄積期間
においてｎ型のドレイン領域１７ａ、１７ｂに正の電圧
を印加したときにｐ型のウエル領域１５ａ、１５ｂ或い
はｐ型の基板１１からｎ型ウエル層１２内に空乏層が広
がり、図５（ｂ）に示すようなポテンシャル分布とな
る。即ち、ドレイン電極２２が最も高電位になり、かつ
基板１１及び基板１１と接続した素子分離領域１３が最
も低電位になる。これにより、たとえ素子分離絶縁膜１
４の近傍で選択酸化による熱歪み等により欠陥が生じて
その欠陥に捕獲された電荷が放出されても直ちに基板１
１側に流れ、ウエル領域１５ａ、１５ｂの方、従ってホ
ールポケット２５の方には流れにくくなる。
絶縁膜１４及び素子分離領域１３の近くにドレイン電極
２２を設けている。この場合、初期化期間及び蓄積期間
においてｎ型のドレイン領域１７ａ、１７ｂに正の電圧
を印加したときにｐ型のウエル領域１５ａ、１５ｂ或い
はｐ型の基板１１からｎ型ウエル層１２内に空乏層が広
がり、図５（ｂ）に示すようなポテンシャル分布とな
る。即ち、ドレイン電極２２が最も高電位になり、かつ
基板１１及び基板１１と接続した素子分離領域１３が最
も低電位になる。これにより、たとえ素子分離絶縁膜１
４の近傍で選択酸化による熱歪み等により欠陥が生じて
その欠陥に捕獲された電荷が放出されても直ちに基板１
１側に流れ、ウエル領域１５ａ、１５ｂの方、従ってホ
ールポケット２５の方には流れにくくなる。
【００３９】これにより、素子分離領域１３と素子分離
絶縁膜１４との界面に生じた欠陥や、素子分離絶縁膜１
４の近傍に熱歪み等により生じた欠陥に起因する電荷の
ホールポケット２５への蓄積による固定パターン雑音を
より一層抑制することができる。次に、図６及び図７を
参照して上記ＭＯＳ型イメージセンサの製造方法につい
て説明する。この説明では、特に、第１のウエル領域１
５ａと第２のウエル領域１５ｂとの重なり領域を形成す
る工程を中心に説明する。
絶縁膜１４との界面に生じた欠陥や、素子分離絶縁膜１
４の近傍に熱歪み等により生じた欠陥に起因する電荷の
ホールポケット２５への蓄積による固定パターン雑音を
より一層抑制することができる。次に、図６及び図７を
参照して上記ＭＯＳ型イメージセンサの製造方法につい
て説明する。この説明では、特に、第１のウエル領域１
５ａと第２のウエル領域１５ｂとの重なり領域を形成す
る工程を中心に説明する。
【００４０】図６（ａ）は、受光ダイオード１１１部の
ｎ型埋込層３２とその上方のｐ型の第１のウエル領域１
５ａを形成した後の状態を示す断面図である。図中、符
号１１はｐ型の基板、３１は基板１１上に形成されたエ
ピタキシャル層である。第１のウエル領域１５ａはこの
エピタキシャル層３１の表層に形成されている。ｎ型埋
込層３２は第１のウエル領域１５ａの下で第１のウエル
領域１５ａから離してこのエピタキシャル層３１内に形
成されている。５１はエピタキシャル層３１の表面に形
成されたゲート絶縁膜、５２はｎ型埋込層３２と第１の
ウエル領域１５ａの形成に用いた、イオン注入のための
開口部５２ａを有するレジストマスクである。
ｎ型埋込層３２とその上方のｐ型の第１のウエル領域１
５ａを形成した後の状態を示す断面図である。図中、符
号１１はｐ型の基板、３１は基板１１上に形成されたエ
ピタキシャル層である。第１のウエル領域１５ａはこの
エピタキシャル層３１の表層に形成されている。ｎ型埋
込層３２は第１のウエル領域１５ａの下で第１のウエル
領域１５ａから離してこのエピタキシャル層３１内に形
成されている。５１はエピタキシャル層３１の表面に形
成されたゲート絶縁膜、５２はｎ型埋込層３２と第１の
ウエル領域１５ａの形成に用いた、イオン注入のための
開口部５２ａを有するレジストマスクである。
【００４１】次に、レジストマスク５２を除去した後、
図６（ｂ）に示すように、単位画素の形成領域全体に開
口部５３ａを有する新たなレジストマスク５３を形成す
る。開口部５３ａを通してｎ型不純物をイオン注入し、
ｎ型埋込層３２と接し、第１のウエル領域１５ａを含む
ようにｎ型ウエル層１２を形成する。次いで、レジスト
マスク５３を除去した後、図６（ｃ）に示すように、Ｍ
ＯＳトランジスタ１１２部に開口部５４ａを有する新た
なレジストマスク５４を形成する。この場合、開口部５
４ａは、開口端部が第１のウエル領域１５ａの端部と重
なるように形成される。レジストマスク５２の開口部５
２ａとレジストマスク５４の開口部５４ａの端部同士の
重なり幅が少なくとも０．３μｍとなるようにする。
図６（ｂ）に示すように、単位画素の形成領域全体に開
口部５３ａを有する新たなレジストマスク５３を形成す
る。開口部５３ａを通してｎ型不純物をイオン注入し、
ｎ型埋込層３２と接し、第１のウエル領域１５ａを含む
ようにｎ型ウエル層１２を形成する。次いで、レジスト
マスク５３を除去した後、図６（ｃ）に示すように、Ｍ
ＯＳトランジスタ１１２部に開口部５４ａを有する新た
なレジストマスク５４を形成する。この場合、開口部５
４ａは、開口端部が第１のウエル領域１５ａの端部と重
なるように形成される。レジストマスク５２の開口部５
２ａとレジストマスク５４の開口部５４ａの端部同士の
重なり幅が少なくとも０．３μｍとなるようにする。
【００４２】続いて、開口部５４ａを通してｐ型不純物
を深くイオン注入し、エピタキシャル層３１内にｐ型埋
込層３３を形成する。同じ開口部５４ａを通してｐ型不
純物を浅くイオン注入し、ｎ型ウエル層１２の表層にｐ
型の第２のウエル領域１５ｂを形成する。さらに、同じ
開口部５４ａを通してｎ型不純物を極めて浅くイオン注
入し、第２のウエル領域１５ｂの表層にチャネルドープ
層１５ｃを形成する。このとき、第２のウエル領域１５
ｂの端部と第１のウエル領域１５ａの端部同士は重な
り、重なり領域のｐ型の不純物濃度は総計１×１０16〜
１×１０17／ｃｍ -3程度のｐ型の不純物が導入されてい
る。このような構造を有するため、図５（ｂ）の実線で
示すポテンシャルのように、重なり領域のポテンシャル
を低下させることができる。なお、重なり領域の幅は少
なくとも０．３μｍ必要である。
を深くイオン注入し、エピタキシャル層３１内にｐ型埋
込層３３を形成する。同じ開口部５４ａを通してｐ型不
純物を浅くイオン注入し、ｎ型ウエル層１２の表層にｐ
型の第２のウエル領域１５ｂを形成する。さらに、同じ
開口部５４ａを通してｎ型不純物を極めて浅くイオン注
入し、第２のウエル領域１５ｂの表層にチャネルドープ
層１５ｃを形成する。このとき、第２のウエル領域１５
ｂの端部と第１のウエル領域１５ａの端部同士は重な
り、重なり領域のｐ型の不純物濃度は総計１×１０16〜
１×１０17／ｃｍ -3程度のｐ型の不純物が導入されてい
る。このような構造を有するため、図５（ｂ）の実線で
示すポテンシャルのように、重なり領域のポテンシャル
を低下させることができる。なお、重なり領域の幅は少
なくとも０．３μｍ必要である。
【００４３】次に、図７（ａ）に示すように、キャリア
ポケット２５を形成すべき四角い環状の領域に開口部５
５ａを有するレジストマスク５５を形成する。続いて、
開口部５５ａを通してｐ型不純物をイオン注入し、チャ
ネルドープ層１５ｃの直下の第２のウエル領域１５ｂに
四角い環状のキャリアポケット２５を形成する。次い
で、図７（ｂ）に示すように、四角い環状のキャリアポ
ケット２５を覆うようにゲート絶縁膜１８上に四角い環
状のゲート電極１９を形成する。このとき、キャリアポ
ケット２５がゲート電極１９下で内側よりに配置される
ようにする。
ポケット２５を形成すべき四角い環状の領域に開口部５
５ａを有するレジストマスク５５を形成する。続いて、
開口部５５ａを通してｐ型不純物をイオン注入し、チャ
ネルドープ層１５ｃの直下の第２のウエル領域１５ｂに
四角い環状のキャリアポケット２５を形成する。次い
で、図７（ｂ）に示すように、四角い環状のキャリアポ
ケット２５を覆うようにゲート絶縁膜１８上に四角い環
状のゲート電極１９を形成する。このとき、キャリアポ
ケット２５がゲート電極１９下で内側よりに配置される
ようにする。
【００４４】続いて、ゲート電極１９をマスクとしてｎ
型不純物をイオン注入し、低濃度のドレイン領域と低濃
度のソース領域を形成する。続いて、ゲート電極１９を
覆う絶縁膜を形成した後、その絶縁膜を異方性エッチン
グし、ゲート電極１９の側壁にサイドウオールを形成す
る。次に、受光ダイオード１１１部を覆うレジストマス
ク５６を形成した後、ゲート電極１９及びサイドウオー
ルをマスクとしてｎ型不純物をイオン注入し、ドレイン
領域及びソース領域へのコンタクト層となる高濃度のド
レイン領域と高濃度のソース領域を形成する。これによ
り、低濃度ドレイン（ＬＤＤ）構造のＭＯＳトランジス
タ１１２が形成される。
型不純物をイオン注入し、低濃度のドレイン領域と低濃
度のソース領域を形成する。続いて、ゲート電極１９を
覆う絶縁膜を形成した後、その絶縁膜を異方性エッチン
グし、ゲート電極１９の側壁にサイドウオールを形成す
る。次に、受光ダイオード１１１部を覆うレジストマス
ク５６を形成した後、ゲート電極１９及びサイドウオー
ルをマスクとしてｎ型不純物をイオン注入し、ドレイン
領域及びソース領域へのコンタクト層となる高濃度のド
レイン領域と高濃度のソース領域を形成する。これによ
り、低濃度ドレイン（ＬＤＤ）構造のＭＯＳトランジス
タ１１２が形成される。
【００４５】その後、所定の工程を経て、図２（ａ）に
示すようなＭＯＳ型イメージセンサが完成する。次に、
図９を参照して上記の構造の単位画素を用いたＭＯＳ型
イメージセンサの全体の構成について説明する。図９
は、本発明の実施の形態におけるＭＯＳ型イメージセン
サの回路構成図を示す。
示すようなＭＯＳ型イメージセンサが完成する。次に、
図９を参照して上記の構造の単位画素を用いたＭＯＳ型
イメージセンサの全体の構成について説明する。図９
は、本発明の実施の形態におけるＭＯＳ型イメージセン
サの回路構成図を示す。
【００４６】図９に示すように、このＭＯＳ型イメージ
センサは２次元アレーセンサの構成を採っており、上記
した構造の単位画素が列方向及び行方向にマトリクス状
に配列されている。また、垂直走査信号（ＶＳＣＡＮ）
の駆動走査回路１０２及びドレイン電圧（ＶＤＤ）の駆
動走査回路１０３が画素領域を挟んでその左右に配置さ
れている。垂直走査信号供給線２１ａ，２１ｂは垂直走
査信号（ＶＳＣＡＮ）の駆動走査回路１０２から行毎に
一つずつでている。各垂直走査信号供給線２１ａ，２１
ｂは行方向に並ぶ全ての単位画素１０１内のＭＯＳトラ
ンジスタ１１２のゲートに接続されている。
センサは２次元アレーセンサの構成を採っており、上記
した構造の単位画素が列方向及び行方向にマトリクス状
に配列されている。また、垂直走査信号（ＶＳＣＡＮ）
の駆動走査回路１０２及びドレイン電圧（ＶＤＤ）の駆
動走査回路１０３が画素領域を挟んでその左右に配置さ
れている。垂直走査信号供給線２１ａ，２１ｂは垂直走
査信号（ＶＳＣＡＮ）の駆動走査回路１０２から行毎に
一つずつでている。各垂直走査信号供給線２１ａ，２１
ｂは行方向に並ぶ全ての単位画素１０１内のＭＯＳトラ
ンジスタ１１２のゲートに接続されている。
【００４７】また、ドレイン電圧供給線（ＶＤＤ供給
線）２２ａ，２２ｂはドレイン電圧（ＶＤＤ）の駆動走
査回路１０３から行毎に一つずつでている。各ドレイン
電圧供給線（ＶＤＤ供給線）２２ａ，２２ｂは、行方向
に並ぶ全ての単位画素１０１内の光信号検出用ＭＯＳト
ランジスタ１１２のドレインに接続されている。また、
列毎に異なる垂直出力線２０ａ，２０ｂが設けられて、
各垂直出力線２０ａ，２０ｂは列方向に並ぶ全ての単位
画素１０１内のＭＯＳトランジスタ１１２のソースにそ
れぞれ接続されている。
線）２２ａ，２２ｂはドレイン電圧（ＶＤＤ）の駆動走
査回路１０３から行毎に一つずつでている。各ドレイン
電圧供給線（ＶＤＤ供給線）２２ａ，２２ｂは、行方向
に並ぶ全ての単位画素１０１内の光信号検出用ＭＯＳト
ランジスタ１１２のドレインに接続されている。また、
列毎に異なる垂直出力線２０ａ，２０ｂが設けられて、
各垂直出力線２０ａ，２０ｂは列方向に並ぶ全ての単位
画素１０１内のＭＯＳトランジスタ１１２のソースにそ
れぞれ接続されている。
【００４８】さらに、列毎に異なるスイッチとしてのＭ
ＯＳトランジスタ１０５ａ，１０５ｂが設けられてお
り、各垂直出力線２０ａ，２０ｂは各ＭＯＳトランジス
タ１０５ａ，１０５ｂのドレイン（光検出信号入力端
子）２８ａ，２９ａに１つずつ接続されている。各スイ
ッチ１０５ａ，１０５ｂのゲート（水平走査信号入力端
子）２８ｂ，２９ｂは水平走査信号（ＨＳＣＡＮ）の駆
動走査回路１０４に接続されている。
ＯＳトランジスタ１０５ａ，１０５ｂが設けられてお
り、各垂直出力線２０ａ，２０ｂは各ＭＯＳトランジス
タ１０５ａ，１０５ｂのドレイン（光検出信号入力端
子）２８ａ，２９ａに１つずつ接続されている。各スイ
ッチ１０５ａ，１０５ｂのゲート（水平走査信号入力端
子）２８ｂ，２９ｂは水平走査信号（ＨＳＣＡＮ）の駆
動走査回路１０４に接続されている。
【００４９】また、各スイッチ１０５ａ，１０５ｂのソ
ース（光検出信号出力端子）２８ｃ，２９ｃは共通の定
電流源（負荷回路）１０６を通して映像信号出力端子１
０７に接続されている。即ち、各単位画素１０１内のＭ
ＯＳトランジスタ１１２のソースは定電流源１０６に接
続され、画素単位のソースフォロワ回路を形成してい
る。従って、各ＭＯＳトランジスタ１１２のゲート−ソ
ース間の電位差、及びバルク−ソース間の電位差は接続
された定電流源１０６により決定される。
ース（光検出信号出力端子）２８ｃ，２９ｃは共通の定
電流源（負荷回路）１０６を通して映像信号出力端子１
０７に接続されている。即ち、各単位画素１０１内のＭ
ＯＳトランジスタ１１２のソースは定電流源１０６に接
続され、画素単位のソースフォロワ回路を形成してい
る。従って、各ＭＯＳトランジスタ１１２のゲート−ソ
ース間の電位差、及びバルク−ソース間の電位差は接続
された定電流源１０６により決定される。
【００５０】垂直走査信号（ＶＳＣＡＮ）及び水平走査
信号（ＨＳＣＡＮ）により、遂次、各単位画素のＭＯＳ
トランジスタ１１２を駆動して光の入射量に比例した映
像信号（Ｖout ）が読み出される。図１０は、本発明に
係るＭＯＳ型イメージセンサを動作させるための各入出
力信号のタイミングチャートを示す。ｐ型の第１及び第
２のウエル領域１５ａ，１５ｂを用い、かつ光信号検出
用トランジスタ１１２がｎＭＯＳの場合に適用する。
信号（ＨＳＣＡＮ）により、遂次、各単位画素のＭＯＳ
トランジスタ１１２を駆動して光の入射量に比例した映
像信号（Ｖout ）が読み出される。図１０は、本発明に
係るＭＯＳ型イメージセンサを動作させるための各入出
力信号のタイミングチャートを示す。ｐ型の第１及び第
２のウエル領域１５ａ，１５ｂを用い、かつ光信号検出
用トランジスタ１１２がｎＭＯＳの場合に適用する。
【００５１】次に、図９、図１０にしたがって、一連の
連続した固体撮像素子の光検出動作を簡単に説明する。
光検出動作は、前記したように、掃出期間（初期化）−
蓄積期間−読出期間からなる一連の過程を繰り返し行
う。まず、初期化動作により、キャリアポケット２５
内、第１及び第２のウエル領域１５ａ，１５ｂ内に残る
電荷を排出する。即ち、ＶＤＤ供給線２２ａ，２２ｂを
通して光信号検出用ＭＯＳトランジスタ１１２のドレイ
ンに、またＶＳＣＡＮ供給線２１ａ，２１ｂを通して同
じくゲートにそれぞれ凡そ７〜８Ｖの高い正の電圧を印
加する。
連続した固体撮像素子の光検出動作を簡単に説明する。
光検出動作は、前記したように、掃出期間（初期化）−
蓄積期間−読出期間からなる一連の過程を繰り返し行
う。まず、初期化動作により、キャリアポケット２５
内、第１及び第２のウエル領域１５ａ，１５ｂ内に残る
電荷を排出する。即ち、ＶＤＤ供給線２２ａ，２２ｂを
通して光信号検出用ＭＯＳトランジスタ１１２のドレイ
ンに、またＶＳＣＡＮ供給線２１ａ，２１ｂを通して同
じくゲートにそれぞれ凡そ７〜８Ｖの高い正の電圧を印
加する。
【００５２】このとき、第２のウエル領域１５ｂの下の
ｎ型ウエル層１２の厚さは薄く、かつｎ型ウエル層１２
の基板１１側に高濃度のｐ型埋込層３３が接しているの
で、ゲート電極１９に印加した電圧は第２のウエル領域
１５ｂ及びその極めて近くの領域にしかかからない。即
ち、第２のウエル領域１５ｂに急激なポテンシャル変化
が生じて正孔を基板１１側に掃き出すような強い電界が
主として第２のウエル領域１５ｂにかかるため、低いリ
セット電圧でより確実にキャリアを掃き出すことがで
き、これによりリセット効率の向上を図ることができ
る。
ｎ型ウエル層１２の厚さは薄く、かつｎ型ウエル層１２
の基板１１側に高濃度のｐ型埋込層３３が接しているの
で、ゲート電極１９に印加した電圧は第２のウエル領域
１５ｂ及びその極めて近くの領域にしかかからない。即
ち、第２のウエル領域１５ｂに急激なポテンシャル変化
が生じて正孔を基板１１側に掃き出すような強い電界が
主として第２のウエル領域１５ｂにかかるため、低いリ
セット電圧でより確実にキャリアを掃き出すことがで
き、これによりリセット効率の向上を図ることができ
る。
【００５３】次いで、光信号検出用ＭＯＳトランジスタ
１１２のゲート電極１９に低いゲート電圧を印加し、ド
レイン領域１７ａ、１７ｂにトランジスタの動作に必要
な約２〜３Ｖの電圧（ＶＤＤ）を印加する。このとき、
第１のウエル領域１５ａとｎ型ウエル層１２及びｎ型埋
込層３２が空乏化するとともに、第２のウエル領域１５
ｂは空乏化する。そして、ドレイン領域１７ａ、１７ｂ
からソース領域１６ａ、１６ｂに向かう電界が生じる。
１１２のゲート電極１９に低いゲート電圧を印加し、ド
レイン領域１７ａ、１７ｂにトランジスタの動作に必要
な約２〜３Ｖの電圧（ＶＤＤ）を印加する。このとき、
第１のウエル領域１５ａとｎ型ウエル層１２及びｎ型埋
込層３２が空乏化するとともに、第２のウエル領域１５
ｂは空乏化する。そして、ドレイン領域１７ａ、１７ｂ
からソース領域１６ａ、１６ｂに向かう電界が生じる。
【００５４】次いで、受光ダイオード１１１に光を照射
する。このとき、受光ダイオード１１１の部分のキャリ
ア発生領域は、表面に近く形成されているので、青色光
のような波長が短く、表面近くで減衰しやすい光に対し
ても感度が向上し、またその全厚は厚くなっているの
で、赤色光のような受光部の奥深くまで到達する波長の
長い光に対しても感度が向上している。従って、効率よ
く、電子−正孔対（光発生電荷）を生じさせることがで
きる。また、第１のウエル領域１５ａと第２のウエル領
域１５ｂとの重なり領域４０では、高濃度のｐ型不純物
が導入されてポテンシャルが低くなるようにしている。
このため、第１のウエル領域１５ａから第２のウエル領
域１５ｂに容易に光発生ホールが移動できる。
する。このとき、受光ダイオード１１１の部分のキャリ
ア発生領域は、表面に近く形成されているので、青色光
のような波長が短く、表面近くで減衰しやすい光に対し
ても感度が向上し、またその全厚は厚くなっているの
で、赤色光のような受光部の奥深くまで到達する波長の
長い光に対しても感度が向上している。従って、効率よ
く、電子−正孔対（光発生電荷）を生じさせることがで
きる。また、第１のウエル領域１５ａと第２のウエル領
域１５ｂとの重なり領域４０では、高濃度のｐ型不純物
が導入されてポテンシャルが低くなるようにしている。
このため、第１のウエル領域１５ａから第２のウエル領
域１５ｂに容易に光発生ホールが移動できる。
【００５５】このようにして、光発生ホールが光信号検
出用ＭＯＳトランジスタ１１２のゲート領域に注入さ
れ、かつキャリアポケット２５に蓄積される。これによ
り、チャネル領域からその下のゲート領域１５ｂに広が
る空乏層幅が制限されるとともに、そのソース領域１６
ａ、１６ｂ付近のポテンシャルが変調されて、ＭＯＳト
ランジスタ１１２の閾値電圧が変化する。
出用ＭＯＳトランジスタ１１２のゲート領域に注入さ
れ、かつキャリアポケット２５に蓄積される。これによ
り、チャネル領域からその下のゲート領域１５ｂに広が
る空乏層幅が制限されるとともに、そのソース領域１６
ａ、１６ｂ付近のポテンシャルが変調されて、ＭＯＳト
ランジスタ１１２の閾値電圧が変化する。
【００５６】上記初期化期間及び蓄積期間において、ｎ
型のドレイン領域１７ａ、１７ｂに正の電圧を印加した
ときに、素子分離絶縁膜１４と半導体層との界面が素子
分離領域１３によって覆われているため、その界面がウ
エル領域から広がる空乏層に曝されず、このため、その
界面の欠陥に捕獲された電荷が空乏層中に放出されるの
を防止することができる。これにより、欠陥に起因する
電荷のホールポケット２５への蓄積による固定パターン
雑音を抑制することができる。
型のドレイン領域１７ａ、１７ｂに正の電圧を印加した
ときに、素子分離絶縁膜１４と半導体層との界面が素子
分離領域１３によって覆われているため、その界面がウ
エル領域から広がる空乏層に曝されず、このため、その
界面の欠陥に捕獲された電荷が空乏層中に放出されるの
を防止することができる。これにより、欠陥に起因する
電荷のホールポケット２５への蓄積による固定パターン
雑音を抑制することができる。
【００５７】さらに、ｎ型のドレイン領域１７ａ、１７
ｂに正の電圧を印加したときに、ドレイン電極２２が素
子分離絶縁膜１４の近くに接続されているため、たとえ
素子分離絶縁膜１４の近傍の欠陥から電荷が放出されて
もその電荷がホールポケット２５の方に流れるのを抑制
することができる。これにより、欠陥に起因する電荷の
ホールポケット２５への蓄積による固定パターン雑音を
より一層抑制することができる。
ｂに正の電圧を印加したときに、ドレイン電極２２が素
子分離絶縁膜１４の近くに接続されているため、たとえ
素子分離絶縁膜１４の近傍の欠陥から電荷が放出されて
もその電荷がホールポケット２５の方に流れるのを抑制
することができる。これにより、欠陥に起因する電荷の
ホールポケット２５への蓄積による固定パターン雑音を
より一層抑制することができる。
【００５８】次いで、ゲート電極１９にＭＯＳトランジ
スタ１１２が飽和状態で動作しうる約２〜３Ｖのゲート
電圧を印加し、ドレイン領域１７ａ、１７ｂにＭＯＳト
ランジスタ１１２が動作しうる約２〜３Ｖの電圧ＶＤＤ
を印加する。これにより、キャリアポケット２５上方の
チャネル領域の一部に低電界の反転領域が形成され、残
りの部分に高電界領域が形成される。このとき、ＭＯＳ
トランジスタ１１２のドレイン電圧−電流特性は、図８
に示すように、飽和特性を示す。
スタ１１２が飽和状態で動作しうる約２〜３Ｖのゲート
電圧を印加し、ドレイン領域１７ａ、１７ｂにＭＯＳト
ランジスタ１１２が動作しうる約２〜３Ｖの電圧ＶＤＤ
を印加する。これにより、キャリアポケット２５上方の
チャネル領域の一部に低電界の反転領域が形成され、残
りの部分に高電界領域が形成される。このとき、ＭＯＳ
トランジスタ１１２のドレイン電圧−電流特性は、図８
に示すように、飽和特性を示す。
【００５９】さらに、ＭＯＳトランジスタ１１２のソー
ス領域１６ａ、１６ｂに定電流源１０６を接続して一定
の電流を流す。これにより、ＭＯＳトランジスタ１１２
はソースフォロワ回路を形成し、従って、光発生ホール
によるＭＯＳトランジスタ１１２の閾値電圧の変動に追
随してソース電位が変化し、出力電圧の変化をもたら
す。
ス領域１６ａ、１６ｂに定電流源１０６を接続して一定
の電流を流す。これにより、ＭＯＳトランジスタ１１２
はソースフォロワ回路を形成し、従って、光発生ホール
によるＭＯＳトランジスタ１１２の閾値電圧の変動に追
随してソース電位が変化し、出力電圧の変化をもたら
す。
【００６０】このようにして、光照射量に比例した映像
信号（Ｖout ）を取り出すことができる。以上のよう
に、この発明の実施の形態によれば、第１のウエル領域
１５ａと第２のウエル領域１５ｂとの重なり領域では、
高濃度のｐ型不純物が導入されてポテンシャルが低くな
るようにしているため、第１のウエル領域１５ａから第
２のウエル領域１５ｂに容易に光発生ホールが移動でき
る。これにより、残像や黒つぶれを抑制することができ
る。
信号（Ｖout ）を取り出すことができる。以上のよう
に、この発明の実施の形態によれば、第１のウエル領域
１５ａと第２のウエル領域１５ｂとの重なり領域では、
高濃度のｐ型不純物が導入されてポテンシャルが低くな
るようにしているため、第１のウエル領域１５ａから第
２のウエル領域１５ｂに容易に光発生ホールが移動でき
る。これにより、残像や黒つぶれを抑制することができ
る。
【００６１】また、初期化期間及び蓄積期間において、
素子分離絶縁膜１４と素子分離領域１３の界面で生じた
欠陥に起因する電荷のホールポケット２５への蓄積によ
る固定パターン雑音を一層抑制することができる。さら
に、掃出動作（初期化）−蓄積動作−読出動作の一連の
過程において、光発生ホールが移動するときに、半導体
表面やチャネル領域内の雑音源と相互作用しない理想的
な光電変換機構を実現することができる。
素子分離絶縁膜１４と素子分離領域１３の界面で生じた
欠陥に起因する電荷のホールポケット２５への蓄積によ
る固定パターン雑音を一層抑制することができる。さら
に、掃出動作（初期化）−蓄積動作−読出動作の一連の
過程において、光発生ホールが移動するときに、半導体
表面やチャネル領域内の雑音源と相互作用しない理想的
な光電変換機構を実現することができる。
【００６２】また、キャリアポケット２５への電荷蓄積
により、図８に示すように、ＭＯＳトランジスタ１１２
を飽和状態で動作させることができ、しかも、ソースフ
ォロワ回路を形成しているので、光発生電荷による閾値
電圧の変化をソース電位の変化として検出することがで
きる。このため、線型性の良い光電変換を行うことがで
きる。
により、図８に示すように、ＭＯＳトランジスタ１１２
を飽和状態で動作させることができ、しかも、ソースフ
ォロワ回路を形成しているので、光発生電荷による閾値
電圧の変化をソース電位の変化として検出することがで
きる。このため、線型性の良い光電変換を行うことがで
きる。
【００６３】次に、図１１を参照して本発明の他の実施
の形態について以下に説明する。図１１は本発明の他の
実施の形態に係る固体撮像素子の第１のウエル領域と第
２のウエル領域との接続領域の近傍の状態を示す断面図
である。図５（ａ）に示す上記実施の形態と異なるとこ
ろは、最初にｐ型の第１のウエル領域１５ａとｐ型の第
２のウエル領域１５ｂとが離隔して設けられ、第１のウ
エル領域１５ａと第２のウエル領域１５ｂとをｐ型の高
濃度領域１５ｄ（接続領域４０）により接続している点
である。この接続領域４０の不純物濃度は第１のウエル
領域１５ａや第２のウエル領域１５ｂの不純物濃度より
も高くなっている。１×１０16〜１×１０17／ｃｍ-3の
範囲が望ましい。
の形態について以下に説明する。図１１は本発明の他の
実施の形態に係る固体撮像素子の第１のウエル領域と第
２のウエル領域との接続領域の近傍の状態を示す断面図
である。図５（ａ）に示す上記実施の形態と異なるとこ
ろは、最初にｐ型の第１のウエル領域１５ａとｐ型の第
２のウエル領域１５ｂとが離隔して設けられ、第１のウ
エル領域１５ａと第２のウエル領域１５ｂとをｐ型の高
濃度領域１５ｄ（接続領域４０）により接続している点
である。この接続領域４０の不純物濃度は第１のウエル
領域１５ａや第２のウエル領域１５ｂの不純物濃度より
も高くなっている。１×１０16〜１×１０17／ｃｍ-3の
範囲が望ましい。
【００６４】この接続領域４０は、第１のウエル領域１
５ａや第２のウエル領域１５ｂの形成の前又は後にイオ
ン注入等により形成することができる。この他の実施の
形態によれば、図５に示す上記の実施の形態と同様に、
その接続領域４０においては、光発生キャリアのうち光
信号検出用ＭＯＳトランジスタの閾値電圧を変化させる
ためにキャリアポケットに蓄積すべき電子又は正孔に対
するポテンシャルを低くすることができる。
５ａや第２のウエル領域１５ｂの形成の前又は後にイオ
ン注入等により形成することができる。この他の実施の
形態によれば、図５に示す上記の実施の形態と同様に、
その接続領域４０においては、光発生キャリアのうち光
信号検出用ＭＯＳトランジスタの閾値電圧を変化させる
ためにキャリアポケットに蓄積すべき電子又は正孔に対
するポテンシャルを低くすることができる。
【００６５】このポテンシャルを低下させることにより
光信号検出用ＭＯＳトランジスタの閾値電圧を変化させ
るためにキャリアポケットに蓄積すべきキャリアの第１
のウエル領域１５ａから第２のウエル領域１５ｂへの移
動がより促進され、そのキャリアは第２のウエル領域１
５ｂ内のキャリアポケット２５の方に移動し易くなる。
光信号検出用ＭＯＳトランジスタの閾値電圧を変化させ
るためにキャリアポケットに蓄積すべきキャリアの第１
のウエル領域１５ａから第２のウエル領域１５ｂへの移
動がより促進され、そのキャリアは第２のウエル領域１
５ｂ内のキャリアポケット２５の方に移動し易くなる。
【００６６】これにより、光発生キャリアが蓄積期間を
超えて受光ダイオード１１１部に残ることに起因して起
こる残像や黒つぶれなどの画像劣化を抑制することがで
きる。以上、この実施の形態によりこの発明を詳細に説
明したが、この発明の範囲は上記実施の形態に具体的に
示した例に限られるものではなく、この発明の要旨を逸
脱しない範囲の上記実施の形態の変更はこの発明の範囲
に含まれる。
超えて受光ダイオード１１１部に残ることに起因して起
こる残像や黒つぶれなどの画像劣化を抑制することがで
きる。以上、この実施の形態によりこの発明を詳細に説
明したが、この発明の範囲は上記実施の形態に具体的に
示した例に限られるものではなく、この発明の要旨を逸
脱しない範囲の上記実施の形態の変更はこの発明の範囲
に含まれる。
【００６７】例えば、第１のウエル領域１５ａと第２の
ウエル領域１５ｂとの間の接続領域４０である重なり領
域の不純物濃度、又は離隔した第１のウエル領域１５ａ
と第２のウエル領域１５ｂとの間の接続領域４０である
高濃度領域１５ｄの不純物濃度を１×１０16〜１×１０
17／ｃｍ-3程度としているが、これに限られない。第１
のウエル領域１５ａ及び第２のウエル領域１５ｂの不純
物濃度よりも高い不純物濃度であり、かつ初期化期間及
び蓄積期間において印加するドレイン電圧やゲート電圧
によりｐ型のウエル領域１５ａ、１５ｂ、１５ｄの全域
が空乏化するような不純物濃度であればよい。
ウエル領域１５ｂとの間の接続領域４０である重なり領
域の不純物濃度、又は離隔した第１のウエル領域１５ａ
と第２のウエル領域１５ｂとの間の接続領域４０である
高濃度領域１５ｄの不純物濃度を１×１０16〜１×１０
17／ｃｍ-3程度としているが、これに限られない。第１
のウエル領域１５ａ及び第２のウエル領域１５ｂの不純
物濃度よりも高い不純物濃度であり、かつ初期化期間及
び蓄積期間において印加するドレイン電圧やゲート電圧
によりｐ型のウエル領域１５ａ、１５ｂ、１５ｄの全域
が空乏化するような不純物濃度であればよい。
【００６８】また、ｐ型の基板１１を用いているが、代
わりにｎ型の基板を用いてもよい。この場合、上記実施
の形態と同様な効果を得るためには、上記実施の形態等
で説明した各層及び各領域の導電型をすべて逆転させれ
ばよい。この場合、キャリアポケット２５に蓄積すべき
キャリアは電子及び正孔のうち電子である。
わりにｎ型の基板を用いてもよい。この場合、上記実施
の形態と同様な効果を得るためには、上記実施の形態等
で説明した各層及び各領域の導電型をすべて逆転させれ
ばよい。この場合、キャリアポケット２５に蓄積すべき
キャリアは電子及び正孔のうち電子である。
【００６９】
【発明の効果】以上のように、本発明によれば、素子分
離用絶縁膜の下の半導体層にその半導体層と素子分離絶
縁膜との界面を含むように反対導電型の素子分離領域が
形成されている。即ち、前記界面で生じた欠陥の周りを
素子分離領域によって囲み、初期化期間及び蓄積期間に
おいてウエル領域或いは基板から広がる空乏層がそれら
の欠陥まで到達しないようにすることができる。これに
より、前記界面で生じた欠陥に捕獲された電荷の放出を
防止することができ、そのような欠陥に起因する電荷の
ホールポケットへの蓄積による固定パターン雑音を抑制
することができる。
離用絶縁膜の下の半導体層にその半導体層と素子分離絶
縁膜との界面を含むように反対導電型の素子分離領域が
形成されている。即ち、前記界面で生じた欠陥の周りを
素子分離領域によって囲み、初期化期間及び蓄積期間に
おいてウエル領域或いは基板から広がる空乏層がそれら
の欠陥まで到達しないようにすることができる。これに
より、前記界面で生じた欠陥に捕獲された電荷の放出を
防止することができ、そのような欠陥に起因する電荷の
ホールポケットへの蓄積による固定パターン雑音を抑制
することができる。
【００７０】また、素子分離絶縁膜及び素子分離領域の
近くにドレイン電極を設けている。これにより、初期化
期間及び蓄積期間においてドレイン電極に電圧を印加し
たときに、素子分離領域の近傍で生じた光発生電荷以外
の欠陥等に基づく電荷は基板側へ流れやすくなるため、
欠陥等に基づく電荷のホールポケットへの蓄積による固
定パターン雑音をより一層抑制することができる。
近くにドレイン電極を設けている。これにより、初期化
期間及び蓄積期間においてドレイン電極に電圧を印加し
たときに、素子分離領域の近傍で生じた光発生電荷以外
の欠陥等に基づく電荷は基板側へ流れやすくなるため、
欠陥等に基づく電荷のホールポケットへの蓄積による固
定パターン雑音をより一層抑制することができる。
【図１】本発明の実施の形態に係る固体撮像素子の単位
画素内の素子レイアウトを示す平面図である。
画素内の素子レイアウトを示す平面図である。
【図２】（ａ）は、本発明の実施の形態に係る固体撮像
素子の単位画素内の素子の構造を示す、図１のＡ−Ａ線
に沿う断面図である。（ｂ）は、光発生ホールがキャリ
アポケットに蓄積し、チャネル領域に電子が誘起されて
反転領域が生じている状態のポテンシャルの様子を示す
図である。
素子の単位画素内の素子の構造を示す、図１のＡ−Ａ線
に沿う断面図である。（ｂ）は、光発生ホールがキャリ
アポケットに蓄積し、チャネル領域に電子が誘起されて
反転領域が生じている状態のポテンシャルの様子を示す
図である。
【図３】本発明の実施の形態に係る固体撮像素子の単位
画素内の受光ダイオードの構造を示す、図１のＢ−Ｂ線
に沿う断面図である。
画素内の受光ダイオードの構造を示す、図１のＢ−Ｂ線
に沿う断面図である。
【図４】本発明の実施の形態に係る固体撮像素子の単位
画素内の光信号検出用ＭＯＳトランジスタの構造を示
す、図１のＣ−Ｃ線に沿う断面図である。
画素内の光信号検出用ＭＯＳトランジスタの構造を示
す、図１のＣ−Ｃ線に沿う断面図である。
【図５】（ａ）は本発明の実施の形態に係る固体撮像素
子の第１のウエル領域と第２のウエル領域との接続領域
の近傍の状態を示す断面図である。（ｂ）はその接続領
域の近傍においてＦ−Ｆ線に沿うポテンシャルの様子を
示す図である。
子の第１のウエル領域と第２のウエル領域との接続領域
の近傍の状態を示す断面図である。（ｂ）はその接続領
域の近傍においてＦ−Ｆ線に沿うポテンシャルの様子を
示す図である。
【図６】本発明の実施の形態に係る固体撮像素子の作成
方法について示す断面図（その１）である。
方法について示す断面図（その１）である。
【図７】本発明の実施の形態に係る固体撮像素子の作成
方法について示す断面図（その２）である。
方法について示す断面図（その２）である。
【図８】本発明の実施の形態に係る固体撮像素子の光信
号検出用ＭＯＳトランジスタのドレイン電流−電圧特性
を示すグラフである。
号検出用ＭＯＳトランジスタのドレイン電流−電圧特性
を示すグラフである。
【図９】本発明の実施の形態に係る固体撮像素子の全体
の回路構成を示す図である。
の回路構成を示す図である。
【図１０】図９の固体撮像素子を動作させる際のタイミ
ングチャートである。
ングチャートである。
【図１１】本発明の他の実施の形態に係る固体撮像素子
の第１のウエル領域と第２のウエル領域との接続領域の
近傍の状態を示す断面図である。
の第１のウエル領域と第２のウエル領域との接続領域の
近傍の状態を示す断面図である。
１１ 基板（第１の半導体層） １２ ｎ型ウエル層（一導電型領域、第２の半導体層） １２ａ エピタキシャル層（一導電型領域、第２の半導
体層） １３ 素子分離領域 １４ 素子分離絶縁膜 １５ａ 第１のウエル領域 １５ｂ 第２のウエル領域 １５ｃ チャネルドープ層 １５ｄ 高濃度領域 １６ａ 低濃度のソース領域 １６ｂ 高濃度のソース領域（コンタクト層） １７ 不純物領域 １７ａ 低濃度のドレイン領域 １７ｂ 高濃度のドレイン領域（コンタクト層） １８ ゲート絶縁膜 １９ ゲート電極 ２５ キャリアポケット（高濃度埋込層） ３１ エピタキシャル層（第３の半導体層） ３２ ｎ型埋込層（一導電型の埋込層、第２の半導体
層） ３３ ｐ型埋込層（反対導電型の埋込層、第３の半導体
層） ４０ 接続領域 １０１ 単位画素 １０６ 定電流源（負荷回路） １０７ 映像信号出力端子 １１１ 受光ダイオード １１２ 光信号検出用絶縁ゲート型電界効果トランジス
タ（光信号検出用ＭＯＳトランジスタ）
体層） １３ 素子分離領域 １４ 素子分離絶縁膜 １５ａ 第１のウエル領域 １５ｂ 第２のウエル領域 １５ｃ チャネルドープ層 １５ｄ 高濃度領域 １６ａ 低濃度のソース領域 １６ｂ 高濃度のソース領域（コンタクト層） １７ 不純物領域 １７ａ 低濃度のドレイン領域 １７ｂ 高濃度のドレイン領域（コンタクト層） １８ ゲート絶縁膜 １９ ゲート電極 ２５ キャリアポケット（高濃度埋込層） ３１ エピタキシャル層（第３の半導体層） ３２ ｎ型埋込層（一導電型の埋込層、第２の半導体
層） ３３ ｐ型埋込層（反対導電型の埋込層、第３の半導体
層） ４０ 接続領域 １０１ 単位画素 １０６ 定電流源（負荷回路） １０７ 映像信号出力端子 １１１ 受光ダイオード １１２ 光信号検出用絶縁ゲート型電界効果トランジス
タ（光信号検出用ＭＯＳトランジスタ）
Claims (17)
- 【請求項１】 受光ダイオードと該受光ダイオードに隣
接する光信号検出用の絶縁ゲート型電界効果トランジス
タとを備えた単位画素を有する固体撮像素子において、 前記受光ダイオードの部分は、一導電型領域と、該一導
電型領域内に形成された反対導電型の第１のウエル領域
と、該第１のウエル領域の表層に形成された一導電型の
不純物領域を有し、 前記絶縁ゲート型電界効果トランジスタの部分は、前記
一導電型領域と、該一導電型領域内に形成された反対導
電型の第２のウエル領域と、該第２のウエル領域の表層
に形成された一導電型のソース領域及びドレイン領域
と、前記ソース領域と前記ドレイン領域の間のチャネル
領域と、該チャネル領域上にゲート絶縁膜を介して形成
されたゲート電極と、前記チャネル領域下のソース領域
の近くの前記第２のウエル領域内部に形成された反対導
電型の高濃度埋込層とを有し、 前記第１のウエル領域と前記第２のウエル領域とは接続
されてその接続領域は前記第１及び第２のウエル領域よ
り高い不純物濃度を有し、前記不純物領域と前記ドレイ
ン領域とが接続していることを特徴とする固体撮像素
子。 - 【請求項２】 前記第１のウエル領域と前記第２のウエ
ル領域とは離して形成されており、前記接続領域には、
前記第１のウエル領域及び前記第２のウエル領域と同じ
導電型の不純物が導入されていることを特徴とする請求
項１記載の固体撮像素子。 - 【請求項３】 前記第１のウエル領域と前記第２のウエ
ル領域とはそれらの端部が相互に重なるように形成され
ており、前記接続領域は、前記第１のウエル領域と前記
第２のウエル領域との重なり領域であることを特徴とす
る請求項１記載の固体撮像素子。 - 【請求項４】 前記単位画素は複数形成されており、相
互に隣接する前記単位画素を分離する素子分離領域を有
することを特徴とする請求項１乃至３の何れか一に記載
の固体撮像素子。 - 【請求項５】 前記素子分離領域上に該素子分離領域に
その下面全体が含まれるように素子分離絶縁膜が形成さ
れていることを特徴とする請求項４記載の固体撮像素
子。 - 【請求項６】 前記不純物領域又は前記ドレイン領域が
前記素子分離領域の近くまで延在するように形成され、
前記素子分離領域の近くで前記不純物領域又は前記ドレ
イン領域と接続してドレイン電極が形成されていること
を特徴とする請求項４又は５記載の固体撮像素子。 - 【請求項７】 前記受光ダイオード部は反対導電型半導
体の基板と、一導電型の埋込層と、前記第１のウエル領
域が形成された一導電型領域とからなり、 前記絶縁ゲート型電界効果トランジスタ部は前記反対導
電型半導体の基板と、該基板上に形成された反対導電型
の埋込層を含む反対導電型の半導体層と、前記第２のウ
エル領域が形成された前記一導電型領域とからなること
を特徴とする請求項１乃至６の何れか一に記載の固体撮
像素子。 - 【請求項８】 前記高濃度埋込層が形成されたソース領
域の近辺は、前記ドレイン領域から前記ソース領域に至
るチャネル長方向の一部領域であって、前記ソース領域
側であることを特徴とする請求項１乃至７の何れか一に
記載の固体撮像素子。 - 【請求項９】 前記高濃度埋込層はチャネル幅方向全域
にわたって形成されていることを特徴とする請求項１乃
至８の何れか一に記載の固体撮像素子。 - 【請求項１０】 前記絶縁ゲート型電界効果トランジス
タのゲート電極はリング状を有し、前記ソース領域は前
記ゲート電極によって囲まれた前記ウエル領域の表層に
形成され、前記ドレイン領域は前記ゲート電極を囲むよ
うに前記ウエル領域の表層に形成されていることを特徴
とする請求項１乃至９の何れか一に記載の固体撮像素
子。 - 【請求項１１】 前記絶縁ゲート型電界効果トランジス
タは低濃度ドレイン（ＬＤＤ）構造を有し、低濃度の前
記ドレイン領域が延在して該低濃度のドレイン領域とほ
ぼ同じ不純物濃度を有する前記不純物領域が形成されて
いることを特徴とする請求項１乃至１０の何れか一に記
載の固体撮像素子。 - 【請求項１２】 前記絶縁ゲート型電界効果トランジス
タのゲート電極及びその周辺は遮光されていることを特
徴とする請求項１乃至１１の何れか一に記載の固体撮像
素子。 - 【請求項１３】 前記絶縁ゲート型電界効果トランジス
タのソース領域に負荷回路が接続されてソースフォロワ
回路を構成していることを特徴とする請求項１乃至１２
の何れか一に記載の固体撮像素子。 - 【請求項１４】 前記ソースフォロワ回路のソース出力
は映像信号出力端子に接続されていることを特徴とする
請求項１３記載の固体撮像素子。 - 【請求項１５】 請求項１乃至１４記載の固体撮像素子
を備えたことを特徴とする固体撮像装置。 - 【請求項１６】 第１のマスクにより半導体基板の表層
の一導電型領域に反対導電型不純物を導入して該一導電
型領域の表層に反対導電型の第１のウエル領域を形成す
る工程と、 前記第１のウエル領域の端部に開口端部が重なるように
開口部が形成された第２のマスクにより前記一導電型領
域の表層に反対導電型不純物を導入し、前記第１のウエ
ル領域の端部と重なるように反対導電型の第２のウエル
領域を形成するとともに、前記第１のウエル領域及び前
記第２のウエル領域の不純物濃度よりも高い不純物濃度
を有する重なり領域を形成する工程と、 前記第２のマスクにより前記第２のウエル領域の表層に
一導電型不純物を導入し、一導電型のチャネルドープ層
を形成する工程と、 第３のマスクにより前記第２のウエル領域内部に反対導
電型不純物を導入し、前記第２のウエル領域よりも高い
不純物濃度を有し、かつ前記チャネルドープ層の下の第
２のウエル領域内部に反対導電型の高濃度埋込層を形成
する工程と、 前記半導体基板の表面を熱酸化してゲート絶縁膜を形成
する工程と、 前記高濃度埋込層を覆うように、かつ該高濃度埋込層が
ソース領域側に近くなるように前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、 前記半導体基板の表層に一導電型不純物を導入して、前
記ゲート電極の両側の前記第２のウエル領域表層に一導
電型のソース領域及びドレイン領域を形成すると同時に
前記第１のウエル領域の表層に一導電型の不純物領域を
形成する工程とを有することを特徴とする固体撮像素子
の製造方法。 - 【請求項１７】 第１のマスクにより半導体基板の表層
の一導電型領域に反対導電型不純物を導入して該一導電
型領域の表層に反対導電型の第１のウエル領域を形成す
る工程と、 第２のマスクにより前記一導電型領域の表層に反対導電
型不純物を導入し、前記第１のウエル領域から離隔した
反対導電型の第２のウエル領域を形成する工程と、 前記第１のウエル領域と前記第２のウエル領域の間の領
域に前記第１のウエル領域及び前記第２のウエル領域の
不純物濃度よりも高い不純物濃度を有する反対導電型の
接続領域を形成して前記第１のウエル領域と前記第２の
ウエル領域を接続する工程と、 前記第２のマスクにより前記第２のウエル領域の表層に
一導電型不純物を導入し、一導電型のチャネルドープ層
を形成する工程と、 第３のマスクにより前記第２のウエル領域内部に反対導
電型不純物を導入し、前記第２のウエル領域よりも高い
不純物濃度を有し、かつ前記チャネルドープ層の下の第
２のウエル領域内部に反対導電型の高濃度埋込層を形成
する工程と、 前記半導体基板の表面を熱酸化してゲート絶縁膜を形成
する工程と、 前記高濃度埋込層を覆うように、かつ該高濃度埋込層が
ソース領域側に近くなるように前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、 前記半導体基板の表層に一導電型不純物を導入して、前
記ゲート電極の両側の第２のウエル領域の表層に一導電
型のソース領域及びドレイン領域を形成すると同時に前
記第１のウエル領域の表層に一導電型の不純物領域を形
成する工程とを有することを特徴とする固体撮像素子の
製造方法。
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|---|---|---|---|
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|---|---|
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ID=18441812
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|---|---|---|---|
| JP35507799A Expired - Fee Related JP3313683B2 (ja) | 1999-12-14 | 1999-12-14 | 固体撮像素子及び固体撮像装置 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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