JP2001166846A - クロック分配装置 - Google Patents
クロック分配装置Info
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- G—PHYSICS
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Optical Communication System (AREA)
Abstract
(57)【要約】
【課題】 数GHz から数十GHz 帯域等の高周波領域のＲ
Ｆ信号を用いてデジタルシステムにおけるクロック分配
を実現するクロック分配装置の提供。 【解決手段】 ノード２０，２０…に対してＲＦ信号を
供給するＲＦクロックドライバ１０と、該ＲＦクロック
ドライバ１０にて供給されるＲＦ信号を各ノード２０，
２０…へ伝送するカプラ３０，３０…とをエッチツリー
構造に接続することにより構成され、各ノード２０，２
０…夫々の入力端にはカプラ３０，３０…を介して入力
されたＲＦ信号をデジタルパルスに変換するデジタルパ
ルス変換手段が備えられている。また、同じく各ノード
２０，２０…の入力端には、クロック信号の位相をシフ
トさせ時間遅延を調整することによりスキューの補正を
行うスタブ、多相信号を生成する分相カプラが備えられ
ている。
Ｆ信号を用いてデジタルシステムにおけるクロック分配
を実現するクロック分配装置の提供。 【解決手段】 ノード２０，２０…に対してＲＦ信号を
供給するＲＦクロックドライバ１０と、該ＲＦクロック
ドライバ１０にて供給されるＲＦ信号を各ノード２０，
２０…へ伝送するカプラ３０，３０…とをエッチツリー
構造に接続することにより構成され、各ノード２０，２
０…夫々の入力端にはカプラ３０，３０…を介して入力
されたＲＦ信号をデジタルパルスに変換するデジタルパ
ルス変換手段が備えられている。また、同じく各ノード
２０，２０…の入力端には、クロック信号の位相をシフ
トさせ時間遅延を調整することによりスキューの補正を
行うスタブ、多相信号を生成する分相カプラが備えられ
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック分配装置
に関し、特に複数のマイコンから構成されるデジタルシ
ステムにて高速のクロック信号を各マイコンに分配する
ことにより、各マイコンを同期化させることができるク
ロック分配装置に関する。
に関し、特に複数のマイコンから構成されるデジタルシ
ステムにて高速のクロック信号を各マイコンに分配する
ことにより、各マイコンを同期化させることができるク
ロック分配装置に関する。
【０００２】
【従来の技術】近年、通信装置及びスーパーコンピュー
タ等のデジタルシステムは、多機能化及び高速化を図る
ために複数のマイコンを備えている。そして、システム
が最適な動作を行うために、これらのマイコンを高速の
クロック信号を用いて同期化している。このような同期
化を行うためには、一つのクロック発生器から発生され
た高速のクロック信号を各マイコン夫々に分配するため
のクロック分配装置が必要となる。
タ等のデジタルシステムは、多機能化及び高速化を図る
ために複数のマイコンを備えている。そして、システム
が最適な動作を行うために、これらのマイコンを高速の
クロック信号を用いて同期化している。このような同期
化を行うためには、一つのクロック発生器から発生され
た高速のクロック信号を各マイコン夫々に分配するため
のクロック分配装置が必要となる。
【０００３】一般的にデジタルシステムを構成するハー
ドウェア、即ちボード及びマルチチップモジュール（Mu
ltichip Module：ＭＣＭ）に適用されるデジタルパルス
を用いた超高速（500MHz以上）クロック分配装置は、相
当な電力の消耗、信号の反射、電磁波障害及び雑音等の
問題のために、その性能は限界に達していることが知ら
れている。特に、デジタルシステムの動作が高速化し、
チップの大きさが相当なものになるにしたがって、既存
のデジタルパルスを用いたクロック分配装置では、莫大
な量の電力消耗、スキュー、時間の遅延、及び電磁波障
害等の問題を解決することが難しくなってきている。
ドウェア、即ちボード及びマルチチップモジュール（Mu
ltichip Module：ＭＣＭ）に適用されるデジタルパルス
を用いた超高速（500MHz以上）クロック分配装置は、相
当な電力の消耗、信号の反射、電磁波障害及び雑音等の
問題のために、その性能は限界に達していることが知ら
れている。特に、デジタルシステムの動作が高速化し、
チップの大きさが相当なものになるにしたがって、既存
のデジタルパルスを用いたクロック分配装置では、莫大
な量の電力消耗、スキュー、時間の遅延、及び電磁波障
害等の問題を解決することが難しくなってきている。
【０００４】また、このような問題を解決するためにク
ロック信号として光信号を用いたクロック分配装置が提
案されているが、このようなクロック分配装置は、相当
な工程費用及びシステム費用を要し、しかもその体積が
大きいという短所があり、ボード及びチップレベルで利
用することが困難であるという問題がある。
ロック信号として光信号を用いたクロック分配装置が提
案されているが、このようなクロック分配装置は、相当
な工程費用及びシステム費用を要し、しかもその体積が
大きいという短所があり、ボード及びチップレベルで利
用することが困難であるという問題がある。
【０００５】そこで、上述したようなデジタルパルス又
は光信号を用いたクロック分配装置に係る問題を解決す
べく、クロック信号としてＲＦ信号を用いたクロック分
配装置が提案されている。
は光信号を用いたクロック分配装置に係る問題を解決す
べく、クロック信号としてＲＦ信号を用いたクロック分
配装置が提案されている。
【０００６】従来のＲＦ信号を用いたクロック分配装置
は、中心クロックドライバ、受信ドライバ、位相シフタ
及びリミッタにより構成される。
は、中心クロックドライバ、受信ドライバ、位相シフタ
及びリミッタにより構成される。
【０００７】前記中心クロックドライバはサイン波を生
成し、生成したサイン波を前記受信ドライバに対して出
力する。前記受信ドライバは、入力されたサイン波をア
ンプにより増幅した後、可変キャパシタが装着された前
記位相シフタへ出力する。次にこの位相シフタにて、入
力されたサイン波の位相を適宜変化させることによりス
キューを解消してリミッタへ出力する。そして、リミッ
タにて、入力されたサイン波をデジタルパルスへ変換し
た後、デジタル回路のクロック信号として用いられる。
成し、生成したサイン波を前記受信ドライバに対して出
力する。前記受信ドライバは、入力されたサイン波をア
ンプにより増幅した後、可変キャパシタが装着された前
記位相シフタへ出力する。次にこの位相シフタにて、入
力されたサイン波の位相を適宜変化させることによりス
キューを解消してリミッタへ出力する。そして、リミッ
タにて、入力されたサイン波をデジタルパルスへ変換し
た後、デジタル回路のクロック信号として用いられる。
【０００８】
【発明が解決しようとする課題】ところで、上述したよ
うなＲＦ信号を用いた従来のクロック分配装置では高周
波領域を使用することが困難である。なぜなら、クロッ
ク分配装置が定常波を用いるためには、伝送線路をキャ
パシタとして見なすことができる「Ｆ≦１／（１０Ｔ
ｐ）」の範囲内の周波数のみしか使用することができな
いからである。ここで、Ｆはクロック周波数を示し、Ｔ
ｐは最も長い伝送線路におけるＲＦ信号の伝播時間を示
している。
うなＲＦ信号を用いた従来のクロック分配装置では高周
波領域を使用することが困難である。なぜなら、クロッ
ク分配装置が定常波を用いるためには、伝送線路をキャ
パシタとして見なすことができる「Ｆ≦１／（１０Ｔ
ｐ）」の範囲内の周波数のみしか使用することができな
いからである。ここで、Ｆはクロック周波数を示し、Ｔ
ｐは最も長い伝送線路におけるＲＦ信号の伝播時間を示
している。
【０００９】また、サイン波を用いて低い周波数帯域に
対するクロック分配を行うように設計されるため、超高
周波領域では不整合により生じる反射によってその特性
が保証されない等の問題が発生する。
対するクロック分配を行うように設計されるため、超高
周波領域では不整合により生じる反射によってその特性
が保証されない等の問題が発生する。
【００１０】さらに、埋没構造を有した光導波管のパッ
ケージを用いる場合があるが、この場合は光導波管に特
別な処理を施す必要があるため、該パッケージの体積が
相当な大きさになる。したがって、製品の小型化を図る
ことが困難となり、しかも生産工程において製品の歩留
まりが低下する等の問題が発生する。
ケージを用いる場合があるが、この場合は光導波管に特
別な処理を施す必要があるため、該パッケージの体積が
相当な大きさになる。したがって、製品の小型化を図る
ことが困難となり、しかも生産工程において製品の歩留
まりが低下する等の問題が発生する。
【００１１】本発明は斯かる事情に鑑みてなされたもの
であり、数GHz から数十GHz 帯域等の高周波領域のＲＦ
信号を用いてクロック分配を実現し、高速動作を行うマ
イクロプロセッサ、コンピュータのボードとボードとの
間又はボード上のクロック分配、並びに超高速チップ等
に適用することができるクロック分配装置を提供するこ
とを目的とする。
であり、数GHz から数十GHz 帯域等の高周波領域のＲＦ
信号を用いてクロック分配を実現し、高速動作を行うマ
イクロプロセッサ、コンピュータのボードとボードとの
間又はボード上のクロック分配、並びに超高速チップ等
に適用することができるクロック分配装置を提供するこ
とを目的とする。
【００１２】また、本発明の他の目的は、分相カプラを
用いて多相信号を発生させることによりデジタルシステ
ムにて種々の異なるクロック位相を用いることができる
クロック分配装置を提供することにある。
用いて多相信号を発生させることによりデジタルシステ
ムにて種々の異なるクロック位相を用いることができる
クロック分配装置を提供することにある。
【００１３】
【課題を解決するための手段】第１発明に係るクロック
分配装置は、複数のノードと、該ノード夫々に対してＲ
Ｆ信号を供給するＲＦ信号供給手段と、該ＲＦ信号供給
手段によって供給されるＲＦ信号を前記ノード夫々へ伝
送する複数のカプラとをエッチツリー構造に接続してな
るクロック分配装置において、前記ノード夫々は、前記
カプラを介して入力されたＲＦ信号をデジタルパルスへ
変換するデジタルパルス変換手段を備えることを特徴と
する。
分配装置は、複数のノードと、該ノード夫々に対してＲ
Ｆ信号を供給するＲＦ信号供給手段と、該ＲＦ信号供給
手段によって供給されるＲＦ信号を前記ノード夫々へ伝
送する複数のカプラとをエッチツリー構造に接続してな
るクロック分配装置において、前記ノード夫々は、前記
カプラを介して入力されたＲＦ信号をデジタルパルスへ
変換するデジタルパルス変換手段を備えることを特徴と
する。
【００１４】第２発明に係るクロック分配装置は、第１
発明に係るクロック分配装置において、前記ＲＦ供給手
段は、デジタルパルスが入力された場合、該入力された
デジタルパルスをＲＦ信号へ変換する帯域通過フィルタ
を備えることを特徴とする。
発明に係るクロック分配装置において、前記ＲＦ供給手
段は、デジタルパルスが入力された場合、該入力された
デジタルパルスをＲＦ信号へ変換する帯域通過フィルタ
を備えることを特徴とする。
【００１５】第３発明に係るクロック分配装置は、第１
発明に係るクロック分配装置において、前記ＲＦ供給手
段は、光信号が入力された場合、該入力された光信号を
ＲＦ信号へ変換する光検出器を備えることを特徴とす
る。
発明に係るクロック分配装置において、前記ＲＦ供給手
段は、光信号が入力された場合、該入力された光信号を
ＲＦ信号へ変換する光検出器を備えることを特徴とす
る。
【００１６】第４発明に係るクロック分配装置は、第１
発明乃至第３発明の何れかに係るクロック分配装置にお
いて、前記ノード夫々は、信号の反射を抑制するインピ
ーダンス整合回路を備えることを特徴とする。
発明乃至第３発明の何れかに係るクロック分配装置にお
いて、前記ノード夫々は、信号の反射を抑制するインピ
ーダンス整合回路を備えることを特徴とする。
【００１７】第５発明に係るクロック分配装置は、第１
発明乃至第３発明の何れかに係るクロック分配装置にお
いて、前記ノード夫々は、ＲＦ信号の位相をシフトさせ
て時間遅延を調整することによりスキューの補正を行う
スタブを備えることを特徴とする。
発明乃至第３発明の何れかに係るクロック分配装置にお
いて、前記ノード夫々は、ＲＦ信号の位相をシフトさせ
て時間遅延を調整することによりスキューの補正を行う
スタブを備えることを特徴とする。
【００１８】第６発明に係るクロック分配装置は、第１
発明乃至第５発明の何れかに係るクロック分配装置にお
いて、前記ＲＦ信号供給手段と前記カプラ及び前記ノー
ドの夫々とを接続するために用いられるプリント基板上
の伝送線路としてマイクロストリップ、コプラナ又はス
トリップラインの何れかを用いることを特徴とする。
発明乃至第５発明の何れかに係るクロック分配装置にお
いて、前記ＲＦ信号供給手段と前記カプラ及び前記ノー
ドの夫々とを接続するために用いられるプリント基板上
の伝送線路としてマイクロストリップ、コプラナ又はス
トリップラインの何れかを用いることを特徴とする。
【００１９】第７発明に係るクロック分配装置は、第６
発明に係るクロック分配装置において、前記伝送線路
は、前記基板内に埋没されていることを特徴とする。
発明に係るクロック分配装置において、前記伝送線路
は、前記基板内に埋没されていることを特徴とする。
【００２０】第８発明に係るクロック分配装置は、第１
発明乃至第７発明の何れかに係るクロック分配装置にお
いて、前記ノード夫々は、多相信号を生成する分相カプ
ラ又はバルンを備えることを特徴とする。
発明乃至第７発明の何れかに係るクロック分配装置にお
いて、前記ノード夫々は、多相信号を生成する分相カプ
ラ又はバルンを備えることを特徴とする。
【００２１】第９発明に係るクロック分配装置は、第１
発明乃至第８発明の何れかに係るクロック分配装置にお
いて、前記デジタルパルス変換手段は、並列に接続され
たインバータと抵抗との一対が複数直列に接続してなる
インバータチェーンを備えることを特徴とする。
発明乃至第８発明の何れかに係るクロック分配装置にお
いて、前記デジタルパルス変換手段は、並列に接続され
たインバータと抵抗との一対が複数直列に接続してなる
インバータチェーンを備えることを特徴とする。
【００２２】本発明のクロック分配装置は、各ノード夫
々が、カプラを介して入力されたＲＦ信号をデジタルパ
ルスへ変換するデジタルパルス変換手段を備えている。
これにより、数GHz から数十GHz 帯域等の高周波領域の
ＲＦ信号をクロック信号として用いることができ、高速
動作を行うマイクロプロセッサ等を同期化させることが
可能になる。
々が、カプラを介して入力されたＲＦ信号をデジタルパ
ルスへ変換するデジタルパルス変換手段を備えている。
これにより、数GHz から数十GHz 帯域等の高周波領域の
ＲＦ信号をクロック信号として用いることができ、高速
動作を行うマイクロプロセッサ等を同期化させることが
可能になる。
【００２３】また、本発明のクロック分配装置は、各ノ
ード夫々が、多相信号を生成する分相カプラを備えてい
る。この分相カプラを用いて多相信号を生成することに
より、デジタルシステムにて種々の異なるクロック位相
を用いることが可能になる。
ード夫々が、多相信号を生成する分相カプラを備えてい
る。この分相カプラを用いて多相信号を生成することに
より、デジタルシステムにて種々の異なるクロック位相
を用いることが可能になる。
【００２４】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００２５】図１は、本発明のクロック分配装置の構成
を示す概念図である。図１において、１０は後述する各
ノードに対してクロック信号としてのＲＦ信号を供給す
るＲＦクロックドライバを示している。また、２０，２
０…は前記ＲＦクロックドライバ１０によって供給され
るＲＦ信号を用いて同期化され動作することにより所定
の機能を行うノードを示しており、３０，３０…は、前
記ＲＦクロックドライバ１０によって供給されるＲＦ信
号を各ノード２０，２０…夫々に伝送するカプラを示し
ている。
を示す概念図である。図１において、１０は後述する各
ノードに対してクロック信号としてのＲＦ信号を供給す
るＲＦクロックドライバを示している。また、２０，２
０…は前記ＲＦクロックドライバ１０によって供給され
るＲＦ信号を用いて同期化され動作することにより所定
の機能を行うノードを示しており、３０，３０…は、前
記ＲＦクロックドライバ１０によって供給されるＲＦ信
号を各ノード２０，２０…夫々に伝送するカプラを示し
ている。
【００２６】これらのＲＦクロックドライバ１０、ノー
ド２０，２０…及びカプラ３０，３０…は、図１に示す
とおり、いわゆるエッチツリー（H-tree）構造で接続さ
れている。
ド２０，２０…及びカプラ３０，３０…は、図１に示す
とおり、いわゆるエッチツリー（H-tree）構造で接続さ
れている。
【００２７】また、前記各ノード２０，２０…夫々の入
力端には信号の反射を抑制するためのインピーダンス整
合回路（図示せず）が備えられており、更にＲＦ信号の
位相をシフトさせ時間遅延を調整することによりスキュ
ーの補正を行うことができるスタブ（図示せず）が備え
られている。
力端には信号の反射を抑制するためのインピーダンス整
合回路（図示せず）が備えられており、更にＲＦ信号の
位相をシフトさせ時間遅延を調整することによりスキュ
ーの補正を行うことができるスタブ（図示せず）が備え
られている。
【００２８】前記ＲＦクロックドライバ１０、ノード２
０，２０…及びカプラ３０，３０…を接続するための伝
送線路には、マイクロストリップ、コプラナ又はストリ
ップラインの何れか一つを用いる。
０，２０…及びカプラ３０，３０…を接続するための伝
送線路には、マイクロストリップ、コプラナ又はストリ
ップラインの何れか一つを用いる。
【００２９】上述した伝送線路は、プリント基板内に埋
没されている。これにより電磁波による障害を減らすこ
とが可能になる。
没されている。これにより電磁波による障害を減らすこ
とが可能になる。
【００３０】図２及び図３は前記ＲＦクロックドライバ
１０に備えられ、該ＲＦクロックドライバ１０に入力さ
れた信号をＲＦ信号へ変換するために用いられる回路を
示す回路図である。
１０に備えられ、該ＲＦクロックドライバ１０に入力さ
れた信号をＲＦ信号へ変換するために用いられる回路を
示す回路図である。
【００３１】ＲＦクロックドライバ１０にデジタルパル
スが入力される場合には、図２に図示するように、デジ
タルパルスを所定の大きさに増幅するために直列に連結
された複数のバッファアンプ１１，１１…と、増幅され
たデジタルパルスをＲＦ信号へ変換する帯域通過フィル
タ（ＢＰＦ）１２とで構成される回路を用いる。
スが入力される場合には、図２に図示するように、デジ
タルパルスを所定の大きさに増幅するために直列に連結
された複数のバッファアンプ１１，１１…と、増幅され
たデジタルパルスをＲＦ信号へ変換する帯域通過フィル
タ（ＢＰＦ）１２とで構成される回路を用いる。
【００３２】また、前記ＲＦクロックドライバ１０に光
信号が入力される場合には、図３に図示するように、光
信号の入力によりオン／オフされるとともにその光信号
をＲＦ信号へ変換する光検出器１３が備えられた回路を
使用する。
信号が入力される場合には、図３に図示するように、光
信号の入力によりオン／オフされるとともにその光信号
をＲＦ信号へ変換する光検出器１３が備えられた回路を
使用する。
【００３３】図４は、前記各ノード２０，２０…夫々に
備えられ、ＲＦ信号を多相信号（multi-phase ）に分離
するために用いられる回路を示す回路図である。多相信
号を使用する必要がある場合、各ノード２０，２０…夫
々は、図４に示すようなＲＦ信号が入力されたときに位
相が互いに異なる多相信号を出力する分相カプラ２１を
備えている。なお、分相カプラ２１の代わりにバルン
（balun ）を備えるような構成であってもよい。
備えられ、ＲＦ信号を多相信号（multi-phase ）に分離
するために用いられる回路を示す回路図である。多相信
号を使用する必要がある場合、各ノード２０，２０…夫
々は、図４に示すようなＲＦ信号が入力されたときに位
相が互いに異なる多相信号を出力する分相カプラ２１を
備えている。なお、分相カプラ２１の代わりにバルン
（balun ）を備えるような構成であってもよい。
【００３４】また、図５は前記各ノード２０，２０…の
入力端に備えられ、前記カプラ３０，３０…を介して入
力されたＲＦ信号をデジタルパルスへ変換するデジタル
パルス変換手段を示す回路図である。図５に示すよう
に、前記デジタルパルス変換手段は互いに並列に接続さ
れたインバータ４１，４１…と抵抗５１，５１…との一
対が複数直列に接続されて構成されるインバータチェー
ンを備えている。
入力端に備えられ、前記カプラ３０，３０…を介して入
力されたＲＦ信号をデジタルパルスへ変換するデジタル
パルス変換手段を示す回路図である。図５に示すよう
に、前記デジタルパルス変換手段は互いに並列に接続さ
れたインバータ４１，４１…と抵抗５１，５１…との一
対が複数直列に接続されて構成されるインバータチェー
ンを備えている。
【００３５】次に、上述したようにして構成された本発
明のクロック分配装置の動作について説明する。
明のクロック分配装置の動作について説明する。
【００３６】まず、前記ＲＦクロックドライバ１０にて
生成されたＲＦ信号は伝送線路の接合部にあるカプラ３
０，３０…を介して各ノード２０，２０…夫々へと伝送
される。ここで、前記カプラ３０，３０…は整合されて
いるので信号の反射を抑制することができるが、３ｄＢ
程度の損失を有することになる。この損失により使用す
ることが困難なくらいに信号が小さくなる場合は、局所
的に不整合を用いて定常波を使用することによりその損
失を防ぐことが可能である。
生成されたＲＦ信号は伝送線路の接合部にあるカプラ３
０，３０…を介して各ノード２０，２０…夫々へと伝送
される。ここで、前記カプラ３０，３０…は整合されて
いるので信号の反射を抑制することができるが、３ｄＢ
程度の損失を有することになる。この損失により使用す
ることが困難なくらいに信号が小さくなる場合は、局所
的に不整合を用いて定常波を使用することによりその損
失を防ぐことが可能である。
【００３７】前記ノード２０，２０…夫々に対して伝送
されたＲＦ信号は、図４に図示したような分相カプラ２
１に入力される。ここでｎ個の多相信号が必要となる場
合は、「０°」、「１／ｎ＊３６０°」…「（ｎ−１）
／ｎ＊３６０°」の位相を有する信号がそれぞれ出力さ
れることになる。これらの出力信号夫々は、図５に図示
したようなインバータチェーンに入力されてデジタルパ
ルスへと変換された後、デジタル回路又はチップのクロ
ック信号として用いられる。
されたＲＦ信号は、図４に図示したような分相カプラ２
１に入力される。ここでｎ個の多相信号が必要となる場
合は、「０°」、「１／ｎ＊３６０°」…「（ｎ−１）
／ｎ＊３６０°」の位相を有する信号がそれぞれ出力さ
れることになる。これらの出力信号夫々は、図５に図示
したようなインバータチェーンに入力されてデジタルパ
ルスへと変換された後、デジタル回路又はチップのクロ
ック信号として用いられる。
【００３８】ここで、前記デジタル回路又はチップに出
力されたデジタルパルスは、帯域通過フィルタ１２によ
りＲＦ信号へと変換された後、再び他のデジタル回路又
はチップへと伝送することにより信号交換を行うことが
できる。
力されたデジタルパルスは、帯域通過フィルタ１２によ
りＲＦ信号へと変換された後、再び他のデジタル回路又
はチップへと伝送することにより信号交換を行うことが
できる。
【００３９】また、ボードとボードとの間における信号
交換を行うためのクロック信号として光信号が使用され
る場合は、その光信号が図３に図示したような光検出器
１３によって振幅の小さいＲＦ信号へ変換された後、カ
プラ３０，３０…に入力され、ノード２０，２０…へ伝
送される。
交換を行うためのクロック信号として光信号が使用され
る場合は、その光信号が図３に図示したような光検出器
１３によって振幅の小さいＲＦ信号へ変換された後、カ
プラ３０，３０…に入力され、ノード２０，２０…へ伝
送される。
【００４０】上述したように、本発明におけるＲＦ信号
を用いたクロック分配技術は、「Ｆ≦１／（１２Ｔ
Ｐ）」の周波数を有するサイン波とインピーダンス整合
とに基づいて実現されている。ここでＦはクロック周波
数を示し、ＴＰは伝送線路におけるＲＦ信号の伝播時間
を示している。なお、ＲＦ信号の立ち上がり時間及び立
ち下がり時間は４分の１周期としている。
を用いたクロック分配技術は、「Ｆ≦１／（１２Ｔ
Ｐ）」の周波数を有するサイン波とインピーダンス整合
とに基づいて実現されている。ここでＦはクロック周波
数を示し、ＴＰは伝送線路におけるＲＦ信号の伝播時間
を示している。なお、ＲＦ信号の立ち上がり時間及び立
ち下がり時間は４分の１周期としている。
【００４１】本発明のクロック分配装置において、各ノ
ード２０，２０…が備えるスタブの調整を行うことによ
って、クロック信号のタイミング及び時間の遅延を変化
させることができ、これによりクロック分配網の受信端
にてクロック信号を同期化させることが可能になる。こ
こで、多相信号を発生させるために、上述した分相カプ
ラ２１がクロック分配網の受信端に備えられている。
ード２０，２０…が備えるスタブの調整を行うことによ
って、クロック信号のタイミング及び時間の遅延を変化
させることができ、これによりクロック分配網の受信端
にてクロック信号を同期化させることが可能になる。こ
こで、多相信号を発生させるために、上述した分相カプ
ラ２１がクロック分配網の受信端に備えられている。
【００４２】なお、本発明では「Ｔｒ＞５Ｔｐｎ」の範
囲内で不整合を誘導して定常波を用いるために、単純Ｔ
−接合カプラを備え、この単純Ｔ−接合カプラとノード
２０との間にキャパシタを設けるような構成にしてもよ
い。ここで、Ｔｒは立ち上がり時間を示し、Ｔｐｎはノ
ード２０とノード２０との間の伝播時間を示している。
このような構成にすることにより、単純Ｔ−接合カプラ
及びキャパシタを用い、クロック電圧を大きくして局所
的に定常波を誘発させることができる。
囲内で不整合を誘導して定常波を用いるために、単純Ｔ
−接合カプラを備え、この単純Ｔ−接合カプラとノード
２０との間にキャパシタを設けるような構成にしてもよ
い。ここで、Ｔｒは立ち上がり時間を示し、Ｔｐｎはノ
ード２０とノード２０との間の伝播時間を示している。
このような構成にすることにより、単純Ｔ−接合カプラ
及びキャパシタを用い、クロック電圧を大きくして局所
的に定常波を誘発させることができる。
【００４３】以上、本発明を特定の実施例に基づいて図
示及び説明したが、添付された特許請求の範囲により示
された発明の思想及び領域から逸脱しない限度内にて様
々な改造及び変形が可能であることはいうまでもない。
示及び説明したが、添付された特許請求の範囲により示
された発明の思想及び領域から逸脱しない限度内にて様
々な改造及び変形が可能であることはいうまでもない。
【００４４】
【発明の効果】以上詳述した如く、本発明のクロック分
配装置によれば、デジタルシステムにおけるマイクロプ
ロセッサ等の各ノードに対しクロック信号としてＲＦ信
号を供給することによってデジタルシステムの同期化を
図ることにより、動作の高速化を実現することができる
ので、各ノードの性能及びデジタルシステム全体の性能
を向上させることができる。
配装置によれば、デジタルシステムにおけるマイクロプ
ロセッサ等の各ノードに対しクロック信号としてＲＦ信
号を供給することによってデジタルシステムの同期化を
図ることにより、動作の高速化を実現することができる
ので、各ノードの性能及びデジタルシステム全体の性能
を向上させることができる。
【図１】本発明のクロック分配装置の構成を示す概念図
である。
である。
【図２】デジタルパルスをＲＦ信号へ変換するために用
いられる回路を示す回路図である。
いられる回路を示す回路図である。
【図３】光学信号をＲＦ信号へ変換するために用いられ
る回路を示す回路図である。
る回路を示す回路図である。
【図４】ＲＦ信号を多相信号へ分離する分相カプラを示
す回路図である。
す回路図である。
【図５】ＲＦ信号をデジタルパルスへ変換するデジタル
パルス変換手段を示す回路図である。
パルス変換手段を示す回路図である。
１０ ＲＦクロックドライバ １１ バッファアンプ １２ 帯域通過フィルタ １３ 光検出器 ２０ ノード ２１ 分相カプラ ３０ カプラ
Claims (9)
- 【請求項１】 複数のノードと、該ノード夫々に対して
ＲＦ信号を供給するＲＦ信号供給手段と、該ＲＦ信号供
給手段によって供給されるＲＦ信号を前記ノード夫々へ
伝送する複数のカプラとをエッチツリー構造に接続して
なるクロック分配装置において、 前記ノード夫々は、前記カプラを介して入力されたＲＦ
信号をデジタルパルスへ変換するデジタルパルス変換手
段を備えることを特徴とするクロック分配装置。 - 【請求項２】 前記ＲＦ供給手段は、デジタルパルスが
入力された場合、該入力されたデジタルパルスをＲＦ信
号へ変換する帯域通過フィルタを備えることを特徴とす
る請求項１に記載のクロック分配装置。 - 【請求項３】 前記ＲＦ供給手段は、光信号が入力され
た場合、該入力された光信号をＲＦ信号へ変換する光検
出器を備えることを特徴とする請求項１に記載のクロッ
ク分配装置。 - 【請求項４】 前記ノード夫々は、信号の反射を抑制す
るインピーダンス整合回路を備えることを特徴とする請
求項１乃至請求項３の何れかに記載のデジタルシステム
のクロック分配装置。 - 【請求項５】 前記ノード夫々は、ＲＦ信号の位相をシ
フトさせて時間遅延を調整することによりスキューの補
正を行うスタブを備えることを特徴とする請求項１乃至
請求項３の何れかに記載のクロック分配装置。 - 【請求項６】 前記ＲＦ信号供給手段と前記カプラ及び
前記ノードの夫々とを接続するために用いられるプリン
ト基板上の伝送線路としてマイクロストリップ、コプラ
ナ又はストリップラインの何れかを用いることを特徴と
する請求項１乃至請求項５の何れかに記載のクロック分
配装置。 - 【請求項７】 前記伝送線路は、前記基板内に埋没され
ていることを特徴とする請求項６に記載のクロック分配
装置。 - 【請求項８】 前記ノード夫々は、多相信号を生成する
分相カプラ又はバルンを備えることを特徴とする請求項
１乃至請求項７の何れかに記載のクロック分配装置。 - 【請求項９】 前記デジタルパルス変換手段は、並列に
接続されたインバータと抵抗との一対が複数直列に接続
してなるインバータチェーンを備えることを特徴とする
請求項１乃至請求項８の何れかに記載のデジタルシステ
ムのクロック分配装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990045545A KR100340946B1 (ko) | 1999-10-20 | 1999-10-20 | 디지털 시스템의 클럭분배 장치 |
| KR1999-45545 | 1999-10-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001166846A true JP2001166846A (ja) | 2001-06-22 |
Family
ID=19616108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000318446A Pending JP2001166846A (ja) | 1999-10-20 | 2000-10-18 | クロック分配装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001166846A (ja) |
| KR (1) | KR100340946B1 (ja) |
| DE (1) | DE10052988A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019161327A (ja) * | 2018-03-08 | 2019-09-19 | 古河電気工業株式会社 | 信号伝送装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102161837B1 (ko) * | 2019-06-04 | 2020-10-05 | 한국과학기술원 | 펄스 레이저 기반의 클럭 분산 네트워크를 포함하는 반도체 장치 및 클럭 시스템 |
-
1999
- 1999-10-20 KR KR1019990045545A patent/KR100340946B1/ko not_active IP Right Cessation
-
2000
- 2000-10-18 JP JP2000318446A patent/JP2001166846A/ja active Pending
- 2000-10-19 DE DE10052988A patent/DE10052988A1/de not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019161327A (ja) * | 2018-03-08 | 2019-09-19 | 古河電気工業株式会社 | 信号伝送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010037828A (ko) | 2001-05-15 |
| KR100340946B1 (ko) | 2002-06-20 |
| DE10052988A1 (de) | 2001-05-31 |
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Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040224 |
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Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040227 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040601 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040831 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050208 |