JP2001156597A - デューティ補正回路 - Google Patents
デューティ補正回路Info
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- JP2001156597A JP2001156597A JP33583599A JP33583599A JP2001156597A JP 2001156597 A JP2001156597 A JP 2001156597A JP 33583599 A JP33583599 A JP 33583599A JP 33583599 A JP33583599 A JP 33583599A JP 2001156597 A JP2001156597 A JP 2001156597A
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Abstract
(57)【要約】
【課題】 ＶＣＯの発振波形のデューティ比を５０％に
なるように補正すること。 【解決手段】 ３連のリングオシレータと出力インバー
タからなるＶＣＯにおいて、リングオシレータ１００の
後段に、２個のインバータ２０１、２０２と、２個のＮ
ＡＮＤ回路４０１、４０２からなるＲＳ−フリップフロ
ップ回路４００を接続し、その出力波形をＶＣＯの出力
波形とした。
なるように補正すること。 【解決手段】 ３連のリングオシレータと出力インバー
タからなるＶＣＯにおいて、リングオシレータ１００の
後段に、２個のインバータ２０１、２０２と、２個のＮ
ＡＮＤ回路４０１、４０２からなるＲＳ−フリップフロ
ップ回路４００を接続し、その出力波形をＶＣＯの出力
波形とした。
Description
【０００１】
【発明の属する技術分野】本発明は、デューティ補正回
路に関し、特に、容量の充放電特性を利用したＶＣＯ回
路に用いられるデューティ補正回路の動作特性の向上を
図ったものに関するものである。
路に関し、特に、容量の充放電特性を利用したＶＣＯ回
路に用いられるデューティ補正回路の動作特性の向上を
図ったものに関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の進歩により、Ｖ
ＣＯ（電圧制御発振装置）回路が広範囲に使われるよう
になってきている。以下に従来のＶＣＯ回路について図
面を参照しながら説明する。
ＣＯ（電圧制御発振装置）回路が広範囲に使われるよう
になってきている。以下に従来のＶＣＯ回路について図
面を参照しながら説明する。
【０００３】図３は、従来のデューティ補正回路を備え
たＶＣＯ回路の構成を示すブロック図を示す。図におい
て、１００は３連のリングインバータ（１０１，１０
２，１０３）からなるＶＣＯであり、２０１、２０２は
ＶＣＯ１００の後段に設けられた出力用のインバータで
ある。また、３０１、３０２はデューティ補正用のイン
バータ回路、１２０は本回路の出力である。
たＶＣＯ回路の構成を示すブロック図を示す。図におい
て、１００は３連のリングインバータ（１０１，１０
２，１０３）からなるＶＣＯであり、２０１、２０２は
ＶＣＯ１００の後段に設けられた出力用のインバータで
ある。また、３０１、３０２はデューティ補正用のイン
バータ回路、１２０は本回路の出力である。
【０００４】以下、以上のように構成された従来のＶＣ
Ｏ回路の動作について説明する。まず、図３の３連リン
グインバータ１００の１段目のインバータ１０１の入力
１１０がＨＩで、入力１１１がＬＯＷの時を考える。す
ると、該１段目のインバータ１００の出力１１２がＬＯ
Ｗ、出力１１３がＨＩとなる。そのとき、２段目のイン
バータ１０２では、入力１１２、１１３がそれぞれ、Ｌ
ＯＷ、ＨＩとなり、出力１１４、１１５がそれぞれＨ
Ｉ、ＬＯＷとなる。
Ｏ回路の動作について説明する。まず、図３の３連リン
グインバータ１００の１段目のインバータ１０１の入力
１１０がＨＩで、入力１１１がＬＯＷの時を考える。す
ると、該１段目のインバータ１００の出力１１２がＬＯ
Ｗ、出力１１３がＨＩとなる。そのとき、２段目のイン
バータ１０２では、入力１１２、１１３がそれぞれ、Ｌ
ＯＷ、ＨＩとなり、出力１１４、１１５がそれぞれＨ
Ｉ、ＬＯＷとなる。
【０００５】さらに、３段目のインバータ１０３では、
入力１１４、１１５がそれぞれＨＩ、ＬＯＷ、出力１１
６、１１７がそれぞれＬＯＷ、ＨＩとなり、その結果、
１段目のインバータ１０１の入力は、１１０、１１１が
それぞれＬＯＷ、ＨＩとなり、該３連リングインバータ
１００の出力は、前記１段目のインバータ１０１の入力
１１０がＨＩ、入力１１１がＬＯＷとなったときの出力
とは逆位相の出力となる。そして、以下、この動作を繰
り返すこととなる。
入力１１４、１１５がそれぞれＨＩ、ＬＯＷ、出力１１
６、１１７がそれぞれＬＯＷ、ＨＩとなり、その結果、
１段目のインバータ１０１の入力は、１１０、１１１が
それぞれＬＯＷ、ＨＩとなり、該３連リングインバータ
１００の出力は、前記１段目のインバータ１０１の入力
１１０がＨＩ、入力１１１がＬＯＷとなったときの出力
とは逆位相の出力となる。そして、以下、この動作を繰
り返すこととなる。
【０００６】すると、３段目のインバータ１０３の出力
を入力とするインバータ２０１、２０２の出力１１８、
１１９は逆位相の出力となり、該３連リングインバータ
１００の後段の出力用インバータ２０１、２０２を経
て、デューティ補正用のインバータ回路３００の一方の
入力となっている上記出力用インバータ２０１の出力か
ら、出力１２０として所定の周波数を有する信号が出力
される。
を入力とするインバータ２０１、２０２の出力１１８、
１１９は逆位相の出力となり、該３連リングインバータ
１００の後段の出力用インバータ２０１、２０２を経
て、デューティ補正用のインバータ回路３００の一方の
入力となっている上記出力用インバータ２０１の出力か
ら、出力１２０として所定の周波数を有する信号が出力
される。
【０００７】なお、以上のような動作によって、ＶＣＯ
の原出力波形１２０は図４に示す波形となる。同図の上
側の波形に示すように、ＶＣＯの出力波形は、立ち上が
りが緩やかで、立ち下がりが急峻な鋸波形となってしま
う。これをデューティ補正用のインバータ回路３００を
構成するインバータ３０１、３０２の閾値を適正に選ぶ
ことにより、ＨＩとＬＯＷの出力波形のパルス幅の比
（デューティ比）がほぼ等しくなるように調整する。実
際にはこのデューティ補正用のインバータ回路３００は
ラッチ回路であるので、最終的な出力１２０は、１１９
とほぼ等しくなる。
の原出力波形１２０は図４に示す波形となる。同図の上
側の波形に示すように、ＶＣＯの出力波形は、立ち上が
りが緩やかで、立ち下がりが急峻な鋸波形となってしま
う。これをデューティ補正用のインバータ回路３００を
構成するインバータ３０１、３０２の閾値を適正に選ぶ
ことにより、ＨＩとＬＯＷの出力波形のパルス幅の比
（デューティ比）がほぼ等しくなるように調整する。実
際にはこのデューティ補正用のインバータ回路３００は
ラッチ回路であるので、最終的な出力１２０は、１１９
とほぼ等しくなる。
【０００８】なお、以上のような構成において、周波数
を変化させる場合には、図示しない制御回路によって、
ＶＣＯに入力される駆動電圧を変化させることにより、
素子の遅延時間を電気的に変化させることにより実現さ
れる。
を変化させる場合には、図示しない制御回路によって、
ＶＣＯに入力される駆動電圧を変化させることにより、
素子の遅延時間を電気的に変化させることにより実現さ
れる。
【０００９】
【発明が解決しようとする課題】従来のデューティ補正
回路は、以上のように構成されており、ＶＣＯの出力波
形が、立ち上がりが緩やかで立ち下がりが急峻な鋸波形
となってしまうために、その出力振幅の５０％を閾値し
て得られる出力信号のデューティは、５０％から悪化し
てしまうという問題があった。
回路は、以上のように構成されており、ＶＣＯの出力波
形が、立ち上がりが緩やかで立ち下がりが急峻な鋸波形
となってしまうために、その出力振幅の５０％を閾値し
て得られる出力信号のデューティは、５０％から悪化し
てしまうという問題があった。
【００１０】この発明は、以上のような問題点を解消す
るためになされたもので、ＶＣＯの出力波形のデューテ
ィ比を向上させることのできるデューティ補正回路を提
供することを目的とする。
るためになされたもので、ＶＣＯの出力波形のデューテ
ィ比を向上させることのできるデューティ補正回路を提
供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の請求項１にかか
るデューティ補正回路は、電圧制御発振回路の出力のデ
ューティ比を調整するデューティ補正回路において、上
記電圧制御発振回路から出力される反転出力と、非反転
出力とを入力とし、該反転出力のパルス周期に対する低
レベルのパルス幅と、非反転出力のパルス周期に対する
高レベルのパルス幅とが等しい出力波形信号を出力する
出力調整手段を備えたものである。
るデューティ補正回路は、電圧制御発振回路の出力のデ
ューティ比を調整するデューティ補正回路において、上
記電圧制御発振回路から出力される反転出力と、非反転
出力とを入力とし、該反転出力のパルス周期に対する低
レベルのパルス幅と、非反転出力のパルス周期に対する
高レベルのパルス幅とが等しい出力波形信号を出力する
出力調整手段を備えたものである。
【００１２】また、本発明の請求項２にかかるデューテ
ィ補正回路は、請求項１に記載のデューティ補正回路に
おいて、上記出力調整手段は、上記電圧制御発振回路の
反転出力と、非反転出力とをその入力とするＲＳフリッ
プフロップとしたものである。
ィ補正回路は、請求項１に記載のデューティ補正回路に
おいて、上記出力調整手段は、上記電圧制御発振回路の
反転出力と、非反転出力とをその入力とするＲＳフリッ
プフロップとしたものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態１によ
るデューティ補正回路について、図面を参照しながら説
明する。図１は、本発明の実施の形態１によるデューテ
ィ補正回路を備えたＶＣＯ回路のブロック図を示すもの
である。
るデューティ補正回路について、図面を参照しながら説
明する。図１は、本発明の実施の形態１によるデューテ
ィ補正回路を備えたＶＣＯ回路のブロック図を示すもの
である。
【００１４】図において、図３と同一符号は同一、また
は相当部分を示し、４００は上記３連のリングオシレー
タ１００とインバータ２０１、２０２とからなる電圧制
御発振回路（ＶＣＯ)から出力される反転出力１１８と
非反転出力１１９とを入力とし、該反転出力のパルス周
期に対する低レベルのパルス幅と、非反転出力のパルス
周期に対する高レベルのパルス幅とが等しい出力波形信
号１２２を出力する出力調整手段を構成する、デューテ
ィ補正用のＲＳフリップフロップ（ＦＦ）回路である。
また、５００は上記ＲＳ−ＦＦ回路４００の後段に設け
られて、その出力１２２を一方の入力とし、もう一方の
入力信号Ｂの有意の期間、上記出力１２２の反転信号を
出力するＮＡＮＤ回路である。
は相当部分を示し、４００は上記３連のリングオシレー
タ１００とインバータ２０１、２０２とからなる電圧制
御発振回路（ＶＣＯ)から出力される反転出力１１８と
非反転出力１１９とを入力とし、該反転出力のパルス周
期に対する低レベルのパルス幅と、非反転出力のパルス
周期に対する高レベルのパルス幅とが等しい出力波形信
号１２２を出力する出力調整手段を構成する、デューテ
ィ補正用のＲＳフリップフロップ（ＦＦ）回路である。
また、５００は上記ＲＳ−ＦＦ回路４００の後段に設け
られて、その出力１２２を一方の入力とし、もう一方の
入力信号Ｂの有意の期間、上記出力１２２の反転信号を
出力するＮＡＮＤ回路である。
【００１５】以上のように構成されたデューティ補正回
路の動作について説明する。今、図１の３連リングオシ
レータ１００の１段目のインバータ１０１の入力１１０
がＨＩ、入力１１１がＬＯＷの時を考える。すると、該
１段目のインバータ１０１の出力１１２がＬＯＷ、出力
１１３がＨＩとなる。そのとき２段目のインバータ１０
２では、入力１１２、１１３がそれぞれＬＯＷ、ＨＩと
なり、出力１１４、１１５がそれぞれＨＩ、ＬＯＷとな
る。
路の動作について説明する。今、図１の３連リングオシ
レータ１００の１段目のインバータ１０１の入力１１０
がＨＩ、入力１１１がＬＯＷの時を考える。すると、該
１段目のインバータ１０１の出力１１２がＬＯＷ、出力
１１３がＨＩとなる。そのとき２段目のインバータ１０
２では、入力１１２、１１３がそれぞれＬＯＷ、ＨＩと
なり、出力１１４、１１５がそれぞれＨＩ、ＬＯＷとな
る。
【００１６】さらに、３段目のインバータ１０３では、
入力１１４、１１５がそれぞれＨＩ、ＬＯＷ、出力１１
６、１１７がそれぞれＬＯＷ、ＨＩとなり、その結果、
１段目のインバータ１０１の入力は、１１０、１１１が
それぞれＬＯＷ、ＨＩとなり、該３連リングインバータ
１００の出力は、前記1段目のインバータ１０１の入力
１１０がＨＩ、入力１１０がＬＯＷとなったときの出力
とは逆位相の出力となる。以下、この動作を繰り返す。
入力１１４、１１５がそれぞれＨＩ、ＬＯＷ、出力１１
６、１１７がそれぞれＬＯＷ、ＨＩとなり、その結果、
１段目のインバータ１０１の入力は、１１０、１１１が
それぞれＬＯＷ、ＨＩとなり、該３連リングインバータ
１００の出力は、前記1段目のインバータ１０１の入力
１１０がＨＩ、入力１１０がＬＯＷとなったときの出力
とは逆位相の出力となる。以下、この動作を繰り返す。
【００１７】すると、３段目のインバータ１０３の出力
を入力とする後段のインバータ２０１、２０２の出力１
１８、１１９は、互いに逆位相の出力となる。なお、こ
こまでの動作は、従来と同じである。
を入力とする後段のインバータ２０１、２０２の出力１
１８、１１９は、互いに逆位相の出力となる。なお、こ
こまでの動作は、従来と同じである。
【００１８】一方、インバータ２０１、２０２の出力１
１８、１１９を入力とする後段のＲＳ−フリップフロッ
プ回路４００を構成するＮＡＮＤゲート４０１、４０２
の出力１２０、１２１は、インバータ２０１、２０２の
出力１１８、１１９の、立ち上がり、立ち下がり時に論
理が切り替わる。
１８、１１９を入力とする後段のＲＳ−フリップフロッ
プ回路４００を構成するＮＡＮＤゲート４０１、４０２
の出力１２０、１２１は、インバータ２０１、２０２の
出力１１８、１１９の、立ち上がり、立ち下がり時に論
理が切り替わる。
【００１９】そして、ＲＳ−フリップフロップ回路４０
０からの出力信号１２２はさらに後段のＮＡＮＤゲート
５００に入力され、該ＮＡＮＤゲート５００の出力１２
３が本ＶＣＯ(電圧制御発振回路)の出力となる。
０からの出力信号１２２はさらに後段のＮＡＮＤゲート
５００に入力され、該ＮＡＮＤゲート５００の出力１２
３が本ＶＣＯ(電圧制御発振回路)の出力となる。
【００２０】以上のタイミングチャートを示したものが
図２である。この図からもわかるように、３連リングオ
シレータ１００の出力は、後段のＮＡＮＤゲート４０
１、４０２から構成されるＲＳ−フリップフロップ回路
４００によって、下記の数式の関係により、反転出力と
非反転出力の、それぞれの出力が、前の状態と反対の状
態に変化するまで、出力１２３は変化しなくなり、出力
１２１のパルス周期x2に対する低レベルのパルス幅y
2と、出力１２０のパルス周期x1に対する高レベルのパ
ルス幅y1とが等しい出力波形信号１２３が得られるよう
になり、従ってその出力波形のデューティ比は５０：５
０になる。
図２である。この図からもわかるように、３連リングオ
シレータ１００の出力は、後段のＮＡＮＤゲート４０
１、４０２から構成されるＲＳ−フリップフロップ回路
４００によって、下記の数式の関係により、反転出力と
非反転出力の、それぞれの出力が、前の状態と反対の状
態に変化するまで、出力１２３は変化しなくなり、出力
１２１のパルス周期x2に対する低レベルのパルス幅y
2と、出力１２０のパルス周期x1に対する高レベルのパ
ルス幅y1とが等しい出力波形信号１２３が得られるよう
になり、従ってその出力波形のデューティ比は５０：５
０になる。
【００２１】y1/x1＋y2/x2=１ x1-(y1＋y2)/2=Ａ x2-(y1＋y2)/2=Ａ
【００２２】このように本実施の形態のデューティ補正
回路によれば、ＶＣＯ回路を構成する３連リングオシレ
ータ１００の出力側に、ＲＳ−フリップフロップ回路４
００を設けてその出力をＶＣＯ出力とすることにより、
ＶＣＯの出力波形を５０％デューティを持つように補正
することができる。
回路によれば、ＶＣＯ回路を構成する３連リングオシレ
ータ１００の出力側に、ＲＳ−フリップフロップ回路４
００を設けてその出力をＶＣＯ出力とすることにより、
ＶＣＯの出力波形を５０％デューティを持つように補正
することができる。
【００２３】
【発明の効果】以上のように、本発明にかかるデューテ
ィ補正回路によれば、電圧制御発振回路の出力のデュー
ティ比を調整するデューティ補正回路において、上記電
圧制御発振回路から出力される反転出力と、非反転出力
とを入力とし、該反転出力のパルス周期に対する低レベ
ルのパルス幅と、非反転出力のパルス周期に対する低レ
ベルのパルス幅とが等しい出力波形信号を出力する出力
調整手段を備えたものとしたので、ＶＣＯの出力波形が
５０％になるように補正することができるという効果が
得られる。
ィ補正回路によれば、電圧制御発振回路の出力のデュー
ティ比を調整するデューティ補正回路において、上記電
圧制御発振回路から出力される反転出力と、非反転出力
とを入力とし、該反転出力のパルス周期に対する低レベ
ルのパルス幅と、非反転出力のパルス周期に対する低レ
ベルのパルス幅とが等しい出力波形信号を出力する出力
調整手段を備えたものとしたので、ＶＣＯの出力波形が
５０％になるように補正することができるという効果が
得られる。
【図１】本発明の実施の形態１によるデューティ補正回
路を備えたＶＣＯ回路の構成を示すブロック図である。
路を備えたＶＣＯ回路の構成を示すブロック図である。
【図２】上記ＶＣＯ回路の波形とデューティ波形を示す
図である。
図である。
【図３】従来のＶＣＯ回路の構成を示すブロック図であ
る。
る。
【図４】従来のＶＣＯ回路の波形とデューティ波形を示
す図である。
す図である。
１００ ３連リングインバータ(１０１、１０２、１
０３) ２０１、２０２ 出力用インバータ ３００ デューティ補正用インバータ回路(３０１、
３０２) ４００ デューティ補正用ＲＳ-フリップフロップ回
路 ５００ ＮＡＮＤ回路 １２２，１２０，１２１ ＲＳ-フリップフロップ回
路出力 １２３ 電圧制御発振回路出力 １１８，１１９ インバータ回路２０１、２０２の出
力
０３) ２０１、２０２ 出力用インバータ ３００ デューティ補正用インバータ回路(３０１、
３０２) ４００ デューティ補正用ＲＳ-フリップフロップ回
路 ５００ ＮＡＮＤ回路 １２２，１２０，１２１ ＲＳ-フリップフロップ回
路出力 １２３ 電圧制御発振回路出力 １１８，１１９ インバータ回路２０１、２０２の出
力
Claims (2)
- 【請求項１】 電圧制御発振回路の出力のデューティ比
を調整するデューティ補正回路において、 上記電圧制御発振回路から出力される反転出力と、非反
転出力とを入力とし、該反転出力のパルス周期に対する
低レベルのパルス幅と、非反転出力のパルス周期に対す
る高レベルのパルス幅とが等しい出力波形信号を出力す
る出力調整手段を備えた、 ことを特徴とするデューティ補正回路。 - 【請求項２】 請求項１に記載のデューティ補正回路に
おいて、 上記出力調整手段は、 上記電圧制御発振回路の反転出力と、非反転出力とをそ
の入力とするＲＳフリップフロップである、 ことを特徴とするデューティ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33583599A JP2001156597A (ja) | 1999-11-26 | 1999-11-26 | デューティ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33583599A JP2001156597A (ja) | 1999-11-26 | 1999-11-26 | デューティ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156597A true JP2001156597A (ja) | 2001-06-08 |
Family
ID=18292946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33583599A Pending JP2001156597A (ja) | 1999-11-26 | 1999-11-26 | デューティ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001156597A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515004B2 (en) | 2005-08-03 | 2009-04-07 | Samsung Electro-Mechanics Co., Ltd. | Voltage controlled oscillator with duty correction |
| US7642828B2 (en) | 2006-06-07 | 2010-01-05 | Nec Electronics Corporation | Level conversion circuit with duty correction |
-
1999
- 1999-11-26 JP JP33583599A patent/JP2001156597A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515004B2 (en) | 2005-08-03 | 2009-04-07 | Samsung Electro-Mechanics Co., Ltd. | Voltage controlled oscillator with duty correction |
| US7642828B2 (en) | 2006-06-07 | 2010-01-05 | Nec Electronics Corporation | Level conversion circuit with duty correction |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040608 |