JP2001149343A - 磁気共鳴イメージング装置 - Google Patents
磁気共鳴イメージング装置Info
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- JP2001149343A JP2001149343A JP34155199A JP34155199A JP2001149343A JP 2001149343 A JP2001149343 A JP 2001149343A JP 34155199 A JP34155199 A JP 34155199A JP 34155199 A JP34155199 A JP 34155199A JP 2001149343 A JP2001149343 A JP 2001149343A
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Abstract
(57)【要約】
【課題】 MRI装置において正確且つ高速の傾斜磁場波
形出力を可能とする。 【解決手段】 傾斜磁場コイルに所定の信号波形の信号
を出力する渦電流補正回路23は、傾斜磁場駆動信号が出
力されていないときに各傾斜磁場コイルの信号波形を一
時的に格納するメモリXM26a、YM26b、ZM26cの記憶内容
を初期化する。この初期化において、CPU8は、3つのメ
モリXM26a、YM26b、ZM26cに対して共通に割り当てた特
定のアドレス範囲内の全アドレスに対してデータ“0”
を書き込む。メモリコントローラ24は、CPU8の出力する
アドレスが前記特定のアドレス範囲内のものである場
合、XM26a、YM26b、ZM26cの全てに対してライトアクセ
スを行うための制御信号を出力する。これによりCPU8が
出力するライトデータは、XM26a、YM26b、ZM26c全てに
の対応するアドレスに同時に書き込まれる。
形出力を可能とする。 【解決手段】 傾斜磁場コイルに所定の信号波形の信号
を出力する渦電流補正回路23は、傾斜磁場駆動信号が出
力されていないときに各傾斜磁場コイルの信号波形を一
時的に格納するメモリXM26a、YM26b、ZM26cの記憶内容
を初期化する。この初期化において、CPU8は、3つのメ
モリXM26a、YM26b、ZM26cに対して共通に割り当てた特
定のアドレス範囲内の全アドレスに対してデータ“0”
を書き込む。メモリコントローラ24は、CPU8の出力する
アドレスが前記特定のアドレス範囲内のものである場
合、XM26a、YM26b、ZM26cの全てに対してライトアクセ
スを行うための制御信号を出力する。これによりCPU8が
出力するライトデータは、XM26a、YM26b、ZM26c全てに
の対応するアドレスに同時に書き込まれる。
Description
【０００１】
【発明の属する技術分野】本発明は、磁気共鳴イメージ
ング装置に関し、特に傾斜磁場コイルの渦電流補正回路
を備えた磁気共鳴イメージング装置における渦電流補正
回路に関するものである。
ング装置に関し、特に傾斜磁場コイルの渦電流補正回路
を備えた磁気共鳴イメージング装置における渦電流補正
回路に関するものである。
【０００２】
【従来の技術】核磁気共鳴現象を利用して被検体の断層
像を得る磁気共鳴イメージング（以下、MRIという）装
置では、核磁気共鳴信号に位置情報を付与するために傾
斜磁場を用いる。傾斜磁場はX，Y，Zの3軸方向に巻かれ
た傾斜磁場コイルを駆動することによって発生し、傾斜
磁場コイルに印加される信号波形によって制御される。
像を得る磁気共鳴イメージング（以下、MRIという）装
置では、核磁気共鳴信号に位置情報を付与するために傾
斜磁場を用いる。傾斜磁場はX，Y，Zの3軸方向に巻かれ
た傾斜磁場コイルを駆動することによって発生し、傾斜
磁場コイルに印加される信号波形によって制御される。
【０００３】MRI装置において、傾斜磁場コイルに出力
する信号波形を出力する回路は、3つの傾斜磁場コイル
に対応する3つのメモリと、これらメモリに一時的に格
納される信号波形を用いながら渦電流を補正した補正信
号波形を出力する回路とを備えている。傾斜磁場を断続
的に発生させながら撮影を行う際、所定の傾斜磁場の発
生の度に3つのメモリにはそれぞれ新たなデータ（信号
波形）のライトが繰り返される。そして傾斜磁場印加と
次の傾斜磁場印加との間で、これら３つのメモリの記憶
内容が初期化される。初期化は各メモリについて順次、
メモリの全アドレスに“0”を書き込むことにより行わ
れている。
する信号波形を出力する回路は、3つの傾斜磁場コイル
に対応する3つのメモリと、これらメモリに一時的に格
納される信号波形を用いながら渦電流を補正した補正信
号波形を出力する回路とを備えている。傾斜磁場を断続
的に発生させながら撮影を行う際、所定の傾斜磁場の発
生の度に3つのメモリにはそれぞれ新たなデータ（信号
波形）のライトが繰り返される。そして傾斜磁場印加と
次の傾斜磁場印加との間で、これら３つのメモリの記憶
内容が初期化される。初期化は各メモリについて順次、
メモリの全アドレスに“0”を書き込むことにより行わ
れている。
【０００４】
【発明が解決しようとする課題】しかしこのようなメモ
リの初期化に要する時間が処理の高速化の妨げとなるこ
とがある。例えば個々のメモリのアドレス数がnであ
り、1アドレスへの書き込みにm時間要するとすると、メ
モリは3つあるので、単純には、初期化に3×n×m時間要
することになる。そして、この場合には、少なくとも、
この3×n×m時間以上、測定と測定の間に初期化のため
の時間を設ける必要があるために、この分、全体の処理
が遅くなる。
リの初期化に要する時間が処理の高速化の妨げとなるこ
とがある。例えば個々のメモリのアドレス数がnであ
り、1アドレスへの書き込みにm時間要するとすると、メ
モリは3つあるので、単純には、初期化に3×n×m時間要
することになる。そして、この場合には、少なくとも、
この3×n×m時間以上、測定と測定の間に初期化のため
の時間を設ける必要があるために、この分、全体の処理
が遅くなる。
【０００５】このような処理の遅れによって、初期化工
程が、次の傾斜磁場発生タイミングと重なってしまう場
合には、誤動作を起こし、正常な画像を取得できない可
能性もある。
程が、次の傾斜磁場発生タイミングと重なってしまう場
合には、誤動作を起こし、正常な画像を取得できない可
能性もある。
【０００６】そこで、本発明は、複数のメモリを高速に
初期化し、MRI装置の高速化を図ることを課題とする。
初期化し、MRI装置の高速化を図ることを課題とする。
【０００７】
【課題を解決するための手段】前記課題達成のために、
本発明のMRI装置は、被検体に所望の傾斜磁場を印加す
る複数の傾斜磁場コイルと、前記複数の傾斜磁場コイル
を駆動する信号を入力し、その信号波形を補正する補正
手段とを有し、核磁気共鳴現象を利用して被検体の断層
像を得るMRI装置であって、前記補正手段は、信号波形
をデジタルデータとして一時的に格納する複数のメモリ
と、前記メモリに格納された信号波形を用いながら、補
正波形を生成し出力する補正信号生成手段と、前記複数
のメモリの領域及び複数のメモリに共通する領域を持つ
メモリマップを備え、前記複数のメモリへのデータのラ
イトを制御するメモリ制御手段と、前記メモリ制御手段
の出力により各メモリへのライト及び全てのメモリへの
ライトを切替える切替手段とを備えたことを特徴とす
る。
本発明のMRI装置は、被検体に所望の傾斜磁場を印加す
る複数の傾斜磁場コイルと、前記複数の傾斜磁場コイル
を駆動する信号を入力し、その信号波形を補正する補正
手段とを有し、核磁気共鳴現象を利用して被検体の断層
像を得るMRI装置であって、前記補正手段は、信号波形
をデジタルデータとして一時的に格納する複数のメモリ
と、前記メモリに格納された信号波形を用いながら、補
正波形を生成し出力する補正信号生成手段と、前記複数
のメモリの領域及び複数のメモリに共通する領域を持つ
メモリマップを備え、前記複数のメモリへのデータのラ
イトを制御するメモリ制御手段と、前記メモリ制御手段
の出力により各メモリへのライト及び全てのメモリへの
ライトを切替える切替手段とを備えたことを特徴とす
る。
【０００８】このような補正手段によれば、メモリ制御
手段は、傾斜磁場が印加されていないときに、ライト要
求されたデータを前記複数のメモリに同時にライトする
制御を行う。したがって、初期化のために、各メモリに
ついて順次“0”を書き込む必要はなく、単一のメモリ
に対してライトを行うのに要する時間で、複数のメモリ
の全てを初期化することができ、処理の高速化を図るこ
とができる。これにより初期化と次の傾斜磁場発生が重
なることによる誤動作の発生やそれによる画像の乱れを
防止できる。
手段は、傾斜磁場が印加されていないときに、ライト要
求されたデータを前記複数のメモリに同時にライトする
制御を行う。したがって、初期化のために、各メモリに
ついて順次“0”を書き込む必要はなく、単一のメモリ
に対してライトを行うのに要する時間で、複数のメモリ
の全てを初期化することができ、処理の高速化を図るこ
とができる。これにより初期化と次の傾斜磁場発生が重
なることによる誤動作の発生やそれによる画像の乱れを
防止できる。
【０００９】
【発明の実施の形態】以下、本発明のMRI装置の一実施
例を説明する。
例を説明する。
【００１０】図1に、本発明が適用されるMRI装置の全体
構成を示す。
構成を示す。
【００１１】このMRI装置は、核磁気共鳴現象を利用し
て被検体1の断層像を得る装置であり、図示するよう
に、静磁場発生磁石2と、傾斜磁場発生系3と、送信系4
と、受信系5と、信号処理系6と、シーケンサ7と、CPU
（中央処理装置）8とから構成される。
て被検体1の断層像を得る装置であり、図示するよう
に、静磁場発生磁石2と、傾斜磁場発生系3と、送信系4
と、受信系5と、信号処理系6と、シーケンサ7と、CPU
（中央処理装置）8とから構成される。
【００１２】静磁場発生磁石2は、被検体1の周りの空間
に配置された永久磁石、または、常電導方式あるいは超
電導方式の磁場発生源であり、被検体1の周りにその体
軸方向または体軸と直交する方向に強く均一な静磁場を
発生させる。
に配置された永久磁石、または、常電導方式あるいは超
電導方式の磁場発生源であり、被検体1の周りにその体
軸方向または体軸と直交する方向に強く均一な静磁場を
発生させる。
【００１３】傾斜磁場発生系3は、X，Y，Zの3軸方向に
巻かれた傾斜磁場コイル9と、渦電流補正回路23と、各
傾斜磁場コイル9をそれぞれ駆動する傾斜磁場電源10と
から成る。渦電流補正回路23は、シーケンサ7から送ら
れる傾斜磁場発生指示信号に従って、各傾斜磁場電源10
を制御することにより、X，Y，Zの三軸方向の傾斜磁場G
x，Gy，Gzを被検体1に印加する。ここで、この傾斜磁場
の加え方によって、被検体1に対するスライス面が設定
される。
巻かれた傾斜磁場コイル9と、渦電流補正回路23と、各
傾斜磁場コイル9をそれぞれ駆動する傾斜磁場電源10と
から成る。渦電流補正回路23は、シーケンサ7から送ら
れる傾斜磁場発生指示信号に従って、各傾斜磁場電源10
を制御することにより、X，Y，Zの三軸方向の傾斜磁場G
x，Gy，Gzを被検体1に印加する。ここで、この傾斜磁場
の加え方によって、被検体1に対するスライス面が設定
される。
【００１４】送信系4は、高周波発振器11と変調器12と
高周波増幅器13と送信側の高周波コイル14とから成り、
被検体1の生体組織を構成する原子の原子核に核磁気共
鳴を起こさせるために高周波信号を照射する。すなわ
ち、高周波発振器11は高周波パルスを出力し、変調器12
は、シーケンサ7の命令に従って、この高周波パルスを
振幅変調する。また、高周波増幅器13は、この振幅変調
された高周波パルスを増幅し、被検体1に近接して配置
された高周波コイル14に供給する。そして、これにより
高周波コイル14は、電磁波を発生し被検体1に照射す
る。
高周波増幅器13と送信側の高周波コイル14とから成り、
被検体1の生体組織を構成する原子の原子核に核磁気共
鳴を起こさせるために高周波信号を照射する。すなわ
ち、高周波発振器11は高周波パルスを出力し、変調器12
は、シーケンサ7の命令に従って、この高周波パルスを
振幅変調する。また、高周波増幅器13は、この振幅変調
された高周波パルスを増幅し、被検体1に近接して配置
された高周波コイル14に供給する。そして、これにより
高周波コイル14は、電磁波を発生し被検体1に照射す
る。
【００１５】受信系5は、高周波コイル15と増幅器16と
直交位相検波器17とA／D変換器18とから成り、被検体1
の生体組織の原子核の核磁気共鳴により放出される高周
波信号（NMR信号）を検出する。すなわち、送信側系4の
高周波コイル14から照射された電磁波に対する、被検体
1の応答電磁波（NMR信号）は、被検体1に近接して配置
された高周波コイル15で検出され、増幅器16および直交
位相検波器17を介してA／D変換器l 8に入力され、A／D
変換器l 8においてサンプリングされデジタル量に変換
される。そして、このA／D変換器l 8によりサンプリン
グされたデジタル量は、シーケンサ7からの命令に従っ
たタイミングで収集データとして、信号処理系6に送ら
れる。
直交位相検波器17とA／D変換器18とから成り、被検体1
の生体組織の原子核の核磁気共鳴により放出される高周
波信号（NMR信号）を検出する。すなわち、送信側系4の
高周波コイル14から照射された電磁波に対する、被検体
1の応答電磁波（NMR信号）は、被検体1に近接して配置
された高周波コイル15で検出され、増幅器16および直交
位相検波器17を介してA／D変換器l 8に入力され、A／D
変換器l 8においてサンプリングされデジタル量に変換
される。そして、このA／D変換器l 8によりサンプリン
グされたデジタル量は、シーケンサ7からの命令に従っ
たタイミングで収集データとして、信号処理系6に送ら
れる。
【００１６】信号処理系6は、CPU8と、磁気テープ20a及
び磁気ディスク20b等の記録装置と、CRTなどのディスプ
レイ21と、キーボード22とから成る。CPU8は、A／D変換
器l8から送られる収集データに対して、フーリエ変換、
補正係数計算、像再構成等の処理を行ない、任意断面の
信号強度分布あるいは適当な演算を行なって得られる分
布を画像化し、ディスプレイ21に断層像として表示す
る。
び磁気ディスク20b等の記録装置と、CRTなどのディスプ
レイ21と、キーボード22とから成る。CPU8は、A／D変換
器l8から送られる収集データに対して、フーリエ変換、
補正係数計算、像再構成等の処理を行ない、任意断面の
信号強度分布あるいは適当な演算を行なって得られる分
布を画像化し、ディスプレイ21に断層像として表示す
る。
【００１７】シーケンサ7は、CPU8の制御下で動作し、
被検体1のデータ収集のための撮影シーケンスを実行す
るために、送信系4、受信系5に対する命令の発行や、傾
斜磁場発生系3への傾斜磁場発生指示信号を出力する。
被検体1のデータ収集のための撮影シーケンスを実行す
るために、送信系4、受信系5に対する命令の発行や、傾
斜磁場発生系3への傾斜磁場発生指示信号を出力する。
【００１８】以下、傾斜磁場発生系3の渦電流補正回路2
3の詳細について説明する。
3の詳細について説明する。
【００１９】図2に、渦電流補正回路23の構成を示す。
【００２０】図示するように、渦電流補正回路23は、メ
モリコントローラ24と、X部、Y部、Z部の3系統の補正処
理回路23a、23b、23cを有している。
モリコントローラ24と、X部、Y部、Z部の3系統の補正処
理回路23a、23b、23cを有している。
【００２１】X部の補正処理回路23aは、図中にX入力と
して示したシーケンサ7から入力する傾斜磁場発生指示
信号に従って、傾斜磁場電源10の、X軸方向に巻かれた
傾斜磁場コイル9の駆動量を指定する駆動制御信号（X出
力）を出力する。同様に、Y部の補正処理回路23bは、図
中にY入力として示したシーケンサ7から入力する傾斜磁
場発生指示信号に従って、傾斜磁場電源10の、Y軸方向
に巻かれた傾斜磁場コイル9の駆動量を指定する駆動制
御信号（Y出力）を出力し、Z部の補正処理回路23cは、
図中にZ入力として示したシーケンサ7から入力する傾斜
磁場発生指示信号に従って、傾斜磁場電源10の、Z軸方
向に巻かれた傾斜磁場コイル9の駆動量を指定する駆動
制御信号（Z出力）を出力する。
して示したシーケンサ7から入力する傾斜磁場発生指示
信号に従って、傾斜磁場電源10の、X軸方向に巻かれた
傾斜磁場コイル9の駆動量を指定する駆動制御信号（X出
力）を出力する。同様に、Y部の補正処理回路23bは、図
中にY入力として示したシーケンサ7から入力する傾斜磁
場発生指示信号に従って、傾斜磁場電源10の、Y軸方向
に巻かれた傾斜磁場コイル9の駆動量を指定する駆動制
御信号（Y出力）を出力し、Z部の補正処理回路23cは、
図中にZ入力として示したシーケンサ7から入力する傾斜
磁場発生指示信号に従って、傾斜磁場電源10の、Z軸方
向に巻かれた傾斜磁場コイル9の駆動量を指定する駆動
制御信号（Z出力）を出力する。
【００２２】X部、Y部、Z部の3系統の補正処理回路23
a、23b、23cの内部構成は共通しており、図2にX部の補
正処理回路23aについて示したように、傾斜磁場波形制
御部29と、メモリ26と、切替器30とから構成されてい
る。
a、23b、23cの内部構成は共通しており、図2にX部の補
正処理回路23aについて示したように、傾斜磁場波形制
御部29と、メモリ26と、切替器30とから構成されてい
る。
【００２３】切替部30は、CPU8からの切替信号に従っ
て、選択的に、傾斜磁場波形制御部29と、メモリコント
ローラ24のいずれか一方のアドレスバス、データバス、
制御信号線群を、メモリ26のアドレスバス、データバ
ス、制御信号線群に接続する。ここで、制御信号線群
は、たとえば、メモリ26を活性化するためのチップセレ
クト信号線や、メモリ26にデータを書き込むためのライ
ト信号線や、メモリ26からデータを読み出すためのリー
ド信号線などを含む。
て、選択的に、傾斜磁場波形制御部29と、メモリコント
ローラ24のいずれか一方のアドレスバス、データバス、
制御信号線群を、メモリ26のアドレスバス、データバ
ス、制御信号線群に接続する。ここで、制御信号線群
は、たとえば、メモリ26を活性化するためのチップセレ
クト信号線や、メモリ26にデータを書き込むためのライ
ト信号線や、メモリ26からデータを読み出すためのリー
ド信号線などを含む。
【００２４】傾斜磁場発生時には、切替器30によって、
傾斜磁場波形制御部29のアドレスバス、データバス、制
御信号線群を、メモリ26のアドレスバス、データバス、
制御信号線群に接続する。傾斜磁場波形制御部29は、メ
モリ26を用いながら次のような動作を行う。
傾斜磁場波形制御部29のアドレスバス、データバス、制
御信号線群を、メモリ26のアドレスバス、データバス、
制御信号線群に接続する。傾斜磁場波形制御部29は、メ
モリ26を用いながら次のような動作を行う。
【００２５】すなわち、X部の補正処理回路23aにおい
て、傾斜磁場波形制御部29は、図3aに示すような信号波
形を有する傾斜磁場発生指示信号（X入力）が入力する
と、これのメモリ26への書き込み／読み出しを行いなが
ら、傾斜磁場コイル9で生じる渦電流分を補正して最適
な測定ができるように、傾斜磁場発生指示信号（X入
力）の波形の立ち上（下）がり時間、オーバーシュート
量を図3bに示すように調整した信号波形を有する信号を
生成し、駆動制御信号（X出力）として出力する。
て、傾斜磁場波形制御部29は、図3aに示すような信号波
形を有する傾斜磁場発生指示信号（X入力）が入力する
と、これのメモリ26への書き込み／読み出しを行いなが
ら、傾斜磁場コイル9で生じる渦電流分を補正して最適
な測定ができるように、傾斜磁場発生指示信号（X入
力）の波形の立ち上（下）がり時間、オーバーシュート
量を図3bに示すように調整した信号波形を有する信号を
生成し、駆動制御信号（X出力）として出力する。
【００２６】また、Y部の補正処理回路23b、Z部の補正
処理回路23cにおいても傾斜磁場波形制御部29の同様な
動作が行われる。
処理回路23cにおいても傾斜磁場波形制御部29の同様な
動作が行われる。
【００２７】さて、このようなMRI装置において、傾斜
磁場の発生動作は、スライス面を移動してもしくは移動
せずに繰り返し行う。そして、補正処理回路23a、23b、
23cの3つのメモリ26に直前の傾斜磁場発生時に書き込ん
だ内容によって次の傾斜磁場発生動作が誤動作しないよ
うに、1回の傾斜磁場発生が終了する度に、次の傾斜磁
場発生動作が開始するまでの間に、各メモリ26を、各メ
モリ26の全アドレスにデータ“0”を書き込むことによ
り初期化する。
磁場の発生動作は、スライス面を移動してもしくは移動
せずに繰り返し行う。そして、補正処理回路23a、23b、
23cの3つのメモリ26に直前の傾斜磁場発生時に書き込ん
だ内容によって次の傾斜磁場発生動作が誤動作しないよ
うに、1回の傾斜磁場発生が終了する度に、次の傾斜磁
場発生動作が開始するまでの間に、各メモリ26を、各メ
モリ26の全アドレスにデータ“0”を書き込むことによ
り初期化する。
【００２８】以下、この3つのメモリ26の初期化動作に
ついて説明する。なお、以下では、補正処理回路23a、2
3b、23cの3つのメモリ26を区別するために、補正処理回
路23aのメモリ26をXM26a、補正処理回路23aのメモリ26
をYM26b、補正処理回路23cのメモリ26をZM26cとして示
す。
ついて説明する。なお、以下では、補正処理回路23a、2
3b、23cの3つのメモリ26を区別するために、補正処理回
路23aのメモリ26をXM26a、補正処理回路23aのメモリ26
をYM26b、補正処理回路23cのメモリ26をZM26cとして示
す。
【００２９】XM26a、YM26b、ZM26cの初期化は、CPU8
が、各補正処理回路23a、23b、23cの切替部30への切替
信号によって、メモリコントローラ24のアドレスバス、
データバス、制御信号線群を、メモリ26のアドレスバ
ス、データバス、制御信号線群に接続し、メモリコント
ローラ24を介してXM26a、YM26b、ZM26cの全アドレス
に”0”を書き込むことにより行う。
が、各補正処理回路23a、23b、23cの切替部30への切替
信号によって、メモリコントローラ24のアドレスバス、
データバス、制御信号線群を、メモリ26のアドレスバ
ス、データバス、制御信号線群に接続し、メモリコント
ローラ24を介してXM26a、YM26b、ZM26cの全アドレス
に”0”を書き込むことにより行う。
【００３０】ここで、CPU8にとってのXM26a、YM26b、ZM
26cのメモリマップを図4に示す。
26cのメモリマップを図4に示す。
【００３１】図示するように、本実施例では、XM26a、Y
M26b、ZM26cに対して、XM26a、YM26b、ZM26c個々のアド
レス空間の大きさと同じ大きさをそれぞれ有する4つの
アドレス範囲を割り当てている。
M26b、ZM26cに対して、XM26a、YM26b、ZM26c個々のアド
レス空間の大きさと同じ大きさをそれぞれ有する4つの
アドレス範囲を割り当てている。
【００３２】図の場合は、2番目のアドレス範囲がXM26a
に割り当てた範囲であり、3番目のアドレス範囲がYM26b
に割り当てた範囲であり、4番目のアドレス範囲がZM26c
に割り当てた範囲である。そして、1番目のアドレス範
囲は、XM26a、YM26b、ZM26cに対して共通に割り当てた
範囲である。
に割り当てた範囲であり、3番目のアドレス範囲がYM26b
に割り当てた範囲であり、4番目のアドレス範囲がZM26c
に割り当てた範囲である。そして、1番目のアドレス範
囲は、XM26a、YM26b、ZM26cに対して共通に割り当てた
範囲である。
【００３３】メモリコントローラ24は、このようなメモ
リマップに従ったXM26a、YM26b、ZM26cへのCPU8のアク
セスを制御する。すなわち、いま、切替部30によって、
XM26a、YM26b、ZM26cとメモリコントローラ24のアドレ
スバス、データバス、制御信号線群が接続されることに
より形成される図5に示した論理的な接続状態におい
て、メモリコントローラ24は、CPU8の出力するアドレス
が2番目のアドレス範囲内のものである場合、XM26aに対
してのみ、CPU8のライト／リードの要求に従ったライト
／リードを行うために充分な制御信号を出力する。同様
にCPU8の出力するアドレスが3番目のアドレス範囲内の
ものである場合、YM26bに対してのみ、CPU8のライト／
リードの要求に従ったライト／リードを行うために充分
な制御信号を出力し、CPU8の出力するアドレスが4番目
のアドレス範囲内のものである場合、ZM26cに対しての
み、CPU8のライト／リードの要求に従ったライト／リー
ドを行うために充分な制御信号を出力する。
リマップに従ったXM26a、YM26b、ZM26cへのCPU8のアク
セスを制御する。すなわち、いま、切替部30によって、
XM26a、YM26b、ZM26cとメモリコントローラ24のアドレ
スバス、データバス、制御信号線群が接続されることに
より形成される図5に示した論理的な接続状態におい
て、メモリコントローラ24は、CPU8の出力するアドレス
が2番目のアドレス範囲内のものである場合、XM26aに対
してのみ、CPU8のライト／リードの要求に従ったライト
／リードを行うために充分な制御信号を出力する。同様
にCPU8の出力するアドレスが3番目のアドレス範囲内の
ものである場合、YM26bに対してのみ、CPU8のライト／
リードの要求に従ったライト／リードを行うために充分
な制御信号を出力し、CPU8の出力するアドレスが4番目
のアドレス範囲内のものである場合、ZM26cに対しての
み、CPU8のライト／リードの要求に従ったライト／リー
ドを行うために充分な制御信号を出力する。
【００３４】一方、CPU8の出力するアドレスが1番目の
アドレス範囲内のものである場合、XM26a、YM26b、ZM26
cの全てに対して、CPU8のライト／リードの要求に従っ
たライト／リードを行うために充分な制御信号を出力す
る。また、CPU8の出力するアドレスはいずれの場合も、
XM26a、YM26b、ZM26cの全てに対して出力する。なお、C
PU8とXM26a、YM26b、ZM26c間のデータバスはメモリコン
トローラ24を介さずに、直接（但し切替部30を介して）
接続される。
アドレス範囲内のものである場合、XM26a、YM26b、ZM26
cの全てに対して、CPU8のライト／リードの要求に従っ
たライト／リードを行うために充分な制御信号を出力す
る。また、CPU8の出力するアドレスはいずれの場合も、
XM26a、YM26b、ZM26cの全てに対して出力する。なお、C
PU8とXM26a、YM26b、ZM26c間のデータバスはメモリコン
トローラ24を介さずに、直接（但し切替部30を介して）
接続される。
【００３５】より具体的には、たとえば、XM26a、YM26
b、ZM26c個々のアドレス空間が4ビットアドレスで表現
されるものとして、010000-011111のアドレス範囲がXM2
6aに割り当てた範囲であり、100000-101111のアドレス
範囲がYM26bに割り当てた範囲であり、110000-111111の
アドレス範囲がZM26cに割り当てた範囲であり、0000000
0-00111111アドレス範囲が、XM26a、YM26b、ZM26cに対
して共通に割り当てた範囲であり、かつ、XM26a、YM26
b、ZM26cがチップセレクト信号によって活性化され、活
性化された状態においてのみライト／リード信号によっ
てライト／リードが制御されるメモリ素子である場合に
は、メモリコントローラ24は、たとえば、CPU8の出力す
るアドレスの下位4ビットとライト／リード信号のXM26
a、YM26b、ZM26c全てへの中継を行いながら、CPU8が出
力するアドレスの上位2ビットをデコードし、上位2ビッ
トが00のときはXM26a、YM26b、ZM26c全てに、上位2ビッ
トが01のときはXM26aのみに、上位2ビットが10のときは
YM26bのみに、上位2ビットが11のときはZM26cのみに、
チップセレクト信号をアサートする。
b、ZM26c個々のアドレス空間が4ビットアドレスで表現
されるものとして、010000-011111のアドレス範囲がXM2
6aに割り当てた範囲であり、100000-101111のアドレス
範囲がYM26bに割り当てた範囲であり、110000-111111の
アドレス範囲がZM26cに割り当てた範囲であり、0000000
0-00111111アドレス範囲が、XM26a、YM26b、ZM26cに対
して共通に割り当てた範囲であり、かつ、XM26a、YM26
b、ZM26cがチップセレクト信号によって活性化され、活
性化された状態においてのみライト／リード信号によっ
てライト／リードが制御されるメモリ素子である場合に
は、メモリコントローラ24は、たとえば、CPU8の出力す
るアドレスの下位4ビットとライト／リード信号のXM26
a、YM26b、ZM26c全てへの中継を行いながら、CPU8が出
力するアドレスの上位2ビットをデコードし、上位2ビッ
トが00のときはXM26a、YM26b、ZM26c全てに、上位2ビッ
トが01のときはXM26aのみに、上位2ビットが10のときは
YM26bのみに、上位2ビットが11のときはZM26cのみに、
チップセレクト信号をアサートする。
【００３６】以上のようなメモリマップ、メモリコント
ローラ24の動作によれば、CPU8が、XM26a、YM26b、ZM26
cに対して共通に割り当てたアドレス範囲（図4の1番目
のアドレス範囲）内の一つのアドレスへ書き込んだデー
タは、XM26a、YM26b、ZM26c全ての対応するアドレスへ
同時に書き込まれることになる。したがって、CPU8は、
XM26a、YM26b、ZM26cに対して共通に割り当てたアドレ
ス範囲内の全アドレスへ“0”を書き込むことによっ
て、XM26a、YM26b、ZM26cの全アドレスに“0”を書き込
むことができる。すなわち、XM26a、YM26b、ZM26c個々
のアドレス空間に含まれるアドレス数分の書き込み回
数、書き込み時間によって、その3倍のアドレス空間を
構成するXM26a、YM26b、ZM26cの全アドレス“0”を書き
込むことができることになる。
ローラ24の動作によれば、CPU8が、XM26a、YM26b、ZM26
cに対して共通に割り当てたアドレス範囲（図4の1番目
のアドレス範囲）内の一つのアドレスへ書き込んだデー
タは、XM26a、YM26b、ZM26c全ての対応するアドレスへ
同時に書き込まれることになる。したがって、CPU8は、
XM26a、YM26b、ZM26cに対して共通に割り当てたアドレ
ス範囲内の全アドレスへ“0”を書き込むことによっ
て、XM26a、YM26b、ZM26cの全アドレスに“0”を書き込
むことができる。すなわち、XM26a、YM26b、ZM26c個々
のアドレス空間に含まれるアドレス数分の書き込み回
数、書き込み時間によって、その3倍のアドレス空間を
構成するXM26a、YM26b、ZM26cの全アドレス“0”を書き
込むことができることになる。
【００３７】また、以上のようなメモリマップ、メモリ
コントローラ24の動作によれば、必要に応じて、CPU8
は、XM26a、YM26b、ZM26cに対して個々に割り当てたア
ドレス範囲（図4の2、3、4番目のアドレス範囲）のアド
レスを用いて、XM26a、YM26b、ZM26cそれぞれに個別に
ライト／リードアクセスを行うこともできる。
コントローラ24の動作によれば、必要に応じて、CPU8
は、XM26a、YM26b、ZM26cに対して個々に割り当てたア
ドレス範囲（図4の2、3、4番目のアドレス範囲）のアド
レスを用いて、XM26a、YM26b、ZM26cそれぞれに個別に
ライト／リードアクセスを行うこともできる。
【００３８】さて、以上のような本MRI装置において、X
M26a、YM26b、ZM26c初期化はCPU8の次の動作によって実
現する。
M26a、YM26b、ZM26c初期化はCPU8の次の動作によって実
現する。
【００３９】すなわち、CPU8は、図6に示すように、1つ
の傾斜磁場発生動作を終了する度に、切替信号を操作し
てメモリコントローラ24とXM26a、YM26b、ZM26cのデー
タバス、アドレスバス、制御信号線群を接続する。そし
て、XM26a、YM26b、ZM26cに対して共通に割り当てたア
ドレス範囲内の全アドレスに“0”を書き込むことによ
って、XM26a、YM26b、ZM26cを同時に時間Tにおいて初期
化する。そして、その後に、次の傾斜磁場発生動作が開
始する前に、切替信号を操作してXM26a、YM26b、ZM26c
のデータバス傾斜磁場波形制御部29を接続し、次の傾斜
磁場発生に備える。
の傾斜磁場発生動作を終了する度に、切替信号を操作し
てメモリコントローラ24とXM26a、YM26b、ZM26cのデー
タバス、アドレスバス、制御信号線群を接続する。そし
て、XM26a、YM26b、ZM26cに対して共通に割り当てたア
ドレス範囲内の全アドレスに“0”を書き込むことによ
って、XM26a、YM26b、ZM26cを同時に時間Tにおいて初期
化する。そして、その後に、次の傾斜磁場発生動作が開
始する前に、切替信号を操作してXM26a、YM26b、ZM26c
のデータバス傾斜磁場波形制御部29を接続し、次の傾斜
磁場発生に備える。
【００４０】ここで、XM26a、YM26b、ZM26cそれぞれの
アドレス数がnであり、1アドレスへの書き込みにm時間
要するとすると、単純には、図6の初期化に要する時間T
はn×m時間と、従来のようにXM26a、YM26b、ZM26cそれ
ぞれについて順次初期化した場合に要する時間の1／3と
なる。
アドレス数がnであり、1アドレスへの書き込みにm時間
要するとすると、単純には、図6の初期化に要する時間T
はn×m時間と、従来のようにXM26a、YM26b、ZM26cそれ
ぞれについて順次初期化した場合に要する時間の1／3と
なる。
【００４１】以上のように本実施例によれば、複数のメ
モリの全アドレスに、一つのメモリの全アドレスに
“0”を書き込むのに要する時間で、“0”を書き込むこ
とができる。したがって、より高速に複数メモリの初期
化を行うことができるようになる。
モリの全アドレスに、一つのメモリの全アドレスに
“0”を書き込むのに要する時間で、“0”を書き込むこ
とができる。したがって、より高速に複数メモリの初期
化を行うことができるようになる。
【００４２】なお、以上の実施例では、メモリコントロ
ーラ24を、渦電流補正回路23の一部として説明したが、
このメモリコントローラ24は、CPU8が、XM26a、YM26b、
ZM26c以外の他のメモリをアクセスするために用いられ
るメモリコントローラを共用するものであってよい。
ーラ24を、渦電流補正回路23の一部として説明したが、
このメモリコントローラ24は、CPU8が、XM26a、YM26b、
ZM26c以外の他のメモリをアクセスするために用いられ
るメモリコントローラを共用するものであってよい。
【００４３】また、本実施例は、MRI装置の傾斜磁場発
生に用いる複数のメモリの初期化への適用を例にとり説
明したが、以上に示した複数メモリを同時に初期化の技
術は、MRI装置または他のデータ処理装置における複数
メモリの初期化に同様に適用することができる。
生に用いる複数のメモリの初期化への適用を例にとり説
明したが、以上に示した複数メモリを同時に初期化の技
術は、MRI装置または他のデータ処理装置における複数
メモリの初期化に同様に適用することができる。
【００４４】また、本発明のメモリコントローラの行う
処理は、初期化に限らず、複数のメモリに同じ内容を同
時に書き込む場合にも適用することができる。
処理は、初期化に限らず、複数のメモリに同じ内容を同
時に書き込む場合にも適用することができる。
【００４５】
【発明の効果】以上のように、本発明のMRI装置によれ
ば、複数のメモリへのライトを制御するメモリ制御手段
を設け、複数メモリへの同時ライトを可能にしたことに
より、傾斜磁場波形の高速初期化を可能にし、それによ
って傾斜磁場の高速切り替え、高速撮影を可能にするこ
とができる。また傾斜磁場駆動の際の誤動作やそれに伴
う画像の劣化を防止できる。
ば、複数のメモリへのライトを制御するメモリ制御手段
を設け、複数メモリへの同時ライトを可能にしたことに
より、傾斜磁場波形の高速初期化を可能にし、それによ
って傾斜磁場の高速切り替え、高速撮影を可能にするこ
とができる。また傾斜磁場駆動の際の誤動作やそれに伴
う画像の劣化を防止できる。
【図１】本発明が適用されるMRI装置の全体構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の渦電流補正回路の一実施例を示すブロ
ック図である。
ック図である。
【図３】本発明の実施例に係る補正処理回路の入出力信
号波形を示す図である。
号波形を示す図である。
【図４】本発明の実施例に係るメモリマップを示す図で
ある。
ある。
【図５】本発明の実施例に係るメモリ初期化時の論理的
な接続関係を示した図である。
な接続関係を示した図である。
【図６】本発明の実施例に係るCPUの初期化動作を示す
シーケンス図である。
シーケンス図である。
1…被検体 2…静磁場発生磁石 3…傾斜磁場発生系 4…送信系 5…受信系 6…信号処理系 7…シーケンサ 8…CPU（中央処理装置） 9…傾斜磁場コイル 10…傾斜磁場電源 23…渦電流補正回路（補正手段） 23a、23b、23c…補正処理回路 24…メモリコントローラ（メモリ制御手段） 29…傾斜磁場波形制御部(補正信号生成手段) 26…メモリ 30…切替器
Claims (1)
- 【請求項１】被検体に所望の傾斜磁場を印加する複数の
傾斜磁場コイルと、 前記複数の傾斜磁場コイルを駆動する信号を入力し、そ
の信号波形を補正する補正手段とを有し、核磁気共鳴現
象を利用して被検体の断層像を得る磁気共鳴イメージン
グ装置において、 前記補正手段は、信号波形をデジタルデータとして一時
的に格納する複数のメモリと、前記メモリに格納された
信号波形を用いながら、補正波形を生成し出力する補正
信号生成手段と、前記複数のメモリの領域及び複数のメ
モリに共通する領域を持つメモリマップを備え、前記複
数のメモリへのデータのライトを制御するメモリ制御手
段と、前記メモリ制御手段の出力により各メモリへのラ
イト及び全てのメモリへのライトを切替える切替手段と
を備えたことを特徴とする磁気共鳴イメージング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34155199A JP4350855B2 (ja) | 1999-12-01 | 1999-12-01 | 磁気共鳴イメージング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34155199A JP4350855B2 (ja) | 1999-12-01 | 1999-12-01 | 磁気共鳴イメージング装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001149343A true JP2001149343A (ja) | 2001-06-05 |
| JP2001149343A5 JP2001149343A5 (ja) | 2007-01-25 |
| JP4350855B2 JP4350855B2 (ja) | 2009-10-21 |
Family
ID=18346953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34155199A Expired - Fee Related JP4350855B2 (ja) | 1999-12-01 | 1999-12-01 | 磁気共鳴イメージング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4350855B2 (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117542A (ja) * | 1985-08-27 | 1987-05-29 | レソネツクス インコ−ポレ−テツド | 非直交ｎｍｒ作像方法 |
| JPH0315987A (ja) * | 1989-06-14 | 1991-01-24 | Hitachi Ltd | データ補正方式 |
| JPH03109047A (ja) * | 1989-09-22 | 1991-05-09 | Mitsubishi Electric Corp | 磁気共鳴イメージング装置 |
| JPH05277085A (ja) * | 1992-03-31 | 1993-10-26 | Toshiba Corp | 磁気共鳴映像装置 |
| JPH09178813A (ja) * | 1995-12-27 | 1997-07-11 | Hitachi Electron Eng Co Ltd | Ｉｃ試験装置 |
| JPH1189817A (ja) * | 1997-09-22 | 1999-04-06 | Hitachi Medical Corp | 磁気共鳴イメージング装置 |
| JPH11208034A (ja) * | 1998-01-27 | 1999-08-03 | Nec Corp | カラー印字装置 |
-
1999
- 1999-12-01 JP JP34155199A patent/JP4350855B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117542A (ja) * | 1985-08-27 | 1987-05-29 | レソネツクス インコ−ポレ−テツド | 非直交ｎｍｒ作像方法 |
| JPH0315987A (ja) * | 1989-06-14 | 1991-01-24 | Hitachi Ltd | データ補正方式 |
| JPH03109047A (ja) * | 1989-09-22 | 1991-05-09 | Mitsubishi Electric Corp | 磁気共鳴イメージング装置 |
| JPH05277085A (ja) * | 1992-03-31 | 1993-10-26 | Toshiba Corp | 磁気共鳴映像装置 |
| JPH09178813A (ja) * | 1995-12-27 | 1997-07-11 | Hitachi Electron Eng Co Ltd | Ｉｃ試験装置 |
| JPH1189817A (ja) * | 1997-09-22 | 1999-04-06 | Hitachi Medical Corp | 磁気共鳴イメージング装置 |
| JPH11208034A (ja) * | 1998-01-27 | 1999-08-03 | Nec Corp | カラー印字装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4350855B2 (ja) | 2009-10-21 |
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