JP2001148196A - 半導体回路装置 - Google Patents
半導体回路装置Info
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Abstract
(57)【要約】
【課題】 従来、フラッシュＥＥＰＲＯＭの消去ブロッ
ク選択回路は、ハードウェアで固定されるため、消去の
保護領域が固定され、ソフトウェアのプログラムサイズ
の変更に対する柔軟な対応が困難であるという課題があ
った。 【解決手段】 フラッシュＥＥＰＲＯＭ内に設けられた
分割された領域毎に消去の可否を指定するレジスタとレ
ジスタの値により消去の制御をする消去制御回路を備え
たことを特徴とし、消去保護領域を可変にでき、ソフト
ウェアのプログラムサイズの変更に柔軟に対応できると
いう作用が得られる。
ク選択回路は、ハードウェアで固定されるため、消去の
保護領域が固定され、ソフトウェアのプログラムサイズ
の変更に対する柔軟な対応が困難であるという課題があ
った。 【解決手段】 フラッシュＥＥＰＲＯＭ内に設けられた
分割された領域毎に消去の可否を指定するレジスタとレ
ジスタの値により消去の制御をする消去制御回路を備え
たことを特徴とし、消去保護領域を可変にでき、ソフト
ウェアのプログラムサイズの変更に柔軟に対応できると
いう作用が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュＥＥＰ
ＲＯＭに対するアクセスの保護領域を可変にする半導体
回路装置に関する。
ＲＯＭに対するアクセスの保護領域を可変にする半導体
回路装置に関する。
【０００２】
【従来の技術】従来、フラッシュＥＥＰＲＯＭに対する
消去時アクセス制御回路は図３に示す構成をとり、ブロ
ック分割されたフラッシュＥＥＰＲＯＭの任意のブロッ
クへの消去を指定するため、消去ブロック指定レジスタ
入力２１から消去ブロック指定レジスタ２２に消去ブロ
ック指定レジスタ値を入力していた。消去ブロック指定
レジスタ２２の出力は消去ブロック指定レジスタ出力２
５として消去禁止ブロック選択回路２６に入力される。
消去禁止ブロック選択回路２６は消去禁止ブロックのブ
ロック値をハードウェアで固定しており、消去ブロック
指定レジスタ出力２５との比較により消去禁止信号２７
を決定していた。
消去時アクセス制御回路は図３に示す構成をとり、ブロ
ック分割されたフラッシュＥＥＰＲＯＭの任意のブロッ
クへの消去を指定するため、消去ブロック指定レジスタ
入力２１から消去ブロック指定レジスタ２２に消去ブロ
ック指定レジスタ値を入力していた。消去ブロック指定
レジスタ２２の出力は消去ブロック指定レジスタ出力２
５として消去禁止ブロック選択回路２６に入力される。
消去禁止ブロック選択回路２６は消去禁止ブロックのブ
ロック値をハードウェアで固定しており、消去ブロック
指定レジスタ出力２５との比較により消去禁止信号２７
を決定していた。
【０００３】また、従来フラッシュＥＥＰＲＯＭに対す
る書き込み時アクセス制御回路は図４に示す構成をとり
アドレスレジスタ入力２８からアドレスレジスタ２９へ
アドレス値を入力していた。アドレスレジスタ２９の出
力はアドレスレジスタ出力３２として書き込み禁止回路
３３に入力される。書き込み禁止回路３３は書き込み禁
止領域のアドレス値をハードウェアで固定しており、ア
ドレスレジスタ出力３２との比較により、書き込み禁止
信号３４を決定していた。
る書き込み時アクセス制御回路は図４に示す構成をとり
アドレスレジスタ入力２８からアドレスレジスタ２９へ
アドレス値を入力していた。アドレスレジスタ２９の出
力はアドレスレジスタ出力３２として書き込み禁止回路
３３に入力される。書き込み禁止回路３３は書き込み禁
止領域のアドレス値をハードウェアで固定しており、ア
ドレスレジスタ出力３２との比較により、書き込み禁止
信号３４を決定していた。
【０００４】
【発明が解決しようとする課題】フラッシュＥＥＰＲＯ
Ｍは書き込まれた値が保護されるために、誤消去、誤書
き込みを防ぐ必要があった。しかし図３の従来の消去ア
クセス制御回路では消去禁止ブロック選択回路２６によ
り消去禁止ブロックのブロック値がハードウェアで固定
されているため、消去の保護領域が固定となりソフトウ
ェアのプログラムサイズの変更に対する柔軟な対応が困
難であるという課題が存在した。図４の従来の書き込み
アクセス制御回路では書き込み禁止回路３３によって書
き込み禁止アドレスがハードウェアで固定されているた
め書き込みの保護領域が固定されソフトウェアのプログ
ラムサイズの変更に対する柔軟な対応が困難であるとい
う課題が存在した。
Ｍは書き込まれた値が保護されるために、誤消去、誤書
き込みを防ぐ必要があった。しかし図３の従来の消去ア
クセス制御回路では消去禁止ブロック選択回路２６によ
り消去禁止ブロックのブロック値がハードウェアで固定
されているため、消去の保護領域が固定となりソフトウ
ェアのプログラムサイズの変更に対する柔軟な対応が困
難であるという課題が存在した。図４の従来の書き込み
アクセス制御回路では書き込み禁止回路３３によって書
き込み禁止アドレスがハードウェアで固定されているた
め書き込みの保護領域が固定されソフトウェアのプログ
ラムサイズの変更に対する柔軟な対応が困難であるとい
う課題が存在した。
【０００５】本発明はフラッシュＥＥＰＲＯＭの消去の
保護領域をソフトウェアで変更できる半導体回路装置の
提供と、フラッシュＥＥＰＲＯＭの書き込みの保護領域
をソフトウェアで変更できる半導体回路装置の提供と、
フラッシュＥＥＰＲＯＭの読み出しに保護領域をソフト
ウェアで変更できる半導体回路装置の提供とを目的とす
る。
保護領域をソフトウェアで変更できる半導体回路装置の
提供と、フラッシュＥＥＰＲＯＭの書き込みの保護領域
をソフトウェアで変更できる半導体回路装置の提供と、
フラッシュＥＥＰＲＯＭの読み出しに保護領域をソフト
ウェアで変更できる半導体回路装置の提供とを目的とす
る。
【０００６】
【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に記載の半導体回路装置はフラッ
シュＥＥＰＲＯＭと前記フラッシュＥＥＰＲＯＭ内に設
けられた前記フラッシュＥＥＰＲＯＭの分割された領域
毎に消去の可否を指定する消去領域指定レジスタと、前
記消去領域指定レジスタで指定される分割領域と前記レ
ジスタの値により前記フラッシュＥＥＰＲＯＭへの消去
を制御する消去制御回路を備えたことを特徴とする。
に、本発明の請求項１に記載の半導体回路装置はフラッ
シュＥＥＰＲＯＭと前記フラッシュＥＥＰＲＯＭ内に設
けられた前記フラッシュＥＥＰＲＯＭの分割された領域
毎に消去の可否を指定する消去領域指定レジスタと、前
記消去領域指定レジスタで指定される分割領域と前記レ
ジスタの値により前記フラッシュＥＥＰＲＯＭへの消去
を制御する消去制御回路を備えたことを特徴とする。
【０００７】ここで前記消去領域指定レジスタは不揮発
性メモリであるとしてもよい。
性メモリであるとしてもよい。
【０００８】また、本発明の請求項７に記載の半導体回
路装置は、前記消去領域指定レジスタが消去するアドレ
ス領域を指定する消去アドレス領域指定レジスタであ
り、アドレスレジスタと、前記アドレスレジスタの値と
前記消去アドレス領域指定レジスタの値を比較するアド
レス比較器と前記アドレス比較器の出力により消去の制
御をする消去制御回路を備えたことを特徴とする。
路装置は、前記消去領域指定レジスタが消去するアドレ
ス領域を指定する消去アドレス領域指定レジスタであ
り、アドレスレジスタと、前記アドレスレジスタの値と
前記消去アドレス領域指定レジスタの値を比較するアド
レス比較器と前記アドレス比較器の出力により消去の制
御をする消去制御回路を備えたことを特徴とする。
【０００９】ここで消去アドレス領域指定レジスタは不
揮発性メモリであるとしてもよい。
揮発性メモリであるとしてもよい。
【００１０】これにより前記フラッシュＥＥＰＲＯＭの
消去保護領域をソフトウェアによって可変にできるとい
う作用が得られる。
消去保護領域をソフトウェアによって可変にできるとい
う作用が得られる。
【００１１】また、本発明の請求項２に記載の半導体回
路装置は、前記フラッシュＥＥＰＲＯＭと前記フラッシ
ュＥＥＰＲＯＭ内に設けられた前記フラッシュＥＥＰＲ
ＯＭの分割された領域毎に書き込みの可否を指定する書
き込み可否指定レジスタと、前記書き込み可否指定レジ
スタの値により前記フラッシュＥＥＰＲＯＭへの書き込
みを制御する書き込み制御回路を備えたことを特徴とす
る。
路装置は、前記フラッシュＥＥＰＲＯＭと前記フラッシ
ュＥＥＰＲＯＭ内に設けられた前記フラッシュＥＥＰＲ
ＯＭの分割された領域毎に書き込みの可否を指定する書
き込み可否指定レジスタと、前記書き込み可否指定レジ
スタの値により前記フラッシュＥＥＰＲＯＭへの書き込
みを制御する書き込み制御回路を備えたことを特徴とす
る。
【００１２】ここで前記書き込み可否指定レジスタは不
揮発性メモリであるとしてもよい。
揮発性メモリであるとしてもよい。
【００１３】また、本発明の請求項８記載の半導体回路
装置は、前記書き込み可否領域指定レジスタが書き込み
可否アドレス領域を指定する書き込み可否アドレス指定
レジスタであり、前記アドレスレジスタの値と前記書き
込み可否アドレス指定レジスタとを比較するアドレス比
較器と前記アドレス比較器に出力結果により書き込みの
制御をする書き込みアドレス制御回路を備えたことを特
徴とする。
装置は、前記書き込み可否領域指定レジスタが書き込み
可否アドレス領域を指定する書き込み可否アドレス指定
レジスタであり、前記アドレスレジスタの値と前記書き
込み可否アドレス指定レジスタとを比較するアドレス比
較器と前記アドレス比較器に出力結果により書き込みの
制御をする書き込みアドレス制御回路を備えたことを特
徴とする。
【００１４】ここで書き込み可否アドレス指定レジスタ
は不揮発性メモリであるとしてもよい。
は不揮発性メモリであるとしてもよい。
【００１５】これにより前記フラッシュＥＥＰＲＯＭの
書き込み保護領域がソフトウェアによって可変になると
いう作用が得られる。
書き込み保護領域がソフトウェアによって可変になると
いう作用が得られる。
【００１６】また本発明の請求項３記載の半導体回路装
置は、前記フラッシュＥＥＰＲＯＭと前記フラッシュＥ
ＥＰＲＯＭ内に設けられた前記フラッシュＥＥＰＲＯＭ
の分割された領域毎に読み出しの可否を指定する読み出
し可否指定レジスタと、前記読み出し可否指定レジスタ
の値により前記フラッシュＥＥＰＲＯＭへの読み出しを
制御する読み出し制御回路を備えたことを特徴とする。
置は、前記フラッシュＥＥＰＲＯＭと前記フラッシュＥ
ＥＰＲＯＭ内に設けられた前記フラッシュＥＥＰＲＯＭ
の分割された領域毎に読み出しの可否を指定する読み出
し可否指定レジスタと、前記読み出し可否指定レジスタ
の値により前記フラッシュＥＥＰＲＯＭへの読み出しを
制御する読み出し制御回路を備えたことを特徴とする。
【００１７】ここで前記読み出し可否指定レジスタは不
揮発性メモリであるとしてもよい。また本発明の請求項
９記載の半導体回路装置は、前記読み出し可否領域指定
レジスタが読み出し可否アドレス領域を指定する読み出
し可否アドレス指定レジスタであり、前記アドレスレジ
スタの値と前記読み出し可否アドレス指定レジスタの値
を比較するアドレス比較器と前記アドレス比較器の出力
結果により読み出しに制御をする読み出しアドレス制御
レジスタを備えたことを特徴とする。
揮発性メモリであるとしてもよい。また本発明の請求項
９記載の半導体回路装置は、前記読み出し可否領域指定
レジスタが読み出し可否アドレス領域を指定する読み出
し可否アドレス指定レジスタであり、前記アドレスレジ
スタの値と前記読み出し可否アドレス指定レジスタの値
を比較するアドレス比較器と前記アドレス比較器の出力
結果により読み出しに制御をする読み出しアドレス制御
レジスタを備えたことを特徴とする。
【００１８】ここで前記読み出し可否アドレス指定レジ
スタは不揮発性メモリであるとしてもよい。
スタは不揮発性メモリであるとしてもよい。
【００１９】これにより、前記フラッシュＥＥＰＲＯＭ
の読み出し保護領域がソフトウェアによって可変にでき
るという作用が得られる。
の読み出し保護領域がソフトウェアによって可変にでき
るという作用が得られる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図１、図２を用いて説明する。
て図１、図２を用いて説明する。
【００２１】図１は、本発明の一実施形態である半導体
回路装置の消去時アクセス回路の構成図である。
回路装置の消去時アクセス回路の構成図である。
【００２２】１は、フラッシュＥＥＰＲＯＭ２内の消去
領域指定レジスタ６にデータを書き込むフラッシュＥＥ
ＰＲＯＭ用データバスである。２は、フラッシュＥＥＰ
ＲＯＭである。３は、任意のフラッシュＥＥＰＲＯＭの
分割ブロック５に対する消去信号である。４は、消去信
号３と消去領域指定レジスタ出力７との論理積をとるＡ
ＮＤゲートである。５は、フラッシュＥＥＰＲＯＭの分
割ブロックである。６は、消去領域指定レジスタであ
る。７は、消去領域指定レジスタ出力である。
領域指定レジスタ６にデータを書き込むフラッシュＥＥ
ＰＲＯＭ用データバスである。２は、フラッシュＥＥＰ
ＲＯＭである。３は、任意のフラッシュＥＥＰＲＯＭの
分割ブロック５に対する消去信号である。４は、消去信
号３と消去領域指定レジスタ出力７との論理積をとるＡ
ＮＤゲートである。５は、フラッシュＥＥＰＲＯＭの分
割ブロックである。６は、消去領域指定レジスタであ
る。７は、消去領域指定レジスタ出力である。
【００２３】図１において、まずフラッシュＥＥＰＲＯ
Ｍ用データバス１から消去領域指定レジスタ６の消去を
禁止しようとする任意のフラッシュＥＥＰＲＯＭ分割ブ
ロック５に対応するビットに、任意のフラッシュＥＥＰ
ＲＯＭ分割ブロック５の消去禁止を指定する値０が格納
される。次に正論理の分割ブロック消去信号３が１とな
ると、ＡＮＤゲート４によって消去領域指定レジスタ出
力７の値０との論理積をとるため、分割ブロック消去信
号３は無効となる。逆に消去領域指定レジスタ６に消去
を許容する値１を格納した場合、分割ブロック消去信号
３は有効となる。また前記のような構成は、分割ブロッ
ク消去信号３が負論理であった場合でも消去領域指定レ
ジスタ６の格納する値を反転させＡＮＤゲート４をＯＲ
ゲートとすることで実現できる。
Ｍ用データバス１から消去領域指定レジスタ６の消去を
禁止しようとする任意のフラッシュＥＥＰＲＯＭ分割ブ
ロック５に対応するビットに、任意のフラッシュＥＥＰ
ＲＯＭ分割ブロック５の消去禁止を指定する値０が格納
される。次に正論理の分割ブロック消去信号３が１とな
ると、ＡＮＤゲート４によって消去領域指定レジスタ出
力７の値０との論理積をとるため、分割ブロック消去信
号３は無効となる。逆に消去領域指定レジスタ６に消去
を許容する値１を格納した場合、分割ブロック消去信号
３は有効となる。また前記のような構成は、分割ブロッ
ク消去信号３が負論理であった場合でも消去領域指定レ
ジスタ６の格納する値を反転させＡＮＤゲート４をＯＲ
ゲートとすることで実現できる。
【００２４】また、消去領域指定レジスタを書き込み領
域指定レジスタとし、消去信号をライトイネーブル信号
とすることで、書き込み可否の制御をすることができ
る。
域指定レジスタとし、消去信号をライトイネーブル信号
とすることで、書き込み可否の制御をすることができ
る。
【００２５】さらに、消去指定レジスタを読み出し領域
指定レジスタとし、消去信号をリードイネーブル信号と
することで、読み出しの可否を制御することができる。
指定レジスタとし、消去信号をリードイネーブル信号と
することで、読み出しの可否を制御することができる。
【００２６】図２は、本発明の一実施形態である半導体
回路装置の消去アクセス制御回路の構成図である。
回路装置の消去アクセス制御回路の構成図である。
【００２７】８は、フラッシュＥＥＰＲＯＭ内の消去ア
ドレス領域指定レジスタへデータを書き込むフラッシュ
ＥＥＰＲＯＭ用データバスである。９は、フラッシュＥ
ＥＰＲＯＭである。１０は、消去アドレス領域指定レジ
スタである。１１は、アドレスレジスタ１４へのアクセ
スを制御するレジスタ制御回路である。１２は、レジス
タ制御回路１１から出力されるアドレスレジスタライト
イネーブル信号である。１３は、任意のフラッシュＥＥ
ＰＲＯＭ空間に対するアクセスを指定するアドレスをア
ドレスレジスタ１４に任意のアドレスを入力するアドレ
スバスである。１４は、任意のフラッシュＥＥＰＲＯＭ
空間にアクセスを指定するアドレス値を格納するアドレ
スレジスタである。１５は、アドレス比較器１７に接続
されたアドレスレジスタ出力である。１６は、アドレス
比較器１７に接続された消去アドレス領域指定レジスタ
出力である。１７は、アドレスレジスタ出力１５と消去
アドレス領域指定レジスタ出力を比較するアドレス比較
器である。１８は、消去制御回路に接続されたアドレス
比較器出力である。１９は、アドレス比較器出力結果に
応じてフラッシュＥＥＰＲＯＭ９に消去制御を行う消去
制御回路である。２０は、フラッシュＥＥＰＲＯＭ９に
接続された消去信号である。
ドレス領域指定レジスタへデータを書き込むフラッシュ
ＥＥＰＲＯＭ用データバスである。９は、フラッシュＥ
ＥＰＲＯＭである。１０は、消去アドレス領域指定レジ
スタである。１１は、アドレスレジスタ１４へのアクセ
スを制御するレジスタ制御回路である。１２は、レジス
タ制御回路１１から出力されるアドレスレジスタライト
イネーブル信号である。１３は、任意のフラッシュＥＥ
ＰＲＯＭ空間に対するアクセスを指定するアドレスをア
ドレスレジスタ１４に任意のアドレスを入力するアドレ
スバスである。１４は、任意のフラッシュＥＥＰＲＯＭ
空間にアクセスを指定するアドレス値を格納するアドレ
スレジスタである。１５は、アドレス比較器１７に接続
されたアドレスレジスタ出力である。１６は、アドレス
比較器１７に接続された消去アドレス領域指定レジスタ
出力である。１７は、アドレスレジスタ出力１５と消去
アドレス領域指定レジスタ出力を比較するアドレス比較
器である。１８は、消去制御回路に接続されたアドレス
比較器出力である。１９は、アドレス比較器出力結果に
応じてフラッシュＥＥＰＲＯＭ９に消去制御を行う消去
制御回路である。２０は、フラッシュＥＥＰＲＯＭ９に
接続された消去信号である。
【００２８】図２において、まずフラッシュＥＥＰＲＯ
Ｍ用データバス８から消去アドレス領域指定レジスタ１
０に消去を禁止しようとするアドレス値を格納する。次
にアドレスレジスタ入力１３から、レジスタ制御回路１
１から出力されるアドレスレジスタライトイネーブル信
号１２により、消去を指定する任意のアドレス値が入力
される。次にアドレスレジスタ出力１５と消去アドレス
領域指定レジスタ出力１６が出力される。このときアド
レス比較器１７はアドレスレジスタ出力１５の値が消去
アドレス領域指定レジスタ出力１６の値以上ならば１を
出力し、アドレスレジスタ出力１５の値が消去アドレス
領域指定レジスタ出力１６の値以下ならば０を出力す
る。次にアドレス比較器出力１８が１の時、消去制御回
路１９は消去信号２０を発生する。この時、消去アドレ
ス領域指定レジスタ１０のアドレス値以下の領域は消去
が禁止される。またアドレス比較器出力１８が０の場合
に、消去制御回路１９が消去信号を発生させる構成をと
ると、消去アドレス領域指定レジスタ１０のアドレス値
以上の、領域の消去が禁止される。
Ｍ用データバス８から消去アドレス領域指定レジスタ１
０に消去を禁止しようとするアドレス値を格納する。次
にアドレスレジスタ入力１３から、レジスタ制御回路１
１から出力されるアドレスレジスタライトイネーブル信
号１２により、消去を指定する任意のアドレス値が入力
される。次にアドレスレジスタ出力１５と消去アドレス
領域指定レジスタ出力１６が出力される。このときアド
レス比較器１７はアドレスレジスタ出力１５の値が消去
アドレス領域指定レジスタ出力１６の値以上ならば１を
出力し、アドレスレジスタ出力１５の値が消去アドレス
領域指定レジスタ出力１６の値以下ならば０を出力す
る。次にアドレス比較器出力１８が１の時、消去制御回
路１９は消去信号２０を発生する。この時、消去アドレ
ス領域指定レジスタ１０のアドレス値以下の領域は消去
が禁止される。またアドレス比較器出力１８が０の場合
に、消去制御回路１９が消去信号を発生させる構成をと
ると、消去アドレス領域指定レジスタ１０のアドレス値
以上の、領域の消去が禁止される。
【００２９】また消去アドレス領域指定レジスタを書き
込みアドレス領域指定レジスタとし、消去信号をライト
イネーブル信号とすることで、書き込み禁止アドレス領
域を指定できる。
込みアドレス領域指定レジスタとし、消去信号をライト
イネーブル信号とすることで、書き込み禁止アドレス領
域を指定できる。
【００３０】さらに、消去アドレス領域指定レジスタを
読み出しアドレス領域指定レジスタとし、消去信号をリ
ードイネーブル信号とすることで、読み出し禁止領域を
指定できる。
読み出しアドレス領域指定レジスタとし、消去信号をリ
ードイネーブル信号とすることで、読み出し禁止領域を
指定できる。
【００３１】
【発明の効果】以上のように本発明の請求項１もしくは
請求項７記載の半導体回路装置によれば、フラッシュＥ
ＥＰＲＯＭの消去保護領域をソフトウェアによって可変
にすることができメモリ領域を有効に活用できるという
作用が得られる。
請求項７記載の半導体回路装置によれば、フラッシュＥ
ＥＰＲＯＭの消去保護領域をソフトウェアによって可変
にすることができメモリ領域を有効に活用できるという
作用が得られる。
【００３２】また本発明の請求項２もしくは請求項８記
載の半導体回路装置によれば、フラッシュＥＥＰＲＯＭ
の書き込み保護領域をソフトウェアによって可変にする
ことができ、メモリ領域を有効に活用できるという作用
が得られる。
載の半導体回路装置によれば、フラッシュＥＥＰＲＯＭ
の書き込み保護領域をソフトウェアによって可変にする
ことができ、メモリ領域を有効に活用できるという作用
が得られる。
【００３３】また本発明の請求項３もしくは請求項９記
載の半導体回路装置によれば、フラッシュＥＥＰＲＯＭ
の読み出し保護領域を可変にでき、ソフトウェアのセキ
ュリティ領域を可変にできるという作用が得られる。
載の半導体回路装置によれば、フラッシュＥＥＰＲＯＭ
の読み出し保護領域を可変にでき、ソフトウェアのセキ
ュリティ領域を可変にできるという作用が得られる。
【図１】本発明の一実施形態における半導体回路装置の
消去時アクセス制御回路の構成図
消去時アクセス制御回路の構成図
【図２】本発明の一実施形態における半導体回路装置の
消去時アクセス制御回路の構成図
消去時アクセス制御回路の構成図
【図３】従来の半導体回路装置の消去時アクセス制御回
路の構成図
路の構成図
【図４】従来の半導体回路装置の書き込み時アクセス制
御回路の構成図
御回路の構成図
１ フラッシュＥＥＰＲＯＭ用データバス ２ フラッシュＥＥＰＲＯＭ ３ 消去信号 ４ ＡＮＤゲート ５ フラッシュＥＥＰＲＯＭの分割ブロック ６ 消去領域指定レジスタ ７ 消去領域指定レジスタ出力 ８ フラッシュＥＥＰＲＯＭ用データバス ９ フラッシュＥＥＰＲＯＭ １０ 消去アドレス領域指定レジスタ １１ レジスタ制御回路 １２ アドレスレジスタライトイネーブル信号 １３ アドレスバス １４ アドレスレジスタ １５ アドレスレジスタ出力 １６ 消去アドレス領域指定レジスタ出力 １７ アドレス比較器 １８ アドレス比較器出力 １９ 消去制御回路 ２０ 消去信号 ２１ 消去ブロック指定レジスタ入力 ２２ 消去ブロック指定レジスタ ２３ 消去ブロック指定レジスタライトイネーブル信号 ２４ レジスタ制御回路 ２５ 消去ブロック指定レジスタ出力 ２６ 消去禁止ブロック選択回路 ２７ 消去禁止信号 ２８ アドレスレジスタ入力 ２９ アドレスレジスタ ３０ アドレスレジスタライトイネーブル信号 ３１ レジスタ制御回路 ３２ アドレスレジスタ出力 ３３ 書き込み禁止回路 ３４ 書き込み禁止信号
Claims (12)
- 【請求項１】 フラッシュＥＥＰＲＯＭと前記フラッシ
ュＥＥＰＲＯＭ内に設けられた前記フラッシュＥＥＰＲ
ＯＭの分割された領域毎に消去の可否を指定する消去領
域指定レジスタと、前記消去領域指定レジスタで指定さ
れる分割領域と前記レジスタの値により前記フラッシュ
ＥＥＰＲＯＭへの消去を制御する消去制御回路を備えた
ことを特徴とする半導体回路装置。 - 【請求項２】 前記フラッシュＥＥＰＲＯＭと前記フラ
ッシュＥＥＰＲＯＭ内に設けられた前記フラッシュＥＥ
ＰＲＯＭの分割された領域毎に書き込みの可否を指定す
る書き込み可否指定レジスタと、前記書き込み可否指定
レジスタの値により前記フラッシュＥＥＰＲＯＭへの書
き込みを制御する書き込み制御回路を備えたことを特徴
とする半導体回路装置。 - 【請求項３】 前記フラッシュＥＥＰＲＯＭと前記フラ
ッシュＥＥＰＲＯＭ内に設けられた前記フラッシュＥＥ
ＰＲＯＭの分割された領域毎に読み出しの可否を指定す
る読み出し可否指定レジスタと、前記読み出し可否指定
レジスタの値により前記フラッシュＥＥＰＲＯＭへの読
み出しを制御する読み出し制御回路を備えたことを特徴
とする半導体回路装置 - 【請求項４】 前記消去領域指定レジスタが不揮発性メ
モリであることを特徴とした請求項１記載の半導体回路
装置。 - 【請求項５】 前記書き込み可否指定レジスタが不揮発
性メモリであることを特徴とした請求項２記載の半導体
回路装置。 - 【請求項６】 前記読み出し可否指定レジスタが不揮発
性メモリであることを特徴とした請求項３記載の半導体
回路装置。 - 【請求項７】 前記消去領域指定レジスタが消去するア
ドレス領域を指定する消去アドレス領域指定レジスタで
あり、アドレスレジスタと、前記アドレスレジスタの値
と前記消去アドレス領域指定レジスタの値を比較するア
ドレス比較器と前記アドレス比較器の出力により消去の
制御をする消去制御回路を備えたことを特徴とする半導
体回路装置。 - 【請求項８】 前記書き込み可否領域指定レジスタが書
き込み可否アドレス領域を指定する書き込み可否アドレ
ス指定レジスタであり、前記アドレスレジスタの値と前
記書き込み可否アドレス指定レジスタとを比較するアド
レス比較器と前記アドレス比較器に出力結果により書き
込みの制御をする書き込みアドレス制御回路を備えたこ
とを特徴とする半導体回路装置。 - 【請求項９】 前記読み出し可否領域指定レジスタが読
み出し可否アドレス領域を指定する読み出し可否アドレ
ス指定レジスタであり、前記アドレスレジスタの値と前
記読み出し可否アドレス指定レジスタの値を比較するア
ドレス比較器と前記アドレス比較器の出力結果により読
み出しの制御をする読み出しアドレス制御レジスタを備
えたことを特徴とする半導体回路装置。 - 【請求項１０】 前記消去アドレス領域指定レジスタが
不揮発性メモリであることを特徴とする請求項７記載の
半導体回路装置。 - 【請求項１１】 前記書き込み可否アドレス指定レジス
タが不揮発性メモリであることを特徴とする請求項８記
載の半導体回路装置。 - 【請求項１２】 前記読み出し可否アドレス指定レジス
タが不揮発性メモリであることを特徴とする請求項９記
載の半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32951199A JP2001148196A (ja) | 1999-11-19 | 1999-11-19 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32951199A JP2001148196A (ja) | 1999-11-19 | 1999-11-19 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001148196A true JP2001148196A (ja) | 2001-05-29 |
Family
ID=18222202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32951199A Pending JP2001148196A (ja) | 1999-11-19 | 1999-11-19 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001148196A (ja) |
-
1999
- 1999-11-19 JP JP32951199A patent/JP2001148196A/ja active Pending
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