JP2001135741A - チップ部品の実装構造 - Google Patents

チップ部品の実装構造

Info

Publication number
JP2001135741A
JP2001135741A JP31524799A JP31524799A JP2001135741A JP 2001135741 A JP2001135741 A JP 2001135741A JP 31524799 A JP31524799 A JP 31524799A JP 31524799 A JP31524799 A JP 31524799A JP 2001135741 A JP2001135741 A JP 2001135741A
Authority
JP
Japan
Prior art keywords
mounting
chip
wiring
semiconductor chip
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP31524799A
Other languages
English (en)
Inventor
Yasuo Otsuki
康雄 大槻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP31524799A priority Critical patent/JP2001135741A/ja
Publication of JP2001135741A publication Critical patent/JP2001135741A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Abstract

(57)【要約】 【課題】 パッケージサイズを小さくできるチップ部品
の実装構造を提供する。また、ボンディングパッドと接
続するための配線を短くして配線のインダクタンス成分
の影響を抑えられるチップ部品の実装構造を提供する。 【解決手段】 ＧＮＤ配線３８、信号配線３６及び電源
配線３４が層間絶縁膜４０を介して積層形成された構造
の実装基板５０の両面にチップ抵抗２６が実装され、実
装基板５０に実装されたチップ抵抗２６を格納する格納
用溝（チップ部品格納用凹部）４２が複数設けられたヒ
ートシンク（放熱部材）５２が、実装基板５０の非ＩＣ
搭載側、すなわち、裏面側に接合された構成である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チップ部品の実装
構造に関し、特に、実装基板上で半導体チップと電気的
に接続されるチップ部品の実装構造に関するものであ
る。
【０００２】
【従来の技術】従来より、半導体チップと電気的に接続
されるチップ部品は、実装基板に設けられた配線により
電気的に接続された状態で実装基板の半導体チップ搭載
側に実装されている。例えば、高速に作動するＩＣと接
続された信号ピンに対し、チップ抵抗にてグランド（Ｇ
ＮＤ）終端させた構造を例に挙げて図６を参照して説明
する。
【０００３】実装基板６４は、図６（Ｂ）の断面図に示
すように、接地されるグランド配線（以下、ＧＮＤ配線
と称す。）３８、信号配線３６及び電源配線３４が層間
絶縁膜４０を介して積層形成された構造であり、実装基
板６４の一方の面側には半導体チップ１０が実装され、
他方の面側にはヒートシンク６２が設けられている。
【０００４】この実装基板６４の半導体チップ１０実装
面側には、図６（Ａ）の上面図に示すように、ボンディ
ングパッド１６、配線６０、信号配線３６と接続された
信号パッド２２、ＧＮＤ配線３８と接続されたグランド
パッド(以下、ＧＮＤパッドと称す。)２４、チップ抵抗
２６、電源入出力Ｉ／Ｏピン（以下、電源Ｉ／Ｏピンと
称す。）２８、信号Ｉ／Ｏピン３０及びＧＮＤＩ／Ｏピ
ン３２が複数設けられている。
【０００５】実装基板６４に搭載された半導体チップ１
０の電極１２は、実装基板６４のボンディングパッド１
６とワイヤ１４によりボンディングされて電気的に接続
されている。ボンディングパッド１６は、各々配線６０
により信号パッド２２と接続されている。
【０００６】信号パッド２２は、実装基板６４に設けら
れたビアホール(ＶＩＡホール)を介して実装基板６４内
部に積層形成された３つの配線３４、３６、３８のうち
の信号配線３６のみと接続されている。また、信号パッ
ド２２は、ＧＮＤパッド２４と一対となって、チップ抵
抗２６を上面に載置して保持している。
【０００７】ＧＮＤパッド２４は、実装基板６４に設け
られたビアホールを介して実装基板６４内部に積層形成
された３つの配線３４、３６、３８のうちのＧＮＤ配線
３８のみと接続されている。なお、信号配線３６および
ＧＮＤ配線３８は、ビアホールを避けるように形成され
ている。
【０００８】ＧＮＤ配線３８、信号配線３６及び電源配
線３４は、それぞれ実装基板６４の半導体チップ１０搭
載面側に設けられた電源Ｉ／Ｏピン２８、信号Ｉ／Ｏピ
ン３０及びＧＮＤＩ／Ｏピン３２と接続され、図示しな
いソケット等により外部装置と接続される。
【０００９】
【発明が解決しようとする課題】上記のような半導体パ
ッケージの実装構造では、半導体チップの実装面側にチ
ップ抵抗などのチップ部品を実装しており、チップ抵抗
などのチップ部品の寸法はボンディングパッドの寸法よ
りも大きく、部品実装ピッチを確保する必要もあるた
め、半導体チップを中心として放射状にチップ部品を実
装する配置となる。
【００１０】そのため、チップ部品を実装した後の半導
体チップを中心としたチップ部品を含む領域の縦横寸法
が半導体チップの縦横寸法に比較して非常に大きくな
り、その結果、パッケージサイズが大きくなってしまう
という問題があった。
【００１１】また、半導体チップを中心として放射状に
チップ部品を実装するため、ボンディングパッドからチ
ップ部品までの距離が実装された位置により異なる。ボ
ンディングパッドから離れればその分ボンディングパッ
ドと接続するための配線の長さが長くなるので、配線の
インダクタンス成分が大きくなり、チップ部品の作用に
悪影響を与えるという問題もある。例えば、図６の実装
構造では、チップ抵抗の終端効果が低下してしまう。
【００１２】以上のことから、本願発明は、パッケージ
サイズを小さくできるチップ部品の実装構造を提供する
ことを目的とする。また、ボンディングパッドと接続す
るための配線を短くして配線のインダクタンス成分の影
響を抑えられるチップ部品の実装構造を提供することも
目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成すべく、
請求項１に記載の発明のチップ部品の実装構造は、実装
基板の半導体チップが搭載される半導体チップ搭載面側
に形成され、該半導体チップ搭載面側に形成された複数
のボンディングパッドと第１の配線によって１対１で電
気的に接続された複数の第１の信号パッドと、実装基板
の半導体チップが搭載されない半導体チップ非搭載面に
形成され、前記半導体チップ搭載面に形成された複数の
ボンディングパッドと実装基板に設けられたスルーホー
ルを通る第２の配線により１対１で電気的に接続された
複数の第２の信号パッドと、の両方に、チップ部品が実
装されている。
【００１４】すなわち、請求項１の発明では、半導体チ
ップ搭載面側に形成されたボンディングパッドと第１の
配線によって１対１で電気的に接続された複数の第１の
信号パッドと、実装基板に設けられたスルーホールを通
って半導体チップ搭載面側に形成されたボンディングパ
ッドと第２の配線によって１対１で電気的に接続された
複数の第２の信号パッドとを備えた実装基板を用いて、
該実装基板の第１の信号パッドと第２の信号パッドとの
両方に、すなわち、実装基板の両面にチップ部品を実装
した実装構造である。
【００１５】このような実装構造であるため、半導体チ
ップの実装面側に配置するチップ部品の数が、半導体チ
ップの実装面側のみにチップ部品を実装する場合に比較
して少なくなるので、部品実装ピッチを充分に確保して
もチップ部品の配置が半導体チップを中心として放射状
となるのを抑えることができる。
【００１６】そのため、チップ部品を実装した後の半導
体チップを中心としたチップ部品を含む領域の縦横寸法
を小さくできるので、パッケージサイズを小さくでき
る。また、チップ部品の配置が半導体チップを中心とし
て放射状となるのを抑えることができるので、ボンディ
ングパッドからチップ部品までの距離を短くすることが
でき、配線のインダクタンス成分による悪影響を抑える
ことができる。
【００１７】好ましくは、チップ部品を半導体チップの
実装面側と非実装側とに交互に実装することにより、部
品実装ピッチを充分に確保できるので、半導体チップを
中心としたチップ部品を含む領域の縦横寸法を半導体チ
ップの縦横寸法に半導体チップの縦横寸法に合わせるこ
とができる。
【００１８】また、請求項２の発明は、請求項１に記載
のチップ部品の実装構造において、前記実装基板の半導
体チップ非搭載面と接合されると共に、該接合される側
に前記第２の信号パッドに実装されたチップ部品を格納
するチップ部品格納用凹部を備えた放熱部材が、前記チ
ップ部品格納用凹部内にチップ部品を格納した状態で、
前記実装基板の半導体チップ非搭載面に実装されてい
る。
【００１９】すなわち、実装基板の表面側と裏面側との
両方にチップ部品を実装したチップ部品の実装構造で
は、実装基板の裏面側に実装されたチップ部品が、例え
ば、ヒートシンクなどの放熱部材を取り付ける際に邪魔
になる恐れがあるため、請求項２の発明では、チップ部
品を格納するチップ部品格納用凹部を備えた放熱部材を
用い、該放熱部材のチップ部品格納用凹部内にチップ部
品を格納した状態で実装基板の半導体チップ非搭載面に
放熱部材を実装した実装構造としている。
【００２０】このようなチップ部品格納用凹部として
は、例えば、チップ部品よりも若干大きな寸法の開口を
有する内面が略柱状の穴や、放熱部材の接合面のチップ
部品格納位置に亙って設けられた長溝等とすることがで
きる。もちろん、本発明は、これら２つに限定されるも
のではない。
【００２１】また、請求項３の発明では、請求項１又は
請求項２に記載のチップ部品の実装構造において、側面
にチップ部品を格納可能な空間が形成され、かつ、上面
に半導体チップを搭載する台座が、実装基板の半導体チ
ップの搭載位置に設けられ、前記複数の第１の信号パッ
ドのうち、少なくとも１つが前記台座の側面に形成され
た空間内に設けられ、該空間内の信号パッドにチップ部
品が実装されている。
【００２２】すなわち、請求項３の発明では、上述の請
求項１又は請求項２の構成に加えて、半導体チップ非搭
載側の第１の信号パッドのうちの少なくとも１つを、半
導体チップを上面に搭載する台座の側面に設けられた空
間内に形成され、この空間内の信号パッドにチップ部品
を実装するため、さらに部品実装ピッチを確保でき、か
つ、比較的大きなチップ部品を実装する場合も、チップ
部品を実装した後の半導体チップを中心としたチップ部
品を含む領域の縦横寸法を小さくできるので、パッケー
ジサイズを小さくできる。
【００２３】また、上記目的を達成すべく、請求項４に
記載の発明のチップ部品の実装構造は、側面にチップ部
品を格納可能な空間が形成され、かつ、上面に半導体チ
ップを搭載する台座が、実装基板の半導体チップの搭載
位置に設けられ、該台座の上面に搭載された半導体チッ
プの電極とボンディングされたボンディングパッドと配
線によって１対１で電気的に接続された複数の信号パッ
ドのうち少なくとも１つが前記台座の側面に形成された
空間内に設けられ、該空間内の信号パッドにチップ部品
が実装されている。
【００２４】すなわち、請求項４の発明では、実装基板
の半導体チップ搭載面に台座を設け、この台座の上面に
半導体チップを搭載すると共に、台座の側面に設けられ
た空間内に少なくとも１つのチップ部品を実装するた
め、台座の周囲に実装するチップ部品の数を減らすこと
ができるので、部品実装ピッチが確保でき、かつ、チッ
プ部品を実装した後の半導体チップを中心としたチップ
部品を含む領域の縦横寸法を小さくできるので、パッケ
ージサイズを小さくできる。
【００２５】なお、台座の側面に形成されるチップ部品
を格納可能な空間は、１つのチップ部品を格納するサイ
ズの凹部内の空間や、複数のチップ部品を格納するサイ
ズの凹内の空間や、さらに、上面に半導体チップを載置
する半導体チップ載置板と、該半導体チップ載置板を支
持する少なくとも３つの支持部材を有するテーブル形状
の台座の半導体チップ載置板の下側に形成された空間等
とすることができる。
【００２６】
【発明の実施の形態】以下、図１〜図４を参照して本発
明の第１から第３の実施の形態について説明する。な
お、本実施の形態では、高速に作動するＩＣ（半導体チ
ップ）と接続された信号ピンに対し、チップ抵抗(チッ
プ部品)にてＧＮＤ終端させた構造について説明する。
【００２７】（第１の実施の形態）本第１の実施の形態
のチップ部品の実装構造は、図１（Ｂ）に示すように、
ＧＮＤ配線３８、信号配線３６及び電源配線３４が層間
絶縁膜４０を介して積層形成された構造の実装基板５０
の両面にチップ抵抗２６が実装され、実装基板５０に実
装されたチップ抵抗２６を格納する格納用溝（チップ部
品格納用凹部）４２が複数設けられたヒートシンク（放
熱部材）５２が、実装基板５０の非ＩＣ搭載側、すなわ
ち、裏面側に接合された構成である。
【００２８】実装基板５０は、図１（Ａ）に示すよう
に、実装基板５０のＩＣ搭載側、すなわち、表面側に、
図示しないダイパッド、ダイパッド上に搭載されたＩＣ
１０の電極１２と金線などのワイヤ１４によりボンディ
ングされた複数のボンディングパッド１６、実装基板５
０内部の信号配線３６と電気的に接続する表面側信号パ
ッド２２、ボンディングパッド１６と表面側信号パッド
２２とを電気的に接続する第１配線１８、実装基板５０
に設けられたスルーホールを通って実装基板５０の表面
側から裏面側に延在し、後述する裏面側信号パッド２３
とボンディングパッド１６とを電気的に接続する第２配
線２０、実装基板５０内部のＧＮＤ配線３６と電気的に
接続する表面側ＧＮＤパッド２４、実装基板５０内部の
電源配線３４と電気的に接続する電源Ｉ／Ｏピン２８、
実装基板５０内部の信号配線３６と電気的に接続する信
号Ｉ／Ｏピン３０及び実装基板５０内部のＧＮＤ配線３
８と電気的に接続するＧＮＤＩ／Ｏピン３２が複数設け
られている。
【００２９】実装基板５０の表面側の表面側信号パッド
２２と表面側ＧＮＤパッド２４とは所定間隔離れた位置
に設けられており、表面側信号パッド２２の上面と表面
側ＧＮＤパッド２４の上面とに跨って載置されたチップ
抵抗２６により電気的に接続されている。
【００３０】また、実装基板５０の裏面側には、実装基
板５０内部の信号配線３６と電気的に接続する裏面側信
号パッド２３（図１（Ｂ）参照）、実装基板５０内部の
ＧＮＤ配線３６と電気的に接続する裏面側ＧＮＤパッド
２５（図１（Ｂ）参照）が設けられている。裏面側信号
パッド２３と裏面側ＧＮＤパッド２５も表面側信号パッ
ド２２と表面側ＧＮＤパッド２４と同様に、所定間隔離
れた位置に設けられており、裏面側信号パッド２３の上
面と裏面側ＧＮＤパッド２５の上面とに跨って載置され
たチップ抵抗２６により電気的に接続されている。
【００３１】このように、本第１の実施の形態では、チ
ップ抵抗２６が実装基板５０の表側と裏側との両面に交
互に設けられているため、チップ抵抗２６をＩＣ１０の
近傍に実装しても充分な部品実装ピッチを確保すること
ができる。また、チップ抵抗２６の配置がＩＣ１０を中
心として放射状となるのを防ぐことができるので、チッ
プ抵抗２６実装後のＩＣ１０を中心とするチップ抵抗２
６までの領域を小さくでき、パッケージサイズを小さく
することができる。
【００３２】さらに、ボンディングパッド１６と表面側
信号パッド２２とを電気的に接続する第１配線１８と、
ボンディングパッド１６と裏面側信号パッド２３とを電
気的に接続する第２配線２０の長さを短くできるので、
配線のインダクタンス成分による悪影響を抑えることが
できる。
【００３３】なお、第１の実施の形態の実装構造では、
複数のチップ抵抗２６を実装基板５０の表側と裏側との
両面に交互に設けた構成としたが、本発明は交互に限ら
ず、実装基板５０の表側に２個置き、３個置き…、等予
め定めた個数置きにチップ抵抗２６を設けたら実装基板
５０の裏側に１つ又は複数の割合ででチップ抵抗２６を
設ける等、予め定めた個数ずつ実装基板の表面側と裏面
側とに交互に設けるように構成することもできる。
【００３４】（第２の実施の形態）本第２の実施の形態
のチップ部品の実装構造は、図２（Ｂ）に示すように、
ＧＮＤ配線３８、信号配線３６及び電源配線３４が層間
絶縁膜４０を介して積層形成された構造の実装基板５０
に内部空間を有するテーブル形状のダイパッド（台座）
５４を設け、該ダイパッド５４の上面５４ａにＩＣ１０
を搭載し、該ダイパッド５４の周囲と内部空間とにチッ
プ抵抗２６を交互に設けた構成である。
【００３５】実装基板５０は、図２（Ａ）に示すよう
に、実装基板５０のＩＣ搭載側、すなわち、表面側に、
図３（Ａ）に示す構成のテーブル形状のダイパッド５
４、ダイパッド５４上に搭載されるＩＣ１０の電極１２
と金線などのワイヤ１４によりボンディングされたる複
数のボンディングパッド１６、ダイパッド５４の周囲に
設けられ実装基板５０内部の信号配線３６と電気的に接
続する表面側信号パッド２２、ダイパッド５４の内部空
間内に設けられ実装基板５０内部の信号配線３６と電気
的に接続する内側信号パッド２７、ボンディングパッド
１６と表面側信号パッド２２とを電気的に接続する第１
配線１８、ボンディングパッド１６と内側信号パッド２
７を電気的に接続する第３配線２１、ダイパッド５４の
周囲に設けられ実装基板５０内部のＧＮＤ配線３６と電
気的に接続する表面側ＧＮＤパッド２４、ダイパッド５
４の内部空間内に設けられ実装基板５０内部のＧＮＤ配
線３６と電気的に接続する内側ＧＮＤパッド２９、実装
基板５０内部の電源配線３４と電気的に接続する電源Ｉ
／Ｏピン２８、実装基板５０内部の信号配線３６と電気
的に接続する信号Ｉ／Ｏピン３０及び実装基板５０内部
のＧＮＤ配線３８と電気的に接続するＧＮＤＩ／Ｏピン
３２が複数設けられている。
【００３６】チップ抵抗２６は、表面側ＧＮＤパッド２
４と表面側ＧＮＤパッド２４とに跨って、及び、内側信
号パッド２７と内側ＧＮＤパッド２９とに跨って載置さ
れており、表面側ＧＮＤパッド２４と表面側ＧＮＤパッ
ド２４、及び、内側信号パッド２７と内側ＧＮＤパッド
２９とを電気的に接続する。
【００３７】本第２の実施の形態では、ダイパッド５４
の周囲とダイパッド５４の内部空間内とに交互にチップ
抵抗２６を設けているため、チップ抵抗２６をＩＣ１０
の近傍に実装しても充分な部品実装ピッチを確保するこ
とができる。また、チップ抵抗２６の配置がＩＣ１０を
中心として放射状となるのを防ぐことができるので、チ
ップ抵抗２６実装後のＩＣ１０を中心とするチップ抵抗
２６までの領域を小さくでき、パッケージサイズを小さ
くすることができる。
【００３８】さらに、ボンディングパッド１６と表面側
信号パッド２２とを電気的に接続する第１配線１８と、
ボンディングパッド１６と内側信号パッド２７とを電気
的に接続する第３配線２１の長さを短くできるので、配
線のインダクタンス成分による悪影響を抑えることがで
きる。
【００３９】なお、第２の実施の形態のチップ部品の実
装構造では、複数のチップ抵抗２６を実装基板５０のダ
イパッド５４の周囲とダイパッド５４の内部空間内とに
交互に設けた構成としたが、本発明は交互に限らず、ダ
イパッド５４の周囲に２個置き、３個置き…、等予め定
めた個数置きにチップ抵抗２６を設けたらダイパッド５
４の内部空間内に１つ又は複数の割合でチップ抵抗２６
を設ける等、予め定めた個数ずつダイパッド５４の周囲
とダイパッド５４の内部空間内とに交互に設けるように
構成することもできる。
【００４０】なお、本第２の実施の形態では、ダイパッ
ドを図３（Ａ）に示すようなテーブル形状としたが、こ
の形状に限らず、例えば、図３（Ｂ）に示すように、ダ
イパッド５４の側面に亙って凹部を形成した、言い換え
ると、ＩＣ載置板５４ａを中央部分で保持する１つの支
柱部５６を有する形状としたり、図３（Ｃ）に示すよう
に、ダイパッド５４の側面に１つのチップ抵抗を格納す
る凹部を複数形成した台状などとすることができる。
【００４１】（第３の実施の形態）第３の実施の形態の
チップ部品の実装構造は、上記第１及び第２の実施の形
態の応用例であり、図５（Ａ）に示すように、実装基板
５０の表面側に、上記第２の実施の形態で説明したテー
ブル形状のダイパッド５４を設けて、このダイパッド５
４の内部空間に形成した内側信号パッド２７と、図５
（Ｂ）に示すように、実装基板５０の裏面側に設けら
れ、かつ、実装基板５０のスルーホールを通る第２配線
２０によってボンディングパッド１６に電気的に接続す
る裏面側信号パッド２３と、の両方にチップ抵抗２６を
設け、実装基板表面側のダイパッド５４の周囲にはチッ
プ抵抗２６を配置しない構造としている。
【００４２】すなわち、図４に示すように、ボンディン
グパッド１６と電源Ｉ／Ｏピン２８との間にチップ抵抗
が配置されないため、ボンディングパッド１６から電源
Ｉ／Ｏピン２８までの距離を短くすることができるの
で、縦横寸法がより小さいパッケージが得られる。もち
ろん個の場合も、ボンディングパッド１６から内側信号
パッド２７又は裏面側信号パッド２３までの距離を短く
できるので、配線のインダクタンス成分の影響を抑えら
れる。
【００４３】なお、その他の部分は、上述した第１の実
施の形態および第２の実施の形態と同様であるので同様
の符号を付して説明は省略する。
【００４４】
【発明の効果】以上説明したように、請求項１から請求
項４の発明によれば、パッケージサイズを小さくでき
る、という効果がある。また、ボンディングパッドと接
続するための配線が短くできるので、配線のインダクタ
ンス成分の影響を抑えられる、という効果がある。
【図面の簡単な説明】
【図１】図１（Ａ）は、第１の実施の形態のチップ抵抗
の実装構造を示す部分上面図であり、図１（Ｂ）は、図
１（Ａ）のＸ‐Ｘ断面図である。
【図２】図２（Ａ）は、第２の実施の形態のチップ抵抗
の実装構造を示す部分上面図であり、図２（Ｂ）は、図
２（Ａ）のＹ‐Ｙ断面図である。
【図３】 図３（Ａ）は図２に示したダイパッドの斜視
図であり、図３（Ｂ）はダイパッドの別の構成を示す斜
視図であり、図３（Ｃ）はダイパッドのさらに別の構成
を示す斜視図である。
【図４】第３の実施の形態のチップ抵抗の実装構造を示
す部分上面図である。
【図５】図５（Ａ）は、図４のＯ‐Ｏ断面図であり、図
５（Ｂ）は、図４のＰ‐Ｐ断面図である。
【図６】図６（Ａ）は、従来のチップ抵抗の実装構造を
示す部分上面図であり、図６（Ｂ）は、図６（Ａ）のＺ
‐Ｚ断面図である。
【符号の説明】
１ 上記第 １０ 半導体チップ １２ 電極 １４ ワイヤ １６ ボンディングパッド １８ 第１配線 ２０ 第２配線 ２１ 第３配線 ２２ 表面側信号パッド ２３ 裏面側信号パッド ２４ 表面側ＧＮＤパッド ２５ 裏面側ＧＮＤパッド ２６ チップ抵抗 ２７ 内側信号パッド ２８ 電源Ｉ／Ｏピン ２９ 内側ＧＮＤパッド ３０ 信号Ｉ／Ｏピン ３２ ＧＮＤＩ／Ｏピン ３４ 電源配線 ３６ 信号配線 ３８ ＧＮＤ配線 ４０ 層間絶縁膜 ４２ 格納用溝 ５０ 実装基板 ５２ ヒートシンク ５４ ダイパッド ５４ａ ＩＣ載置板 ５６ 支柱部 ５２ ヒートシンク

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 実装基板の半導体チップが搭載される半
    導体チップ搭載面側に形成され、該半導体チップ搭載面
    側に形成された複数のボンディングパッドと第１の配線
    によって１対１で電気的に接続された複数の第１の信号
    パッドと、 実装基板の半導体チップが搭載されない半導体チップ非
    搭載面に形成され、前記半導体チップ搭載面に形成され
    た複数のボンディングパッドと実装基板に設けられたス
    ルーホールを通る第２の配線により１対１で電気的に接
    続された複数の第２の信号パッドと、の両方に、 チップ部品が実装されているチップ部品の実装構造。
  2. 【請求項２】 前記実装基板の半導体チップ非搭載面と
    接合されると共に、該接合される側に前記第２の信号パ
    ッドに実装されたチップ部品を格納するチップ部品格納
    用凹部を備えた放熱部材が、前記チップ部品格納用凹部
    内にチップ部品を格納した状態で、前記実装基板の半導
    体チップ非搭載面に実装されている請求項１に記載のチ
    ップ部品の実装構造。
  3. 【請求項３】 側面にチップ部品を格納可能な空間が形
    成され、かつ、上面に半導体チップを搭載する台座が、
    実装基板の半導体チップの搭載位置に設けられ、 前記複数の第１の信号パッドのうち、少なくとも１つが
    前記台座の側面に形成された空間内に設けられ、該空間
    内の信号パッドにチップ部品が実装されている請求項１
    又は請求項２に記載のチップ部品の実装構造。
  4. 【請求項４】 側面にチップ部品を格納可能な空間が形
    成され、かつ、上面に半導体チップを搭載する台座が、
    実装基板の半導体チップの搭載位置に設けられ、該台座
    の上面に搭載される半導体チップの電極とボンディング
    されたボンディングパッドと配線によって１対１で電気
    的に接続された複数の信号パッドのうち少なくとも１つ
    が前記台座の側面に形成された空間内に設けられ、該空
    間内の信号パッドにチップ部品が実装されているチップ
    部品の実装構造。
JP31524799A 1999-11-05 1999-11-05 チップ部品の実装構造 Pending JP2001135741A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31524799A JP2001135741A (ja) 1999-11-05 1999-11-05 チップ部品の実装構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31524799A JP2001135741A (ja) 1999-11-05 1999-11-05 チップ部品の実装構造

Publications (1)

Publication Number Publication Date
JP2001135741A true JP2001135741A (ja) 2001-05-18

Family

ID=18063149

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31524799A Pending JP2001135741A (ja) 1999-11-05 1999-11-05 チップ部品の実装構造

Country Status (1)

Country Link
JP (1) JP2001135741A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100347857C (zh) * 2002-07-15 2007-11-07 三菱电机株式会社 功率半导体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100347857C (zh) * 2002-07-15 2007-11-07 三菱电机株式会社 功率半导体装置

Similar Documents

Publication Publication Date Title
JP2636777B2 (ja) マイクロプロセッサ用半導体モジュール
JP4037589B2 (ja) 樹脂封止形電力用半導体装置
US6291881B1 (en) Dual silicon chip package
JP3186700B2 (ja) 半導体装置及びその製造方法
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
JP2008252152A (ja) 分布中心を有する周辺マトリックス・ボール・グリッド・アレイ回路パッケージ
JPS63239832A (ja) Ｉｃチップ用パッケージおよびその製造方法
JP3925615B2 (ja) 半導体モジュール
JPH01157561A (ja) マルチプレーンチップ組立体
US6294838B1 (en) Multi-chip stacked package
KR20060100250A (ko) 반도체 장치
JP2573809B2 (ja) 電子部品内蔵のマルチチップモジュール
JPH09293808A (ja) 半導体装置
JP4686318B2 (ja) 半導体装置
JP2863155B2 (ja) 半導体パッケージ及びその組み立て方法
JPS616846A (ja) コンデンサ付プラグインパツケ−ジ
JP2001135741A (ja) チップ部品の実装構造
JP3183064B2 (ja) 半導体装置
JPH1056248A (ja) プリント回路基板およびこれを備えた電子機器
US6211564B1 (en) Integrated circuit package having stepped terminals
US6984882B2 (en) Semiconductor device with reduced wiring paths between an array of semiconductor chip parts
JP2003007914A (ja) 半導体装置
JP3016049B2 (ja) 半導体装置
JPH09293824A (ja) マルチチップモジュール
JPH06224369A (ja) 半導体装置