JP2001127550A - 発振回路およびそれを備えた位相同期回路 - Google Patents
発振回路およびそれを備えた位相同期回路Info
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- JP2001127550A JP2001127550A JP30236499A JP30236499A JP2001127550A JP 2001127550 A JP2001127550 A JP 2001127550A JP 30236499 A JP30236499 A JP 30236499A JP 30236499 A JP30236499 A JP 30236499A JP 2001127550 A JP2001127550 A JP 2001127550A
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- varicap
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- oscillation circuit
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- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＩＣ内蔵のバリキャップを含む発振回路の制
御入力電圧−バリキャップ容量特性の非線形性を改善す
ること。 【解決手段】 印加電圧（ＶCONT）に対する容量特性が
非線形を呈するバリキャップ（Ｃv）を周波数制御素子
として含む発振回路（１０）において、制御入力電圧
（ＶIN）を出力電圧（ＶOUT）に変換する電圧変換回路
（２０）を備える。出力電圧（ＶOUT）を印加電圧（Ｖ
CONT）としてバリキャップ（Ｃv）に供給する。それに
よって、制御入力電圧（ＶIN）に対するバリキャップ
（Ｃv）の容量特性を実質的に線形とした。
御入力電圧−バリキャップ容量特性の非線形性を改善す
ること。 【解決手段】 印加電圧（ＶCONT）に対する容量特性が
非線形を呈するバリキャップ（Ｃv）を周波数制御素子
として含む発振回路（１０）において、制御入力電圧
（ＶIN）を出力電圧（ＶOUT）に変換する電圧変換回路
（２０）を備える。出力電圧（ＶOUT）を印加電圧（Ｖ
CONT）としてバリキャップ（Ｃv）に供給する。それに
よって、制御入力電圧（ＶIN）に対するバリキャップ
（Ｃv）の容量特性を実質的に線形とした。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の内部電子
回路素子としてバリキャップ（電圧制御可変容量コンデ
ンサ）を含む発振回路に関し、特に、位相同期回路（Ｐ
ＬＬ）を構成する電圧制御型発振器として使用される水
晶発振回路の改良に関する。
回路素子としてバリキャップ（電圧制御可変容量コンデ
ンサ）を含む発振回路に関し、特に、位相同期回路（Ｐ
ＬＬ）を構成する電圧制御型発振器として使用される水
晶発振回路の改良に関する。
【０００２】
【従来の技術】この種のバリキャップは、受信機の電子
同調回路や発振器の周波数制御素子として用いられる。
周知のように、バリキャップは、制御電圧に応答してそ
の容量が変化する素子であるが、制御電圧に対しての容
量変化には線形性が要求される。
同調回路や発振器の周波数制御素子として用いられる。
周知のように、バリキャップは、制御電圧に応答してそ
の容量が変化する素子であるが、制御電圧に対しての容
量変化には線形性が要求される。
【０００３】一方、集積回路（ＩＣ）の内部電子回路素
子としてバリキャップを使用することが望まれている。
この際、標準的な集積回路の製造工程で製造できるＰＮ
接合を利用できれば、集積回路の製造コストを上昇させ
ることなく、バリキャップを利用することができる。
子としてバリキャップを使用することが望まれている。
この際、標準的な集積回路の製造工程で製造できるＰＮ
接合を利用できれば、集積回路の製造コストを上昇させ
ることなく、バリキャップを利用することができる。
【０００４】この場合、集積回路の内部電子回路素子と
して使用される、標準的なトランジスタや抵抗素子など
に用いられるＰＮ接合をバリキャップとして利用する事
になる。集積回路の製造工程では、トランジスタや抵抗
素子の特性を優先して、Ｐ型半導体およびＮ型半導体の
各不純物濃度を決めなければならない。そのため、バリ
キャップは、図１３に図示されるように、その電圧−容
量特性が非線形となってしまう。
して使用される、標準的なトランジスタや抵抗素子など
に用いられるＰＮ接合をバリキャップとして利用する事
になる。集積回路の製造工程では、トランジスタや抵抗
素子の特性を優先して、Ｐ型半導体およびＮ型半導体の
各不純物濃度を決めなければならない。そのため、バリ
キャップは、図１３に図示されるように、その電圧−容
量特性が非線形となってしまう。
【０００５】上述したように、バリキャップには、制御
電圧に対しての容量変化には線形性が求められるので、
図１３に示すような非線形の特性は、非常に使いにくい
特性となってしまう。
電圧に対しての容量変化には線形性が求められるので、
図１３に示すような非線形の特性は、非常に使いにくい
特性となってしまう。
【０００６】一方、個別素子としてバリキャップを製作
する場合には、その電圧−容量特性が線形となるよう
に、Ｐ型半導体およびＮ型半導体の各不純物の濃度など
の条件を制御することが可能である。しかしながら、前
述したように、通常の集積回路の製造工程に、この制御
を導入することは困難である。
する場合には、その電圧−容量特性が線形となるよう
に、Ｐ型半導体およびＮ型半導体の各不純物の濃度など
の条件を制御することが可能である。しかしながら、前
述したように、通常の集積回路の製造工程に、この制御
を導入することは困難である。
【０００７】バリキャップは、例えば、後述するような
水晶発振器の回路素子として使用されるが、その水晶発
振器は位相同期回路を構成する電圧制御型発振器として
使用される。
水晶発振器の回路素子として使用されるが、その水晶発
振器は位相同期回路を構成する電圧制御型発振器として
使用される。
【０００８】この技術分野で周知のように、この種の位
相同期回路は、一般に、コンデンサを含むループフィル
タ（ＬＦ）と、電圧制御型発振器（ＶＣＯ）と、分周器
と、位相比較器（ＰＦＤ）と、チャージポンプ回路とを
有する。ループフィルタはローパスフィルタとして動作
し、コンデンサの端子間電圧を制御電圧として生成す
る。電圧制御型発振器は制御電圧に応答して、出力周波
数をもつ出力信号を発生（発振）する。分周器は出力信
号を分周比に基づいて分周し、分周した信号を出力す
る。位相比較器は入力周波数をもつ入力信号と分周した
信号とを受け、入力信号と分周した信号との間の位相周
波数差を検出して、この位相位相周波数差を示すパルス
状の上昇指示信号および下降指示信号を生成する。チャ
ージポンプ回路は上昇指示信号に応答して、ループフィ
ルタへ制御電流（上昇定電流）を流出してそのコンデン
サに電荷を充電する。また、チャージポンプ回路は下降
指示信号に応答して、ループフィルタから制御電流（下
降定電流）を流入してそのコンデンサに蓄えられた電荷
を放電する。
相同期回路は、一般に、コンデンサを含むループフィル
タ（ＬＦ）と、電圧制御型発振器（ＶＣＯ）と、分周器
と、位相比較器（ＰＦＤ）と、チャージポンプ回路とを
有する。ループフィルタはローパスフィルタとして動作
し、コンデンサの端子間電圧を制御電圧として生成す
る。電圧制御型発振器は制御電圧に応答して、出力周波
数をもつ出力信号を発生（発振）する。分周器は出力信
号を分周比に基づいて分周し、分周した信号を出力す
る。位相比較器は入力周波数をもつ入力信号と分周した
信号とを受け、入力信号と分周した信号との間の位相周
波数差を検出して、この位相位相周波数差を示すパルス
状の上昇指示信号および下降指示信号を生成する。チャ
ージポンプ回路は上昇指示信号に応答して、ループフィ
ルタへ制御電流（上昇定電流）を流出してそのコンデン
サに電荷を充電する。また、チャージポンプ回路は下降
指示信号に応答して、ループフィルタから制御電流（下
降定電流）を流入してそのコンデンサに蓄えられた電荷
を放電する。
【０００９】このような構成の位相同期回路において、
電圧制御型発振器として水晶発振回路を使用したものが
知られている。
電圧制御型発振器として水晶発振回路を使用したものが
知られている。
【００１０】以下、図１４を参照して、従来の水晶発振
回路１０’について説明する。図示の水晶発振回路１
０’は、制御電圧ＶCONTが供給される入力端子１１と、
電源電圧が印加される電源端子１２と、接地端子１３
と、出力信号を出力する出力端子１４とを持つ。
回路１０’について説明する。図示の水晶発振回路１
０’は、制御電圧ＶCONTが供給される入力端子１１と、
電源電圧が印加される電源端子１２と、接地端子１３
と、出力信号を出力する出力端子１４とを持つ。
【００１１】水晶発振回路１０’は、入力抵抗器Ｒ
inと、バリキャップ（電圧制御可変容量コンデンサ）Ｃ
vと、水晶振動子１５と、第１乃至第３の抵抗器Ｒ11，
Ｒ12，Ｒ1 3と、第１及び第２のコンデンサＣL1、Ｃ
L2と、出力抵抗器ＲOUTと、ｎｐｎ形トランジスタ１６
とから構成されている。
inと、バリキャップ（電圧制御可変容量コンデンサ）Ｃ
vと、水晶振動子１５と、第１乃至第３の抵抗器Ｒ11，
Ｒ12，Ｒ1 3と、第１及び第２のコンデンサＣL1、Ｃ
L2と、出力抵抗器ＲOUTと、ｎｐｎ形トランジスタ１６
とから構成されている。
【００１２】入力抵抗器Ｒinの一端は入力端子１１に接
続され、他端はバリキャップＣvの一端と水晶振動子１
５の一端とに接続されている。バリキャップＣvの他端
は接地端子１３に接続されている。水晶振動子１５の他
端は、ｎｐｎ形トランジスタ１６のベースに接続されて
いる。一方、電源端子１２と接地端子１３との間には、
第１及び第２の抵抗器Ｒ11及びＲ12からなる直列回路が
接続されており、第１及び第２の抵抗器Ｒ11及びＲ12の
接続点はｎｐｎ形トランジスタ１６のベースに接続され
ている。また、ｎｐｎ形トランジスタ１６のベースと接
地端子１３との間には、第１及び第２のコンデンサＣL1
及びＣL2からなる直列回路が接続され、第１及び第２の
コンデンサＣL1及びＣL2の接続点はｎｐｎ形トランジス
タ１６のエミッタに接続されている。ｎｐｎ形トランジ
スタ１６のエミッタは第３の抵抗器Ｒ13を介して接地端
子１３に接続されている。また、ｎｐｎ形トランジスタ
１６のコレクタは出力端子１４に接続されると共に、出
力抵抗器ＲOUTを介して電源端子１２に接続されてい
る。
続され、他端はバリキャップＣvの一端と水晶振動子１
５の一端とに接続されている。バリキャップＣvの他端
は接地端子１３に接続されている。水晶振動子１５の他
端は、ｎｐｎ形トランジスタ１６のベースに接続されて
いる。一方、電源端子１２と接地端子１３との間には、
第１及び第２の抵抗器Ｒ11及びＲ12からなる直列回路が
接続されており、第１及び第２の抵抗器Ｒ11及びＲ12の
接続点はｎｐｎ形トランジスタ１６のベースに接続され
ている。また、ｎｐｎ形トランジスタ１６のベースと接
地端子１３との間には、第１及び第２のコンデンサＣL1
及びＣL2からなる直列回路が接続され、第１及び第２の
コンデンサＣL1及びＣL2の接続点はｎｐｎ形トランジス
タ１６のエミッタに接続されている。ｎｐｎ形トランジ
スタ１６のエミッタは第３の抵抗器Ｒ13を介して接地端
子１３に接続されている。また、ｎｐｎ形トランジスタ
１６のコレクタは出力端子１４に接続されると共に、出
力抵抗器ＲOUTを介して電源端子１２に接続されてい
る。
【００１３】このような構成の水晶発振回路１０’は、
通信機器やデジタル電子機器の基準発振器として用いら
れる。そして、水晶発振回路１０’は、水晶振動子１５
を除いて、前述したように集積回路（ＩＣ）として製造
される。したがって、集積回路の内部電子回路素子の１
つとしてバリキャップＣvを使用することになる。この
場合、標準的な集積回路の製造工程で製作できるＰＮ接
合を利用できれば、集積回路の製造コストを変えずにバ
リキャップＣvを利用できる。
通信機器やデジタル電子機器の基準発振器として用いら
れる。そして、水晶発振回路１０’は、水晶振動子１５
を除いて、前述したように集積回路（ＩＣ）として製造
される。したがって、集積回路の内部電子回路素子の１
つとしてバリキャップＣvを使用することになる。この
場合、標準的な集積回路の製造工程で製作できるＰＮ接
合を利用できれば、集積回路の製造コストを変えずにバ
リキャップＣvを利用できる。
【００１４】
【発明が解決しようとする課題】この場合、標準的なト
ランジスタや抵抗素子などに用いるＰＮ接合をバリキャ
ップＣvとして利用する事になる。集積回路の製造工程
では、トランジスタや抵抗素子の特性を優先して、Ｐ型
半導体およびＮ型半導体の各不純物を決めなければなら
ない。この為、前述したように、図１３に示すように、
バリキャップＣvの電圧−容量特性が非線形となってし
まう。
ランジスタや抵抗素子などに用いるＰＮ接合をバリキャ
ップＣvとして利用する事になる。集積回路の製造工程
では、トランジスタや抵抗素子の特性を優先して、Ｐ型
半導体およびＮ型半導体の各不純物を決めなければなら
ない。この為、前述したように、図１３に示すように、
バリキャップＣvの電圧−容量特性が非線形となってし
まう。
【００１５】図１３に示すような電圧−容量特性を持つ
バリキャップＣvを用いると、図１４に示した水晶発振
回路１０’は、図１５に図示したような非線形の制御電
圧−発振周波数特性を持ってしまう。
バリキャップＣvを用いると、図１４に示した水晶発振
回路１０’は、図１５に図示したような非線形の制御電
圧−発振周波数特性を持ってしまう。
【００１６】その結果、図１５に示すような非線形の制
御電圧−発振周波数特性をもつ水晶発振回路１０’（図
１４）を位相同期回路の電圧制御型発振器として使用す
ると、位相同期回路で位相同期はずれや、変調回路での
変調歪みなどの重大な支障の発生原因となる。
御電圧−発振周波数特性をもつ水晶発振回路１０’（図
１４）を位相同期回路の電圧制御型発振器として使用す
ると、位相同期回路で位相同期はずれや、変調回路での
変調歪みなどの重大な支障の発生原因となる。
【００１７】したがって、本発明の課題は、非線形の制
御電圧−容量特性を持つバリキャップを含む発振回路の
制御入力電圧−バリキャップ容量特性の非線形性を改善
できる方法を提供することにある。
御電圧−容量特性を持つバリキャップを含む発振回路の
制御入力電圧−バリキャップ容量特性の非線形性を改善
できる方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明の第１の態様によ
れば、印加電圧（ＶCONT）に対する容量特性が非線形を
呈するバリキャップ（Ｃv）を周波数制御素子として含
む発振回路（１０）において、制御入力電圧（ＶIN）を
出力電圧（ＶOUT）に変換する電圧変換回路（２０）を
備え、前記出力電圧（ＶOUT）を前記印加電圧
（ＶCONT）として前記バリキャップ（Ｃv）に供給し、
それによって、前記制御入力電圧（ＶIN）に対する前記
バリキャップ（Ｃv）の容量特性を実質的に線形とした
ことを特徴とする発振回路が得られる。
れば、印加電圧（ＶCONT）に対する容量特性が非線形を
呈するバリキャップ（Ｃv）を周波数制御素子として含
む発振回路（１０）において、制御入力電圧（ＶIN）を
出力電圧（ＶOUT）に変換する電圧変換回路（２０）を
備え、前記出力電圧（ＶOUT）を前記印加電圧
（ＶCONT）として前記バリキャップ（Ｃv）に供給し、
それによって、前記制御入力電圧（ＶIN）に対する前記
バリキャップ（Ｃv）の容量特性を実質的に線形とした
ことを特徴とする発振回路が得られる。
【００１９】また、本発明の第２の態様によれば、印加
電圧（ＶCONT）に対する容量特性が非線形を呈するバリ
キャップ（Ｃv）を周波数制御素子として含む発振回路
（１０）において、制御入力電圧（ＶIN）を出力電圧
（ＶOUT）に変換する電圧変換回路（２０）を備え、前
記出力電圧（ＶOUT）を前記印加電圧（ＶCONT）として
前記バリキャップ（Ｃv）に供給し、それによって、前
記制御入力電圧（ＶCONT）に対する発振周波数特性を実
質的に線形としたことを特徴とする発振回路が得られ
る。
電圧（ＶCONT）に対する容量特性が非線形を呈するバリ
キャップ（Ｃv）を周波数制御素子として含む発振回路
（１０）において、制御入力電圧（ＶIN）を出力電圧
（ＶOUT）に変換する電圧変換回路（２０）を備え、前
記出力電圧（ＶOUT）を前記印加電圧（ＶCONT）として
前記バリキャップ（Ｃv）に供給し、それによって、前
記制御入力電圧（ＶCONT）に対する発振周波数特性を実
質的に線形としたことを特徴とする発振回路が得られ
る。
【００２０】すなわち、本発明では、外部から入力され
る制御入力電圧（ＶIN）を、利得可変増幅器などを用い
た電圧変換回路（２０）で適切な制御電圧（ＶCONT）に
なるように処理した後にバリキャップ（Ｃv）に印加し
ている。
る制御入力電圧（ＶIN）を、利得可変増幅器などを用い
た電圧変換回路（２０）で適切な制御電圧（ＶCONT）に
なるように処理した後にバリキャップ（Ｃv）に印加し
ている。
【００２１】尚、上記括弧内の参照符号は、理解を容易
にするために付したものであり、一例にすぎず、これら
に限定されないのは勿論である。
にするために付したものであり、一例にすぎず、これら
に限定されないのは勿論である。
【００２２】
【作用】このようにバリキャップの制御入力電圧−バリ
キャップ容量特性の非線形性を改善することにより、最
終的に必要な特性、例えば、図１４に図示した発振回路
の場合には、制御入力電圧−発振周波数特性の非線形性
を改善することができる。
キャップ容量特性の非線形性を改善することにより、最
終的に必要な特性、例えば、図１４に図示した発振回路
の場合には、制御入力電圧−発振周波数特性の非線形性
を改善することができる。
【００２３】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について詳細に説明する。
実施の形態について詳細に説明する。
【００２４】図１を参照して、本発明の一実施の形態に
係る水晶発振回路１０は、電圧変換回路２０を備えてい
る点を除いて、図１４に示した従来の水晶発振回路１
０’と同様の構成を有する。電圧変換回路２０は、制御
入力電圧ＶINを出力電圧ＶOUTに変換する。この出力電
圧ＶOUTは、入力抵抗器Ｒinを介して印加電圧ＶCONTと
してバリキャップＣvに供給される。それによって、制
御入力電圧ＶINに対するバリキャップＣvの容量特性を
実質的に線形としている。なお、電圧変換回路２０はバ
リキャップ制御回路とも呼ばれる。
係る水晶発振回路１０は、電圧変換回路２０を備えてい
る点を除いて、図１４に示した従来の水晶発振回路１
０’と同様の構成を有する。電圧変換回路２０は、制御
入力電圧ＶINを出力電圧ＶOUTに変換する。この出力電
圧ＶOUTは、入力抵抗器Ｒinを介して印加電圧ＶCONTと
してバリキャップＣvに供給される。それによって、制
御入力電圧ＶINに対するバリキャップＣvの容量特性を
実質的に線形としている。なお、電圧変換回路２０はバ
リキャップ制御回路とも呼ばれる。
【００２５】次に、図２乃至図４を参照して、制御入力
電圧（ＶIN）−バリキャップ容量（Ｃv）特性の非線形
性の改善について説明する。
電圧（ＶIN）−バリキャップ容量（Ｃv）特性の非線形
性の改善について説明する。
【００２６】図２は、バリキャップＣvの制御電圧（印
加電圧）（ＶCONT）−バリキャップ容量（Ｃv）特性を
示した図である。図２において、横軸はバリキャップ制
御電圧（印加電圧）ＶCONTを示し、縦軸はバリキャップ
容量値Ｃvを示す。図２に示されるように、バリキャッ
プ制御電圧ＶCONTは、下限電圧ＶLと上限電圧ＶHとの間
で規定された電圧範囲を変動するとする。下限電圧ＶL
と上限電圧ＶHとの中間電圧（ＶL＋ＶH）／２をＶMで示
す。バリキャップＣvは、それに印加される制御電圧Ｖ
CONTが低いときにバリキャップ容量Ｃvが大きくなり、
制御電圧ＶCONTが高いときにバリキャップ容量Ｃvが小
さくなる特性を持つ。このバリキャップＣvに対して、
制御電圧ＶCONTとして、下限電圧ＶL、中間電圧ＶM、お
よび上限電圧ＶHを印加したときのバリキャップＣvの容
量を、それぞれ、最大容量Ｃ（ＶL）、中間容量Ｃ
（ＶM）、最小容量Ｃ（ＶH）で表す。
加電圧）（ＶCONT）−バリキャップ容量（Ｃv）特性を
示した図である。図２において、横軸はバリキャップ制
御電圧（印加電圧）ＶCONTを示し、縦軸はバリキャップ
容量値Ｃvを示す。図２に示されるように、バリキャッ
プ制御電圧ＶCONTは、下限電圧ＶLと上限電圧ＶHとの間
で規定された電圧範囲を変動するとする。下限電圧ＶL
と上限電圧ＶHとの中間電圧（ＶL＋ＶH）／２をＶMで示
す。バリキャップＣvは、それに印加される制御電圧Ｖ
CONTが低いときにバリキャップ容量Ｃvが大きくなり、
制御電圧ＶCONTが高いときにバリキャップ容量Ｃvが小
さくなる特性を持つ。このバリキャップＣvに対して、
制御電圧ＶCONTとして、下限電圧ＶL、中間電圧ＶM、お
よび上限電圧ＶHを印加したときのバリキャップＣvの容
量を、それぞれ、最大容量Ｃ（ＶL）、中間容量Ｃ
（ＶM）、最小容量Ｃ（ＶH）で表す。
【００２７】このとき、バリキャップ制御電圧ＶCONTお
よびバリキャップ容量Ｃvの変化量を下記のように表
す。
よびバリキャップ容量Ｃvの変化量を下記のように表
す。
【００２８】すなわち、電圧変化量に関して、中間電圧
ＶMから下限電圧ＶLを引いて得られる値（電圧変化量）
をα＝（ＶM−ＶL）で表し、上限電圧ＶHから中間電圧
ＶMを引いて得られる値（電圧変化量）をβ＝（ＶH−Ｖ
M）で表す。
ＶMから下限電圧ＶLを引いて得られる値（電圧変化量）
をα＝（ＶM−ＶL）で表し、上限電圧ＶHから中間電圧
ＶMを引いて得られる値（電圧変化量）をβ＝（ＶH−Ｖ
M）で表す。
【００２９】また、容量変化量に関して、中間容量Ｃ
（ＶM）から最小容量Ｃ（ＶH）を引いて得られる値（容
量変化量）をａ＝{Ｃ（ＶM）−Ｃ（ＶH）}で表し、最大
容量Ｃ（ＶL）から中間容量Ｃ（ＶM）を引いて得られる
値（容量変化量）をｂ＝{Ｃ（ＶL）−Ｃ（ＶM）}で表
す。
（ＶM）から最小容量Ｃ（ＶH）を引いて得られる値（容
量変化量）をａ＝{Ｃ（ＶM）−Ｃ（ＶH）}で表し、最大
容量Ｃ（ＶL）から中間容量Ｃ（ＶM）を引いて得られる
値（容量変化量）をｂ＝{Ｃ（ＶL）−Ｃ（ＶM）}で表
す。
【００３０】図２では、説明を簡単にする為に、α：β
≒１：１、ａ：ｂ≒１：２になるような特性を想定して
いる。
≒１：１、ａ：ｂ≒１：２になるような特性を想定して
いる。
【００３１】さて、図２に示すような非線形特性を呈す
る、制御電圧（印加電圧）（ＶCONT）−バリキャップ容
量（Ｃv）特性を持つバリキャップＣvに対して、図３に
図示する様に、入力電圧ＶINに対して出力電圧ＶOUTが
変化する電圧変換回路２０を考える。図３において、横
軸は入力電圧（制御入力電圧）ＶINを示し、縦軸は出力
電圧（バリキャップ制御電圧）ＶOUT（ＶCONT）を示
す。入力電圧ＶINは下限電圧ＶLと上限電圧ＶHとで規定
された電圧範囲を変動し、その中間電圧をＶMで表す。
電圧変換回路２０に対して、その入力電圧ＶINとして下
限電圧ＶL、中間電圧ＶM、および上限電圧ＶHを供給し
たとき、電圧変換回路２０は出力電圧ＶOU T（ＶCONT）
として、それぞれ、変換下限電圧ＶL’、変換中間電圧
ＶM’、および変換下限電圧ＶH’を出力する。
る、制御電圧（印加電圧）（ＶCONT）−バリキャップ容
量（Ｃv）特性を持つバリキャップＣvに対して、図３に
図示する様に、入力電圧ＶINに対して出力電圧ＶOUTが
変化する電圧変換回路２０を考える。図３において、横
軸は入力電圧（制御入力電圧）ＶINを示し、縦軸は出力
電圧（バリキャップ制御電圧）ＶOUT（ＶCONT）を示
す。入力電圧ＶINは下限電圧ＶLと上限電圧ＶHとで規定
された電圧範囲を変動し、その中間電圧をＶMで表す。
電圧変換回路２０に対して、その入力電圧ＶINとして下
限電圧ＶL、中間電圧ＶM、および上限電圧ＶHを供給し
たとき、電圧変換回路２０は出力電圧ＶOU T（ＶCONT）
として、それぞれ、変換下限電圧ＶL’、変換中間電圧
ＶM’、および変換下限電圧ＶH’を出力する。
【００３２】なお、下限電圧ＶLと変換下限電圧ＶL’と
は等しく（ＶL＝ＶL’）、また、上限電圧ＶHと変換上
限電圧ＶH’とは等しい。したがって、電圧変換回路２
０は、入力電圧ＶL、ＶM、およびＶHを、それぞれ、出
力電圧ＶL、ＶM’、およびＶHに変換することになる。
は等しく（ＶL＝ＶL’）、また、上限電圧ＶHと変換上
限電圧ＶH’とは等しい。したがって、電圧変換回路２
０は、入力電圧ＶL、ＶM、およびＶHを、それぞれ、出
力電圧ＶL、ＶM’、およびＶHに変換することになる。
【００３３】電圧変換回路２０において、図３に示すよ
うに、入力電圧（制御入力電圧）Ｖ INに関する変化量
は、図２に示したバリキャップ制御電圧ＶCONTの変化量
と同じである。すなわち、下限電圧ＶLから中間電圧ＶM
までの変化量はαに等しく、中間電圧ＶMから上限電圧
ＶHまでの変化量はβに等しく、α：β≒１：１であ
る。
うに、入力電圧（制御入力電圧）Ｖ INに関する変化量
は、図２に示したバリキャップ制御電圧ＶCONTの変化量
と同じである。すなわち、下限電圧ＶLから中間電圧ＶM
までの変化量はαに等しく、中間電圧ＶMから上限電圧
ＶHまでの変化量はβに等しく、α：β≒１：１であ
る。
【００３４】一方、電圧変換回路２０の出力電圧ＶOUT
（バリキャップ制御電圧ＶCONT）に関して、変換下限電
圧ＶL’（ＶL）から変換中間電圧ＶM’までの変化量を
α’で表し、変換中間電圧ＶM’から変換上限電圧ＶH’
（ＶH）までの変化量をβ’で表すとする。ここで、
α’：β’≒１：２の特性を持つ。
（バリキャップ制御電圧ＶCONT）に関して、変換下限電
圧ＶL’（ＶL）から変換中間電圧ＶM’までの変化量を
α’で表し、変換中間電圧ＶM’から変換上限電圧ＶH’
（ＶH）までの変化量をβ’で表すとする。ここで、
α’：β’≒１：２の特性を持つ。
【００３５】ここで、図３の出力電圧ＶOUTの１つであ
る変換中間電圧ＶM’は、図２におけるバリキャップ容
量値の変化量の比ａ’：ｂ’がほぼ１：１に等しくなる
点Ｑ’を与える制御電圧ＶCONTである。詳述すると、バ
リキャップ制御電圧ＶCONTとして変換中間電圧ＶM’が
バリキャップＣvに印加されたときの、バリキャップＣv
の容量を変換中間容量Ｃ（ＶM’）で表す。変換中間容
量Ｃ（ＶM’）から最小容量Ｃ（ＶH）までの容量変化量
{Ｃ（ＶM’）−Ｃ（ＶH）}をａ’で表し、最大容量Ｃ
（ＶL）から変換中間容量Ｃ（ＶM’）まで容量変化量
{Ｃ（ＶL）−Ｃ（ＶM’）}をｂ’で表す。このとき、
ａ’：ｂ’≒１：１となる。
る変換中間電圧ＶM’は、図２におけるバリキャップ容
量値の変化量の比ａ’：ｂ’がほぼ１：１に等しくなる
点Ｑ’を与える制御電圧ＶCONTである。詳述すると、バ
リキャップ制御電圧ＶCONTとして変換中間電圧ＶM’が
バリキャップＣvに印加されたときの、バリキャップＣv
の容量を変換中間容量Ｃ（ＶM’）で表す。変換中間容
量Ｃ（ＶM’）から最小容量Ｃ（ＶH）までの容量変化量
{Ｃ（ＶM’）−Ｃ（ＶH）}をａ’で表し、最大容量Ｃ
（ＶL）から変換中間容量Ｃ（ＶM’）まで容量変化量
{Ｃ（ＶL）−Ｃ（ＶM’）}をｂ’で表す。このとき、
ａ’：ｂ’≒１：１となる。
【００３６】図３に示すような電圧変換特性を持つ電圧
変換回路２０を介してバリキャップＣvへの印加電圧Ｖ
CONTを制御すれば、入力電圧(制御入力電圧)ＶINに対す
るバリキャップ容量Ｃvの変化特性は、図４に示すよう
になる。図４において、横軸は入力電圧（制御入力電
圧）ＶINを示し、縦軸はバリキャップ容量値Ｃvを示
す。図４から明らかなように、ほぼ線形な制御入力電圧
（ＶIN）−バリキャップ容量（Ｃv）特性を得ることが
できる。
変換回路２０を介してバリキャップＣvへの印加電圧Ｖ
CONTを制御すれば、入力電圧(制御入力電圧)ＶINに対す
るバリキャップ容量Ｃvの変化特性は、図４に示すよう
になる。図４において、横軸は入力電圧（制御入力電
圧）ＶINを示し、縦軸はバリキャップ容量値Ｃvを示
す。図４から明らかなように、ほぼ線形な制御入力電圧
（ＶIN）−バリキャップ容量（Ｃv）特性を得ることが
できる。
【００３７】
【実施例】次に、図５を参照して、図１の水晶発振回路
１０で使用される電圧変換回路（バリキャップ制御回
路）２０の一例について説明する。図示の電圧変換回路
（バリキャップ制御回路）２０は、第１乃至第１０の抵
抗器Ｒ1〜Ｒ10と、第１乃至第３の差動増幅器ＡＭＰ１
〜ＡＭＰ３とから構成される。換言すれば、電圧変換回
路（バリキャップ制御回路）２０は利得可変増幅器（Ａ
ＭＰ１，ＡＭＰ２，ＡＭＰ３）を用いて構成されてい
る。また、電圧変換回路（バリキャップ制御回路）２０
は、バリキャップ制御入力電圧ＶINが供給される入力電
圧入力端子２１と、第１乃至第３の比較電位ＶR1、
ＶR2、ＶR3が供給される第１乃至第３の比較電位入力端
子２２，２３，２４と、出力電圧ＶOUTを出力するため
の出力端子２５とを持ち、この出力端子２５はバリキャ
ップ制御電圧ＶCONTを入力するための入力端子１１に接
続されている。
１０で使用される電圧変換回路（バリキャップ制御回
路）２０の一例について説明する。図示の電圧変換回路
（バリキャップ制御回路）２０は、第１乃至第１０の抵
抗器Ｒ1〜Ｒ10と、第１乃至第３の差動増幅器ＡＭＰ１
〜ＡＭＰ３とから構成される。換言すれば、電圧変換回
路（バリキャップ制御回路）２０は利得可変増幅器（Ａ
ＭＰ１，ＡＭＰ２，ＡＭＰ３）を用いて構成されてい
る。また、電圧変換回路（バリキャップ制御回路）２０
は、バリキャップ制御入力電圧ＶINが供給される入力電
圧入力端子２１と、第１乃至第３の比較電位ＶR1、
ＶR2、ＶR3が供給される第１乃至第３の比較電位入力端
子２２，２３，２４と、出力電圧ＶOUTを出力するため
の出力端子２５とを持ち、この出力端子２５はバリキャ
ップ制御電圧ＶCONTを入力するための入力端子１１に接
続されている。
【００３８】入力電圧入力端子２１は、第１及び第２の
抵抗器Ｒ1およびＲ2からなる直列回路を介して接地され
ている。第１の抵抗器Ｒ1と第２の抵抗器Ｒ2との接続点
は第１の差動増幅器ＡＭＰ１の非反転入力端子（正入力
端子）に接続されている。第１の差動増幅器ＡＭＰ１の
反転入力端子（負入力端子）は、第３の抵抗器Ｒ3を介
して第１の比較電位入力端子２２に接続されている。第
１の差動増幅器ＡＭＰ１の出力端子は第４の抵抗器Ｒ4
を介してその負入力端子に接続されている。
抵抗器Ｒ1およびＲ2からなる直列回路を介して接地され
ている。第１の抵抗器Ｒ1と第２の抵抗器Ｒ2との接続点
は第１の差動増幅器ＡＭＰ１の非反転入力端子（正入力
端子）に接続されている。第１の差動増幅器ＡＭＰ１の
反転入力端子（負入力端子）は、第３の抵抗器Ｒ3を介
して第１の比較電位入力端子２２に接続されている。第
１の差動増幅器ＡＭＰ１の出力端子は第４の抵抗器Ｒ4
を介してその負入力端子に接続されている。
【００３９】また、第１の抵抗器Ｒ1と第２の抵抗器Ｒ2
との接続点は第２の差動増幅器ＡＭＰ２の正入力端子に
接続されている。第２の差動増幅器ＡＭＰ２の負入力端
子は第５の抵抗器Ｒ5を介して第２の比較電位入力端子
２３に接続されている。第２の差動増幅器ＡＭＰ２の出
力端子は第６の抵抗器Ｒ6を介してその負入力端子に接
続されている。
との接続点は第２の差動増幅器ＡＭＰ２の正入力端子に
接続されている。第２の差動増幅器ＡＭＰ２の負入力端
子は第５の抵抗器Ｒ5を介して第２の比較電位入力端子
２３に接続されている。第２の差動増幅器ＡＭＰ２の出
力端子は第６の抵抗器Ｒ6を介してその負入力端子に接
続されている。
【００４０】第１の差動増幅器ＡＭＰ１の出力端子と第
２の差動増幅器ＡＭＰ２の出力端子との間は、第７およ
び第８の抵抗器Ｒ7およびＲ8からなる直列回路を介して
接続されている。第７の抵抗器Ｒ7と第８の抵抗器Ｒ8と
の接続点は第３の差動増幅器ＡＭＰ３の正入力端子に接
続されている。第３の差動増幅器ＡＭＰ３の負入力端子
は第９の抵抗器Ｒ9を介して第３の比較電位入力端子２
４に接続されている。第３の差動増幅器ＡＭＰ３の出力
端子は、電圧変換回路２０の出力端子２５に接続される
と共に、第１０の抵抗器Ｒ10を介して第３の差動増幅器
ＡＭＰ３の負入力端子に接続されている。
２の差動増幅器ＡＭＰ２の出力端子との間は、第７およ
び第８の抵抗器Ｒ7およびＲ8からなる直列回路を介して
接続されている。第７の抵抗器Ｒ7と第８の抵抗器Ｒ8と
の接続点は第３の差動増幅器ＡＭＰ３の正入力端子に接
続されている。第３の差動増幅器ＡＭＰ３の負入力端子
は第９の抵抗器Ｒ9を介して第３の比較電位入力端子２
４に接続されている。第３の差動増幅器ＡＭＰ３の出力
端子は、電圧変換回路２０の出力端子２５に接続される
と共に、第１０の抵抗器Ｒ10を介して第３の差動増幅器
ＡＭＰ３の負入力端子に接続されている。
【００４１】ここで、図５に示すように、電圧変換回路
（バリキャップ制御回路）２０の各部の電圧を次のよう
な符号で表すことにする。すなわち、入力電圧ＶINを符
号Ａで表し、第１および第２の抵抗器Ｒ1およびＲ2で分
圧された電圧を符号Ｂで表す。また、第１の差動増幅器
ＡＭＰ１の出力端子から出力される電圧を符号Ｃで表
し、第２の差動増幅器ＡＭＰ２の出力端子から出力され
る電圧を符号Ｄで表す。第７の抵抗器Ｒ7と第８の抵抗
器Ｒ8との接続点の電圧を符号Ｅで表す。そして、第３
の差動増幅器ＡＭＰ３の出力端子から出力される電圧、
すなわち、出力電圧ＶOUTを符号Ｆで表す。
（バリキャップ制御回路）２０の各部の電圧を次のよう
な符号で表すことにする。すなわち、入力電圧ＶINを符
号Ａで表し、第１および第２の抵抗器Ｒ1およびＲ2で分
圧された電圧を符号Ｂで表す。また、第１の差動増幅器
ＡＭＰ１の出力端子から出力される電圧を符号Ｃで表
し、第２の差動増幅器ＡＭＰ２の出力端子から出力され
る電圧を符号Ｄで表す。第７の抵抗器Ｒ7と第８の抵抗
器Ｒ8との接続点の電圧を符号Ｅで表す。そして、第３
の差動増幅器ＡＭＰ３の出力端子から出力される電圧、
すなわち、出力電圧ＶOUTを符号Ｆで表す。
【００４２】このとき、電圧変換回路２０の各部の電圧
Ａ〜Ｆは、図６で示すグラフの直線（折れ線）Ａ〜Ｆの
ように変化する。換言すれば、電圧変換回路２０の各部
の電圧Ａ〜Ｆが、図６で示すグラフの直線（折れ線）Ａ
〜Ｆのように変化するように、電圧変換回路２０の各定
数を設定する。
Ａ〜Ｆは、図６で示すグラフの直線（折れ線）Ａ〜Ｆの
ように変化する。換言すれば、電圧変換回路２０の各部
の電圧Ａ〜Ｆが、図６で示すグラフの直線（折れ線）Ａ
〜Ｆのように変化するように、電圧変換回路２０の各定
数を設定する。
【００４３】以下の説明においては次のことを仮定す
る。すなわち、各差動増幅器ＡＭＰ１〜ＡＭＰ３は、出
力飽和電圧を除いて理想的な動作を行い、各差動増幅器
ＡＭＰ１〜ＡＭＰ３の出力飽和特性は同じであるとす
る。
る。すなわち、各差動増幅器ＡＭＰ１〜ＡＭＰ３は、出
力飽和電圧を除いて理想的な動作を行い、各差動増幅器
ＡＭＰ１〜ＡＭＰ３の出力飽和特性は同じであるとす
る。
【００４４】最初に、図５に加えて図７を参照して、電
圧Ａから電圧Ｂへの変換について説明する。入力電圧Ａ
（ＶIN）は、第１および第２の抵抗器Ｒ1およびＲ2で分
圧され、電圧Ｂを発生させる。すなわち、電圧Ｂは下記
の数１で表される。
圧Ａから電圧Ｂへの変換について説明する。入力電圧Ａ
（ＶIN）は、第１および第２の抵抗器Ｒ1およびＲ2で分
圧され、電圧Ｂを発生させる。すなわち、電圧Ｂは下記
の数１で表される。
【００４５】
【数１】
【００４６】次に、図５に加えて図８を参照して、電圧
Ｂから電圧Ｃへの変換について説明する。電圧Ｂは第１
の差動増幅器ＡＭＰ１の正入力端子に供給される。一
方、第１の差動増幅器ＡＭＰ１の負入力端子には、第１
の比較電位入力端子２２から第１の比較電位ＶR1が第３
の抵抗器Ｒ3を介して供給される。また、第１の差動増
幅器ＡＭＰ１は第４の抵抗器Ｒ4によって帰還がかけら
れている。このとき、第１の比較電位ＶR1を第１の差動
増幅器ＡＭＰ１の接地側飽和電圧ＶLと同じ電圧にする
と、電圧Ｃは下記の数２で表される。
Ｂから電圧Ｃへの変換について説明する。電圧Ｂは第１
の差動増幅器ＡＭＰ１の正入力端子に供給される。一
方、第１の差動増幅器ＡＭＰ１の負入力端子には、第１
の比較電位入力端子２２から第１の比較電位ＶR1が第３
の抵抗器Ｒ3を介して供給される。また、第１の差動増
幅器ＡＭＰ１は第４の抵抗器Ｒ4によって帰還がかけら
れている。このとき、第１の比較電位ＶR1を第１の差動
増幅器ＡＭＰ１の接地側飽和電圧ＶLと同じ電圧にする
と、電圧Ｃは下記の数２で表される。
【００４７】
【数２】 ただし、この式でＣ≦ＶLとなるときは、Ｃ＝ＶLである
とする。
とする。
【００４８】次に、図５に加えて図９を参照して、電圧
Ｂから電圧Ｄへの変換について説明する。電圧Ｂは第２
の差動増幅器ＡＭＰ２の正入力端子に供給される。一
方、第２の差動増幅器ＡＭＰ２の負入力端子には、第２
の比較電位入力端子２３から第２の比較電位ＶR2が第５
の抵抗器Ｒ5を介して供給される。また、第２の差動増
幅器ＡＭＰ２は第６の抵抗器Ｒ6によって帰還がかけら
れている。このとき、第２の比較電位ＶR2を容量変化特
性で１／２の容量変化を示す電圧ＶM’に設定すると、
電圧Ｄは下記の数３で表される。
Ｂから電圧Ｄへの変換について説明する。電圧Ｂは第２
の差動増幅器ＡＭＰ２の正入力端子に供給される。一
方、第２の差動増幅器ＡＭＰ２の負入力端子には、第２
の比較電位入力端子２３から第２の比較電位ＶR2が第５
の抵抗器Ｒ5を介して供給される。また、第２の差動増
幅器ＡＭＰ２は第６の抵抗器Ｒ6によって帰還がかけら
れている。このとき、第２の比較電位ＶR2を容量変化特
性で１／２の容量変化を示す電圧ＶM’に設定すると、
電圧Ｄは下記の数３で表される。
【００４９】
【数３】 ただし、この式でＤ≦ＶLとなるときは、Ｄ＝ＶLである
とする。
とする。
【００５０】次に、図５に加えて図１０を参照して、電
圧Ｃおよび電圧Ｄから電圧Ｅへの変換について説明す
る。電圧Ｃ、電圧Ｄを、直列接続した第７の抵抗器Ｒ7
と第８の抵抗器Ｒ8の両端に加える。そのとき、第７の
抵抗器Ｒ7と第８の抵抗器Ｒ8の中点の電位、すなわち、
電圧Ｅは下記の数４で表される。
圧Ｃおよび電圧Ｄから電圧Ｅへの変換について説明す
る。電圧Ｃ、電圧Ｄを、直列接続した第７の抵抗器Ｒ7
と第８の抵抗器Ｒ8の両端に加える。そのとき、第７の
抵抗器Ｒ7と第８の抵抗器Ｒ8の中点の電位、すなわち、
電圧Ｅは下記の数４で表される。
【００５１】
【数４】
【００５２】次に、図５に加えて図１１を参照して、電
圧Ｅから電圧Ｆへの変換について説明する。電圧Ｅは第
３の差動増幅器ＡＭＰ３の正入力端子に供給される。一
方、第３の差動増幅器ＡＭＰ３の負入力端子には、第３
の比較電位入力端子２４から第３の比較電位ＶR3が第９
の抵抗器Ｒ9を介して供給される。また、第３の差動増
幅器ＡＭＰ３は第１０の抵抗器Ｒ10によって帰還がかけ
られている。このとき、第３の比較電位ＶR3を第３の差
動増幅器ＡＭＰ３の接地側飽和電圧ＶLに設定すると、
電圧Ｆは下記の数５で表される。
圧Ｅから電圧Ｆへの変換について説明する。電圧Ｅは第
３の差動増幅器ＡＭＰ３の正入力端子に供給される。一
方、第３の差動増幅器ＡＭＰ３の負入力端子には、第３
の比較電位入力端子２４から第３の比較電位ＶR3が第９
の抵抗器Ｒ9を介して供給される。また、第３の差動増
幅器ＡＭＰ３は第１０の抵抗器Ｒ10によって帰還がかけ
られている。このとき、第３の比較電位ＶR3を第３の差
動増幅器ＡＭＰ３の接地側飽和電圧ＶLに設定すると、
電圧Ｆは下記の数５で表される。
【００５３】
【数５】 ただし、この式でＦ≦ＶLとなるときは、Ｆ＝ＶLである
とする。
とする。
【００５４】ここで、説明を簡単にする為に、電圧変換
回路２０の定数は、下記の数６を満足するように設定さ
れていると仮定する。
回路２０の定数は、下記の数６を満足するように設定さ
れていると仮定する。
【００５５】
【数６】 但し、ＶLは第１乃至第３の差動増幅器ＡＭＰ１〜ＡＭ
Ｐ３の接地電圧側の飽和電圧を示し、ＶM’は所定の印
加電圧範囲でのバリキャップＣvの容量値の変化幅の中
間点を与える印加電圧を示す。
Ｐ３の接地電圧側の飽和電圧を示し、ＶM’は所定の印
加電圧範囲でのバリキャップＣvの容量値の変化幅の中
間点を与える印加電圧を示す。
【００５６】なお、図５に示す入力抵抗器Ｒinは、バリ
キャップＣvに加わる交流信号に対し、電圧制御回路側
を分離するための抵抗器である。この入力抵抗器Ｒinの
代りにインダクタンスを用いても良い。入力抵抗器Ｒin
（インダクタンス）の抵抗値（インピーダンス）は、使
用する周波数、信号レベルなどに応じて決定される。水
晶発振器で多く使用される数ＭＨｚ〜数十ＭＨｚの場合
には、通常、１００ｋΩ〜数百ｋΩ程度に設定される。
キャップＣvに加わる交流信号に対し、電圧制御回路側
を分離するための抵抗器である。この入力抵抗器Ｒinの
代りにインダクタンスを用いても良い。入力抵抗器Ｒin
（インダクタンス）の抵抗値（インピーダンス）は、使
用する周波数、信号レベルなどに応じて決定される。水
晶発振器で多く使用される数ＭＨｚ〜数十ＭＨｚの場合
には、通常、１００ｋΩ〜数百ｋΩ程度に設定される。
【００５７】以上を仮定すると、図１２のグラフで示さ
れるように、直線Ａで表されるバリキャップＣvの制御
入力電圧ＶINは、制御入力電圧ＶINの変化量が１／２の
ときに容量値の変化量が約１／２となる電圧ＶM’を与
える折れ線Ｆで表されるように変化する電圧ＶOUTに変
換される。折れ線Ｆは、入力電圧ＶMを境に、電圧ＶMよ
り小さい側では傾きが直線Ａの２／３で、電圧ＶMより
大きい側では傾きが直線Ａの４／３となる。つまり、折
れ線Ｆは、電圧ＶMを境に、傾きが１：２の変化を示
す。
れるように、直線Ａで表されるバリキャップＣvの制御
入力電圧ＶINは、制御入力電圧ＶINの変化量が１／２の
ときに容量値の変化量が約１／２となる電圧ＶM’を与
える折れ線Ｆで表されるように変化する電圧ＶOUTに変
換される。折れ線Ｆは、入力電圧ＶMを境に、電圧ＶMよ
り小さい側では傾きが直線Ａの２／３で、電圧ＶMより
大きい側では傾きが直線Ａの４／３となる。つまり、折
れ線Ｆは、電圧ＶMを境に、傾きが１：２の変化を示
す。
【００５８】このように、バリキャップ制御入力電圧Ｖ
INを電圧変換回路（バリキャップ制御回路）２０で処理
することにより、バリキャップＣvの電圧対容量値の非
直線性を改善する事ができる。
INを電圧変換回路（バリキャップ制御回路）２０で処理
することにより、バリキャップＣvの電圧対容量値の非
直線性を改善する事ができる。
【００５９】なお、図５に図示した電圧変換回路（バリ
キャップ制御回路）２０は、入力電圧ＶINの上昇時と下
降時にヒステリシスが発生しない為、電圧制御型水晶発
振器などの高精度、高再現性を要求される場合における
バリキャップＣvの制御に最適である。
キャップ制御回路）２０は、入力電圧ＶINの上昇時と下
降時にヒステリシスが発生しない為、電圧制御型水晶発
振器などの高精度、高再現性を要求される場合における
バリキャップＣvの制御に最適である。
【００６０】また、制御入力電圧ＶINの各部での増幅率
を決める、第１および第２の抵抗器Ｒ1およびＲ2、第３
および第４の抵抗器Ｒ3およびＲ4、第５および第６の抵
抗器Ｒ5およびＲ6、第７および第８の抵抗器Ｒ7および
Ｒ8、及び第９および第１０の抵抗器Ｒ9およびＲ10の各
組み合わせ比、および第１乃至第３の差動増幅器ＡＭＰ
１，ＡＭＰ２、ＡＭＰ３用の第１乃至第３の比較電位Ｖ
R1、ＶR2、ＶR3を適宜に調整する事によって、制御入力
電圧ＶINの変化に対する電圧変換回路２０の出力電圧Ｖ
OUT（バリキャップＣvへの印加電圧ＶCONT）の傾き及び
傾きの変化点を自由に設定することができる。すなわ
ち、抵抗器Ｒ1〜Ｒ10及び比較電位ＶR1〜ＶR3の設定を
変える事によって、任意の制御電圧に対応する設定を行
うことが可能である。
を決める、第１および第２の抵抗器Ｒ1およびＲ2、第３
および第４の抵抗器Ｒ3およびＲ4、第５および第６の抵
抗器Ｒ5およびＲ6、第７および第８の抵抗器Ｒ7および
Ｒ8、及び第９および第１０の抵抗器Ｒ9およびＲ10の各
組み合わせ比、および第１乃至第３の差動増幅器ＡＭＰ
１，ＡＭＰ２、ＡＭＰ３用の第１乃至第３の比較電位Ｖ
R1、ＶR2、ＶR3を適宜に調整する事によって、制御入力
電圧ＶINの変化に対する電圧変換回路２０の出力電圧Ｖ
OUT（バリキャップＣvへの印加電圧ＶCONT）の傾き及び
傾きの変化点を自由に設定することができる。すなわ
ち、抵抗器Ｒ1〜Ｒ10及び比較電位ＶR1〜ＶR3の設定を
変える事によって、任意の制御電圧に対応する設定を行
うことが可能である。
【００６１】以上、本発明について好ましい実施の形態
によって説明してきたが、本発明は上述した実施の形態
に限定しないのは勿論である。例えば、上記実施の形態
では、単に、バリキャップ容量値そのものの線形性の改
善方法についてのみ説明したが、実際には、発振回路の
発振周波数の変化等、バリキャップＣvを使用する回路
全体の特性（すなわち、制御入力電圧−発振周波数特
性）が、線形に近づくような電圧変換を行うことが望ま
しい。このような場合でも、基本的には同じ操作を行え
ば良いことは当業者であれば明らかであろう。
によって説明してきたが、本発明は上述した実施の形態
に限定しないのは勿論である。例えば、上記実施の形態
では、単に、バリキャップ容量値そのものの線形性の改
善方法についてのみ説明したが、実際には、発振回路の
発振周波数の変化等、バリキャップＣvを使用する回路
全体の特性（すなわち、制御入力電圧−発振周波数特
性）が、線形に近づくような電圧変換を行うことが望ま
しい。このような場合でも、基本的には同じ操作を行え
ば良いことは当業者であれば明らかであろう。
【００６２】
【発明の効果】以上の説明から明らかなように、本発明
の方法を用いれば、バイポーラプロセス、Ｃ−ＭＯＳプ
ロセスのいかんに拘らず、従来のウェハ製造プロセスに
対して何ら変更を加えることなしに、制御入力電圧−容
量特性の線形性に優れたバリキャップを利用することが
可能となる。したがって、このようなバリキャップを、
周波数変調回路や電子同調回路に使用すれば、それらの
特性を著しく向上させることが可能となる。
の方法を用いれば、バイポーラプロセス、Ｃ−ＭＯＳプ
ロセスのいかんに拘らず、従来のウェハ製造プロセスに
対して何ら変更を加えることなしに、制御入力電圧−容
量特性の線形性に優れたバリキャップを利用することが
可能となる。したがって、このようなバリキャップを、
周波数変調回路や電子同調回路に使用すれば、それらの
特性を著しく向上させることが可能となる。
【図１】本発明の一実施の形態に係る水晶発振回路の構
成を示すブロック・回路図である。
成を示すブロック・回路図である。
【図２】バリキャップ制御電圧とバリキャップ容量の変
化を示すグラフである。
化を示すグラフである。
【図３】図１に図示した水晶発振回路に使用される電圧
変換回路（バリキャップ制御回路）の制御入力電圧対バ
リキャップ制御電圧との関係を示すグラフである。
変換回路（バリキャップ制御回路）の制御入力電圧対バ
リキャップ制御電圧との関係を示すグラフである。
【図４】制御入力電圧に対するバリキャップ容量の変化
を示すグラフである。
を示すグラフである。
【図５】図１に図示した水晶発振回路に使用される電圧
変換回路（バリキャップ制御回路）の一例を示す回路図
である。
変換回路（バリキャップ制御回路）の一例を示す回路図
である。
【図６】図５に図示した電圧変換回路（バリキャップ制
御回路）における、入力電圧に対する各部の電圧Ａ〜Ｆ
を示すブラフである。
御回路）における、入力電圧に対する各部の電圧Ａ〜Ｆ
を示すブラフである。
【図７】図５に図示した電圧変換回路（バリキャップ制
御回路）における、入力電圧Ａから電圧Ｂへの変換を示
すグラフである。
御回路）における、入力電圧Ａから電圧Ｂへの変換を示
すグラフである。
【図８】図５に図示した電圧変換回路（バリキャップ制
御回路）における、電圧Ｂから電圧Ｃへの変換を示すグ
ラフである。
御回路）における、電圧Ｂから電圧Ｃへの変換を示すグ
ラフである。
【図９】図５に図示した電圧変換回路（バリキャップ制
御回路）における、電圧Ｂから電圧Ｄへの変換を示すグ
ラフである。
御回路）における、電圧Ｂから電圧Ｄへの変換を示すグ
ラフである。
【図１０】図５に図示した電圧変換回路（バリキャップ
制御回路）における、電圧Ｃおよび電圧Ｃから電圧Ｅへ
の変換を示すグラフである。
制御回路）における、電圧Ｃおよび電圧Ｃから電圧Ｅへ
の変換を示すグラフである。
【図１１】図５に図示した電圧変換回路（バリキャップ
制御回路）における、電圧Ｅから電圧Ｆへの変換を示す
グラフである。
制御回路）における、電圧Ｅから電圧Ｆへの変換を示す
グラフである。
【図１２】図５に図示した電圧変換回路（バリキャップ
制御回路）における、電圧Ａから電圧Ｆへの変換を示す
グラフである。
制御回路）における、電圧Ａから電圧Ｆへの変換を示す
グラフである。
【図１３】ＩＣ内蔵バリキャップの印加電圧に対するバ
リキャップ容量の特性を示すグラフである。
リキャップ容量の特性を示すグラフである。
【図１４】従来の水晶発振回路の構成を示す回路図であ
る。
る。
【図１５】図１４に図示した水晶発振回路における、バ
リキャップ制御電圧に対する発振周波数の関係を示すグ
ラフである。
リキャップ制御電圧に対する発振周波数の関係を示すグ
ラフである。
１１ 入力端子 １２ 電源端子 １３ 接地端子 １４ 出力端子 １５ 水晶振動子 １６ ｎｐｎ型トランジスタ Ｃv バリキャップ ＣL1，ＣL2 コンデンサ ２０ 電圧変換回路 ２１ 入力電圧入力端子 ２２〜２４ 比較電位入力端子 ２５ 出力端子 ＡＭＰ１，ＡＭＰ２，ＡＭＰ３ 差動増幅器 Ｒ1〜Ｒ13 抵抗器 Ｒin 入力抵抗器 ＲOUT 出力抵抗器
フロントページの続き Ｆターム(参考） 5J079 AA04 BA11 DA13 FA02 FA13 FA14 FA21 FB00 FB01 FB25 FB29 FB35 GA02 JA01 KA01 KA05 KA08 5J081 AA03 BB01 BB10 CC05 CC13 CC22 DD03 DD24 EE05 EE18 FF01 GG01 KK02 KK09 KK22 LL05 MM01 MM03 5J106 AA04 BB01 CC01 CC21 CC38 CC41 CC52 DD01 DD32 JJ01 KK32 KK36 KK37 LL01
Claims (8)
- 【請求項１】 印加電圧に対する容量特性が非線形を呈
するバリキャップを周波数制御素子として含む発振回路
において、制御入力電圧を出力電圧に変換する電圧変換
回路を備え、前記出力電圧を前記印加電圧として前記バ
リキャップに供給し、それによって、前記制御入力電圧
に対する前記バリキャップの容量特性を実質的に線形と
したことを特徴とする発振回路。 - 【請求項２】 前記電圧変換回路が利得可変増幅器を用
いたものである、請求項１に記載の発振回路。 - 【請求項３】 前記発振回路が水晶振動子を含む水晶発
振回路である、請求項１又は２に記載の発振回路。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
発振回路を電圧制御型発振器として備えた位相同期回
路。 - 【請求項５】 印加電圧に対する容量特性が非線形を呈
するバリキャップを周波数制御素子として含む発振回路
において、制御入力電圧を出力電圧に変換する電圧変換
回路を備え、前記出力電圧を前記印加電圧として前記バ
リキャップに供給し、それによって、前記制御入力電圧
に対する発振周波数特性を実質的に線形としたことを特
徴とする発振回路。 - 【請求項６】 前記電圧変換回路が利得可変増幅器を用
いたものである、請求項５に記載の発振回路。 - 【請求項７】 前記発振回路が水晶振動子を含む水晶発
振回路である、請求項５又６に記載の発振回路。 - 【請求項８】 請求項５乃至７のいずれか１つに記載の
発振回路を電圧制御型発振器として備えた位相同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30236499A JP2001127550A (ja) | 1999-10-25 | 1999-10-25 | 発振回路およびそれを備えた位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30236499A JP2001127550A (ja) | 1999-10-25 | 1999-10-25 | 発振回路およびそれを備えた位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127550A true JP2001127550A (ja) | 2001-05-11 |
Family
ID=17908019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30236499A Pending JP2001127550A (ja) | 1999-10-25 | 1999-10-25 | 発振回路およびそれを備えた位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016144125A (ja) * | 2015-02-04 | 2016-08-08 | セイコーエプソン株式会社 | 発振器、電子機器及び移動体 |
-
1999
- 1999-10-25 JP JP30236499A patent/JP2001127550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016144125A (ja) * | 2015-02-04 | 2016-08-08 | セイコーエプソン株式会社 | 発振器、電子機器及び移動体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060518 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080813 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080903 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090107 |