JP2001127282A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高ｇm （ｇm ：相
互コンダクタンス）と高ＢＶon（ＢＶon：オン耐圧）を
両立させたＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍ
ｏｂｉｌｉｔｙｔｒａｎｓｉｓｔｏｒ）を含む半導体装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an HEMT (high electron m) which achieves both high g m (g m : mutual conductance) and high BV on (BV on : on-breakdown voltage).
and a semiconductor device including the same.
【０００２】ＨＥＭＴは高周波特性に優れていることか
ら、マイクロ波帯やミリ波帯のデバイスとして多用され
てきたが、近年、ミリ波帯の通信システムの発展に伴っ
てパワー・デバイスとしても用いられるようになってき
た。[0002] HEMTs have been widely used as devices in the microwave band or millimeter wave band because of their excellent high frequency characteristics. However, in recent years, with the development of communication systems in the millimeter wave band, HEMTs have also been used as power devices. It has become.
【０００３】パワー・デバイスとして用いられるＨＥＭ
Ｔに於いては、高電流駆動能力が必要とされる為、ダブ
ル・ヘテロ（ｄｏｕｂｌｅ ｈｅｔｅｒｏｓｔｒｕｃｔ
ｕｒｅ：ＤＨ）構造が用いられている。HEMs used as power devices
In T, since a high current driving capability is required, double heterostructure (double heterostructure) is required.
ure: DH) structure.
【０００４】このようなＤＨ−ＨＥＭＴでは、界面散乱
の影響を抑制して高特性を得る為、二次元電子ガス（２
−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａ
ｓ：２ＤＥＧ）がチャネル層の中心に位置して生成され
るようにエピタキシャル成長層構造を設計することが多
い。In such a DH-HEMT, a two-dimensional electron gas (2
−dimensional electron ga
The epitaxially grown layer structure is often designed so that s: 2DEG is generated at the center of the channel layer.
【０００５】近年、パワー増幅器に対する高出力化、及
び、低歪化の要求が高まってきたことから、パワー増幅
器を高電圧動作させることが不可欠であり、そのパワー
増幅器に用いられているＨＥＭＴを高電圧動作させるに
は、耐圧が高くなければならない。In recent years, demands for higher output and lower distortion of power amplifiers have been increasing, and it is essential to operate the power amplifier at a high voltage. For voltage operation, the withstand voltage must be high.
【０００６】然しながら、前記したように、２ＤＥＧが
チャネル層の中心に位置する場合には、衝突イオン化が
発生し易く、ＨＥＭＴの耐圧が低下する旨の問題があ
り、従って、高特性化と高耐圧化とはトレードオフの関
係にある。However, as described above, when the 2DEG is located at the center of the channel layer, there is a problem that collision ionization is apt to occur, and the breakdown voltage of the HEMT is reduced. Has a trade-off relationship with
【０００７】[0007]
【発明が解決しようとする課題】本発明では、簡単な手
段を採ることで、ＨＥＭＴに於ける２ＤＥＧの生成位置
を変化させ、高出力化や低歪化などの高特性化を実現す
ると共に高耐圧化も同時に実現しようとする。In the present invention, by adopting a simple means, the generation position of the 2DEG in the HEMT is changed to realize high characteristics such as high output and low distortion. Attempts are also being made to withstand pressure.
【０００８】[0008]
【課題を解決するための手段】本発明に依るＨＥＭＴで
は、ソース側に於いては２ＤＥＧをチャネル中心に位置
するように生成させて高ｇm を実現し、また、ドレイン
側に於いては２ＤＥＧをチャネル中心から上下の何れか
に偏移した位置に生成させて高耐圧を実現し、高ｇm と
高耐圧を両立させている。In HEMT according to the present invention, in order to solve the problems], achieves high g m and is at the source side is generated so as to be positioned in the channel around the 2DEG, also, it is at the drain side 2DEG the so generated position shifted to either the channel center of the up or down to achieve a high withstand voltage, and is both high g m and a high breakdown voltage.
【０００９】このような構造を実現するには、ＤＨ−Ｈ
ＥＭＴの場合、上又は下、或いは、上及び下の電子供給
層の層厚、組成、キャリヤ濃度の何れか、或いは、それ
等を組み合わせて変化させれば良く、また、この他、ス
ペーサ層の層厚、チャネル層の組成などをソース側から
ドレイン側に向けて変化させることによっても可能であ
る。In order to realize such a structure, DH-H
In the case of the EMT, any one of the layer thickness, the composition, and the carrier concentration of the upper or lower electron supply layer or the upper and lower electron supply layers or a combination thereof may be changed. It is also possible to change the layer thickness, the composition of the channel layer, and the like from the source side to the drain side.
【００１０】ここで、本発明の原理を理解する為、ＤＨ
−ＨＥＭＴに於ける２ＤＥＧの生成位置について説明す
る。Here, to understand the principle of the present invention, DH
-A description will be given of the generation position of 2DEG in HEMT.
【００１１】図１はＨＥＭＴを表す要部切断側面図であ
り、図に於いて、１は基板、２はバッファ層、３は下側
電子供給層、４はチャネル層、５は上側電子供給層、６
はバリヤ層、７はキャップ層、８はソース電極、９はド
レイン電極、１０はゲート電極、１１は２ＤＥＧをそれ
ぞれ示している。FIG. 1 is a cutaway side view showing a main part of a HEMT, in which 1 is a substrate, 2 is a buffer layer, 3 is a lower electron supply layer, 4 is a channel layer, and 5 is an upper electron supply layer. , 6
Denotes a barrier layer, 7 denotes a cap layer, 8 denotes a source electrode, 9 denotes a drain electrode, 10 denotes a gate electrode, and 11 denotes 2DEG.
【００１２】通常、ＤＨ−ＨＥＭＴのチャネル層中に於
ける２ＤＥＧの位置は、上下の電子供給層からのキャリ
ヤ供給量の配分に依って決定され、下側電子供給層３及
び上側電子供給層５からのキャリヤ供給量が略均等であ
れば、２ＤＥＧ１１は（Ａ）に見られるようにチャネル
層４の略中心に生成される。Normally, the position of 2DEG in the channel layer of the DH-HEMT is determined by the distribution of the carrier supply from the upper and lower electron supply layers, and the lower electron supply layer 3 and the upper electron supply layer 5 If the carrier supply amount from the first layer is substantially equal, the 2DEG 11 is generated substantially at the center of the channel layer 4 as shown in FIG.
【００１３】上側電子供給層５から多くのキャリヤを供
給すれば、２ＤＥＧ１１は（Ｂ）に見られるようにチャ
ネル層４の上側に生成される。If many carriers are supplied from the upper electron supply layer 5, 2DEG 11 is generated above the channel layer 4 as shown in FIG.
【００１４】下側電子供給層３から多くのキャリヤを供
給すれば、２ＤＥＧ１１は（Ｃ）に見られるようにチャ
ネル層４の下側に生成される。When many carriers are supplied from the lower electron supply layer 3, 2DEG 11 is generated below the channel layer 4 as shown in FIG.
【００１５】図２は図１に見られる三種類のＨＥＭＴに
於けるｇm 及びＢＶonを比較して表す線図であり、
（Ａ）に於いては、横軸に２ＤＥＧ位置を、また、縦軸
にｇm をそれぞれ採ってあり、（Ｂ）に於いては、横軸
に２ＤＥＧ位置を、また、縦軸にＢＶonをそれぞれ採っ
てある。FIG. 2 is a diagram showing a comparison between g m and BV on in the three types of HEMTs shown in FIG.
Is In (A), the a 2DEG position on the horizontal axis, also the longitudinal axis Yes take the g m respectively, is at (B), the the 2DEG position on the horizontal axis, also BV on the vertical axis Are each taken.
【００１６】図２（Ａ）から明らかなように、チャネル
層の中心に２ＤＥＧが存在するＨＥＭＴ、即ち、図１
（Ａ）に示されているＨＥＭＴのｇm が最も高く、これ
は、２ＤＥＧがヘテロ界面から離れている為、界面散乱
が小さく、電子移動度が最も高いことに依る。As apparent from FIG. 2A, the HEMT in which 2DEG exists at the center of the channel layer, that is, FIG.
G m of the HEMT shown in (A) is the highest, this is because the 2DEG is away from the heterointerface, small interface scattering, due to the highest electron mobility.
【００１７】然しながら、図２（Ｂ）に見られるＢＶon
の面から前記三種類のＨＥＭＴを比較すると、ｇm とは
全く逆の傾向が現れることが明らかであり、この原因
は、電子移動度が高い為に電子速度が速くなり、衝突イ
オン化を起こし易い為である。However, BV on shown in FIG.
When the surface comparing the three types of HEMT, g m as it is clear that at all appear trend reversed, this causes, the electron velocity becomes faster because high electron mobility, susceptible to impact ionization That's why.
【００１８】ＨＥＭＴを高電圧動作させる為には、ＢＶ
onが高いことを要求されるのは当然であるが、オフ耐圧
（ＢＶoff ）も高くなければならず、このＢＶoff につ
いても、図２（Ｂ）で説明したＢＶonと同様な傾向があ
る。To operate the HEMT at a high voltage, the BV
Naturally, it is required that on is high, but the off-state breakdown voltage (BV off ) must also be high, and this BV off also has the same tendency as BV on described in FIG. .
【００１９】このように、通常のＨＥＭＴに於いて、ｇ
m 及び耐圧は共に電子移動度に依存することが判ってい
るのであるが、この点を更に仔細に考察すると、ｇm は
ソース側の電子移動度で決まるのに対し、ＢＶonはドレ
イン側の電子移動度に係わっていることが判る。Thus, in a normal HEMT, g
Although m and pressure are the known to be both dependent on the electron mobility, considering this point further circumstance, g m whereas determined by the electron mobility of the source side, BV on the drain side It turns out that it is related to the electron mobility.
【００２０】従って、ソース側では２ＤＥＧの位置をチ
ャネル層の中心にすることで高ｇm化を実現し、そし
て、ドレイン側では２ＤＥＧの位置をチャネル層の中心
から上下何れかに偏移させることで高耐圧化を実現する
ことで、高ｇm 化と高耐圧化を両立させることができ
る。[0020] Therefore, at the source side to achieve high g m of by the location of the 2DEG at the center of the channel layer, and, at the drain side to shift in either up and down position of the 2DEG from the center of the channel layer in that it provides a high breakdown voltage, it is possible to achieve both high g m and high breakdown voltage.
【００２１】図３は本発明の原理を説明するＤＨ−ＨＥ
ＭＴを表す要部切断側面図であり、図１に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとする。FIG. 3 is a DH-HE illustrating the principle of the present invention.
FIG. 2 is a cutaway side view of a main part showing MT, and the same symbols as those used in FIG. 1 represent the same parts or have the same meanings.
【００２２】図示のＤＨ−ＨＥＭＴが図１に見られるＤ
Ｈ−ＨＥＭＴと相違するところは、下側電子供給層３か
ら２ＤＥＧ１１への電子供給量をソース側からドレイン
側に向かって次第に大きくしてある点であり、この構成
に依って、図示されているように２ＤＥＧ１１は、ソー
ス側ではチャネル層４の略中心に在るが、ドレイン側に
向かうにつれてチャネル層４と下側電子供給層３とのヘ
テロ界面に近付いてゆき、ドレイン近傍では、チャネル
層４の中心から大きく離れている。The illustrated DH-HEMT is the D-HEMT shown in FIG.
The difference from the H-HEMT is that the amount of electrons supplied from the lower electron supply layer 3 to the 2DEG 11 is gradually increased from the source side to the drain side, and is illustrated by this configuration. As described above, the 2DEG 11 is substantially at the center of the channel layer 4 on the source side, but approaches the hetero-interface between the channel layer 4 and the lower electron supply layer 3 toward the drain side. Far away from the center.
【００２３】従って、図３のＤＨ−ＨＥＭＴは、ソース
側でｇm は高く維持され、ドレイン側では高耐圧化され
ているものである。尚、２ＤＥＧ１１の傾斜を図３とは
逆、即ち、ドレイン側に向かうにつれてチャネル層４と
上側電子供給層５とのヘテロ界面に近付いてゆくように
しても同効である。[0023] Thus, DH-HEMT of Fig. 3, g m at the source side is kept high, the drain side are those high breakdown voltage. Note that the same effect is obtained even if the inclination of the 2DEG 11 is opposite to that in FIG. 3, that is, it approaches the hetero interface between the channel layer 4 and the upper electron supply layer 5 toward the drain side.
【００２４】前記したところから、本発明に依る半導体
装置に於いては、 （１）チャネル層（例えばチャネル層２８）に生成され
た二次元電子ガス（例えば２ＤＥＧ３６）がソース側
（例えばソース電極３３側）ではチャネル層の中心に、
且つ、ドレイン側（例えばドレイン電極３４側）ではチ
ャネル層の中心から上下何れかにずれて位置するＨＥＭ
Ｔを含んでなることを特徴とするか、又は、As described above, in the semiconductor device according to the present invention, (1) the two-dimensional electron gas (for example, 2DEG 36) generated in the channel layer (for example, channel layer 28) is supplied to the source side (for example, source electrode 33). Side) in the center of the channel layer,
In addition, on the drain side (for example, on the side of the drain electrode 34), the HEM that is located either vertically above or below the center of the channel layer
Or T, or
【００２５】（２）前記（１）に於いて、前記チャネル
層の下及び上に電子供給層（例えば電子供給層２６及び
３０）が形成されてなることを特徴とするか、又は、(2) In the above (1), an electron supply layer (for example, electron supply layers 26 and 30) is formed below and above the channel layer, or
【００２６】（３）前記（１）或いは（２）に於いて、
前記チャネル層に生成された二次元電子ガスの位置がソ
ース側からドレイン側に向かって連続的に偏移してなる
ことを特徴とする。(3) In the above (1) or (2),
The position of the two-dimensional electron gas generated in the channel layer is continuously shifted from the source side to the drain side.
【００２７】前記手段を採ることに依り、ＨＥＭＴのチ
ャネル層に於ける２ＤＥＧの生成位置を変化させて、ソ
ース側では高ｇm 化を、そして、ドレイン側では高耐圧
化を実現して、従来、両立させることが困難であった高
出力化や低歪化などの高特性化と高耐圧化とを同時に実
現可能とし、マイクロ波帯やミリ波帯に於ける高電圧動
作のパワー増幅器に用いて好適である。[0027] Depending on adopting the means, by changing the generation position of the in 2DEG in the channel layer of the HEMT, a high g m of the source side and the drain side is realized high breakdown voltage, the conventional It is possible to simultaneously realize high characteristics such as high output and low distortion, which were difficult to achieve at the same time, and high withstand voltage, and used for power amplifiers that operate at high voltage in the microwave band and millimeter wave band. It is suitable.
【００２８】[0028]
【発明の実施の形態】図４は本発明に於ける各実施の形
態に共通するウエハの構成を表す要部切断側面図であ
り、図に於いて、２１はＧａＡｓ基板、２２Ａはｉ−Ａ
ｌＧａＡｓバッファ層、２３はｉ−ＧａＡｓバッファ
層、２４はＳｉＯ2 からなるマスク層、２５はｉ−Ｇａ
Ａｓバッファ層２３に形成したリセスをそれぞれ示して
いる。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 4 is a cutaway side view of a main part showing a configuration of a wafer common to each embodiment of the present invention. In FIG. 4, reference numeral 21 denotes a GaAs substrate, and 22A denotes i-A.
lGaAs buffer layer, 23 is an i-GaAs buffer layer, 24 is a mask layer made of SiO 2 , 25 is i-Gas buffer layer.
The recesses formed in the As buffer layer 23 are shown.
【００２９】図４に見られる構成のウエハは次のように
して作成した。即ち、有機金属気相成長法を適用するこ
とに依り、ＧａＡｓ基板２１上に、Ａｌ組成が０．３で
層厚が３００〔ｎｍ〕のｉ−ＡｌＧａＡｓバッファ層２
２Ａ、層厚が２００〔ｎｍ〕のｉ−ＧａＡｓバッファ層
２３を順に積層形成する。The wafer having the structure shown in FIG. 4 was prepared as follows. That is, by applying the metal organic chemical vapor deposition method, the i-AlGaAs buffer layer 2 having an Al composition of 0.3 and a thickness of 300 [nm] is formed on the GaAs substrate 21.
An i-GaAs buffer layer 23 having a thickness of 2A and a thickness of 200 nm is sequentially formed.
【００３０】次いで、化学気相成長法を適用することに
依り、ｉ−ＧａＡｓ層２３上に層厚２００〔ｎｍ〕のＳ
ｉＯ2 からなるマスク層２４を形成し、次いで、リソグ
ラフィ技術に於けるレジスト・プロセスを適用すること
に依り、ＨＥＭＴの作成予定領域に開口をもつレジスト
膜を形成し、エッチングガスをＳＦ6 系ガスとするドラ
イ・エッチング法を適用することに依り、ＳｉＯ2 から
なるマスク膜２４及びｉ−ＧａＡｓバッファ層２３を選
択的にエッチングしてリセス２５を形成する。Next, by applying the chemical vapor deposition method, a 200 nm thick S-layer is formed on the i-GaAs layer 23.
forming a mask layer 24 made of iO 2, then depending on the applying in resist process lithography to form a resist film having an opening to create regions for the HEMT, an etching gas SF 6 based gas By applying the dry etching method described above, the mask film 24 made of SiO 2 and the i-GaAs buffer layer 23 are selectively etched to form the recess 25.
【００３１】この後、リセス２５内に各実施の形態に対
応する諸半導体層を積層形成してから、ソース電極及び
ドレイン電極、ゲート・リセス、ゲート電極などを形成
してＤＨ−ＨＥＭＴを完成するのであるが、以下、実施
の形態ごとに説明する。Thereafter, various semiconductor layers corresponding to the respective embodiments are formed in layers in the recess 25, and then a source electrode, a drain electrode, a gate recess, a gate electrode and the like are formed to complete the DH-HEMT. However, each embodiment will be described below.
【００３２】実施の形態１（図５参照）有機金属気相成
長法を適用することに依り、リセス２５内に次の各半導
体層を積層形成する。Embodiment 1 (see FIG. 5) The following semiconductor layers are formed in the recess 25 by applying the metal organic chemical vapor deposition method.
【００３３】ｉ−ＡｌＧａＡｓバッファ層２２Ｂ （Ａｌ組成０．３、層厚１００〔ｎｍ〕） ｎ−ＡｌＧａＡｓ下側電子供給層２６ （Ａｌ組成０．２５、層厚ｄ１、電子濃度２×１０
18〔cm-3〕） ｉ−ＡｌＧａＡｓ下側スペーサ層２７ （Ａｌ組成０．２５、層厚３〔ｎｍ〕） ｉ−ＩｎＧａＡｓチャネル層２８ （Ｉｎ組成０．２、層厚１５〔ｎｍ〕） ｉ−ＡｌＧａＡｓ上側スペーサ層２９ （Ａｌ組成０．２５、層厚３〔ｎｍ〕） ｎ−ＡｌＧａＡｓ上側電子供給層３０ （Ａｌ組成０．２５、層厚１５〔ｎｍ〕、電子濃度２×
１０18〔cm-3〕） ｉ−ＡｌＧａＡｓバリヤ層３１ （Ａｌ組成０．２５、層厚１０〔ｎｍ〕） ｎ−ＧａＡｓキャップ層３２ （層厚５０〔ｎｍ〕、電子濃度５×１０18〔cm-3〕）I-AlGaAs buffer layer 22B (Al composition 0.3, layer thickness 100 [nm]) n-AlGaAs lower electron supply layer 26 (Al composition 0.25, layer thickness d1, electron concentration 2 × 10
18 [cm -3 ]) i-AlGaAs lower spacer layer 27 (Al composition 0.25, layer thickness 3 [nm]) i-InGaAs channel layer 28 (In composition 0.2, layer thickness 15 [nm]) i -AlGaAs upper spacer layer 29 (Al composition 0.25, layer thickness 3 [nm]) n-AlGaAs upper electron supply layer 30 (Al composition 0.25, layer thickness 15 [nm], electron density 2 ×
10 18 [cm −3 ]) i-AlGaAs barrier layer 31 (Al composition 0.25, layer thickness 10 [nm]) n-GaAs cap layer 32 (layer thickness 50 [nm], electron concentration 5 × 10 18 [cm] -3 ])
【００３４】上記半導体層を成長させる際、成長条件を
選択することで、マスク膜２４からの距離に応じて層厚
を変化させることが可能であることを利用し、下側電子
供給層２６の層厚ｄ１をソース近傍で５〔ｎｍ〕、ドレ
イン近傍で１０〔ｎｍ〕としている。尚、他の半導体層
は、層厚が変化しない成長条件を適用して成長する。When the semiconductor layer is grown, by utilizing the fact that the layer thickness can be changed according to the distance from the mask film 24 by selecting the growth conditions, the lower electron supply layer 26 is formed. The layer thickness d1 is 5 [nm] near the source and 10 [nm] near the drain. Note that the other semiconductor layers are grown by applying a growth condition in which the layer thickness does not change.
【００３５】前記のようにすることで、図５に見られる
通り、２ＤＥＧ３６は、ソース側に於いて、チャネル層
２８の略中心に位置し、また、ドレイン側に於いて、チ
ャネル層２８の中心から下側に位置している。As described above, as shown in FIG. 5, the 2DEG 36 is located substantially at the center of the channel layer 28 on the source side and at the center of the channel layer 28 on the drain side. It is located on the lower side.
【００３６】前記下側電子供給層２６の層厚ｄ１の変化
は、三族原料のマスク層２４上からの拡散長に依って決
まり、拡散長が短いほど層厚変化が大きくなり、その拡
散長は、反応管内の圧力、基板温度、原料の流速、原料
供給量などに依って変化させることができるのである
が、最も容易であるのは、五族原料と三族原料の供給比
（以下、五族／三族比とする）を変えることであり、例
えば成長圧力７６〔Ｔｏｒｒ〕、基板温度６００〔℃〕
では、五族／三族＝２００とすれば層厚は変化せず、五
族／三族＝２０とすれば前記層厚変化を実現することが
できる。The change in the layer thickness d1 of the lower electron supply layer 26 is determined by the diffusion length of the group III raw material from above the mask layer 24. The shorter the diffusion length, the greater the change in the layer thickness. Can be changed depending on the pressure in the reaction tube, the substrate temperature, the flow rate of the raw material, the supply amount of the raw material, etc. (To be a group V / group III ratio), for example, a growth pressure of 76 [Torr] and a substrate temperature of 600 [° C].
In this case, the layer thickness does not change when the group V / group III is 200, and the change in the layer thickness can be realized when the group V / group 3 is set to 20.
【００３７】この後、リソグラフィ法、真空蒸着法、リ
フト・オフ法を適用し、ＡｕＧｅ／Ａｕからなるソース
電極３３及びドレイン電極３４を形成し、次いで、リソ
グラフィ法に於けるレジスト・プロセスを適用し、ゲー
ト・リセス形成予定部分に開口をもつレジスト膜を形成
し、次いで、ＳＦ6 系ガスをエッチング・ガスとするド
ライ・エッチング法を適用し、前記レジスト膜をマスク
としてキャップ層２２を選択的にエッチングしてゲート
・リセスを形成し、そのゲート・リセスの底にバリヤ層
３１を表出させ、次いで、リソグラフィ法、真空蒸着
法、リフト・オフ法を適用し、Ａｌからなるゲート電極
３５を形成する。尚、この場合のゲート長は０．２〔μ
ｍ〕とした。Thereafter, a source electrode 33 and a drain electrode 34 made of AuGe / Au are formed by applying a lithography method, a vacuum evaporation method, and a lift-off method, and then a resist process in the lithography method is applied. Then, a resist film having an opening in a portion where a gate recess is to be formed is formed, and then a dry etching method using SF 6 -based gas as an etching gas is applied, and the cap layer 22 is selectively formed using the resist film as a mask. A gate recess is formed by etching, and a barrier layer 31 is exposed at the bottom of the gate recess. Then, a lithography method, a vacuum deposition method, and a lift-off method are applied to form a gate electrode 35 made of Al. I do. In this case, the gate length is 0.2 [μ
m].
【００３８】前記した工程を経て、ｇm 〜５００〔ｍＳ
／ｍｍ〕、ＢＶon〜１０〔Ｖ〕、ドレイン耐圧ＢＶgd〜
１５〔Ｖ〕であるＤＨ−ＨＥＭＴが得られた。因みに、
比較の為に作成した従来技術に依るＤＨ−ＨＥＭＴに於
いては、下側電子供給層の層厚を全領域に亙って５〔ｎ
ｍ〕とした場合、ｇm 〜５００〔ｍＳ／ｍｍ〕、ＢＶ on
〜７〔Ｖ〕、ＢＶgd〜１０〔Ｖ〕であり、そして、下側
電子供給層の層厚を全領域に亙って１０〔ｎｍ〕とした
場合、ｇm 〜４５０〔ｍＳ／ｍｍ〕、ＢＶon〜１０
〔Ｖ〕、ＢＶgd〜１５〔Ｖ〕であった。Through the above steps, gm~ 500 [mS
/ Mm], BVon-10 V, drain breakdown voltage BVgd~
DH-HEMT of 15 [V] was obtained. By the way,
In the DH-HEMT according to the prior art created for comparison
In other words, the thickness of the lower electron supply layer is set to 5 [n] over the entire region.
m], gm~ 500 [ms / mm], BV on
~ 7 [V], BVgd-10 [V], and the lower side
The thickness of the electron supply layer was set to 10 [nm] over the entire region.
Then gm~ 450 [ms / mm], BVon-10
[V], BVgd~ 15 [V].
【００３９】尚、実施の形態１に於いては、下側電子供
給層２６の層厚のみを変化させたのであるが、上側電子
供給層３０の層厚を変化させた場合にも同じ効果を得る
ことができる。In the first embodiment, only the thickness of the lower electron supply layer 26 is changed. However, the same effect is obtained when the thickness of the upper electron supply layer 30 is changed. Obtainable.
【００４０】実施の形態２（図６参照） 実施の形態１と全く同様にリセス２５を形成してから、
有機金属気相成長法を適用することに依り、リセス２５
内に次の各半導体層を積層形成する。Embodiment 2 (see FIG. 6) After forming the recess 25 exactly as in Embodiment 1,
By applying the metal organic chemical vapor deposition method, the recess 25 is formed.
The following semiconductor layers are formed in layers.
【００４１】ｉ−ＡｌＧａＡｓバッファ層２２Ｂ （Ａｌ組成０．３、層厚１００〔ｎｍ〕） ｎ−ＡｌＧａＡｓ下側電子供給層２６ （Ａｌ組成０．２５、層厚５〔ｎｍ〕、電子濃度２×１
０18〔cm-3〕） ｉ−ＡｌＧａＡｓ下側スペーサ層２７ （Ａｌ組成０．２５、層厚ｄ２） ｉ−ＩｎＧａＡｓチャネル層２８ （Ｉｎ組成０．２、層厚１５〔ｎｍ〕） ｉ−ＡｌＧａＡｓ上側スペーサ層２９ （Ａｌ組成０．２５、層厚３〔ｎｍ〕） ｎ−ＡｌＧａＡｓ上側電子供給層３０ （Ａｌ組成０．２５、層厚１５〔ｎｍ〕、電子濃度２×
１０18〔cm-3〕） ｉ−ＡｌＧａＡｓバリヤ層３１ （Ａｌ組成０．２５、層厚１０〔ｎｍ〕） ｎ−ＧａＡｓキャップ層３２ （層厚５０〔ｎｍ〕、電子濃度５×１０18〔cm-3〕）I-AlGaAs buffer layer 22B (Al composition 0.3, layer thickness 100 [nm]) n-AlGaAs lower electron supply layer 26 (Al composition 0.25, layer thickness 5 [nm], electron concentration 2 × 1
0 18 [cm −3 ]) i-AlGaAs lower spacer layer 27 (Al composition 0.25, layer thickness d2) i-InGaAs channel layer 28 (In composition 0.2, layer thickness 15 [nm]) i-AlGaAs Upper spacer layer 29 (Al composition 0.25, layer thickness 3 [nm]) n-AlGaAs upper electron supply layer 30 (Al composition 0.25, layer thickness 15 [nm], electron concentration 2 ×
10 18 [cm −3 ]) i-AlGaAs barrier layer 31 (Al composition 0.25, layer thickness 10 [nm]) n-GaAs cap layer 32 (layer thickness 50 [nm], electron concentration 5 × 10 18 [cm] -3 ])
【００４２】上記半導体層を成長させる際、実施の形態
１と同様に成長条件を選択し、マスク膜２４からの距離
に応じて層厚が変化することを利用し、下側スペーサ層
２７に於ける層厚ｄ２をソース近傍で３〔ｎｍ〕、ドレ
イン近傍で０．５〔ｎｍ〕としている。尚、他の半導体
層では、層厚が変化しない成長条件を適用して成長を行
なう。When the semiconductor layer is grown, growth conditions are selected in the same manner as in the first embodiment, and by utilizing the fact that the layer thickness changes in accordance with the distance from the mask film 24, the lower spacer layer 27 is formed. The thickness d2 is 3 nm near the source and 0.5 nm near the drain. In the other semiconductor layers, growth is performed by applying a growth condition in which the layer thickness does not change.
【００４３】前記のようにすることで、図６に見られる
通り、２ＤＥＧ３６は、ソース側に於いて、チャネル層
２８の略中心に位置し、また、ドレイン側に於いて、チ
ャネル層２８の中心から下側に位置している。As described above, as shown in FIG. 6, the 2DEG 36 is located substantially at the center of the channel layer 28 on the source side, and at the center of the channel layer 28 on the drain side. It is located on the lower side.
【００４４】この後、実施の形態１と全く同様にソース
電極３３及びドレイン電極３４の形成、ゲート・リセス
の形成、ゲート電極３５の形成を実施する。Thereafter, the formation of the source electrode 33 and the drain electrode 34, the formation of the gate recess, and the formation of the gate electrode 35 are performed in exactly the same manner as in the first embodiment.
【００４５】尚、実施の形態１に於いては、下側スペー
サ層２７の層厚のみを変化させたのであるが、上側スペ
ーサ層２９の層厚を変化させた場合にも同じ効果を得る
ことができる。In the first embodiment, only the thickness of the lower spacer layer 27 is changed. However, the same effect can be obtained when the thickness of the upper spacer layer 29 is changed. Can be.
【００４６】実施の形態３（図７参照） 実施の形態１と全く同様にリセス２５を形成してから、
有機金属気相成長法を適用することに依り、リセス２５
内に次の各半導体層を積層形成する。Embodiment 3 (see FIG. 7) After forming the recess 25 exactly as in Embodiment 1,
By applying the metal organic chemical vapor deposition method, the recess 25 is formed.
The following semiconductor layers are formed in layers.
【００４７】ｉ−ＡｌＧａＡｓバッファ層２２Ｂ （Ａｌ組成０．３、層厚１００〔ｎｍ〕） ｎ−ＡｌＧａＡｓ下側電子供給層２６ （Ａｌ組成０．２５、層厚５〔ｎｍ〕、電子濃度Ｎ） ｉ−ＡｌＧａＡｓ下側スペーサ層２７ （Ａｌ組成０．２５、層厚３〔ｎｍ〕） ｉ−ＩｎＧａＡｓチャネル層２８ （Ｉｎ組成０．２、層厚１５〔ｎｍ〕） ｉ−ＡｌＧａＡｓ上側スペーサ層２９ （Ａｌ組成０．２５、層厚３〔ｎｍ〕） ｎ−ＡｌＧａＡｓ上側電子供給層３０ （Ａｌ組成０．２５、層厚１５〔ｎｍ〕、電子濃度２×
１０18〔cm-3〕） ｉ−ＡｌＧａＡｓバリヤ層３１ （Ａｌ組成０．２５、層厚１０〔ｎｍ〕） ｎ−ＧａＡｓキャップ層３２ （層厚５０〔ｎｍ〕、電子濃度５×１０18〔cm-3〕）I-AlGaAs buffer layer 22B (Al composition 0.3, layer thickness 100 [nm]) n-AlGaAs lower electron supply layer 26 (Al composition 0.25, layer thickness 5 [nm], electron concentration N) i-AlGaAs lower spacer layer 27 (Al composition 0.25, layer thickness 3 [nm]) i-InGaAs channel layer 28 (In composition 0.2, layer thickness 15 [nm]) i-AlGaAs upper spacer layer 29 ( (Al composition 0.25, layer thickness 3 [nm]) n-AlGaAs upper electron supply layer 30 (Al composition 0.25, layer thickness 15 [nm], electron concentration 2 ×
10 18 [cm −3 ]) i-AlGaAs barrier layer 31 (Al composition 0.25, layer thickness 10 [nm]) n-GaAs cap layer 32 (layer thickness 50 [nm], electron concentration 5 × 10 18 [cm] -3 ])
【００４８】上記半導体層を成長させる際、実施の形態
１と同様に成長条件を選択し、マスク膜２４からの距離
に応じてキャリヤ濃度が変化することを利用し、下側電
子供給層２６に於ける電子濃度Ｎをソース近傍で２×１
０18〔cm-3〕、ドレイン近傍で３×１０18〔cm-3〕とし
ている。尚、他の半導体層では電子濃度や層厚が変化し
ない成長条件を適用して成長を行なう。When the semiconductor layer is grown, growth conditions are selected in the same manner as in the first embodiment, and the lower electron supply layer 26 is formed by utilizing the fact that the carrier concentration changes according to the distance from the mask film 24. The electron concentration N at the source is 2 × 1 near the source.
0 18 [cm -3 ] and 3 × 10 18 [cm -3 ] near the drain. In the other semiconductor layers, growth is performed under the growth condition in which the electron concentration and the layer thickness do not change.
【００４９】前記のようにすることで、図７に見られる
通り、２ＤＥＧ３６は、ソース側に於いて、チャネル層
２８の略中心に位置し、また、ドレイン側に於いて、チ
ャネル層２８の中心から下側に位置している。As described above, as shown in FIG. 7, the 2DEG 36 is located substantially at the center of the channel layer 28 on the source side and at the center of the channel layer 28 on the drain side. It is located on the lower side.
【００５０】この後、実施の形態１と全く同様にソース
電極３３及びドレイン電極３４の形成、ゲート・リセス
の形成、ゲート電極３５の形成を実施する。Thereafter, the formation of the source electrode 33 and the drain electrode 34, the formation of the gate recess, and the formation of the gate electrode 35 are performed in exactly the same manner as in the first embodiment.
【００５１】尚、実施の形態３に於いては、下側電子供
給層２６のキャリヤ濃度のみを変化させたのであるが、
上側電子供給層３０の層厚を変化させた場合にも同じ効
果を得ることができる。In the third embodiment, only the carrier concentration of the lower electron supply layer 26 is changed.
The same effect can be obtained when the thickness of the upper electron supply layer 30 is changed.
【００５２】実施の形態４（図７参照） 実施の形態１と全く同様にリセス２５を形成してから、
有機金属気相成長法を適用することに依り、リセス２５
内に次の各半導体層を積層形成する。Embodiment 4 (see FIG. 7) After the recess 25 is formed in exactly the same manner as in Embodiment 1,
By applying the metal organic chemical vapor deposition method, the recess 25 is formed.
The following semiconductor layers are formed in layers.
【００５３】ｉ−ＡｌＧａＡｓバッファ層２２Ｂ （Ａｌ組成０．３、層厚１００〔ｎｍ〕） ｎ−ＡｌＧａＡｓ下側電子供給層２６ （Ａｌ組成ｘ、層厚５〔ｎｍ〕、電子濃度２×１０
18〔cm-3〕） ｉ−ＡｌＧａＡｓ下側スペーサ層２７ （Ａｌ組成０．２５、層厚３〔ｎｍ〕） ｉ−ＩｎＧａＡｓチャネル層２８ （Ｉｎ組成０．２、層厚１５〔ｎｍ〕） ｉ−ＡｌＧａＡｓ上側スペーサ層２９ （Ａｌ組成０．２５、層厚３〔ｎｍ〕） ｎ−ＡｌＧａＡｓ上側電子供給層３０ （Ａｌ組成０．２５、層厚１５〔ｎｍ〕、電子濃度２×
１０18〔cm-3〕） ｉ−ＡｌＧａＡｓバリヤ層３１ （Ａｌ組成０．２５、層厚１０〔ｎｍ〕） ｎ−ＧａＡｓキャップ層３２ （層厚５０〔ｎｍ〕、電子濃度５×１０18〔cm-3〕）I-AlGaAs buffer layer 22B (Al composition 0.3, layer thickness 100 [nm]) n-AlGaAs lower electron supply layer 26 (Al composition x, layer thickness 5 [nm], electron concentration 2 × 10
18 [cm -3 ]) i-AlGaAs lower spacer layer 27 (Al composition 0.25, layer thickness 3 [nm]) i-InGaAs channel layer 28 (In composition 0.2, layer thickness 15 [nm]) i -AlGaAs upper spacer layer 29 (Al composition 0.25, layer thickness 3 [nm]) n-AlGaAs upper electron supply layer 30 (Al composition 0.25, layer thickness 15 [nm], electron density 2 ×
10 18 [cm −3 ]) i-AlGaAs barrier layer 31 (Al composition 0.25, layer thickness 10 [nm]) n-GaAs cap layer 32 (layer thickness 50 [nm], electron concentration 5 × 10 18 [cm] -3 ])
【００５４】上記半導体層を成長させる際、実施の形態
１と同様に成長条件を選択し、マスク膜２４からの距離
に応じてＡｌ組成が変化することを利用し、下側電子供
給層２６に於けるＡｌ組成ｘをソース近傍で０．２５、
ドレイン近傍で０．３としている。尚、他の半導体層で
はＡｌ組成や層厚などが変化しない成長条件を適用して
成長を行なう。When the semiconductor layer is grown, growth conditions are selected in the same manner as in the first embodiment, and the lower electron supply layer 26 is formed by utilizing the fact that the Al composition changes according to the distance from the mask film 24. Al composition x in the vicinity of the source is 0.25,
It is set to 0.3 near the drain. In the other semiconductor layers, the growth is performed under the growth condition in which the Al composition, the layer thickness, and the like do not change.
【００５５】前記のようにすることで、図７に見られる
通り、２ＤＥＧ３６は、ソース側に於いて、チャネル層
２８の略中心に位置し、また、ドレイン側に於いて、チ
ャネル層２８の中心から下側に位置している。As described above, as shown in FIG. 7, the 2DEG 36 is located substantially at the center of the channel layer 28 on the source side and at the center of the channel layer 28 on the drain side. It is located on the lower side.
【００５６】この後、実施の形態１と全く同様にソース
電極３３及びドレイン電極３４の形成、ゲート・リセス
の形成、ゲート電極３５の形成を実施する。Thereafter, the formation of the source electrode 33 and the drain electrode 34, the formation of the gate recess, and the formation of the gate electrode 35 are performed in exactly the same manner as in the first embodiment.
【００５７】尚、実施の形態３に於いては、下側電子供
給層２６のＡｌ組成ｘのみを変化させたのであるが、上
側電子供給層３０のＡｌ組成ｘを変化させた場合にも同
じ効果を得ることができる。In the third embodiment, only the Al composition x of the lower electron supply layer 26 is changed. However, the same applies when the Al composition x of the upper electron supply layer 30 is changed. The effect can be obtained.
【００５８】実施の形態５（図７参照） 実施の形態１と全く同様にリセス２５を形成してから、
有機金属気相成長法を適用することに依り、リセス２５
内に次の各半導体層を積層形成する。Embodiment 5 (see FIG. 7) After the recess 25 is formed in exactly the same manner as in Embodiment 1,
By applying the metal organic chemical vapor deposition method, the recess 25 is formed.
The following semiconductor layers are formed in layers.
【００５９】ｉ−ＡｌＧａＡｓバッファ層２２Ｂ （Ａｌ組成０．３、層厚１００〔ｎｍ〕） ｎ−ＡｌＧａＡｓ下側電子供給層２６ （Ａｌ組成０．２５、層厚５〔ｎｍ〕、電子濃度２×１
０18〔cm-3〕） ｉ−ＡｌＧａＡｓ下側スペーサ層２７ （Ａｌ組成０．２５、層厚３〔ｎｍ〕） ｉ−ＩｎＧａＡｓチャネル層２８ （Ｉｎ組成ｙ、層厚１５〔ｎｍ〕） ｉ−ＡｌＧａＡｓ上側スペーサ層２９ （Ａｌ組成０．２５、層厚３〔ｎｍ〕） ｎ−ＡｌＧａＡｓ上側電子供給層３０ （Ａｌ組成０．２５、層厚１５〔ｎｍ〕、電子濃度２×
１０18〔cm-3〕） ｉ−ＡｌＧａＡｓバリヤ層３１ （Ａｌ組成０．２５、層厚１０〔ｎｍ〕） ｎ−ＧａＡｓキャップ層３２ （層厚５０〔ｎｍ〕、電子濃度５×１０18〔cm-3〕）I-AlGaAs buffer layer 22B (Al composition 0.3, layer thickness 100 [nm]) n-AlGaAs lower electron supply layer 26 (Al composition 0.25, layer thickness 5 [nm], electron concentration 2 × 1
0 18 [cm −3 ]) i-AlGaAs lower spacer layer 27 (Al composition 0.25, layer thickness 3 [nm]) i-InGaAs channel layer 28 (In composition y, layer thickness 15 [nm]) i- AlGaAs upper spacer layer 29 (Al composition 0.25, layer thickness 3 [nm]) n-AlGaAs upper electron supply layer 30 (Al composition 0.25, layer thickness 15 [nm], electron density 2 ×
10 18 [cm −3 ]) i-AlGaAs barrier layer 31 (Al composition 0.25, layer thickness 10 [nm]) n-GaAs cap layer 32 (layer thickness 50 [nm], electron concentration 5 × 10 18 [cm] -3 ])
【００６０】上記半導体層を成長させる際、実施の形態
１と同様な成長条件を選択し、マスク膜２４からの距離
に応じてＩｎ組成が変化することを利用し、チャネル層
２８に於けるＩｎ組成ｙをソース近傍で０．２０、ドレ
イン近傍で０．１７としている。尚、他の半導体層では
Ｉｎ組成や層厚などが変化しない成長条件を適用して成
長を行なう。At the time of growing the semiconductor layer, the same growth conditions as in the first embodiment are selected, and the fact that the In composition changes in accordance with the distance from the mask film 24 makes use of the In layer in the channel layer 28. The composition y is set to 0.20 near the source and 0.17 near the drain. In the other semiconductor layers, growth is performed under a growth condition that does not change the In composition or the layer thickness.
【００６１】前記のようにすることで、図７に見られる
通り、２ＤＥＧ３６は、ソース側に於いて、チャネル層
２８の略中心に位置し、また、ドレイン側に於いて、チ
ャネル層２８の中心から下側に位置している。As described above, as shown in FIG. 7, the 2DEG 36 is located substantially at the center of the channel layer 28 on the source side, and at the center of the channel layer 28 on the drain side. It is located on the lower side.
【００６２】この後、実施の形態１と全く同様にソース
電極３３及びドレイン電極３４の形成、ゲート・リセス
の形成、ゲート電極３５の形成を実施する。Thereafter, the formation of the source electrode 33 and the drain electrode 34, the formation of the gate recess, and the formation of the gate electrode 35 are performed in exactly the same manner as in the first embodiment.
【００６３】本発明では、前記各実施の形態を組み合わ
せて適用しても好結果を得ることができる。In the present invention, good results can be obtained even when the above embodiments are combined and applied.
【００６４】[0064]
【発明の効果】本発明に依る半導体装置に於いては、チ
ャネル層に生成された二次元電子ガスがソース側ではチ
ャネル層の中心に、且つ、ドレイン側ではチャネル層の
中心から上下何れかにずれて位置するＨＥＭＴを含んで
いる。In the semiconductor device according to the present invention, the two-dimensional electron gas generated in the channel layer is located on the source side at the center of the channel layer, and on the drain side is located either above or below the center of the channel layer. Includes HEMTs that are offset.
【００６５】前記構成を採ることに依り、ＨＥＭＴのチ
ャネル層に於ける２ＤＥＧの生成位置を変化させて、ソ
ース側では高ｇm 化を、そして、ドレイン側では高耐圧
化を実現して、従来、両立させることが困難であった高
出力化や低歪化などの高特性化と高耐圧化とを同時に実
現可能とし、マイクロ波帯やミリ波帯に於ける高電圧動
作のパワー増幅器に用いて好適である。[0065] Depending on adopting the configuration, by changing the generation position of the in 2DEG in the channel layer of the HEMT, a high g m of the source side and the drain side is realized high breakdown voltage, the conventional It is possible to simultaneously realize high characteristics such as high output and low distortion, which were difficult to achieve at the same time, and high withstand voltage, and used for power amplifiers that operate at high voltage in the microwave band and millimeter wave band. It is suitable.
【図１】ＨＥＭＴを表す要部切断側面図である。FIG. 1 is a cutaway side view showing a main part of a HEMT.
【図２】図１に見られる三種類のＨＥＭＴに於けるｇm
及びＢＶonを比較して表す線図である。FIG. 2 g m for the three HEMTs seen in FIG.
And is a diagram showing in comparison BV on.
【図３】本発明の原理を説明するＤＨ−ＨＥＭＴを表す
要部切断側面図である。FIG. 3 is a cutaway side view of a main part of a DH-HEMT illustrating the principle of the present invention.
【図４】本発明に於ける各実施の形態に共通するウエハ
の構成を表す要部切断側面図である。FIG. 4 is a fragmentary sectional side view showing a configuration of a wafer common to each embodiment of the present invention.
【図５】ＤＨ−ＨＥＭＴを表す要部切断側面図である。FIG. 5 is a cutaway side view of a main part showing a DH-HEMT.
【図６】ＤＨ−ＨＥＭＴを表す要部切断側面図である。FIG. 6 is a cutaway side view showing a main part of the DH-HEMT.
【図７】ＤＨ−ＨＥＭＴを表す要部切断側面図である。FIG. 7 is a cutaway side view of a main part showing a DH-HEMT.
２１ 基板 ２２Ａ バッファ層 ２２Ｂ バッファ層 ２３ バッファ層 ２４ マスク膜 ２５ リセス ２６ 下側電子供給層 ２７ 下側スペーサ層 ２８ チャネル層 ２９ 上側スペーサ層 ３０ 上側電子供給層 ３１ バリヤ層 ３２ キャップ層 ３３ ソース電極 ３４ ドレイン電極 ３５ ゲート電極 ３６ ２ＤＥＧ DESCRIPTION OF SYMBOLS 21 Substrate 22A Buffer layer 22B Buffer layer 23 Buffer layer 24 Mask film 25 Recess 26 Lower electron supply layer 27 Lower spacer layer 28 Channel layer 29 Upper spacer layer 30 Upper electron supply layer 31 Barrier layer 32 Cap layer 33 Source electrode 34 Drain Electrode 35 Gate electrode 36 2DEG
Claims (3)
ソース側ではチャネル層の中心に、且つ、ドレイン側で
はチャネル層の中心から上下何れかにずれて位置するＨ
ＥＭＴを含んでなることを特徴とする半導体装置。1. A two-dimensional electron gas generated in a channel layer is located at a center of the channel layer on the source side and at a position shifted upward or downward from the center of the channel layer on the drain side.
A semiconductor device comprising EMT.
形成されてなることを特徴とする請求項１記載の半導体
装置。2. The semiconductor device according to claim 1, wherein an electron supply layer is formed below and above said channel layer.
スの位置がソース側からドレイン側に向かって連続的に
偏移してなることを特徴とする請求項１或いは２記載の
半導体装置。3. The semiconductor device according to claim 1, wherein the position of the two-dimensional electron gas generated in the channel layer is continuously shifted from the source side to the drain side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30908599A JP4997660B2 (en) | 1999-10-29 | 1999-10-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30908599A JP4997660B2 (en) | 1999-10-29 | 1999-10-29 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001127282A true JP2001127282A (en) | 2001-05-11 |
| JP4997660B2 JP4997660B2 (en) | 2012-08-08 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30908599A Expired - Fee Related JP4997660B2 (en) | 1999-10-29 | 1999-10-29 | Semiconductor device |
Country Status (1)
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| JP (1) | JP4997660B2 (en) |
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1999
- 1999-10-29 JP JP30908599A patent/JP4997660B2/en not_active Expired - Fee Related
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| US11316038B2 (en) | 2018-11-20 | 2022-04-26 | Stmicroelectronics S.R.L. | HEMT transistor with adjusted gate-source distance, and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060925 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110901 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110915 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120417 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120430 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150525 Year of fee payment: 3 |
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| LAPS | Cancellation because of no payment of annual fees |