JP2001127192A - 半導体素子搭載用基板 - Google Patents

Abstract

(57)【要約】 【課題】高周波信号の伝送損失、歪み等の劣化が殆どな
く、高密度配線パターン化し得、また半導体素子基板を
多層化する場合にその層数を低減できる。 【解決手段】絶縁基板の主面上の所定領域に設けられた
半導体素子の搭載部２ｔと、搭載部２ｔ内の周辺側に半
導体素子の接続端子に対応して３列に略等間隔で配列さ
れた電極パッド１０ａ〜１０ｈ，１１ａ〜１１ｈ，１２
ａ〜１２ｈと、搭載部２ｔより周辺側に向かって被着形
成され、各電極パッドに接続されるとともに搭載部２ｔ
の中央側の電極パッド１１ａ〜１１ｈ，１２ａ〜１２ｈ
からは最も周辺側の第１列の電極パッド１０ａ〜１０ｈ
間を通して引き出されている引き出し線４とを具備し、
引き出し線４は、搭載部２ｔの最も中央側の電極パッド
１２ａ〜１２ｈと隣接する列の電極パッド１１ａ〜１１
ｈとの間から、第１列の電極パッド１０ａ〜１０ｈの外
側までの領域で、細線化されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シングルチップパ
ッケージ（ＳＣＰ），マルチチップパッケージ（ＭＣ
Ｍ）等の高密度配線用の半導体素子収納用パッケージと
しての半導体素子搭載用基板に関する。

【０００２】

【従来の技術】従来の半導体素子搭載用基板（以下、半
導体素子基板という）を図２〜図５に示す。図２は半導
体素子基板の平面図であり、２は半導体素子基板、２ｔ
は半導体素子基板２の中央部に形成された半導体素子の
搭載部、４は搭載部２ｔの周縁部に形成されかつ半導体
素子の端子電極，ピン等の接続端子と接続される電極パ
ッド１０，１１に接続される外部接続用の引き出し線、
１０，１１は半導体素子基板２の搭載部２ｔの周縁部に
複数列に配列された格子状に形成され、かつ半導体素子
の接続端子と接続される電極パッドである。そして、電
極パッド１０，１１は搭載部２ｔ周縁の略全周に配置さ
れる。このような半導体素子基板２の搭載部２ｔに、半
導体ベアチップ等の半導体素子がフリップチップ実装等
の実装構造により搭載される。

【０００３】図３は上記電極パッド１０，１１部および
それに接続された引き出し線４の一部を拡大した部分拡
大平面図であり、電極パッド１０，１１は２列に配列さ
れた格子状に形成されている。また、図４は上記搭載部
２ｔに半導体素子１を搭載した状態を示す側断面図であ
る。図４において、１はＩＣ，ＬＳＩ等の半導体素子、
３は半導体素子１の実装面側に形成された外部接続用の
電極，ピン等の接続部であり、半導体素子基板２の電極
パッド１０，１１と半田，半田バンプ，半田ボール等に
より接合される。そして、半導体素子基板２は、例えば
ベースとなるセラミック多層基板２ｎの主面に、薄膜配
線層と有機樹脂絶縁層とを交互に形成した薄膜多層回路
部２ｍを積層させた構成である。

【０００４】このような半導体素子基板２において、半
導体素子１の多電極化，多ピン化に伴い、それらに接続
される電極パッド１０，１１も多数列に配列した多点格
子状となり、その結果半導体素子基板２の上面（搭載
面）において引き出し線４を全ての電極パッド１０，１
１に接続することができなくなる。それは、図３に示す
ように、電極パッド１０間のギャップを通して電極パッ
ド１１用の引き出し線４を形成しており、電極パッドの
配列数が増加すると電極パッド１０間のギャップに多数
の引き出し線４を通すことができなくなるからである。
そして、５に示すように引き出し線４が接続できない電
極パッドについては、半導体素子基板２内部に形成した
ビア導体５を通して外部の回路基板に接続可能にした構
成が提案されている（特開平１１−１５０１５８号公報
参照）。なお、図５において、２ａ〜２ｄは４層構成の
半導体素子基板２の各層、６は半導体素子基板２下面の
半田ボールである。

【０００５】そして、この場合、電極パッド１０間のギ
ャップに通すことができる引き出し線４の本数が少なく
なると、半導体素子基板２の薄膜多層回路部２ｍの層数
を増やす必要がある。最終的に、薄膜多層回路部２ｍの
層数は、引き出し線４が最も高密度である部分の配線ル
ールにより決定される。即ち、電極パッドの配列数（列
数）と、最も外側の電極パッド１０間のギャップに通す
ことができる引き出し線４の本数とにより決定される。
例えば、電極パッドの配列数が３で、電極パッド１０間
のギャップに通すことができる引き出し線４の本数が１
本の場合、薄膜多層回路部２ｍの薄膜配線膜層は２層以
上形成しなければならないことになる。また、電極パッ
ドの配列数が３で、電極パッド１０間のギャップに通す
ことができる引き出し線４の本数が２本の場合、薄膜多
層回路部２ｍの薄膜配線膜層は１層形成すればよいこと
になる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体素子基板２においては、半導体素子１の多ピ
ン化とともに半導体素子基板２の小型化が要望されてお
り、そのため引き出し線４等の配線のより細線化，微細
化が必要になっているが、配線の幅を徒に小さくすると
電気抵抗が大きくなるため損失が増大し、所望の電気的
特性が得られないという問題があった。逆に、電気的特
性を優先して配線幅を大きくすると、上述した如く電極
パッド１０，１０間に通すことのできる引き出し線４の
本数が減少し、配線が不可能になったり、また半導体素
子基板２の薄膜多層回路部２ｍの層数が増加しすぎる
と、多層化により形状精度が劣化して製造歩留りが低下
するという問題、およびビア導体５と配線との接合ずれ
が生じ易くなるという問題が発生していた。

【０００７】従って、本発明は上記事情に鑑みて完成さ
れたものであり、その目的は、信号の伝送損失が殆どな
く所望の電気的特性が得られる高密度配線パターンが得
られるとともに、半導体素子基板の薄膜多層回路部を多
層化する場合であってもその層数を低減できるものとす
ることにある。

【０００８】

【課題を解決するための手段】本発明の半導体素子搭載
用基板は、絶縁基板の主面上の所定領域に設けられた半
導体素子の搭載部と、該搭載部内の周辺側に前記半導体
素子の接続端子に対応して複数列に略等間隔で配列され
た電極パッドと、前記搭載部より前記絶縁基板の周辺側
に向かって被着形成され、前記各電極パッドに接続され
るとともに前記搭載部の中央側の電極パッドからは最も
周辺側に配列された第１列の電極パッド間を通して引き
出されている引き出し線とを具備する半導体素子搭載用
基板において、前記引き出し線は、前記搭載部の最も中
央側の電極パッドと隣接する列の電極パッドとの間か
ら、前記第１列の電極パッドの外側までの領域で、細線
化されていることを特徴とする。

【０００９】本発明は、上記構成により、信号の伝送損
失が殆どなく、従って電気的特性の劣化が殆どないとと
もに高密度配線パターンが得られ、また電極パッドの配
列数をより多く配置できるため半導体素子基板を多層化
する場合であってもその層数を低減できるという作用効
果を有する。

【００１０】

【発明の実施の形態】本発明の半導体素子基板について
以下に説明する。図１は、本発明の半導体素子基板の電
極パッドおよび引き出し線部の部分拡大平面図であり、
半導体素子基板全体の基本構成は図２と同様である。図
１において、４は、各電極パッド１０ａ〜１０ｈ，１１
ａ〜１１ｈ，１２ａ〜１２ｈに接続されるとともに、半
導体素子の搭載部（同図の矢印Ｂ側の領域）より周辺側
（同図の矢印Ａ側の領域）に向かって被着形成された引
き出し線であり、搭載部の中央側の電極パッド１１ａ〜
１１ｈ，１２ａ〜１２ｈからは最も周辺側に配列された
第１列の電極パッド１０ａ〜１０ｈ間を通して引き出さ
れている。

【００１１】また、１０ａ〜１０ｈは搭載部の最も周辺
側に配列された第１列の電極パッド、１１ａ〜１１ｈは
周辺側から２番目に配列された第２列の電極パッド、１
２ａ〜１２ｈは搭載部の最も中央側の第３列（ｎを列数
とし２以上の整数とした場合ｎ＝３）の電極パッドであ
る。なお、これらの電極パッド１０ａ〜１０ｈ，１１ａ
〜１１ｈ，１２ａ〜１２ｈは、搭載部内の周辺部に３列
に略等間隔で配列されている。

【００１２】本発明において、搭載部の最も中央側の第
３列の電極パッド１２ａ〜１２ｈと隣接する第２列の電
極パッド１１ａ〜１１ｈとの間から、第１列の電極パッ
ド１０ａ〜１０ｈの外側｛周辺側に所定距離Ｌ（図１）
超えた箇所｝までの領域で、引き出し線４の幅が他の部
分よりも細線化されている。引き出し線４の幅は、同じ
薄膜配線層では、特性インピーダンスを一定にするため
に、できるだけ同じ幅で形成していくのが良く、その幅
は５〜２００μｍ程度が良い。５μｍ未満では、表面の
凹凸のため断線し易くなり、２００μｍを超えると、半
導体素子基板全体が大きくなりすぎる。

【００１３】引き出し線４の細線化されている部分の幅
は、太い部分の１／４〜３／４の幅とするのが好まし
く、１／４未満では線幅の変化が大きすぎて変化部で信
号の反射等が生じ、信号の伝送損失が大きくなり、３／
４を超えると線幅の細線化の程度が小さく、第１列の電
極パッド１０ａ〜１０ｈの電極パッド間を通過できる引
き出し線４の本数を増やすことができなくなる。特に好
ましくは、引き出し線４の細線化されている部分の幅
を、太い部分の１／２程度とすることである。具体的に
は、引き出し線４の太い部分の幅を２０μｍとした場
合、細線化されている部分の幅を５〜１５μｍとし、特
に１０μｍ程度が良い。

【００１４】また、上記所定距離Ｌは０．５ｍｍ以下が
良く、０．５ｍｍを超えると引き出し線４の特性インピ
ーダンスのずれが大きくなり、信号の伝送損失が大きく
なる。より好ましくは０．３ｍｍ以下がよい。特に、所
定距離Ｌの前記範囲は、引き出し線４の太い部分の幅を
２０μｍとし、細線化された部分の幅を１０μｍとした
場合に対して好ましい。

【００１５】本発明の半導体素子基板は絶縁基板から成
り、その絶縁基板は、例えば図４に示したようなベース
となるセラミック多層基板とその上の薄膜多層回路部と
から成る。ベースとなるセラミック多層基板は、酸化ア
ルミニウム（Ａｌ₂ Ｏ₃ ）質焼結体，ムライト（３Ａｌ
₂ Ｏ₃ ・２ＳｉＯ₂ ）質焼結体，炭化珪素（ＳｉＣ）質
焼結体，窒化アルミニウム（ＡｌＮ）質焼結体，ガラス
セラミック焼結体等の電気絶縁材料からなる。例えば、
酸化アルミニウム質焼結体からなる場合、酸化アルミニ
ウム，酸化珪素，酸化マグネシウム，酸化カルシウム等
の原料粉末に、適当な有機樹脂バインダー，可塑剤，溶
剤を添加混合して泥漿物を作るとともに、その泥漿物を
ドクターブレード法やカレンダーロール法を用いること
によってグリーンシート（生シート）と成し、しかる後
そのグリーンシートに適当な打ち抜き加工を施すととも
にこれを複数枚積層し、約１６００℃の温度で焼結する
ことによって作製される。

【００１６】また、セラミック多層基板の内部および表
面には、複数層のメタライズ配線層および接続パッドが
被着形成されるが、これらのメタライズ配線層および接
続パッドはＷ，Ｍｏ，Ｍｎ等の高融点金属からなり、こ
の高融点金属の粉末に適当な有機樹脂バインダー，可塑
剤，溶剤を添加混合して得た金属ペーストを、上記グリ
ーンシートに予め公知のスクリーン印刷法により所定パ
ターンに印刷塗布しておくことによって、セラミック多
層基板の所定位置に被着形成される。

【００１７】そして、このセラミック多層基板の半導体
素子搭載側の主面に、薄膜多層回路部を形成する。この
薄膜多層回路部は以下のようにして形成される。セラミ
ック多層基板の半導体素子搭載側の主面に、スパッタリ
ング法，蒸着法，メッキ法等により、例えばＴｉ層，Ｔ
ｉ−Ｗ合金層，Ｃｕ層，Ｃｒ層を順次積層させた４層構
成の薄膜配線層を形成し、フォトリソグラフィ法によっ
てパターン加工する。続いて、ポリイミド，ＢＣＢ（ベ
ンゾシクロブテン），エポキシ樹脂等の高分子有機樹脂
材料からなる絶縁樹脂層をスピンコート法，印刷法等に
より形成し、上層の薄膜配線層と電気的に接続するため
のスルーホールを絶縁樹脂層にフォトリソグラフィ法，
レーザ法等により形成する。

【００１８】絶縁樹脂層の上面には、スパッタリング
法，蒸着法，メッキ法等により薄膜配線層を形成する
が、これは例えばＣｕを主体とし、Ｃｕ層の上下面にそ
れぞれバリア層としてＣｒ，Ｔｉ，Ｍｏ等を被着させ、
フォトリソグラフィ法によりパターン加工する。また、
上層と電気接続するスルーホールに接続される薄膜配線
層の部分は、バリア層を除去してから上層の薄膜配線層
を被着させる。この後、絶縁樹脂層と薄膜配線層とを繰
返し形成することで、任意の層数の薄膜多層回路部を形
成することが可能となる。最上層の薄膜配線層としての
Ｃｕ層上には、メッキ法によりＮｉ層，Ａｕ層を形成す
る。なお、セラミック多層基板の上面は、反りや薄膜多
層回路部との密着性を改善するために研磨を施してもよ
い。

【００１９】本発明において、電極パッド１０ａ〜１０
ｈ，１１ａ〜１１ｈ，１２ａ〜１２ｈおよび引き出し線
４はＣｕ，Ａｌ，Ａｕ，Ａｇ，Ｐｔ，これらの金属元素
の１種以上を主成分として含む合金等から成り、これら
の金属および合金は電気抵抗が小さく、形状の加工性に
優れるという点で好適である。

【００２０】また、引き出し線４の太い部分の幅が２０
μｍ程度の場合、一つの電極パッドの直径は５０μｍ程
度であり、電極パッドと電極パッドとのピッチは１００
μｍ程度である。従って、電極パッドと電極パッドとの
間隔（ギャップ）は５０μｍ程度である。この場合、引
き出し線４間の間隔は、太い部分で１５μｍ程度、細い
部分で１０〜１５μｍ程度である。これらの値（パラメ
ータ）については特に限定するものではなく、搭載され
る半導体素子のピンのサイズ，ピッチ等に合致させて形
成されるものである。但し、上記の如く引き出し線４間
の間隔は細い部分で１０〜１５μｍが良く、１０μｍ未
満では引き出し線４間に容量結合が発生し易くなるとと
もに、形成の位置精度の点で短絡し易くなる。１５μｍ
を超えると、電極パッド側に接触し易くなるとともに、
第１列の電極パッド１０ａ〜１０ｈの電極パッド間に通
すことができる引き出し線４の本数が低減する。

【００２１】上記実施形態では、第３列の電極パッド１
２ａ〜１２ｈと引き出し線４との接続部は太くなってお
り、第３列の電極パッド１２ａ〜１２ｈと第２列の電極
パッド１１ａ〜１１ｈとの間から細線化されているが、
第３列の電極パッド１２ａ〜１２ｈの接続部まで細線化
しても構わない。

【００２２】本発明において、電極パッドの配列の列数
を表すｎ（ｎは２以上の整数）は１０以下とするのが良
く、１０を超えると、図４に示す薄膜多層回路部２ｍの
絶縁樹脂層の層数が５層以上となり易く、この場合ポリ
イミド等からなる絶縁樹脂層が硬化収縮する際に反りが
発生し、薄膜配線層が断線し易くなる。

【００２３】また、半導体素子基板の主面全体または搭
載部全体に電極パッドを設けることもでき、この場合は
電極パッドの配列の列数は各種半導体素子基板によって
任意に決定することができる。

【００２４】かくして、本発明は、信号の伝送損失が殆
どなく、従って電気的特性の劣化が殆どないとともに高
密度配線パターンが得られ、また電極パッドの配列数を
より多くできるため半導体素子基板を多層化する場合に
もその層数を低減できるという作用効果を有する。

【００２５】尚、本発明は上記の実施形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲内で種々
の変更は何等差し支えない。

【００２６】

【実施例】本発明の実施例を以下に説明する。

【００２７】（実施例）図１の引き出し線４の細線部の
電気的特性を伝送線路モデルにより調査した。即ち、細
線部に相当する伝送線路モデルの線路長を種々に変化さ
せて、伝送される高周波信号の使用周波数における入力
波形に対する出力波形を測定し解析することにより、電
気的特性の劣化が殆どない範囲で最長の線路長を調べ
た。図６にその測定装置および波形解析装置のブロック
回路図を示す。同図において、２０は周波数３ＧＨｚ，
立ち上がり時間３３ｐｓ，０Ｖ〜ピーク電圧２Ｖの矩形
波を発生する交流電源部、２１は前記矩形波である入力
波（ＶＰ３）を測定、解析するオシロスコープ、２２は
入力側反射波（ＶＰ２）を測定、解析するオシロスコー
プ、２３は出力側反射波（ＶＰ１）を測定、解析するオ
シロスコープ、２４は伝送線路モデルの特性インピーダ
ンスＺ０の測定部である。

【００２８】そして、図７に直方体状の伝送線路モデル
の線路方向（長手方向）に垂直な断面における断面図を
示す。同図（ａ）は断面の中心部に１本の導体線路が形
成された伝送線路モデル１、（ｂ）は断面の厚さ方向の
中心部に３本の導体線路が平行に形成された伝送線路モ
デル２である。（ａ）において、３０，３１は伝送線路
モデル１の上下面に各々形成されたＣｕから成る接地電
極、３２は比誘電率が３．４で１層の厚さＨ１が約２０
μｍのポリイミドから成る絶縁体、３３は厚さＨ２が３
μｍ，幅Ｗが１０μｍのＣｕから成る導体線路である。
また、（ｂ）において、３３ａ，３３ｂ，３３ｃは３本
のＣｕから成る導体線路であり、それぞれの幅Ｗは１０
μｍ、それらの間隔Ｇは１０μｍであり、他の構成は
（ａ）と同様である。

【００２９】一般に、伝送線路の特性インピーダンスＺ
０は５０Ωに設定され、この設定における適切な線路幅
は２０μｍ程度であるが、上記伝送線路モデル１，２に
ついて線路幅を１０〜２０μｍとした場合に特性インピ
ーダンスＺ０を測定した結果を図８のグラフに示す。同
図に示すように、約６５Ωと最も特性インピーダンスＺ
０が劣化した、線路幅１０μｍの伝送線路モデル１につ
いて波形解析を行った。

【００３０】この線路幅１０μｍの伝送線路モデル１に
ついて、伝送損失等の電気的特性の劣化がどのようなも
のであるかは、使用周波数における入力波形に対する出
力波形に発生するノイズの大きさを解析することによっ
て判断できる。図６の波形解析装置を用い、線路長を
０．３ｍｍ，０．６ｍｍ，１．５ｍｍとした３種類の伝
送線路モデル１について、使用周波数約３ＧＨｚ，立ち
上がり時間３３ｐｓ，０Ｖ〜ピーク電圧２Ｖの矩形波を
入力して、波形解析によるシミュレーション解析を行っ
た。このとき、オシロスコープ２１，２２，２３および
回路上の各負荷部には５０Ωの負荷が直列または並列に
接続されているのに対し、伝送線路モデル１の測定部２
４のみが約６５Ωとなっているため、測定部２４でイン
ピーダンス不整合が生じ、測定部２４の前段および後段
で高周波信号の歪み，不要反射波等が発生するものと考
えられる。

【００３１】そして、実際の波形測定結果を図９のグラ
フに、線路長によるノイズの解析結果を表１に示す。な
お、図９（ａ）は入力波の波形を示し縦軸を１Ｖに規格
化して描いたもののグラフ、図９（ｂ）は出力側反射波
の波形のグラフ、図９（ｃ）は入力側反射波の波形のグ
ラフであり、（ｂ）においてΔＸ１は出力側反射波ノイ
ズ比であり、（ｃ）においてΔＸ２は入力側反射波ノイ
ズ比である。

【００３２】

【表１】

【００３３】表１より、ΔＸ１は線路長にあまり影響さ
れないのに対して、ΔＸ２は線路長の増大に伴って大き
く増加した。これは、線路長が長くなると特性インピー
ダンスＺ０の不整合分が入力側反射波にノイズとして発
生していることを示す。

【００３４】従って、線路幅が１０μｍで線路長が０．
３ｍｍ以下であれば、特性インピーダンスＺ０の不整合
による電気的特性の劣化が殆どないことが判明し、引き
出し線４の細線部を、線路幅が１０μｍの場合、線路長
を０．３ｍｍ以下として形成するのが良いことが判っ
た。

【００３５】

【発明の効果】本発明は、引き出し線が搭載部の最も中
央側の電極パッドと隣接する列の電極パッドとの間か
ら、第１列の電極パッドの外側までの領域で、細線化さ
れていることにより、高周波信号の伝送損失および歪み
等が殆どなく、従って電気的特性の劣化が殆どないとと
もに高密度配線パターンとすることができる。また格子
状に配列された電極パッドの列数をより多くできるた
め、半導体素子基板を多層化する場合にその層数を低減
でき、その結果半導体素子基板の小型化、薄型化がなさ
れ、製造プロセスも削減されるので製造歩留りが向上
し、低コストに製造可能なものとなるという作用効果を
有する。

【図面の簡単な説明】

【図１】本発明の半導体素子基板における電極パッドお
よび引き出し線部の部分拡大平面図である。

【図２】従来の半導体素子基板の基本構成の平面図であ
る。

【図３】従来の半導体素子基板における電極パッドおよ
び引き出し線部の部分拡大平面図である。

【図４】従来の半導体素子基板の半導体素子の搭載部の
側断面図である。

【図５】従来の多層化された半導体素子基板の断面図で
ある。

【図６】本発明の波形解析装置のブロック回路図であ
る。

【図７】本発明の引き出し線をモデル化した伝送線路モ
デルを示し、（ａ）は導体線路が内部に１本形成された
伝送線路モデル１の断面図、（ｂ）は導体線路が内部に
３本形成された伝送線路モデル２の断面図である。

【図８】図７の伝送線路モデル１，２について、線路幅
を変えてその特性インピーダンスを測定した結果を示す
グラフである。

【図９】図６の波形解析装置を用いて線路幅１０μｍの
伝送線路モデル１の導体線路に所定の高周波信号を入力
した場合の波形変化を示し、（ａ）は入力波の波形のグ
ラフ、（ｂ）は出力側反射波の波形のグラフ、（ｃ）は
入力側反射波の波形のグラフである。

【符号の説明】

１：半導体素子 ２：半導体素子基板 ２ｔ：搭載部 ４：引き出し線 １０ａ〜１０ｈ：第１列の電極パッド １１ａ〜１１ｈ：第２列の電極パッド １２ａ〜１２ｈ：第３列の電極パッド

Claims (1)

【特許請求の範囲】
1. 【請求項１】絶縁基板の主面上の所定領域に設けられた
   半導体素子の搭載部と、該搭載部内の周辺側に前記半導
   体素子の接続端子に対応して複数列に略等間隔で配列さ
   れた電極パッドと、前記搭載部より前記絶縁基板の周辺
   側に向かって被着形成され、前記各電極パッドに接続さ
   れるとともに前記搭載部の中央側の電極パッドからは最
   も周辺側に配列された第１列の電極パッド間を通して引
   き出されている引き出し線とを具備する半導体素子搭載
   用基板において、前記引き出し線は、前記搭載部の最も
   中央側の電極パッドと隣接する列の電極パッドとの間か
   ら、前記第１列の電極パッドの外側までの領域で、細線
   化されていることを特徴とする半導体素子搭載用基板。