JP2001117861A - コンピュータ及びプログラム記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータの中で大量のデータが伝送され
ると、同期データを正常に処理出来ない。 【解決手段】 ＰＣＩバス８と、伝送帯域の保証が必要
な同期データをＰＣＩバス８を通じて伝送する同期デバ
イス１１〜１３と、伝送帯域の保証が不要な非同期デー
タをＰＣＩバス８を通じて伝送する非同期デバイス９、
１０と、ＰＣＩバス８の使用要求に対して、公平もしく
は同期デバイスを優先して前記バスの使用許可を与える
アービタ４と、少なくともＰＣＩバス８を通じて伝送さ
れるデータの処理もしくは前記同期デバイス及び非同期
デバイスを制御するＣＰＵとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送時に伝送帯域
の保証が必要なリアルタイムデータを処理することが出
来るコンピュータ及びプログラム記録媒体に関するもの
である。

【０００２】

【従来の技術】従来の伝送時に伝送帯域の保証が必要な
リアルタイムデータを処理することが出来るコンピュー
タについて、図１６を用いて説明する。

【０００３】図１６において、コンピュータは、ＣＰＵ
１、ホストバス２、ホストブリッジ１００、メモリ５、
グラフィックス６、フレームメモリ７、ＰＣＩバス８、
ディスクＩ／Ｆ９、デバイス１０、ＩＥＥＥ１３９４Ｉ
／Ｆ１０１〜１０３から構成される。

【０００４】またディスクＩ／Ｆ９には、ＣＤ１９、Ｈ
ＤＤ２０が接続されている。ＩＥＥＥ１３９４Ｉ／Ｆ１
０１には、ＩＥＥＥ１３９４バス２１を介して、ＤＴＶ
チューナ２４が接続されている。ＩＥＥＥ１３９４Ｉ／
Ｆ１０２には、ＩＥＥＥ１３９４バス２２を介して、Ｄ
ＶＣＲ２５が接続されている。ＩＥＥＥ１３９４Ｉ／Ｆ
１０３には、ＩＥＥＥ１３９４バス２３を介して、ＨＤ
Ｄ２６が接続されている。

【０００５】ＣＰＵ１は、データ処理や、演算を行う手
段である。ホストバス２は、ＣＰＵ１とメモリ５を結
び、超高速にデータ伝送が出来るプロセサバスである。
ホストブリッジ１００は、ＣＰＵ１とメモリ５、ＰＣＩ
バス８間のデータの受け渡しを制御する制御チップであ
る。メモリ５は、データを記録するＳＤＲＡＭ（シンク
ロナス・ダイナミック・アクセス・メモリ）である。グ
ラフィックス６は、高速にデータ伝送出来るＡＧＰによ
ってホストブリッジ１００と接続され、グラフィックス
を高速に描画する手段である。フレームメモリ７は、表
示画面の画像データをビットマップデータとして保持す
る手段である。

【０００６】ＰＣＩバス８は、複数のデバイスが共用す
るコンピュータの内部にあるバスである。ディスクＩ／
Ｆ９は、ＰＣＩバス８とＣＤ１９、ＨＤＤ２０を接続す
るＳＣＳＩ準拠のインターフェースである。デバイス１
０は、ＰＣＩバス８に接続されている装置である。ＩＥ
ＥＥ１３９４Ｉ／Ｆ１０１〜１０３は、それぞれＰＣＩ
バス８とＩＥＥＥ１３９４バス２１〜２３を結ぶＩＥＥ
Ｅ１３９４準拠のインターフェースである。ＩＥＥＥ１
３９４バス２１〜２２はそれぞれ個別のバスＩＤを持
つ、別系統のＩＥＥＥ１３９４バスである。

【０００７】ＣＤ１９は、ＣＤーＲＯＭのデータを読み
取り、ディスクＩ／Ｆ９に接続されている装置である。
ＨＤＤ２０は、データをランダムアクセスで記録したり
読み取ったりするハードディスクであり、ディスクＩ／
Ｆ９に接続されている装置である。

【０００８】ＤＴＶチューナ２４は、ＩＥＥＥ１３９４
バス２１に接続されており、ＣＳ放送などのディジタル
方法を受信するチューナである。ＤＶＣＲ２５は、ＩＥ
ＥＥ１３９４バス２２に接続されており、ＡＶデータの
記録及び再生を行うディジタルビデオカセットレコーダ
である。ＨＤＤ２６は、ＩＥＥＥ１３９４バス２２に接
続され、ＡＶデータの記録及び再生を行うハードディス
クである。

【０００９】また、ＩＥＥＥ１３９４は、伝送帯域の保
証が必要なリアルタイムデータを送ることができるバス
の規格である。以下リアルタイムデータのことを同期デ
ータと呼び、同期データを伝送することが出来るＩＥＥ
Ｅ１３９４インターフェース１０１〜１０３のことを同
期デバイスと呼ぶ。また、ディスクＩ／Ｆ９やデバイス
１０などの伝送帯域の保証が必要でないデータを伝送す
るデバイスのことを非同期デバイスと呼び、伝送帯域の
保証が必要でないデータのことを非同期データと呼ぶこ
とにする。

【００１０】次に、このような従来のコンピュータの動
作を説明する。

【００１１】まず、ＤＴＶチューナ２４で、ＣＳ放送を
受信する場合の動作を説明する。

【００１２】ＭＰＥＧ２トランスポートストリームのト
ランスポートパケットを利用して、ＣＳ放送の放送局か
らＡＶデータが放送波に載せておくられてきている。

【００１３】まず、ＤＴＶチューナ２４は、ＩＥＥＥ１
３９４バス２１に接続されている装置のうちアイソクロ
ナスリソースマネージャになっている機器に、ＡＶデー
タを伝送するための伝送帯域を要求する。アイソクロナ
スリソースマネージャは、ＤＴＶチューナ２４がＡＶデ
ータを伝送するための伝送帯域を確保し、チャンネル番
号を与える。

【００１４】ＤＴＶチューナ２４は、この放送波を受信
し、復調する。そして、ＤＴＶチューナ２４は、復調さ
れたＡＶデータを、アイソクロナスリソースマネージャ
から与えられたチャンネル番号を用いて、順次アイソク
ロナスパケットとしてＩＥＥＥ１３９４バス２１に送出
する。

【００１５】ＩＥＥＥ１３９４Ｉ／Ｆ１０１は、ホスト
ブリッジ１００内にあるアービタにバス使用権を要求す
る。アービタは、バスアービトレーションを行い、ＩＥ
ＥＥ１３９４Ｉ／Ｆ１０１にバス使用権を与える。この
ようにして、ＩＥＥＥ１３９４Ｉ／Ｆ１０１は、ＰＣＩ
バス８のイニシエータになる。

【００１６】次に、ＩＥＥＥ１３９４Ｉ／Ｆ１０１は、
ＤＴＶチューナ２４が送ったアイソクロナスパケットを
チャンネル番号から識別し、受信する。そして、受信し
たＡＶデータを一旦バッファに格納した後、ターゲット
であるホストブリッジ１００のアドレスを指定して、Ｐ
ＣＩバス８に送出する。

【００１７】ホストブリッジ１００は、ＩＥＥＥ１３９
４Ｉ／Ｆ１０１から送られてくるＡＶデータを受信し、
ＭＰＥＧ２トランスポートストリームのトランスポート
パケットとしてメモリ５に格納する。ＣＰＵ１はメモリ
５に格納されているＡＶデータを分離しエレメンタリー
ストリームにする。エレメンタリーストリームに変換さ
れたＡＶデータは、ホストブリッジ１００を介して、グ
ラフィックス６に送られる。

【００１８】グラフックス６は、送られてきたエレメン
タリーストリームのＡＶデータをＡＶデコードする。そ
して、ＡＶデコードした結果得られた画像データをフレ
ームメモリに書き込む。また、グラフィックス６は、フ
レームメモリ７に格納されている画像データを読み取
り、ＲＧＢ信号に変換する。このＲＧＢ信号はディスプ
レイに送られる。

【００１９】最後に、ディスプレイは、ＤＴＶチューナ
２４で受信された映像を表示する。

【００２０】このように、従来のコンピュータは伝送帯
域の保証が必要なデータを処理する。

【００２１】次に、ＨＤＤ２０に格納されているアプリ
ケーションプログラムを、コンピュータ１が実行する動
作について説明する。

【００２２】ディスクＩ／Ｆ９は、ホストブリッジ１０
０の内部にあるアービタにバス使用権を要求する。アー
ビタは、バスアービトレーションを行い、ディスクＩ／
Ｆ９にバス使用権を与える。このようにして、ディスク
Ｉ／Ｆ９はＰＣＩバス８のイニシエータになる。

【００２３】次に、ディスクＩ／Ｆ９は、ＨＤＤ２０に
格納されているアプリケーションプログラムを読み出
し、ホストブリッジ１００に送る。ホストブリッジ１０
０は、受け取ったアプリケーションプログラムをメモリ
５に格納する。

【００２４】ＣＰＵ１は、メモリ５に格納されているア
プリケーションプログラムのプログラムカウンタが表し
ているアドレスの命令を実行する。ＣＰＵ１がアプリケ
ーションプログラムの命令を実行した結果は、メモリ５
に格納される。そして、その結果のうち、ディスプレイ
に出力するデータは、ホストブリッジ１００を介して、
グラフックス６に送られる。

【００２５】グラフィックス６は、例えば、ベクトルフ
ォントや、円や直線などの図形データをスキャンコンバ
ージョンし、画像データに変換し、フレームメモリ７に
書き込む。また、グラフィックス６は、フレームメモリ
７に格納されている画像データを読み取り、ＲＧＢ信号
に変換する。このＲＧＢ信号はディスプレイに送られ
る。

【００２６】最後に、ディスプレイは、アプリケーショ
ンプログラムの実行結果を表示する。

【００２７】このように、コンピュータは、プログラム
を実行する。

【００２８】

【発明が解決しようとする課題】上述した従来のコンピ
ュータでは、２つの動作を別々に説明したが、これら２
つの動作が同時に実行される場合がある。また、一般的
には、ディスクＩ／Ｆ９やデバイス１０などが非同期デ
ータを伝送するのと同時にＩＥＥＥ１３９４Ｉ／Ｆ１０
１が同期データを伝送する場合がある。すなわち、複数
の非同期デバイスが非同期データを伝送するのと同期デ
バイスが同期データを伝送するのが同時に行われる場合
がある。

【００２９】このような場合、各デバイスがデータを伝
送するレートが大きくなる。つまり、ＰＣＩバス８など
の複数のデバイスが共用するコンピュータの内部バス
が、伝送可能レートいっぱいでデータを伝送する状態に
なると、各デバイスがコンピュータの内部バスにデータ
を伝送するのに待ち状態が生じる。そして、同期デバイ
スが同期データを伝送する場合に、保証されるべき伝送
帯域を確保できず、データを正常に伝送できなくなると
いう課題がある。

【００３０】また、複数のデバイスがメモリへのアクセ
スを同時に行った場合、同期デバイスが同期データをメ
モリへ書き込む（またはメモリから読み込む）のに待ち
時間が生じ、正常にデータをメモリへ書き込む（または
メモリから読み込む）ことが出来ないという課題があ
る。

【００３１】また、ＯＳがマルチタスク処理を行うこと
が出来る場合、他のタスクの処理が同時に行われている
ために、同期データの処理に待ち状態が生じ、保証され
るべき同期データの伝送レートに間に合わない場合が生
じるという課題がある。

【００３２】また、ＩＥＥＥ１３９４バス２１のサイク
ルタイムレジスタに供給されるクロックとＩＥＥＥ１３
９４バス２２のサイクルタイムレジスタに供給されるク
ロックは周波数が同期していない。また、ＩＥＥＥ１３
９４バス２１のサイクルタイムレジスタとＩＥＥＥ１３
９４バス２２のサイクルタイムレジスタは別の時刻を刻
む。また、ＰＣＩバス８を経由する場合は、ＰＣＩバス
８を経由しない場合に比較して遅延が生じる。従って、
ＤＴＶチューナ２４で受信したＡＶデータをＰＣＩバス
８を経由してＤＶＣＲ２５に記録することは出来ない。
すなわち、一つのＩＥＥＥ１３９４バスに接続されてい
るＩＥＥＥ１３９４インターフェースからＰＣＩバスな
どの複数のデバイスが共用するコンピュータの内部バス
を経由して、別のＩＥＥＥ１３９４バスに接続されてい
るＩＥＥＥ１３９４インターフェースに同期データを送
ることが出来ないという課題がある。

【００３３】本発明は、複数のデバイスが共用する、コ
ンピュータの内部バスに大量のデータが伝送されると、
同期データを正常に伝送出来ないという課題を考慮し、
複数のデバイスが共用する、コンピュータの内部バスに
大量のデータが伝送されても、同期データを正常に伝送
することが出来るコンピュータを提供することを目的と
するものである。

【００３４】また、本発明は、複数のデバイスがメモリ
へのアクセスを同時に行った場合、同期デバイスが同期
データをメモリへ書き込む（またはメモリから読み込
む）のに待ち時間が生じ、正常に同期データをメモリへ
書き込む（またはメモリから読み込む）ことが出来ない
という課題を考慮し、複数のデバイスがメモリへのアク
セスを同時に行っても、同期デバイスが同期データをメ
モリへ書き込む（またはメモリから読み込む）ことが出
来るコンピュータを提供することを目的とするものであ
る。

【００３５】また、本発明は、ＯＳがマルチタスク処理
を行うことが出来る場合、他のタスクの処理が同時に行
われているために、同期データの処理に待ち状態が生
じ、保証されるべき同期データの伝送レートに間に合わ
ない場合が生じるという課題を考慮し、ＯＳがマルチタ
スク処理を行う場合でも、保証すべき伝送レートで同期
データを伝送出来るように同期データの処理を行うこと
が出来るコンピュータを提供することを目的とするもの
である。

【００３６】また、本発明は、一つのＩＥＥＥ１３９４
バスに接続されているＩＥＥＥ１３９４インターフェー
スから複数のデバイスが共用するコンピュータの内部バ
スを経由して、別のＩＥＥＥ１３９４バスに接続されて
いるＩＥＥＥ１３９４インターフェースに同期データを
送ることが出来ないという課題を考慮し、一つのＩＥＥ
Ｅ１３９４バスに接続されているＩＥＥＥ１３９４イン
ターフェースから複数のデバイスが共用するコンピュー
タの内部バスを経由して、別のＩＥＥＥ１３９４バスに
接続されているＩＥＥＥ１３９４インターフェースに同
期データを送ることが出来るコンピュータを提供するこ
とを目的とするものである。

【００３７】

【課題を解決するための手段】上述した課題を解決する
ために、第１の本発明（請求項１に対応）は、複数のデ
バイスが共用するコンピュータの内部バスと、伝送帯域
の保証が必要な同期データを前記内部バスを通じて伝送
する前記内部バスに接続された同期デバイスと、伝送帯
域の保証が不要な非同期データを前記内部バスを通じて
伝送する前記内部バスに接続された非同期デバイスと、
前記同期デバイスもしくは前記非同期デバイスからの前
記内部バスの使用要求に対して、公平もしくは同期デバ
イスを優先して前記バスの使用許可を与えるバス調停手
段と、少なくとも前記内部バス手段を通じて伝送される
データの処理もしくは前記同期デバイス及び非同期デバ
イスを制御するＣＰＵとを備えたことを特徴とするコン
ピュータである。

【００３８】また、第２の本発明（請求項２に対応）
は、前記内部バスは物理的もしくは論理的にＰＣＩバス
準拠であることを特徴とする第１の本発明に記載のコン
ピュータである。

【００３９】また、第３の本発明（請求項３に対応）
は、前記内部バスに接続され前記内部バスを通じてデー
タを伝送する前記同期デバイスもしくは前記非同期デバ
イスは、前記内部バスに物理的もしくは論理的に接続さ
れたデバイスから読み書き可能な前記内部バスの連続使
用時間を保証するためのタイマー手段を備え、前記バス
調停手段は、前記内部バスの使用要求に対して公平に使
用許可を与える調停を行い、前記内部バスに物理的もし
くは論理的に接続された前記デバイスが各デバイスに内
蔵された前記タイマー手段のプリセット値を調整するこ
とにより、前記同期データの伝送帯域保証を行う事を特
徴とする第１または２の本発明に記載のコンピュータで
ある。

【００４０】また、第４の本発明（請求項４に対応）
は、前記公平に使用許可を与える調停とは、前記同期も
しくは非同期デバイスからの複数の前記内部バス使用要
求に対して、巡回型アルゴリズムで使用許可を与える調
停である事を特徴とする第３の本発明に記載のコンピュ
ータである。

【００４１】また、第５の本発明（請求項５に対応）
は、前記公平に使用許可を与える調停とは、前記同期も
しくは非同期デバイスからの複数の前記内部バス使用要
求に対して、所定の時間内に、同一回数の使用許可を与
える調停である事を特徴とする第３の本発明に記載のコ
ンピュータである。

【００４２】また、第６の本発明（請求項６に対応）
は、前記タイマー手段のプリセット値の調整は、前記内
部バスに接続され前記内部バスの使用要求を出す前記同
期デバイスと前記非同期デバイス全てのプリセット値の
総和を分母とし、前記内部バスを使用する前記同期デバ
イスのプリセット値を分子とした数値が、少なくとも前
記内部バスの総伝送可能レートに対する前記同期デバイ
スが必要とする伝送レートの割合以上となるようにして
行われることを特徴とする第３〜５の本発明のいずれか
に記載のコンピュータである。

【００４３】また、第７の本発明（請求項７に対応）
は、前記内部バスに接続され前記内部バスを通じてデー
タを伝送する前記同期デバイスもしくは前記非同期デバ
イスは、前記内部バスに物理的もしくは論理的に接続さ
れたデバイスから読み書き可能な前記内部バスの連続使
用時間を保証するためタイマー手段を備え、前記バス調
停手段は、前記内部バスの使用要求に対して前記同期デ
バイスに優先的に使用許可を与える調停を行い、前記同
期データの伝送帯域保証を行う事を特徴とする第１また
は２の本発明に記載のコンピュータである。

【００４４】また、第８の本発明（請求項８に対応）
は、前記同期デバイスに優先的に前記内部バスの使用許
可を与える調停とは、前記同期デバイスのバス使用許可
回数を他のデバイスより多くする調停であることを特徴
とする第７の本発明に記載のコンピュータである。

【００４５】また、第９の本発明（請求項９に対応）
は、前記同期デバイスのバスの使用許可回数は、前記内
部バスに接続され前記内部バスの使用要求を出す各デバ
イスの前記タイマー値と各デバイスのバス使用許可回数
の乗算値の総和を分母とし、前記内部バスを使用する前
記同期デバイスの前記タイマー値とバス使用回数の乗算
値を分子とした数値が、少なくとも前記内部バスの総伝
送可能レートに対する前記同期デバイスが必要とする伝
送レートの割合以上となるようにして行われることを特
徴とする第７または８の本発明に記載のコンピュータで
ある。

【００４６】また、第１０の本発明（請求項１０に対
応）は、前記同期デバイスは、特定の同期伝送可能な伝
送路と前記内部バスとをインタフェースする伝送路変換
デバイスである事を特徴とする第１〜９の本発明のいず
れかに記載のコンピュータである。

【００４７】また、第１１の本発明（請求項１１に対
応）は、前記特定の同期伝送可能な伝送路とは、ＩＥＥ
Ｅ１３９４規格準拠のバスである事を特徴とする第１０
の本発明に記載のコンピュータである。

【００４８】また、第１２の本発明（請求項１２に対
応）は、前記内部バスに物理的もしくは論理的に接続さ
れたデバイスとは前記ＣＰＵである事を特徴とする第３
またはは７の本発明に記載のコンピュータである。

【００４９】また、第１３の本発明（請求項１３に対応
は、前記同期デバイスは、自らのプリセット値として所
定の値を用い、その値を前記バス調停手段に伝送し、前
記バス調停手段はその値を用いて優先調停することを特
徴とする第７〜９の本発明に記載のコンピュータであ
る。

【００５０】また、第１４の本発明（請求項１４に対
応）は、前記同期デバイスが非同期データを前記内部バ
スを通じて伝送する際、前記同期デバイスは非同期デバ
イスとして調停されることを特徴とする第１〜１３の本
発明のいずれかに記載のコンピュータである。

【００５１】また、第１５の本発明（請求項１５に対
応）は、前記内部バスに接続されたデバイスが、前記プ
リセット値で指定された時間を越えてバスを使用する機
能を持つ場合、前記ＣＰＵは前記機能を前記デバイスが
使用しないように前記デバイスに指示する事を特徴とす
る第１〜１４の本発明のいずれかに記載のコンピュータ
である。

【００５２】また、第１６の本発明（請求項１６に対
応）は、メモリと、少なくとも前記ＣＰＵのホストバス
と前記メモリと前記内部バス間で相互にデータを伝送を
行うホストブリッジとを備え、前記ホストブリッジは、
前記内部バスに接続された前記同期デバイスが前記メモ
リに同期データを伝送する際、同期データ伝送を保証す
る事を特徴とする第１〜１５の本発明のいずれかに記載
のコンピュータである。

【００５３】また、第１７の本発明（請求項１７に対
応）は、メモリと、前記ＣＰＵのホストバスと前記メモ
リと前記内部バスとを結ぶホストブリッジとを備え、前
記メモリは、少なくとも２ポート以上を有するマルチポ
ートメモリを含んで構成され、前記マルチポートの内、
少なくとも１ポートを前記同期データ伝送専用に用いる
事を特徴とする第１〜１６の本発明のいずれかに記載の
コンピュータである。

【００５４】また、第１８の本発明（請求項１８に対
応）は、前記専用のポートは、前記ホストブリッジの内
部バスに接続されていることを特徴とする第１７の本発
明に記載のコンピュータである。

【００５５】また、第１９の本発明（請求項１９に対
応）は、前記専用のポートは、前記内部バスに接続され
ていることを特徴とする第１７の本発明に記載のコンピ
ュータである。

【００５６】また、第２０の本発明（請求項２０に対
応）は、ＣＰＵと、ＩＥＥＥ１３９４インターフェース
と、複数のタスクの同時処理が可能なマルチタスクＯＳ
を備え、前記マルチタスクＯＳは、前記ＩＥＥＥ１３９
４インターフェースを通じて伝送された同期データもし
くは前記ＩＥＥＥ１３９４インターフェースに伝送する
同期データをリアルタイム処理するタスクとその他のタ
スクを同時に実行する際に、前記同期データをリアルタ
イム処理するタスクに少なくとも必要なＣＰＵ資源を確
保し、前記リアルタイム処理を保証する事を特徴とする
第１１の本発明に記載のコンピュータである。

【００５７】また、第２１の本発明（請求項２１に対
応）は、複数のＩＥＥＥ１３９４インターフェースと、
前記複数のＩＥＥＥ１３９４インターフェースが接続さ
れているコンピュータの内部バスと、原信号クロックを
発振する原発振手段とを備え、前記複数のＩＥＥＥ１３
９４インターフェースは、前記原信号クロックから直接
または間接に生成した24.576MHzもしくはその整数倍の
クロックを用いることを特徴とするコンピュータであ
る。

【００５８】また、第２２の本発明（請求項２２に対
応）は、前記内部バスは、物理的もしくは論理的にＰＣ
Ｉバスであることを特徴とする第２１の本発明に記載の
コンピュータである。

【００５９】また、第２３の本発明（請求項２３に対
応）は、前記原信号クロックの精度は、１００ｐｐｍ以
下であることを特徴とする第２１または２２の本発明に
記載のコンピュータである。

【００６０】また、第２４の本発明（請求項２４に対
応）は、前記ＩＥＥＥ１３９４インターフェースで用い
る前記原信号クロックから生成した24.576MHzもしくは
その整数倍のクロックの精度は、１００ｐｐｍ以下であ
ることを特徴とする第２３の本発明に記載のコンピュー
タである。

【００６１】また、第２５の本発明（請求項２５に対
応）は、前記原信号クロックから前記複数のＩＥＥＥ１
３９４インターフェースで用いる24.576MHzもしくはそ
の整数倍のクロックを生成する第１のＰＬＬ手段を備
え、前記24.576MHzもしくはその整数倍のクロックは、
前記内部バスの信号線を通過することなく、直接的に前
記複数のＩＥＥＥ１３９４インターフェースに伝送され
ることを特徴とする第２１〜２４の本発明のいずれかに
記載のコンピュータである。

【００６２】また、第２６の本発明（請求項２６に対
応）は、前記原信号クロックから前記内部バスのクロッ
クを生成する第２のＰＬＬ手段と、前記複数のＩＥＥＥ
１３９４インターフェースは、前記内部バスのクロック
から24.576MHzもしくはその整数倍のクロックを生成す
る第３のＰＬＬ手段を有することを特徴とする第２１〜
２４の本発明のいずれかに記載のコンピュータである。

【００６３】また、第２７の本発明（請求項２７に対
応）は、前記内部バスのクロックの周波数は、前記24.5
76MHzのｎ／ｍ倍（ｎ、ｍは正の整数）であることを特
徴とする第２６の本発明に記載のコンピュータである。

【００６４】また、第２８の本発明（請求項２８に対
応）は、ｎ／ｍは、１１／８もしくは３／２もしくは５
／４である事をを特徴とする第２７の本発明に記載のコ
ンピュータである。

【００６５】また、第２９の本発明（請求項２９に対
応）は、少なくとも１つのＩＥＥＥ１３９４インターフ
ェースと、前記ＩＥＥＥ１３９４インターフェースと、
前記ＩＥＥＥ１３９４インターフェースのサイクルタイ
ムレジスタと少なくともビット構成及び、カウントする
クロックの周波数が同一であるサイクルカウンタとが接
続されたコンピュータの内部バスとを備え、前記ＩＥＥ
Ｅ１３９４インターフェースがサイクルマスタになった
際、前記サイクルカウンタの値は、前記サイクルマスタ
となったＩＥＥＥ１３９４インターフェース内のサイク
ルタイムレジスタにセットされることを特徴とするコン
ピュータである。

【００６６】また、第３０の本発明（請求項３０に対
応）は、前記内部バスは、物理的もしくは論理的にＰＣ
Ｉバス準拠であることを特徴とする第２９の本発明に記
載のコンピュータである。

【００６７】また、第３１の本発明（請求項３１に対
応）は、ＩＥＥＥ１３９４インターフェースのサイクル
タイムレジスタと少なくともビット構成及び、カウント
するクロックの周波数が同一であり、お互いに同一時刻
を刻むサイクルカウンタをそれぞれ有する複数のＩＥＥ
Ｅ１３９４インターフェースと、前記複数のＩＥＥＥ１
３９４インターフェースが接続されているコンピュータ
の内部バスとを備え、前記ＩＥＥＥ１３９４インターフ
ェースがサイクルマスタになった際に、そのＩＥＥＥ１
３９４インターフェースは、自らのサイクルカウンタの
値を自らのサイクルタイムレジスタにセットすることを
特徴とするコンピュータである。

【００６８】また、第３２の本発明（請求項３２に対
応）は、前記内部バスは、物理的もしくは論理的にＰＣ
Ｉバス準拠であることを特徴とする第３１の本発明に記
載のコンピュータである。

【００６９】また、第３３の本発明（請求項３３に対
応）は、前記複数のサイクルムカウンタ間の同期はパワ
ーオン時に同時リセットで行われる特徴とする第３２の
本発明に記載のコンピュータである。

【００７０】また、第３４の本発明（請求項３４に対
応）は、複数のＩＥＥＥ１３９４インターフェースと、
前記複数のＩＥＥＥ１３９４インターフェースが接続さ
れたコンピュータの内部バスとを備え、前記複数のＩＥ
ＥＥ１３９４インターフェース内の少なくとも１つの転
送元ＩＥＥＥ１３９４インターフェースより、前記コン
ピュータの内部バスに伝送された少なくともタイムスタ
ンプを含む同期データを、直接的もしくは間接的に他の
転送先ＩＥＥＥ１３９４インターフェースを通じてＩＥ
ＥＥ１３９４バスに伝送する際、少なくとも前記内部バ
スを経由する事によりに発生する遅延時間を前記タイム
スタンプに加算する演算手段を備えたことを特徴とする
コンピュータである。

【００７１】また、第３５の本発明（請求項３５に対
応）は、前記コンピュータの内部バスは、複数の独立し
た内部バスが内部バス−内部バスブリッジで接続された
多段接続の内部バスであり、前記転送元のＩＥＥＥ１３
９４インターフェースと転送先のＩＥＥＥ１３９４イン
ターフェースが前記独立した内部バスに各々接続され、
前記演算手段は前記内部バス−内部バスブリッジを経由
することにより生じる遅延時間と各々の独立した内部バ
スを経由することにより発生する遅延時間とを前記タイ
ムスタンプに加算する演算手段で有ることを特徴とする
第３４の本発明に記載のコンピュータである。

【００７２】また、第３６の本発明（請求項３６に対
応）は、第１〜３５の本発明のいずれかに記載のコンピ
ュータの全部または一部の手段の全部または一部の機能
をコンピュータにより実行させるためのプログラムを記
録したことを特徴とするプログラム記録媒体である。

【００７３】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００７４】（第１の実施の形態）図１に、第１の実施
の形態のコンピュータの構成を示す。本実施の形態で
は、同期データを正常に処理することが出来るコンピュ
ータについて説明する。

【００７５】図１において、コンピュータは、ＣＰＵ
１、ホストバス２、ホストブリッジ３、メモリ５、グラ
フィックス６、フレームメモリ７、ＰＣＩバス８、ディ
スクＩ／Ｆ９、デバイス１０、ＩＥＥＥ１３９４Ｉ／Ｆ
１１〜１３から構成される。

【００７６】また、ディスクＩ／Ｆ９には、ＣＤ１９、
ＨＤＤ２０が接続されている。ＩＥＥＥ１３９４Ｉ／Ｆ
１１には、ＩＥＥＥ１３９４バス２１を介して、ＤＴＶ
チューナ２４が接続されている。ＩＥＥＥ１３９４Ｉ／
Ｆ１２には、ＩＥＥＥ１３９４バス２２を介して、ＤＶ
ＣＲ２５が接続されている。ＩＥＥＥ１３９４Ｉ／Ｆ１
３には、ＩＥＥＥ１３９４バス２３を介して、ＨＤＤ２
６が接続されている。

【００７７】また、ホストブリッジ３は、アービタ４を
持つ。また、ディスクＩ／Ｆ１４、デバイス１０、ＩＥ
ＥＥ１３９４Ｉ／Ｆ１１〜１２は、それぞれタイマー手
段１４〜１８を持つ。

【００７８】ＣＰＵ１は、データ処理や、演算を行う手
段である。ホストバス２は、ＣＰＵ１とメモリ５を結
び、超高速にデータ伝送が出来るプロセサバスである。
ホストブリッジ３は、ＣＰＵ１とメモリ５、ＰＣＩバス
８間のデータの受け渡しを制御する制御チップである。
メモリ５は、データを記録するＳＤＲＡＭ（シンクロナ
ス・ダイナミック・アクセス・メモリ）である。グラフ
ィックス６は、高速にデータ伝送出来るＡＧＰによって
ホストブリッジ３と接続され、グラフィックスを高速に
描画する手段である。フレームメモリ７は、表示画面の
画像データをビットマップデータとして保持する手段で
ある。

【００７９】ＰＣＩバス８は、複数のデバイスが共用す
るコンピュータの内部にあるバスである。ディスクＩ／
Ｆ９は、ＰＣＩバス８とＣＤ１９、ＨＤＤ２０を接続す
るＳＣＳＩ準拠のインターフェースである。デバイス１
０は、ＰＣＩバス８に接続されている装置である。ＩＥ
ＥＥ１３９４Ｉ／Ｆ１１〜１３は、それぞれＰＣＩバス
８とＩＥＥＥ１３９４バス２１〜２３を結ぶＩＥＥＥ１
３９４準拠のインターフェースである。ＩＥＥＥ１３９
４バス２１〜２２はそれぞれ個別のバスＩＤを持つ、別
系統のＩＥＥＥ１３９４準拠のバスである。

【００８０】ＣＤ１９は、ＣＤーＲＯＭのデータを読み
取り、ディスクＩ／Ｆ９に接続されている装置である。
ＨＤＤ２０は、データをランダムアクセスで記録したり
読み取ったりするハードディスクであり、ディスクＩ／
Ｆ９に接続されている装置である。

【００８１】ＤＴＶチューナ２４は、ＩＥＥＥ１３９４
バス２１に接続されており、ＣＳ放送などのディジタル
放送を受信するチューナである。ＤＶＣＲ２５は、ＩＥ
ＥＥ１３９４バス２２に接続されており、ＡＶデータの
記録及び再生を行うディジタルビデオカセットレコーダ
である。ＨＤＤ２６は、ＩＥＥＥ１３９４バス２２に接
続され、ＡＶデータの記録及び再生を行うハードディス
クである。

【００８２】また、ＩＥＥＥ１３９４は、伝送帯域の保
証が必要なリアルタイムデータを送ることができるイン
ターフェースやバスの規格である。以下このようなリア
ルタイムデータのことを同期データと呼び、同期データ
を伝送することが出来るＩＥＥＥ１３９４インターフェ
ース１１〜１３のことをまとめて同期デバイスと呼ぶ。
また、ディスクＩ／Ｆ９やデバイス１０などの伝送帯域
の保証が必要でないデータを伝送するデバイスのことを
非同期デバイスと呼び、伝送帯域の保証が必要でないデ
ータのことを非同期データと呼ぶことにする。

【００８３】アービタ４は、ＰＣＩバス８の使用を希望
しているデバイス（マスタデバイス）のいずれにバス使
用権を与えるかを調停する手段である。

【００８４】タイマー手段１４〜１８は、ＰＣＩバス８
を使用している時間をＰＣＩバス８のクロック単位でカ
ウントし、ＰＣＩバス８を一度に使用できる最大時間が
ＰＣＩバス８のクロック単位で記述されたプリセット値
を持つ手段である。

【００８５】次に、このような本実施の形態の動作を説
明する。

【００８６】本実施の形態では、ＤＴＶチューナ２４
で、ＣＳ放送を受信し、受信したＡＶデータをＤＶＣＲ
２５で記録する場合の動作を説明する。

【００８７】ＭＰＥＧ２トランスポートストリームのト
ランスポートパケットを利用して、ＣＳ放送の放送局か
らＡＶデータが放送波に載せておくられてきている。

【００８８】まず、ＤＴＶチューナ２４は、ＩＥＥＥ１
３９４バス２１に接続されている装置のうちアイソクロ
ナスリソースマネージャになっている機器に、ＡＶデー
タを伝送するための伝送帯域を要求する。本実施の形態
では、ＩＥＥＥ１３９４バス２１に接続されている装置
は、ＩＥＥＥ１３９４Ｉ／Ｆ１１とＤＴＶチューナ２４
の２台であるので、この２台のうちのいずれかがアイソ
クロナスリソースマネージャになっている。アイソクロ
ナスリソースマネージャは、ＤＴＶチューナ２４の要求
に応じて、ＡＶデータを伝送するための伝送帯域を確保
し、ＤＴＶチューナ２４にチャンネル番号を与える。

【００８９】ＤＴＶチューナ２４は、この放送波を受信
し、復調する。そして、ＤＴＶチューナ２４は、復調さ
れたＡＶデータを、アイソクロナスリソースマネージャ
から与えられたチャンネル番号を用いて、順次アイソク
ロナスパケットとしてＩＥＥＥ１３９４バス２１に送出
する。

【００９０】ＩＥＥＥ１３９４では、時刻を１２５マイ
クロ秒のタイムスロットに分割する。そして、このタイ
ムロットの１２５マクロ秒の時間の８０パーセントの時
間は、アイソクロナス転送に使われ、残りの２０パーセ
ント時間は、アシンクロナス転送に使われる。アシンク
ロナス転送では、チャンネル番号ではなく、転送先の装
置のノードＩＤを指定してアシンクロナスパケットを転
送する。アシンクロナス転送の例としては、装置を制御
するコマンドや装置間の認証のためのコマンドなどがあ
る。しかし、本実施の形態では、同期データを伝送する
場合について着目しているので、理解を容易にするため
に、機器の制御や認証などのコマンドのやりとりについ
ては記述を省略する。

【００９１】ＩＥＥＥ１３９４バスに接続されている装
置は、このタイムスロットで１回だけ、アイソクロナス
パケットを送ることが出来る。すなわち、ＩＥＥＥ１３
９４では、アイソクロナスパケットを利用してデータを
伝送する場合に、各装置は、一定期間に一定量のデータ
を転送する。そして、一定期間に送ることの出来るデー
タの伝送量は保証されている。このように、ＩＥＥＥ１
３９４では、同期データを欠落なく正常に伝送すること
が出来る。

【００９２】ＩＥＥＥ１３９４Ｉ／Ｆ１１は、ＤＴＶチ
ューナ２４が送ったアイソクロナスパケットをチャンネ
ル番号から識別し、受信する。そして、受信したＡＶデ
ータを一旦バッファに格納する。

【００９３】さらに、ＩＥＥＥ１３９４Ｉ／Ｆ１１は、
ホストブリッジ３内にあるアービタ４にバス使用権を要
求する。アービタ４は、バスアービトレーションを行
い、ＩＥＥＥ１３９４Ｉ／Ｆ１１にバス使用権を与え
る。以下に、このようにアービタ４がバスアービトレー
ションを行う動作を詳細に説明する。

【００９４】ディスクＩ／Ｆ９、デバイス１０、ＩＥＥ
Ｅ１３９４Ｉ／Ｆ１１が、ＰＣＩバス８の使用を希望し
ているデバイス（以下マスタデバイスと呼ぶ）であると
する。ディスクＩ／Ｆ９、ディスク１０、ＩＥＥＥ１３
９４Ｉ／Ｆ１１は、バス使用の要求をアービタ４に発す
る。アービタ４は、このような各マスタデバイスからの
バス使用の要求を受け付ける。そして同時に二つ以上の
マスタデバイスからのバス使用の要求が来ているときに
は、どのマスタデバイスにバス使用権を与えるかを決定
する。そしてバス使用を許すマスタデバイスにＰＣＩバ
ス８の使用を許可することを通知する。アービタ４と各
マスタデバイスの間は、ＲＥＱ＃とＧＮＴ＃という２本
の信号線で接続されている。ＲＥＱ＃とＧＮＴ＃はポイ
ントツーポイント接続であり、この２本の信号線を利用
して、アービタ４は、バスアービトレーションを行う。

【００９５】アービタ４は、同時に二つ以上のマスタデ
バイスからのバス使用の要求を受け付けているとき、バ
ス使用の許可の回数が平等になるように調停を行う。

【００９６】すなわち、図２の（ａ）に示すように、ア
ービタ４は巡回型アルゴリズムに従ってＰＣＩバス８を
使用する許可を与える調停を行う。

【００９７】図２の（ａ）において、エージェントＸ２
７、エージェントＹ２８、エージェントＺ２９の３つ
が、ＰＣＩバス８のエージェントがあったとする。そう
すると、アービタ４が、最初にエージェントＸ２７にＰ
ＣＩバス８の使用許可を与えたとする。次に、アービタ
４は、エージェントＹ２８にＰＣＩバス８の使用許可を
与える。さらに、アービタ４は、エージェントＺ２９に
ＰＣＩバス８の使用許可を与える。さらに、アービタ４
は、エージェントＸ２７にＰＣＩバス８の使用許可を与
える。アービタ４は、このように、各エージェントを巡
回するようにＰＣＩバス８の使用許可を与える。このよ
うに、アービタ４がＰＣＩバス８の使用許可を与える順
序は、図２の（ｂ）のようになる。アービタ４が、この
ような巡回型のアルゴリズムによってＰＣＩバス８を使
用する許可を与える調停を行うので、ディスクＩ／Ｆ
９、デバイス１０、ＩＥＥＥ１３９４Ｉ／Ｆ１１がＰＣ
Ｉバス８を使用する回数は平等になる。

【００９８】アービタ４によるバスアービトレーション
の結果、ＩＥＥＥ１３９４Ｉ／Ｆ１１は、ＰＣＩバス８
の使用許可を得た、すなわち、ＰＣＩバス８のイニシエ
ータになったとする。すると、タイマー手段１６は、Ｐ
ＣＩバス８のクロックのカウントを開始する。そして、
タイマー手段１６のカウント値が、タイマー手段１６が
予め持っているプリセット値に等しくなるまで、ＩＥＥ
Ｅ１３９４Ｉ／Ｆ１１は、バッファに格納されているＡ
Ｖデータを順次読み取り、ＩＥＥＥ１３９４Ｉ／Ｆ１２
のアドレスを指定して、ＡＶデータを順次ＰＣＩバス８
に送出することができる。すなわち、イニシエータは、
タイマー手段１６のカウント値が、プリセット値に等し
くなる時間を最大時間として、データ送出を行うことが
出来る。仮に、送出すべきＡＶデータがまだ残っている
時にプリセット時間が経過した場合は、直ちにバス使用
を中止し、再びアービタ４にＰＣＩバス８の使用許可を
要求する。

【００９９】ここで、タイマー手段１４〜１８が有する
プリセット値は、ＩＥＥＥ１３９４Ｉ／Ｆ１１が必要と
する伝送レートを必ず確保出来るように決定する必要が
ある。このようなプリセット値の決定方法について説明
する。

【０１００】今、仮にＩＥＥＥ１３９４Ｉ／Ｆ１１が確
保すべき伝送レートが１００Ｍｂｐｓであるとする。そ
して、ＰＣＩバス８が伝送可能な最大レートが１Ｇｂｐ
ｓであるとする。

【０１０１】このような場合に、ディスクＩ／Ｆ９がＰ
ＣＩバス８に多量のデータを伝送したため、デバイス１
０とディスクＩ／Ｆ９がデータをＰＣＩバス８に伝送し
ている伝送レートが例えば９５０Ｍｂｐｓに達したとす
る。そうすると、ＩＥＥＥ１３９４Ｉ／Ｆ１１は５０Ｍ
ｂｐｓの伝送レートでしかＡＶデータを送れない。すな
わち、ＤＴＶチューナ２４からは１００Ｍｂｐｓの伝送
レートでＡＶデータが送られてきており、ＩＥＥＥ１３
９４Ｉ／Ｆ１１が送出するＡＶデータの伝送レートの倍
程度になり、すぐにＩＥＥＥ１３９４Ｉ／Ｆ１１のバッ
ファがオーバーフローしてしまう。従って、ＩＥＥＥ１
３９４Ｉ／Ｆ１１は正常にデータ伝送をすることが出来
なくなる。

【０１０２】このような事態を避けるために、ＣＰＵ１
は、ＩＥＥＥ１３９４Ｉ／Ｆ１１がＡＶデータをＰＣＩ
バス８に送出する際に必要な伝送レートを必ず確保出来
るように、タイマー手段１４〜１８のプリセット値を決
定し、設定する。

【０１０３】すなわち、ＣＰＵ１は、ＰＣＩバス８を伝
送する複数の伝送レートの和が、ＰＣＩバス８の総伝送
レートを越えるような場合には、数１の条件を満たすよ
うにプリセット値を決める。そうすれば、ＩＥＥＥ１３
９４Ｉ／Ｆ１１の伝送レートを保証することが出来る。

【０１０４】

【数１】

【０１０５】数１で、Ｒｓは、伝送を希望する１つの同
期デバイスが必要とする伝送レートである。また、Ｒａ
は、ＰＣＩバス８が伝送可能な最大レートである。ま
た、ＴＳは伝送を希望する上記の同期デバイスのタイマ
ー手段のプリセット値である。Ｔｉは、伝送を希望する
特定の同期デバイスまたは非同期デバイスのタイマー手
段のプリセット値である。

【０１０６】つまり、数１は次のことを示している。す
なわち、伝送を希望する１つの同期デバイスのために保
証すべき伝送レートの、ＰＣＩバス８の総伝送可能レー
トに占める割合より、この同期デバイスのタイマー手段
のプリセット値の、伝送を希望する同期デバイス及び非
同期デバイス全てのタイマー手段のプリセット値の総和
に占める割合の方が等しいかまたは大きくなるようにす
る。

【０１０７】このような条件を満たすように、各タイマ
ー手段１４〜１８のプリセット値を予め決定しておくこ
とによって、ＩＥＥＥ１３９４Ｉ／Ｆ１１が必要とする
伝送レートを保証することが出来る。

【０１０８】ただし、ＣＰＵ１は、マスタデバイスが、
タイマー手段のプリセット値を無視してデータ伝送を行
うコマンドを使わないように、予め設定しておくものと
する。例えば、Ｍｅｍｏｒｙ Ｗｒｉｔｅ Ａｎｄ Ｉ
ｎｖａｌｉｄａｔｅコマンドは使わせないようにする。

【０１０９】なお、数１は、各マスタデバイスが伝送す
る伝送レートの総和が、ＰＣＩバス８の総伝送可能レー
トに等しくなった場合に必要な条件であり、各マスタデ
バイスが伝送する伝送レートの総和が、ＰＣＩバス８の
総伝送可能レートより小さい場合には数１の条件は考慮
する必要がない。

【０１１０】また、ＣＰＵ１が、各タイマー手段１４〜
１８のプリセット値を書き換えるタイミングは、ＩＥＥ
Ｅ１３９４Ｉ／Ｆ１１〜１３のいずれかがＰＣＩバス８
にＡＶデータを送出する迄に行う。そして、ＩＥＥＥ１
３９４Ｉ／Ｆ１１〜１３のいずれかが、ＡＶデータをＰ
ＣＩバス８に送出する動作は、ＣＰＵ１が各プリセット
値をセットした後、ＣＰＵ１の指示に基づき開始するの
が良い。

【０１１１】さて、ＩＥＥＥ１３９４Ｉ／Ｆ１２は、こ
のようにしてＩＥＥＥ１３９４Ｉ／Ｆ１１からＰＣＩバ
ス８に送出されたＡＶデータを、受信し、一旦バッファ
に格納する。

【０１１２】ＩＥＥＥ１３９４Ｉ／Ｆ１２は、ＩＥＥＥ
１３９４バス２２に接続されている装置のうちアイソク
ロナスリソースマネージャになっている機器に、ＡＶデ
ータを伝送するための伝送帯域を要求する。本実施の形
態では、ＩＥＥＥ１３９４バス２２に接続されている装
置は、ＩＥＥＥ１３９４Ｉ／Ｆ１２とＤＶＣＲ２５の２
台であるので、この２台のうちのいずれかがアイソクロ
ナスリソースマネージャになっている。アイソクロナス
リソースマネージャは、ＩＥＥＥ１３９４Ｉ／Ｆ１２の
要求に応じて、ＡＶデータを伝送するための伝送帯域を
確保し、ＩＥＥＥ１３９４Ｉ／Ｆ１２にチャンネル番号
を与える。

【０１１３】ＩＥＥＥ１３９４Ｉ／Ｆ１２は、アイソク
ロナスリソースマネージャから与えられたチャンネル番
号を用いて、バッファに格納されているＡＶデータを順
次アイソクロナスパケットとしてＩＥＥＥ１３９４バス
２２に送出する。

【０１１４】ＤＶＣＲ２５は、ＩＥＥＥ１３９４Ｉ／Ｆ
１２が送ったアイソクロナスパケットをチャンネル番号
から識別し、受信する。そして、受信したＡＶデータを
順次テープ媒体に記録していく。

【０１１５】以上のようにして、ＤＴＶチューナ２４で
受信された放送波をＤＶＣＲ２５に記録する。

【０１１６】このように、アービタ４が、巡回型アリゴ
リズムを用いることによって、各デバイスがＰＣＩバス
８を使用する許可の回数が平等になるように調停し、Ｃ
ＰＵ１が各デバイスのタイマー手段１４〜１８のプリセ
ット値を数１を満たすように調整することによって、Ｉ
ＥＥＥ１３９４Ｉ／Ｆ１１などがＡＶデータの伝送に必
要な伝送量を保証することが出来る。

【０１１７】なお、本実施の形態では、アービタ４は、
巡回型のアルゴリズムを用いて許可の回数が平等になる
ように調停するとして説明したが、これに限らない。巡
回型アルゴリズムを用いず、各マスタデバイスからのＰ
ＣＩバス８の使用要求に対して、所定の時間で、各マス
タデバイスに対する使用許可の回数がほぼ同一回数にな
るような調停でも構わない。要するに、アービタ４はバ
ス使用の許可の回数が平等になるような調停をしさえす
ればよい。

【０１１８】（第２の実施の形態）次に第２の実施の形
態について説明する。

【０１１９】本実施の形態のコンピュータの構成は第１
の実施の形態と同一であるので記述を省略する。第１の
実施の形態との相違点は、アービタ４がＡＶデータなど
の同期データが必要とする伝送レートを保証する仕方で
ある。

【０１２０】次にこのような本実施の形態の動作を説明
する。

【０１２１】本実施の形態では、第１の実施の形態と同
様にＤＴＶチューナ２４で、ＣＳ放送を受信し、受信し
たＡＶデータをＤＶＣＲ２５で記録する場合の動作を説
明する。

【０１２２】ＩＥＥＥ１３９４Ｉ／Ｆ１１がＤＴＶチュ
ーナ２４が送ったアイソクロナスパケットを受信し、一
旦バッファに格納するまでの動作は、第１の実施の形態
と同一である。

【０１２３】次に、ＩＥＥＥ１３９４Ｉ／Ｆ１１は、ホ
ストブリッジ３内にあるアービタ４にバス使用権を要求
する。アービタ４は、バスアービトレーションを行い、
ＩＥＥＥ１３９４Ｉ／Ｆ１１にバス使用権を与える。以
下に、このようにアービタ４がバスアービトレーション
を行う動作を詳細に説明する。

【０１２４】ディスクＩ／Ｆ９、デバイス１０、ＩＥＥ
Ｅ１３９４Ｉ／Ｆ１１が、ＰＣＩバス８の使用を希望し
ているデバイス（以下マスタデバイスと呼ぶ）であると
する。ディスクＩ／Ｆ９、ディスク１０、ＩＥＥＥ１３
９４Ｉ／Ｆ１１は、バス使用の要求をアービタ４に発す
る。アービタ４は、このような各マスタデバイスからの
バス使用の要求を受け付ける。そして同時に二つ以上の
マスタデバイスからのバス使用の要求が来ているときに
は、どのマスタデバイスにバス使用権を与えるかを決定
する。そしてバス使用を許すマスタデバイスにＰＣＩバ
ス８を使用を許可することを通知する。アービタ４と各
マスタデバイスの間は、ＲＥＱ＃とＧＮＴ＃という２本
の信号線で接続されている。ＲＥＱ＃とＧＮＴ＃はポイ
ントツーポイント接続であり、この２本の信号線を利用
して、アービタ４は、バスアービトレーションを行う。

【０１２５】第１の実施の形態では、アービタ４が、同
時に二つ以上のマスタデバイスからのバス使用の要求を
受け付けているとき、バス使用の許可の回数が平等にな
るように調停を行ったが、本実施の形態では、ＩＥＥＥ
１３９４Ｉ／Ｆ１１が必要とする伝送レートを確保でき
るようにバス使用の許可の回数を調整して調停を行う。

【０１２６】すなわち、アービタ４は、次の数２の条件
を満たすようにバス使用の許可の回数を調整してバスア
ービトレーションを行う。

【０１２７】

【数２】

【０１２８】数２で、Ｒｓは、伝送を希望する１つの同
期デバイスが必要とする伝送レートである。Ｎｓは、そ
の同期デバイスのバス使用許可回数である。また、Ｒａ
は、ＰＣＩバス８が伝送可能な最大レートである。ま
た、ＴＳは伝送を希望する上記の同期デバイスのタイマ
ー手段のプリセット値である。Ｔｉは、伝送を希望する
特定の同期デバイスまたは非同期デバイスのタイマー手
段のプリセット値である。Ｎｉはその特定の同期デバイ
スまたは非同期デバイスのバス使用許可回数である。

【０１２９】つまり、数２は次のことを示している。す
なわち、伝送を希望する１つの同期デバイスのために保
証すべき伝送レートの、ＰＣＩバス８の総伝送可能レー
トに占める割合より、この同期デバイスのタイマー手段
のプリセット値とバス使用許可の回数の積の、伝送を希
望する同期デバイス及び非同期デバイス全てのタイマー
手段のプリセット値とバス使用許可の回数の積の総和に
占める割合の方が等しいかまたは大きくなるようにす
る。

【０１３０】このような条件を満たすように、アービタ
４は、バス使用の許可の回数を調整して調停を行う。従
って、ＩＥＥＥ１３９４Ｉ／Ｆ１１が必要とする伝送レ
ートを保証することが出来る。

【０１３１】ただし、第１の実施の形態と同様に、ＣＰ
Ｕ１は、各マスタデバイスがＭｅｍｏｒｙ Ｗｒｉｔｅ
Ａｎｄ Ｉｎｖａｌｉｄａｔｅコマンドなどのような
タイマー手段のプリセット値を無視するコマンドを使わ
ないように、予め設定を行っておくものとする。

【０１３２】なお、数２は、各マスタデバイスが伝送す
る伝送レートの総和が、ＰＣＩバス８の総伝送可能レー
トに等しくなった場合に必要な条件であり、各マスタデ
バイスが伝送する伝送レートの総和が、ＰＣＩバス８の
総伝送可能レートより小さい場合には数２の条件は考慮
する必要がない。

【０１３３】また、数２の条件を満たすように、アービ
タ４がバス使用の調停を行うためには、アービタ４が、
マスタデバイスのタイマー手段のプリセット値を予め知
っておく必要がある。従って、予めマスタデバイスは、
自らのタイマー手段のプリセット値をアービタ４に申告
する。

【０１３４】アービタ４が、許可の回数を調整するアル
ゴリズムの例としては、図３、図４を使用する。図３、
図４のアルゴリズムはともに二重の巡回型アルゴリズム
である。

【０１３５】すなわち、図３の（ａ）に示すアルゴリズ
ムでは、エージェントＡ３０とエージェントＢ３１は相
対的にバス使用の許可の回数を多くするデバイスであ
る。エージェントＸ３３、エージェントＹ３４、エージ
ェントＺ３５は相対的にバス使用の許可の回数を少なく
するデバイスである。エージェントＸ３３、エージェン
トＹ３４、エージェントＺ３５でグループ１（３２）を
作っている。

【０１３６】そして、第１の循環アルゴリズムで、エー
ジェントＡ３０、エージェントＢ３１、グループ１（３
２）で許可を巡回させる。そして、グループ１（３２）
に許可が与えられた時に、グループ１（３２）に属する
３つのエージェントのうちの１つのエージェントが実際
に許可を与えられる。グループ１（３２）で第２の巡回
アルゴリズムを適用する。

【０１３７】その結果、図３の（ｂ）のような順序で許
可が与えられる。

【０１３８】図３のアルゴリズムでは、優先度の高いエ
ージェントと低いエージェントの間の格差がつきすぎる
場合には、例えば図４のようにして格差を少なくする。

【０１３９】図４の（ａ）に示すアルゴリズムでは、エ
ージェントＡ３６が相対的にバス使用の許可の回数を多
くするデバイスである。そして、バス使用の許可の回数
が相対的に少ないデバイスを２つに分けた。

【０１４０】図４の（ａ）のアルゴリズムを適用する
と、図４の（ｂ）のような順序で許可が与えられる。

【０１４１】アービタ４によるバスアービトレーション
の結果、ＩＥＥＥ１３９４Ｉ／Ｆ１１は、ＰＣＩバス８
の使用許可を得た、すなわち、ＰＣＩバス８のイニシエ
ータになったとする。すると、タイマー手段１６は、Ｐ
ＣＩバス８のクロックのカウントを開始する。そして、
タイマー手段１６のカウント値が、タイマー手段１６が
予め持っているプリセット値に等しくなるまで、ＩＥＥ
Ｅ１３９４Ｉ／Ｆ１１は、バッファに格納されているＡ
Ｖデータを順次読み取り、ＩＥＥＥ１３９４Ｉ／Ｆ１２
のアドレスを指定して、ＡＶデータを順次ＰＣＩバス８
に送出することができる。すなわち、イニシエータは、
タイマー手段１６のカウント値が、プリセット値に等し
くなる時間を最大時間として、データ送出を行うことが
出来る。仮に、送出すべきＡＶデータがまだ残っている
時にプリセット時間が経過した場合は、直ちにバス使用
を中止し、再びアービタ４にＰＣＩバス８の使用許可を
要求する。

【０１４２】一方、ＩＥＥＥ１３９４Ｉ／Ｆ１２は、Ｉ
ＥＥＥ１３９４Ｉ／Ｆ１１からＰＣＩバス８に送出され
たＡＶデータを、受信し、一旦バッファに格納する。

【０１４３】これ以降の動作は、第１の実施の形態と同
一である。

【０１４４】このように、アービタ４が、マスタデバイ
スのタイマー手段のプリセット値を前提として、数２の
条件を満たすように許可の回数を調整してバス使用の許
可の回数を調停することによって、ＩＥＥＥ１３９４Ｉ
／Ｆ１１などがＡＶデータの伝送に必要な伝送量を保証
することが出来る。

【０１４５】なお、本実施の形態では、アービタ４は、
図３、図４で示したアルゴリズムを使用して許可の回数
を調整して、バス使用許可を調停するとして説明した
が、これに限らない。数２の条件を満たすように、乱数
を用いてどのマスタデバイスにＰＣＩバス８の使用許可
を与えるかを決定しても構わない。要するに、数２の条
件を満たすように許可の回数を調整するアルゴリズムで
ありさえすればよい。

【０１４６】（第３の実施の形態）次に第３の実施の形
態について説明する。

【０１４７】本実施の形態の構成は第１の実施の形態と
同一である。

【０１４８】次にこのような本実施の形態の動作を説明
する。

【０１４９】本実施の形態では、ＤＴＶチューナ２４で
放送波を受信し、受信したＡＶデータをＰＣＩバス８、
ホストブリッジ３を介して、メモリ５に格納し、ＣＰＵ
１はメモリ５に格納されているＡＶデータを分離し、グ
ラフックス６が伸長して、ディスプレイに表示する場合
の動作を説明する。

【０１５０】第１の実施の形態と同様にして、ＭＰＥＧ
２トランスポートストリームのトランスポートパケット
を利用して、ＣＳ放送の放送局からＡＶデータが放送波
に載せておくられてきている。

【０１５１】そして、ＤＴＶチューナ２４は、この放送
波を受信し、復調し、順次アイソクロナスパケットとし
てＩＥＥＥ１３９４バス２１に送出する。

【０１５２】ＩＥＥＥ１３９４Ｉ／Ｆ１１は、ＤＴＶチ
ューナ２４が送ったアイソクロナスパケットをチャンネ
ル番号から識別し、受信する。そして、受信したＡＶデ
ータを一旦バッファに格納する。

【０１５３】ここまでの動作は、第１の実施の形態と同
一である。

【０１５４】次に、ＩＥＥＥ１３９４Ｉ／Ｆ１１は、第
１の実施の形態では、ＩＥＥＥ１３９４Ｉ／Ｆ１２にＡ
Ｖデータを伝送したが、本実施の形態ではホストブリッ
ジ３にＡＶデータを伝送する。

【０１５５】その際に、第１の実施の形態で説明したの
と同様にして、ＰＣＩバス８を経由してホストブリッジ
３まで、ＡＶデータを欠落なく伝送することが保証され
る。

【０１５６】このようにして、ＡＶデータがホストブリ
ッジ３に伝送される。

【０１５７】ところで、ホストブリッジ３の内部にはロ
ーカルな内部バスがある。そしてＩＥＥＥ１３９４Ｉ／
Ｆ１１からホストブリッジ３へＡＶデータを伝送するの
と同時に、ディスクＩ／Ｆ９やデバイス１０がメモリ５
へのデータ伝送や、メモリ５からデータを読みとる処理
を行った場合が生じる。

【０１５８】このような場合に、ＡＶデータを欠落なく
メモリ５に伝送出来るように、アービタ４は、ホストブ
リッジ３の内部バスの優先調停を行う。すなわち、ホス
トブリッジ３の内部バスでは、同期データを最優先して
伝送するように調停する。

【０１５９】このような調停は、例えば次のように行
う。すなわち、ホストブリッジ３の内部バスの使用許可
要求が複数あり、その中に同期データを伝送するために
ホストブリッジ３の内部バスの使用許可要求が含まれて
いる場合には、アービタ４は、要求が発せられた時刻に
関係なく、同期データを伝送するための要求にホストブ
リッジ３の内部バスの使用許可を与える。

【０１６０】このようにして、ＩＥＥＥ１３９４Ｉ／Ｆ
１１から送られてきたＡＶデータはメモリ５に格納され
る。

【０１６１】一方、ＣＰＵ１は、ＭＰＥＧ２トランスポ
ートストリームを分離するプログラムを実行している。

【０１６２】メモリ５にＡＶデータが格納されると、Ｃ
ＰＵ１はこのプログラムを実行することによって、順次
ＡＶデータを分離する。そして、ＣＰＵ１は分離したＡ
Ｖデータをホストブリッジ３を介して、グラフィックス
９に伝送する。

【０１６３】この時、分離したＡＶデータは、再びホス
トブリッジ３の内部バスを伝送される。アービタ４は、
前述したのと同様の優先調停を、このＡＶデータに対し
て行う。

【０１６４】グラフィックス６は、ＭＥＰＧ２圧縮され
ているＡＶデータを伸長し、得られた画像データをフレ
ームメモリ７にコピーする。さらにグラフックス６は、
フレームメモリ７に登録されている画像データをアナロ
グ信号に変換し、ディスプレイに出力する。

【０１６５】このように、アービタ４は、ホストブリッ
ジ３の内部バスを伝送されるデータがＡＶデータなどの
同期データである場合には優先調停をするので、メモリ
５に欠落なくＡＶデータを伝送することが出来る。

【０１６６】なお、本実施の形態では、ＩＥＥＥ１３９
４Ｉ／Ｆ１１がＰＣＩバス８を経由してホストブリッジ
３まで、ＡＶデータを伝送する際に、アービタ４は、第
１の実施の形態と同様にしてＰＣＩバス８の調停をする
として説明したが、これに限らない。第２の実施の形態
と同様にしてＰＣＩバス８の調停をしても構わない。

【０１６７】なお、本実施の形態では、グラフィックス
６が圧縮されているＡＶデータの伸長を行うとして説明
したが、これに限らない。ＣＰＵ１が、ＡＶデータを伸
長するプログラムを実行して、このプログラムによって
ソフトウェア的にＡＶデータを伸長しても構わない。

【０１６８】（第４の実施の形態）次に第４の実施の形
態について説明する。

【０１６９】本実施の形態の構成のうち、主要部分を図
５に示す。本実施の形態は、図１に示した第１の実施の
形態のうち、メモリ５をメモリ４５に置き換え、ホスト
ブリッジ３をホストブリッジ４８に置き換えたものであ
る。

【０１７０】メモリ４５は、ポート４６とポート４７の
２つのポートを持つマルチポートメモリであり、ポート
４６はＰＣＩバス８上の同期デバイスとメモリ４５間で
同期データを伝送する専用ポートである。

【０１７１】ホストブリッジ４８は、その内部バス４４
にメモリ４５のポート４７が接続されていおり、ＣＰＵ
１とメモリ４５、ＰＣＩバス８間のデータの受け渡しを
制御する制御チップである。ホストブリッジ４８の内部
には、内部バスーＰＣＩブリッジ９７があり、内部バス
ーＰＣＩブリッジ９７は、内部にポート４６専用のイン
ターフェースを持ち、ＰＣＩバス８とホストブリッジの
内部バス４４と接続している。

【０１７２】次にこのような本実施の形態の動作を説明
する。

【０１７３】本実施の形態では、ＤＴＶチューナ２４で
放送波を受信し、受信したＡＶデータをＰＣＩバス８、
ホストブリッジ４８を介して、メモリ４５に格納し、Ｃ
ＰＵ１はメモリ４５に格納されているＡＶデータを分離
し、グラフックス６が伸長して、ディスプレイに表示す
る場合の動作を説明する。

【０１７４】本実施の形態では、第３の実施の形態との
相違点であるメモリ４５、ホストブリッジ４８の動作を
中心に説明する。

【０１７５】第３の実施の形態と同様にして、ＩＥＥＥ
１３９４Ｉ／Ｆ１１は、ホストブリッジ４８にＡＶデー
タを伝送する。

【０１７６】その際に、第１の実施の形態で示したのと
同様にして、ＰＣＩバス８を経由してホストブリッジ３
まで、ＡＶデータを欠落なく伝送することが保証され
る。

【０１７７】このようにして、ＡＶデータがホストブリ
ッジ４８に伝送される。

【０１７８】ＡＶデータは、内部バスーＰＣＩブリッジ
９７のリアルタイムデータ専用インタフェースから、ポ
ート４６に送られ、メモリ４５に格納される。また、非
同期データについては、ポート４７を経由して伝送が行
われる。

【０１７９】このように、本実施の形態では、ポート４
６をＰＣＩバス８上の同期デバイスとメモリ４５間で同
期データを伝送するポートとして用いる。

【０１８０】従って、ＩＥＥＥ１３９４Ｉ／Ｆ１１から
メモリ４５へＡＶデータを伝送すると同時に、ＣＰＵ１
がメモリ４５へのアクセスを行っても、ＡＶデータをメ
モリ４５に伝送するポートとＣＰＵ１がメモリ４５をア
クセスするポートが分離されているので、ＣＰＵ１のメ
モリアクセスとＡＶデータの欠落のない伝送をお互いに
影響することなく同時に実行できる。

【０１８１】このようにして、ＩＥＥＥ１３９４Ｉ／Ｆ
１１から送られてきたＡＶデータはメモリ４５に格納さ
れる。

【０１８２】一方、ＣＰＵ１は、ＭＰＥＧ２トランスポ
ートストリームを分離するプログラムを実行している。

【０１８３】メモリ４５にＡＶデータが格納されると、
ＣＰＵ１はこのプログラムを実行することによって、順
次ＡＶデータを分離する。そして、ＣＰＵ１は分離した
ＡＶデータをポート４７、ホストブリッジ内部バス４４
を通じて、グラフィクス９に伝送する。

【０１８４】これ以外は第３の実施の形態と同様であ
る。

【０１８５】このように、本実施の形態では、メモリ４
５にポート４６、ポート４７を設けて、ＡＶデータをメ
モリ４５に伝送するポートとＣＰＵ１がメモリ４５をア
クセスするポートを分離することにより、ＣＰＵ１のメ
モリアクセスとＡＶデータの欠落のない伝送をお互いに
影響することなく同時に実行できる。これにより、ＡＶ
データのメモリへの同期データ伝送を保証しても、ＣＰ
Ｕでのソフトウエア実行速度の低下のないコンピュータ
を構成できる。

【０１８６】なお、本実施の形態では、メモリ４５のポ
ートの数が２つであるとして説明したが、これに限らな
い。３つ、４つ等、要するに２つ以上のポートでありさ
えすればよい。

【０１８７】さらに、本実施の形態では、グラフィック
ス６が圧縮されているＡＶデータの伸長を行うとして説
明したが、これに限らない。ＣＰＵ１が、ＡＶデータを
伸長するプログラムを実行して、このプログラムによっ
てソフトウェア的にＡＶデータを伸長しても構わない。

【０１８８】（第５の実施の形態）次に第５の実施の形
態について説明する。

【０１８９】本実施の形態の構成のうち、主要部分を図
６に示す。本実施の形態は、図１に示した第１の実施の
形態のうち、メモリ５をメモリ４９に置き換えたもので
ある。

【０１９０】メモリ４９は、ホストブリッジの内部バス
４４に接続しているポート５０とＰＣＩバス８に接続し
ているポート５１の２つのポートを持つマルチポートメ
モリであり、ポート５１はＰＣＩバス８上の同期デバイ
スとメモリ４９間で同期データを伝送するポートであ
る。

【０１９１】次にこのような本実施の形態の動作を説明
する。

【０１９２】本実施の形態では、ＤＴＶチューナ２４で
放送波を受信し、受信したＡＶデータをＰＣＩバス８、
ポート５１を介して、メモリ４９に格納し、ＣＰＵ１は
メモリ４９に格納されているＡＶデータを分離し、グラ
フックス６が伸長して、ディスプレイに表示する場合の
動作を説明する。

【０１９３】本実施の形態では、第３の実施の形態との
相違点であるメモリ４９、ホストブリッジ３の動作を中
心に説明する。

【０１９４】第３の実施の形態と同様にして、ＩＥＥＥ
１３９４Ｉ／Ｆ１１は、ホストブリッジ３にＡＶデータ
を伝送する。

【０１９５】その際に、第１の実施の形態で示したのと
同様にして、ＰＣＩバス８を経由してポート５１にＡＶ
データを欠落なく伝送することが保証される。

【０１９６】このようにして、ＡＶデータがメモリ４９
に格納される。

【０１９７】一方非同期データの伝送は、ホストブリッ
ジ３のホストブリッジの内部バス４４を経由し、ポート
５０からメモリ４９に伝送が行われる。

【０１９８】このように、本実施の形態では、ポート５
１をＰＣＩバス８上の同期デバイスとメモリ４９間で同
期データを伝送するポートとして用いる。

【０１９９】従って、ＩＥＥＥ１３９４Ｉ／Ｆ１１から
メモリ４９へＡＶデータを伝送すると同時に、ＣＰＵ１
がメモリ４９へのアクセスを行っても、ＡＶデータをメ
モリ４９に伝送するポートとＣＰＵ１がメモリ４９をア
クセスするポートが分離されているので、ＣＰＵ１のメ
モリアクセスとＡＶデータの欠落のない伝送をお互いに
影響することなく同時に実行できる。

【０２００】このようにして、ＩＥＥＥ１３９４Ｉ／Ｆ
１１から送られてきたＡＶデータはメモリ４９に格納さ
れる。

【０２０１】一方、ＣＰＵ１は、ＭＰＥＧ２トランスポ
ートストリームを分離するプログラムを実行している。

【０２０２】メモリ４９にＡＶデータが格納されると、
ＣＰＵ１はこのプログラムを実行することによって、順
次ＡＶデータを分離する。そして、ＣＰＵ１は分離した
ＡＶデータをポート５０、ホストブリッジ３を介して、
グラフィックス９に伝送する。

【０２０３】これ以外は第３の実施の形態と同様であ
る。

【０２０４】このように、本実施の形態では、メモリ４
９にポート５０、ポート５１を設けて、ＡＶデータをメ
モリ４９に伝送するポートとＣＰＵ１がメモリ４９をア
クセスするポートを分離することにより、ＣＰＵ１のメ
モリアクセスとＡＶデータの欠落のない伝送をお互いに
影響することなく同時に実行できる。これにより、ＡＶ
データのメモリ４９への同期データ伝送を保証しても、
ＣＰＵ１でのソフトウエア実行速度の低下のないコンピ
ュータを構成できる。

【０２０５】なお、本実施の形態では、メモリ４９のポ
ートの数が２つであるとして説明したが、これに限らな
い。３つ、４つ等、要するに２つ以上のポートでありさ
えすればよい。

【０２０６】さらに、本実施の形態では、グラフィック
ス６が圧縮されているＡＶデータの伸長を行うとして説
明したが、これに限らない。ＣＰＵ１が、ＡＶデータを
伸長するプログラムを実行して、このプログラムによっ
てソフトウェア的にＡＶデータを伸長しても構わない。

【０２０７】（第６の実施の形態）次に第６の実施の形
態について説明する。

【０２０８】本実施の形態の構成は、第５の実施の形態
と同一である。

【０２０９】本実施の形態のコンピュータは、複数のタ
スクの同時処理が可能なマルチタスクＯＳを備えてい
る。

【０２１０】本実施の形態では、第５の実施の形態のコ
ンピュータ上で実行されるＯＳについて説明する。

【０２１１】本実施の形態のソフトウェアの構成の例を
図７に示す。ＯＳ１１０は、複数のタスクの同時処理が
可能なマルチタスクＯＳである。タスクＡ１１２は、Ｍ
ＰＥＧ２トランスポートストリームを分離する処理を行
うタスクである。タスクＢ１１３はデータベースの検索
処理を行うタスクである。タスクＣ１１４は、文書作成
を行うタスクである。すなわち、タスクＡ１１２は同期
データを処理するタスクである。タスクＢ１１３、タス
クＣ１１４は非同期なデータを処理するタスクである。
ＯＳ１１０、タスクＡ１１２、タスクＢ１１３、タスク
Ｃ１１４はプログラムコードとして第５の実施の形態で
説明した図６のメモリ４９に格納されており、ＣＰＵ１
によって実行される。また、タイマー１１１は、タスク
の実行時間を計測し、ＯＳ１１０にその時間を通知する
手段である。

【０２１２】次にこのような本実施の形態の動作を説明
する。

【０２１３】本実施の形態では、第５の実施の形態で、
ＣＰＵ１がＭＰＥＧ２トランスポートストリームを分離
するタスクＡ１１２を実行する場合の動作について説明
する。

【０２１４】ＣＰＵ１がメモリ４９に格納されているＭ
ＰＥＧ２トランスポートストリームを分離するプログラ
ムを実行する際、同時に、データベースを処理するプロ
グラムが動作しており、データベースの検索処理を実行
したとする。

【０２１５】このとき、ＯＳ１１０が、ＣＰＵ資源をデ
ータベースの検索処理に割り当てると、ＭＰＥＧ２トラ
ンスポートストリームの分離処理が遅れてしまい、デー
タに欠落が生じることになる。

【０２１６】そこで、ＯＳ１１０は、データベースの検
索処理を行う場合でも、ＭＰＥＧ２トランスポートスト
リームの分離処理に割り当てるＣＰＵ資源の確保を保証
した上で、余分なＣＰＵ資源のみをデータベースの検索
処理や文書作成処理に割り当てる。

【０２１７】図１５に、ＯＳ１１０がＣＰＵ１の資源を
各タスクに割り当てるタイムチャートを示す。ＯＳ１１
０は、タイマー１１１に時間を計測させ、１００ｍｓ毎
にタスクの実行を割り当てる。タスクＡ１１２が同期処
理を行うのに１００ｍｓのうち６０ｍｓ分のＣＰＵ１の
資源が必要であったとする。

【０２１８】そうすると、１００ｍｓのうち、タスクＡ
１１２に必ず６０ｍｓ分のＣＰＵ１の資源を割り当て、
残りの４０ｍｓ分のＣＰＵ１の資源をタスクＢ１１３と
タスクＣ１１４に割り当てる。

【０２１９】次の１００ｍｓでも、タスクＡ１１２に６
０ｍｓ分のＣＰＵ１の資源を割り当て、残りの４０ｍｓ
分のＣＰＵ１の資源をタスクＢ１１３とタスクＣ１１４
に割り当てる。

【０２２０】以下、上記の割り当てを繰り返す。

【０２２１】このように、ＯＳ１１０は、タスクを実行
する回数を平等にし、タスクを実行する時間を調整する
ことによって、同期データを処理するタスクに対してＣ
ＰＵ１の資源の確保を保証する。

【０２２２】なお、本実施の形態では、タスクを実行す
る時間を調整することによって、同期データの処理を保
証したが、これに限らない。１回のタスクの処理に割り
当てる時間を平等にして、タスクを実行する回数で調整
しても構わない。

【０２２３】（第７の実施の形態）次に、第７の実施の
形態について説明する。

【０２２４】図８に、第７の実施の形態のコンピュータ
の構成を示す。本実施の形態では、同期データを正常に
処理することが出来るコンピュータのクロック信号につ
いて説明する。

【０２２５】図８に本実施の形態のコンピュータの主要
部分の構成を示す。

【０２２６】図８において、コンピュータは、原発振器
５３、ＰＬＬ回路５４、ホストブリッジ５５、ＰＣＩバ
ス８、ディスクＩ／Ｆ９、デバイス１０、ＩＥＥＥ１３
９４Ｉ／Ｆ６１〜６３から構成される。

【０２２７】また、ホストブリッジ５５は、クロック信
号ドライブ回路５６〜６０を有する。ＩＥＥＥ１３９４
Ｉ／Ｆ６１〜６３はそれぞれＰＬＬ回路６４〜６６を有
する。

【０２２８】また、本実施の形態では、図示していない
が、第１の実施の形態の図１と同様にホストブリッジ５
５には、ホストバス２、グラフックス６、メモリ５が接
続されている。また、ディスクＩ／Ｆ９には、ＣＤ１
９、ＨＤＤ２０が接続されている。またＩＥＥＥ１３９
４Ｉ／Ｆ６１〜６３には、それぞれＩＥＥＥ１３９４バ
ス２１〜２３が接続されている。

【０２２９】原発振器５３は、マザーボード上にあり、
コンピュータで使用する１４．３ＭＨｚの原信号クロッ
クを発信する発振器である。ＰＬＬ回路５４は、１４．
３ＭＨｚの原信号クロックからＰＣＩバス８のクロック
である３３ＭＨｚのクロックを生成するＰＬＬ回路であ
る。ＰＬＬ回路６４〜６６は、３３ＭＨｚのクロックか
らＩＥＥＥ１３９４Ｉ／Ｆ６１〜６３のクロックである
２４．５７６ＭＨｚのクロックを生成するＰＬＬ回路で
ある。

【０２３０】ホストブリッジ５５は、ＰＣＩクロックを
ＰＣＩバス８に供給するためのクロック信号ドライブ回
路５６〜６０を内蔵しているものとする。

【０２３１】また、クロック信号ドライブ回路５６〜６
０は、３３ＭＨｚのクロックを安定して供給するための
回路である。

【０２３２】次にこのような本実施の形態の動作を説明
する。

【０２３３】原発振器５３は、１４．３ＭＨｚで原信号
クロックを発信している。ただし、原発振器５３の発信
周波数は、ＩＥＥＥ１３９４の規格に適合するために、
１００ｐｐｍ以内の精度を持っている。

【０２３４】ＰＬＬ回路５４は、原発振器５３が発信す
る１４．３ＭＨｚからＰＣＩバス８が用いるクロックで
ある３３ＭＨｚのクロックを生成し、ホストブリッジ５
５に供給する。クロック信号ドライブ回路５６〜６０
は、この信号をＰＣＩクロックとしてそれぞれディスク
Ｉ／Ｆ９、デバイス１０、ＩＥＥＥ１３９４Ｉ／Ｆ６１
〜６３に供給する。

【０２３５】ＩＥＥＥ１３９４Ｉ／Ｆ６１〜６３は、ク
ロック信号ドライブ回路５８〜６０から供給されるクロ
ック信号を入力する。そして、ＰＬＬ回路６４〜６６
は、３３ＭＨｚのクロック信号から、ＩＥＥＥ１３９４
で用いる２４．５７６ＭＨｚのクロック信号を生成す
る。ＰＬＬ回路６４〜６６が生成した２４．５７６ＭＨ
ｚのクロック信号は、１００ｐｐｍ以内の精度である。

【０２３６】一般にＰＣＩバス８のクロック信号の周波
数は、厳密に３３ＭＨｚである必要はない。そこで、Ｐ
ＬＬ回路５４から生成したクロック信号からＰＬＬ回路
６４〜６６が２４．５７６ＭＨｚのクロック信号を効率
的に生成出来るように、ＰＬＬ回路５４が生成するＰＣ
Ｉバス８のクロック信号の周波数は、ＰＬＬ回路６４〜
６６が生成するＩＥＥＥ１３９４バス用の２４．５７６
ＭＨｚのクロック信号の周波数の１１／８倍にする。

【０２３７】ディスクＩ／Ｆ９、デバイス１０、ＩＥＥ
Ｅ１３９４Ｉ／Ｆ６１〜６３は、このようにして生成し
た３３ＭＨｚのクロック信号に基づいてＰＣＩバス８を
使用してデータの伝送などを行う。

【０２３８】また、ＩＥＥＥ１３９４Ｉ／Ｆ６１〜６３
は、自らがサイクルマスタになった際に、このように生
成した２４．５７６ＭＨｚのクロック信号に基づいてＩ
ＥＥＥ１３９４バス２１〜２３を使用してデータの伝送
を行う。

【０２３９】ＩＥＥＥ１３９４Ｉ／Ｆ６１〜６３がそれ
ぞれ使用する２４．５７６ＭＨｚのクロック信号は、原
発振器５３から生成したクロック信号であるので、発信
周波数がそれぞれ等しくなる。

【０２４０】従って、ＩＥＥＥ１３９４Ｉ／Ｆ６１から
ＩＥＥＥ１３９４Ｉ／Ｆ６２に同期データを伝送する場
合、ＩＥＥＥ１３９４Ｉ／Ｆ６１とＩＥＥＥ１３９４Ｉ
／Ｆ６２が共にサイクルマスタになっている場合には、
両者で、発信周波数が正確に一致したクロックを使用す
ることが出来るので、正常に同期データを伝送すること
が出来る。

【０２４１】なお、本実施の形態では、２４．５７６Ｍ
Ｈｚのクロック信号を生成して、ＩＥＥＥ１３９４Ｉ／
Ｆ６１〜６３は、２４．５７６ＭＨｚのクロック信号に
基づいてＩＥＥＥ１３９４バス２１〜２３を使用してデ
ータ伝送するとして説明したが、これに限らない。２
４．５７６ＭＨｚの整数倍のクロック信号を生成して、
ＩＥＥＥ１３９４Ｉ／Ｆ６１〜６３は、２４．５７６Ｍ
Ｈｚの整数倍のクロック信号に基づいてＩＥＥＥ１３９
４バス２１〜２３を使用してデータ伝送しても構わな
い。

【０２４２】さらに、本実施の形態では、ＰＣＩバス８
で用いるクロック信号の周波数がＩＥＥＥ１３９４バス
で用いる２４．５７６ＭＨｚのクロック信号の１１／８
になっているとして説明したが、これに限らない。３／
２倍、５／４倍など、要するにＰＣＩクロックが３３Ｍ
Ｈｚ近傍になるようｎ／ｍ（ｎ，ｍは正の整数）を決定
すればよい。

【０２４３】（第８の実施の形態）次に、第８の実施の
形態について説明する。

【０２４４】図９に、第７の実施の形態のコンピュータ
の構成を示す。本実施の形態では、第７の実施の形態と
同様に同期データを正常に処理することが出来るコンピ
ュータのクロック信号について説明する。

【０２４５】図９に本実施の形態のコンピュータの主要
部分の構成を示す。

【０２４６】図９において、コンピュータは、原発振器
５３、ＰＬＬ回路５４、ホストブリッジ５５、ＰＣＩバ
ス８、ディスクＩ／Ｆ９、デバイス１０、ＩＥＥＥ１３
９４Ｉ／Ｆ６９〜７１、クロック信号ドライブ回路７５
〜７７から構成される。

【０２４７】また、ホストブリッジ５５は、クロック信
号ドライブ回路５６〜６０を有する。

【０２４８】また、本実施の形態では、図示していない
が、第１の実施の形態の図１と同様にホストブリッジ５
５には、ホストバス２、グラフックス６、メモリ５が接
続されている。また、ディスクＩ／Ｆ９には、ＣＤ１
９、ＨＤＤ２０が接続されている。またＩＥＥＥ１３９
４Ｉ／Ｆ６９〜７１には、それぞれＩＥＥＥ１３９４バ
ス２１〜２３が接続されている。

【０２４９】原発振器５３は、コンピュータで使用する
１４．３ＭＨｚの原信号クロックを発信する発振器であ
る。ＰＬＬ回路５４は、１４．３ＭＨｚの原信号クロッ
クからＰＣＩバス８のクロックである３３ＭＨｚのクロ
ックを生成するＰＬＬ回路である。ＰＬＬ回路６７は、
１４．３ＭＨｚの原信号クロックからＩＥＥＥ１３９４
Ｉ／Ｆ６９〜７１のクロックである２４．５７６ＭＨｚ
のクロックを生成するＰＬＬ回路である。

【０２５０】ホストブリッジ５５は、ＰＣＩクロックを
ＰＣＩバス８に供給するためのクロック信号ドライブ回
路５６〜６０を内蔵しているものとする。

【０２５１】また、クロック信号ドライブ回路５６〜６
０は、３３ＭＨｚのクロックを安定して供給するための
回路である。

【０２５２】クロック信号ドライブ回路７５〜７７は、
２４．５７６ＭＨｚのクロックを安定して供給するため
の回路である。

【０２５３】次にこのような本実施の形態の動作を説明
する。

【０２５４】原発振器５３は、１４．３ＭＨｚで原信号
クロックを発信している。ただし、原発振器５３の発信
周波数は、ＩＥＥＥ１３９４の規格に適合するために、
１００ｐｐｍ以内の精度を持っている。

【０２５５】ＰＬＬ回路５４は、原発振器５３が発信す
る１４．３ＭＨｚからＰＣＩバス８が用いるクロックで
ある３３ＭＨｚのクロックを生成し、ホストブリッジ５
５に供給する。クロック信号ドライブ回路５６〜６０
は、この信号をＰＣＩクロックとしてそれぞれディスク
Ｉ／Ｆ９、デバイス１０、ＩＥＥＥ１３９４Ｉ／Ｆ６９
〜７１に供給する。

【０２５６】ＩＥＥＥ１３９４Ｉ／Ｆ６９〜７１は、ク
ロック信号ドライブ回路５８〜６０から供給されるクロ
ック信号を入力する。

【０２５７】一方、ＰＬＬ回路６７は、原発振器５３の
１４．３ＭＨｚのクロック信号から、ＩＥＥＥ１３９４
で用いる２４．５７６ＭＨｚのクロック信号を生成す
る。生成したクロック信号はクロック信号ドライブ回路
７５〜７７から、サイドバンド信号としてＩＥＥＥ１３
９４Ｉ／Ｆ６９〜７１に安定供給される。ＰＬＬ回路６
７が生成した２４．５７６ＭＨｚのクロック信号は、１
００ｐｐｍ以内の精度である。

【０２５８】ディスクＩ／Ｆ９、デバイス１０、ＩＥＥ
Ｅ１３９４Ｉ／Ｆ６９〜７１は、このようにして生成し
た３３ＭＨｚのクロック信号に基づいてＰＣＩバス８を
使用してデータの伝送などを行う。

【０２５９】また、ＩＥＥＥ１３９４Ｉ／Ｆ６９〜７１
は、自らがサイクルマスタになった際に、このように生
成した２４．５７６ＭＨｚのクロック信号に基づいてＩ
ＥＥＥ１３９４バス２１〜２３を使用してデータの伝送
を行う。

【０２６０】ＩＥＥＥ１３９４Ｉ／Ｆ６９〜７１がそれ
ぞれ使用する２４．５７６ＭＨｚのクロック信号は、原
発振器５３から生成したクロック信号であるので、発信
周波数がそれぞれ等しくなる。

【０２６１】従って、ＩＥＥＥ１３９４Ｉ／Ｆ６９から
ＩＥＥＥ１３９４Ｉ／Ｆ７０に同期データを伝送する場
合、ＩＥＥＥ１３９４Ｉ／Ｆ６９とＩＥＥＥ１３９４Ｉ
／Ｆ７０が共にサイクルマスタになっている場合には、
両者で、発信周波数が正確に一致したクロックを使用す
ることが出来るので、正常に同期データを伝送すること
が出来る。

【０２６２】なお、本実施の形態では、２４．５７６Ｍ
Ｈｚのクロック信号を生成して、ＩＥＥＥ１３９４Ｉ／
Ｆ６９〜７１は、２４．５７６ＭＨｚのクロック信号に
基づいてＩＥＥＥ１３９４バス２１〜２３を使用してデ
ータ伝送するとして説明したが、これに限らない。２
４．５７６ＭＨｚの整数倍のクロック信号を生成して、
ＩＥＥＥ１３９４Ｉ／Ｆ６９〜７１は、２４．５７６Ｍ
Ｈｚの整数倍のクロック信号に基づいてＩＥＥＥ１３９
４バス２１〜２３を使用してデータ伝送しても構わな
い。

【０２６３】（第９の実施の形態）次に、第９の実施の
形態について説明する。

【０２６４】本実施の形態では、ＩＥＥＥ１３９４バス
の時刻基準であるサイクルタイムレジスタのカウンタ値
をＩＥＥＥ１３９４Ｉ／Ｆ間で、同期させる方法につい
て説明する。

【０２６５】図１０に本実施の形態のコンピュータの主
要部分の構成を示す。本実施の形態は、第８の実施の形
態に加えて、サイクルカウンタ６８を備えている。

【０２６６】サイクルカウンタ６８は、ＰＣＩバス８に
接続されており、ＩＥＥＥ１３９４におけるサイクルタ
イムレジスタとビット構成及びカウントするクロックの
周波数が同一であるカウンタである。

【０２６７】ＩＥＥＥ１３９４Ｉ／Ｆ６９〜７１は、第
８の実施の形態では図示しなかったが、サイクルタイム
レジスタ７２〜７４を備えている。

【０２６８】図１１にサイクルタイムレジスタ７２〜７
４の時刻表現方法９７を示す。最初の７ビットは、ｓｅ
ｃｏｎｄ＿ｃｏｕｎｔと呼ばれ、単位は秒で、０〜１２
７までの値を取る。次の１３ビットは、ｃｙｃｌｅ＿ｃ
ｏｕｎｔと呼ばれ、単位は１２５マイクロ秒で、０〜７
９９９までの値を取る。最後の１２ビットはｃｙｃｌｅ
＿ｏｆｆｓｅｔと呼ばれ、単位は２４５７６０００分の
1秒で、０〜３０７１までの値を取る。

【０２６９】次にこのような本実施の形態の動作を説明
する。

【０２７０】第８の実施の形態と同様にして、ディスク
Ｉ／Ｆ９、デバイス１０、ＩＥＥＥ１３９４Ｉ／Ｆ６９
〜７１にはＰＣＩバス８用のクロック信号が供給されて
いる。さらに、ＩＥＥＥ１３９４Ｉ／Ｆ６９〜７１には
ＩＥＥＥ１３９４バス用のクロック信号が供給されてい
る。

【０２７１】また、ＰＬＬ回路６７で生成された２４．
５７６ＭＨｚのクロック信号は、サイクルカウンタ６８
にも供給される。

【０２７２】サイクルカウンタ６８は、この２４．５７
６ＭＨｚのクロックでカウントアップしている。

【０２７３】ところで、ＩＥＥＥ１３９４Ｉ／Ｆ６９が
接続しているＩＥＥＥ１３９４バス２１において、ＩＥ
ＥＥ１３９４Ｉ／Ｆ６９がサイクルマスタになったとす
る。

【０２７４】そうすると、ＩＥＥＥ１３９４Ｉ／Ｆ６９
は、ＰＣＩバス８を介してサイクルカウンタ６８の値を
読み込み、自らのサイクルタイムレジスタ７２にプリセ
ットする。

【０２７５】サイクルマスタになったＩＥＥＥ１３９４
Ｉ／Ｆ６９は、サイクルスタート要求を送信し、ＩＥＥ
Ｅ１３９４バス２１に接続している各デバイスにサイク
ルタイムレジスタ７２の内容をコピーする。

【０２７６】同様に、ＩＥＥＥ１３９４Ｉ／Ｆ７０がサ
イクルマスタになったとする。

【０２７７】そうすると、ＩＥＥＥ１３９４Ｉ／Ｆ７０
は、ＰＣＩバス８を介してサイクルカウンタ６８の値を
読み込み、自らのサイクルタイムレジスタ７３にプリセ
ットする。

【０２７８】サイクルマスタになったＩＥＥＥ１３９４
Ｉ／Ｆ７０は、サイクルスタート要求を送信し、ＩＥＥ
Ｅ１３９４バス２２に接続している各デバイスにサイク
ルタイムレジスタ７３の内容をコピーする。

【０２７９】このように、ＩＥＥＥ１３９４Ｉ／Ｆ６９
とＩＥＥＥ１３９４Ｉ／Ｆ７０が共にサイクルマスタに
なっているときには、ＩＥＥＥ１３９４バス２１とＩＥ
ＥＥ１３９４バス２２が別々のバスＩＤを持つ異なった
バスであるにもかかわらず、同一の時刻基準を持つよう
になる。

【０２８０】従って、同一の時刻基準を持っているの
で、ＩＥＥＥ１３９４Ｉ／Ｆ６９からＰＣＩバス８を介
してＩＥＥＥ１３９４Ｉ／Ｆ７０に同期データを伝送す
ることが可能になる。

【０２８１】なお、本実施の形態では、ＩＥＥＥ１３９
４Ｉ／Ｆ６９、７０がサイクルカウンタ６８の値をＰＣ
Ｉバス８を介して読み込むとして説明したが、これに限
らない。サイクルカウンタ６８の値をＰＣＩバス８を介
さず直接サイドバンド信号を用いて各ＩＥＥＥ１３９４
Ｉ／Ｆに供給し、この値を各ＩＥＥＥ１３０４Ｉ／Ｆは
自らのサイクルタイムレジスタにプリセットしても構わ
ない。

【０２８２】（第１０の実施の形態）次に、第１０の実
施の形態について説明する。

【０２８３】本実施の形態では、第９の実施の形態と同
様にＩＥＥＥ１３９４バスの時刻基準であるサイクルタ
イムレジスタのカウンタ値をＩＥＥＥ１３９４Ｉ／Ｆ間
で、同期させる方法について説明する。

【０２８４】図１２に本実施の形態のコンピュータの主
要部分の構成を示す。本実施の形態は、第８の実施の形
態に加えて、ＩＥＥＥ１３９４Ｉ／Ｆ７８〜７９がサイ
クルカウンタ８１〜８３を備えている。

【０２８５】サイクルカウンタ８１〜８３は、ＩＥＥＥ
１３９４におけるサイクルタイムレジスタとビット構成
及びカウントするクロックの周波数が同一であるカウン
タである。

【０２８６】ＩＥＥＥ１３９４Ｉ／Ｆ７８〜８０は、第
８の実施の形態では図示しなかったが、サイクルタイム
レジスタ７２〜７４を備えている。

【０２８７】図１１にサイクルタイムレジスタ７２〜７
４の時刻表現方法９７を示す。最初の７ビットは、ｓｅ
ｃｏｎｄ＿ｃｏｕｎｔと呼ばれ、単位は秒で、０〜１２
７までの値を取る。次の１３ビットは、ｃｙｃｌｅ＿ｃ
ｏｕｎｔと呼ばれ、単位は１２５マイクロ秒で、０〜７
９９９までの値を取る。最後の１２ビットはｃｙｃｌｅ
＿ｏｆｆｓｅｔと呼ばれ、単位は２４５７６０００分の
1秒で、０〜３０７１までの値を取る。

【０２８８】次にこのような本実施の形態の動作を説明
する。

【０２８９】第８の実施の形態と同様にして、ディスク
Ｉ／Ｆ９、デバイス１０、ＩＥＥＥ１３９４Ｉ／Ｆ７８
〜８０にはＰＣＩバス８用のクロック信号が供給されて
いる。さらに、ＩＥＥＥ１３９４Ｉ／Ｆ７８〜８０には
ＩＥＥＥ１３９４バス用のクロック信号が供給されてい
る。

【０２９０】また、ＰＬＬ回路６７で生成された２４．
５７６ＭＨｚのクロック信号は、サイクルカウンタ８１
〜８３にも供給される。

【０２９１】サイクルカウンタ８１〜８３は、この２
４．５７６ＭＨｚのクロックでカウントアップしてい
る。

【０２９２】さらに、コンピュータの電源を入れたタイ
ミングで、サイクルカウンタ８１〜８３のカウント値は
ゼロに同時リセットされる。

【０２９３】従って、サイクルカウンタ８１〜８３は厳
密に同一時刻をカウントしている。

【０２９４】ところで、ＩＥＥＥ１３９４Ｉ／Ｆ７８が
接続しているＩＥＥＥ１３９４バス２１において、ＩＥ
ＥＥ１３９４Ｉ／Ｆ７８がサイクルマスタになったとす
る。

【０２９５】そうすると、ＩＥＥＥ１３９４Ｉ／Ｆ７８
は、サイクルカウンタ８１のカウント値を自らのサイク
ルタイムレジスタ７２にプリセットする。

【０２９６】サイクルマスタになったＩＥＥＥ１３９４
Ｉ／Ｆ７８は、サイクルスタート要求を送信し、ＩＥＥ
Ｅ１３９４バス２１に接続している各デバイスにサイク
ルタイムレジスタ７２の内容をコピーする。

【０２９７】同様に、ＩＥＥＥ１３９４Ｉ／Ｆ７９がサ
イクルマスタになったとする。

【０２９８】そうすると、ＩＥＥＥ１３９４Ｉ／Ｆ７９
は、サイクルカウンタ８２のカウント値を自らのサイク
ルタイムレジスタ７３にプリセットする。

【０２９９】サイクルマスタになったＩＥＥＥ１３９４
Ｉ／Ｆ７９は、サイクルスタート要求を送信し、ＩＥＥ
Ｅ１３９４バス２２に接続している各デバイスにサイク
ルタイムレジスタ７３の内容をコピーする。

【０３００】このように、ＩＥＥＥ１３９４Ｉ／Ｆ７８
とＩＥＥＥ１３９４Ｉ／Ｆ７９が共にサイクルマスタに
なっているときには、ＩＥＥＥ１３９４バス２１とＩＥ
ＥＥ１３９４バス２２が別々のバスＩＤを持つ異なった
バスであるにもかかわらず、同一の時刻基準を持つよう
になる。

【０３０１】従って、同一の時刻基準を持っているの
で、ＩＥＥＥ１３９４Ｉ／Ｆ７８からＰＣＩバス８を介
してＩＥＥＥ１３９４Ｉ／Ｆ７９に同期データを伝送す
ることが可能になる。

【０３０２】（第１１の実施の形態）次に、第１１の実
施の形態について説明する。

【０３０３】本実施の形態では、ＰＣＩバスを介して同
期データを伝送する際に伝送用のタイムスタンプの処理
について説明する。

【０３０４】図１３に本実施の形態のコンピュータの主
要部分の構成を示す。本実施の形態の第１の実施の形態
との相違点は、ＩＥＥＥ１３９４Ｉ／Ｆ８４〜８６がタ
イムスタンプ計算手段８７〜８９をそれぞれ備えている
点である。

【０３０５】タイムスタンプ計算手段８７〜８９は、同
期データを伝送する際に付加されるタイムスタンプの値
を計算する手段である。

【０３０６】次にこのような本実施の形態の動作につい
て説明する。

【０３０７】本実施の形態では、ＤＴＶチューナ２４
で、ＣＳ放送を受信し、受信したＡＶデータをＤＶＣＲ
２５で記録する場合の動作を説明する。

【０３０８】第１の実施の形態と同様にして、ＤＴＶチ
ューナ２４からＩＥＥＥ１３９４Ｉ／Ｆ８４にＡＶデー
タが送られてくる。

【０３０９】タイムスタンプ計算手段８７は、伝送用の
タイムスタンプの値にＡＶデータをＰＣＩバス８を経由
することによって発生する遅延時間を加算した値をタイ
ムスタンプの値とする。そしてＩＥＥＥ１３９４Ｉ／Ｆ
８４は、順次ＡＶデータをＰＣＩバス８に送出する。

【０３１０】ＩＥＥＥ１３９４Ｉ／Ｆ８５は、ＩＥＥＥ
１３９４Ｉ／Ｆ１１からＰＣＩバス８に送出されたＡＶ
データを、受信し、一旦バッファに格納する。

【０３１１】ＩＥＥＥ１３９４Ｉ／Ｆ８５は、第１の実
施の形態と同様にして、このＡＶデータをＤＶＣＲ２５
に伝送する。

【０３１２】ＤＶＣＲ２５は、伝送用のタイムスタンプ
の値に基づいてＡＶデータの処理のタイミングを決定し
ながら、ＡＶデータをテープ媒体に記録していく。

【０３１３】伝送用のタイムスタンプの値は、ＰＣＩバ
ス８を経由することによって発生する遅延をも考慮した
値になっているので、ＤＶＣＲ２５は正常にＡＶデータ
を処理することが出来る。

【０３１４】（第１２の実施の形態）次に、第１２の実
施の形態について説明する。

【０３１５】本実施の形態では、第１１の実施の形態と
同様にＰＣＩバスを介して同期データを伝送する際に伝
送用のタイムスタンプの処理について説明する。

【０３１６】本実施の形態では、ＰＣＩバス同士がＰＣ
ＩーＰＣＩブリッジで接続されており、同期データが複
数のＰＣＩバスとＰＣＩーＰＣＩブリッジを経由する場
合のタイムスタンプの処理について説明する。

【０３１７】図１４に本実施の形態のコンピュータの主
要部分の構成を示す。本実施の形態では、ＰＣＩバス１
（９１）にＩＥＥＥ１３９４Ｉ／Ｆ８４が接続されてお
り、ＰＣＩバス３にＩＥＥＥ１３９４Ｉ／Ｆ８５が接続
されている。

【０３１８】次にこのような本実施の形態の動作につい
て第１１の実施の形態との相違点を中心に説明する。

【０３１９】本実施の形態では、ＤＴＶチューナ２４
で、ＣＳ放送を受信し、受信したＡＶデータをＤＶＣＲ
２５で記録する場合の動作を説明する。

【０３２０】ＩＥＥＥ１３９４Ｉ／Ｆ８４から、ＩＥＥ
Ｅ１３９４Ｉ／Ｆ８５にＡＶデータを伝送する経路は、
ＰＣＩバス１（９１）、ＰＣＩーＰＣＩブリッジａ（９
４）、ＰＣＩバス０（９０）、ＰＣＩーＰＣＩブリッジ
ｂ（９５）、ＰＣＩバス２（９２）、ＰＣＩーＰＣＩブ
リッジｃ（９６）、ＰＣＩバス３である。

【０３２１】従って、タイムスタンプ計算手段８７は、
伝送用のタイムスタンプの値にＡＶデータを上記の経路
を経由することによって発生する遅延時間を加算した値
をタイムスタンプの値とする。そしてＩＥＥＥ１３９４
Ｉ／Ｆ８４は、順次ＡＶデータをＰＣＩバス１（９１）
に送出する。

【０３２２】それ以外は第１１の実施の実施の形態と同
様である。

【０３２３】すなわち、本実施の形態では、ＰＣＩバス
がＰＣＩバスーＰＣＩバスブリッジで接続されており、
ＩＥＥＥ１３９４Ｉ／Ｆが別のＰＣＩバスに接続されて
いる場合にも正常にＡＶデータを処理することが出来
る。

【０３２４】なお、本実施の形態のＩＥＥＥ１３９４Ｉ
／Ｆは本発明の同期デバイスの例であり、本実施の形態
のディスクＩ／Ｆ９、デバイス１０などは本発明の非同
期デバイスの例であり、本実施の形態のＡＶデータは本
発明の同期データの例であり、本実施の形態のアービタ
は本発明のバス調停手段の例であり、本実施の形態の原
発振器は本発明の原発振手段の例であり、本実施の形態
のＰＬＬ回路６７は本発明の第１のＰＬＬ手段の例であ
り、本実施の形態のＰＬＬ回路５４は本発明の第２のＰ
ＬＬ手段の例であり、本実施の形態のＰＬＬ回路６４〜
６６は本発明の第３のＰＬＬ手段の例である。

【０３２５】さらに、本発明の複数のデバイスが共用す
るコンピュータの内部バスは、本実施の形態におけるＰ
ＣＩ準拠のバスに限らず、ＶＬバス、ＥＩＳＡバス、Ｍ
ＣＡなど、要するに同期デバイスや非同期デバイスなど
の複数のデバイスが共用するバスでありさえすればよ
い。

【０３２６】さらに、本実施の形態では、ＩＥＥＥ１３
９４Ｉ／Ｆを用いて同期データを伝送するとして説明し
たがこれに限らない。ＵＳＢ、ＵＳＢ２など、要するに
同期伝送可能な伝送路とＰＣＩバスとをインターフェー
スする伝送路変換デバイスでありさえすれよい。

【０３２７】さらに、本発明のコンピュータの全部また
は一部の手段の全部または一部の機能をコンピュータに
より実行させるためのプログラムを記録したことを特徴
とするプログラム記録媒体も本発明に属する。

【０３２８】

【発明の効果】以上説明したところから明らかなよう
に、伝送帯域の保証が必要な同期データを正常に処理す
ることが出来るコンピュータを提供することが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるコンピュー
タの構成を示すブロック図

【図２】本発明の第１の実施の形態におけるバス調停の
ための巡回型アルゴリズムの例を示す図

【図３】本発明の第２の実施の形態における許可の回数
をデバイス毎に変えるアルゴリズムの例を示す図。

【図４】本発明の第２の実施の形態における許可の回数
をデバイス毎に変えるアルゴリズムの例を示す図。

【図５】本発明の第３の実施の形態におけるコンピュー
タの主要部分の構成を示すブロック図

【図６】本発明の第４の実施の形態におけるコンピュー
タの主要部分の構成を示すブロック図

【図７】本発明の第５の実施の形態におけるコンピュー
タのソフトウェア構成を示すブロック図

【図８】本発明の第６の実施の形態におけるコンピュー
タの構成を示すブロック図

【図９】本発明の第７の実施の形態におけるコンピュー
タの構成を示すブロック図

【図１０】本発明の第８の実施の形態におけるコンピュ
ータの構成を示すブロック図

【図１１】サイクルタイムレジスタの時刻表現方法を示
す図

【図１２】本発明の第９の実施の形態におけるコンピュ
ータの構成を示すブロック図

【図１３】本発明の第１０の実施の形態におけるコンピ
ュータの構成を示すブロック図

【図１４】本発明の第１１の実施の形態におけるコンピ
ュータのＰＣＩバスの構成を示すブロック図

【図１５】 本発明の第６の実施の形態におけるマルチ
タスクＯＳがタスクを実行する様子を示すタイムチャー
ト図

【図１６】従来のコンピュータの構成を示すブロック図

【符号の説明】 １ ＣＰＵ ２ ホストバス ３ ホストブリッジ ５ メモリ ６ グラフィックス ７ フレームメモリ ８ ＰＣＩバス ９ ディスクＩ／Ｆ １０ デバイス １１〜１３ ＩＥＥＥ１３９４Ｉ／Ｆ １４〜１８ タイマー手段 １９ ＣＤ ２０ ＨＤＤ ２１〜２３ ＩＥＥＥ１３９４バス ２４ ＤＴＶチューナ ２５ ＤＶＣＲ ２６ ＨＤＤ ４４ ホストブリッジの内部バス ４５ メモリ ４８ ホストブリッジ ４９ メモリ ５０、５１ ポート ５３ 原発振器 ５４ ＰＬＬ回路 ５５ ホストブリッジ ５６〜６０ クロック信号ドライブ回路 ６２〜６３ ＩＥＥＥ１３９４Ｉ／Ｆ ６４〜６６ ＰＬＬ回路 ７５〜７７ クロック信号ドライブ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 29/06 Ｈ０４Ｌ 13/00 ３０５Ｄ (72)発明者 齋藤 浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 池田 達彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B061 BA01 BB01 BB16 BC03 BC04 BC08 RR03 RR06 5B077 FF12 MM02 NN02 5K034 AA06 CC01 FF01 FF12 GG02 GG06 HH03 HH65 MM21 PP03 PP04

Claims (36)

【特許請求の範囲】
1. 【請求項１】 複数のデバイスが共用するコンピュータ
   の内部バスと、 伝送帯域の保証が必要な同期データを前記内部バスを通
   じて伝送する前記内部バスに接続された同期デバイス
   と、 伝送帯域の保証が不要な非同期データを前記内部バスを
   通じて伝送する前記内部バスに接続された非同期デバイ
   スと、 前記同期デバイスもしくは前記非同期デバイスからの前
   記内部バスの使用要求に対して、公平もしくは同期デバ
   イスを優先して前記バスの使用許可を与えるバス調停手
   段と、 少なくとも前記内部バス手段を通じて伝送されるデータ
   の処理もしくは前記同期デバイス及び非同期デバイスを
   制御するＣＰＵとを備えたことを特徴とするコンピュー
   タ。
2. 【請求項２】 前記内部バスは物理的もしくは論理的に
   ＰＣＩバス準拠であることを特徴とする請求項１記載の
   コンピュータ。
3. 【請求項３】 前記内部バスに接続され前記内部バスを
   通じてデータを伝送する前記同期デバイスもしくは前記
   非同期デバイスは、前記内部バスに物理的もしくは論理
   的に接続されたデバイスから読み書き可能な前記内部バ
   スの連続使用時間を保証するためのタイマー手段を備
   え、 前記バス調停手段は、前記内部バスの使用要求に対して
   公平に使用許可を与える調停を行い、前記内部バスに物
   理的もしくは論理的に接続された前記デバイスが各デバ
   イスに内蔵された前記タイマー手段のプリセット値を調
   整することにより、前記同期データの伝送帯域保証を行
   う事を特徴とする請求項１または請求項２に記載のコン
   ピュータ。
4. 【請求項４】 前記公平に使用許可を与える調停とは、
   前記同期もしくは非同期デバイスからの複数の前記内部
   バス使用要求に対して、巡回型アルゴリズムで使用許可
   を与える調停である事を特徴とする請求項３記載のコン
   ピュータ。
5. 【請求項５】 前記公平に使用許可を与える調停とは、
   前記同期もしくは非同期デバイスからの複数の前記内部
   バス使用要求に対して、所定の時間内に、同一回数の使
   用許可を与える調停である事を特徴とする請求項３記載
   のコンピュータ。
6. 【請求項６】 前記タイマー手段のプリセット値の調整
   は、前記内部バスに接続され前記内部バスの使用要求を
   出す前記同期デバイスと前記非同期デバイス全てのプリ
   セット値の総和を分母とし、前記内部バスを使用する前
   記同期デバイスのプリセット値を分子とした数値が、少
   なくとも前記内部バスの総伝送可能レートに対する前記
   同期デバイスが必要とする伝送レートの割合以上となる
   ようにして行われることを特徴とする請求項３〜５のい
   ずれかに記載のコンピュータ。
7. 【請求項７】 前記内部バスに接続され前記内部バスを
   通じてデータを伝送する前記同期デバイスもしくは前記
   非同期デバイスは、前記内部バスに物理的もしくは論理
   的に接続されたデバイスから読み書き可能な前記内部バ
   スの連続使用時間を保証するためタイマー手段を備え、 前記バス調停手段は、前記内部バスの使用要求に対して
   前記同期デバイスに優先的に使用許可を与える調停を行
   い、前記同期データの伝送帯域保証を行う事を特徴とす
   る請求項１または２に記載のコンピュータ。
8. 【請求項８】 前記同期デバイスに優先的に前記内部バ
   スの使用許可を与える調停とは、前記同期デバイスのバ
   ス使用許可回数を他のデバイスより多くする調停である
   ことを特徴とする請求項７記載のコンピュータ。
9. 【請求項９】前記同期デバイスのバスの使用許可回数
   は、前記内部バスに接続され前記内部バスの使用要求を
   出す各デバイスの前記タイマー値と各デバイスのバス使
   用許可回数の乗算値の総和を分母とし、前記内部バスを
   使用する前記同期デバイスの前記タイマー値とバス使用
   回数の乗算値を分子とした数値が、少なくとも前記内部
   バスの総伝送可能レートに対する前記同期デバイスが必
   要とする伝送レートの割合以上となるようにして行われ
   ることを特徴とする請求項７または８に記載のコンピュ
   ータ。
10. 【請求項１０】 前記同期デバイスは、特定の同期伝送
    可能な伝送路と前記内部バスとをインタフェースする伝
    送路変換デバイスである事を特徴とする請求項１〜９の
    いずれかに記載のコンピュータ。
11. 【請求項１１】前記特定の同期伝送可能な伝送路とは、
    ＩＥＥＥ１３９４規格準拠のバスである事を特徴とする
    請求項１０記載のコンピュータ。
12. 【請求項１２】 前記内部バスに物理的もしくは論理的
    に接続されたデバイスとは前記ＣＰＵである事を特徴と
    する請求項３またはは請求項７に記載のコンピュータ。
13. 【請求項１３】 前記同期デバイスは、自らのプリセッ
    ト値として所定の値を用い、その値を前記バス調停手段
    に伝送し、前記バス調停手段はその値を用いて優先調停
    することを特徴とする請求項７〜９記載のコンピュー
    タ。
14. 【請求項１４】 前記同期デバイスが非同期データを前
    記内部バスを通じて伝送する際、前記同期デバイスは非
    同期デバイスとして調停されることを特徴とする請求項
    １〜１３のいずれかに記載のコンピュータ。
15. 【請求項１５】 前記内部バスに接続されたデバイス
    が、前記プリセット値で指定された時間を越えてバスを
    使用する機能を持つ場合、前記ＣＰＵは前記機能を前記
    デバイスが使用しないように前記デバイスに指示する事
    を特徴とする請求項１〜１４のいずれかに記載のコンピ
    ュータ。
16. 【請求項１６】 メモリと、 少なくとも前記ＣＰＵのホストバスと前記メモリと前記
    内部バス間で相互にデータを伝送を行うホストブリッジ
    とを備え、 前記ホストブリッジは、前記内部バスに接続された前記
    同期デバイスが前記メモリに同期データを伝送する際、
    同期データ伝送を保証する事を特徴とする請求項１〜１
    ５のいずれかに記載のコンピュータ。
17. 【請求項１７】 メモリと、 前記ＣＰＵのホストバスと前記メモリと前記内部バスと
    を結ぶホストブリッジとを備え、 前記メモリは、少なくとも２ポート以上を有するマルチ
    ポートメモリを含んで構成され、前記マルチポートの
    内、少なくとも１ポートを前記同期データ伝送専用に用
    いる事を特徴とする請求項１〜１６のいずれかに記載の
    コンピュータ。
18. 【請求項１８】 前記専用のポートは、前記ホストブリ
    ッジの内部バスに接続されていることを特徴とする請求
    項１７記載のコンピュータ。
19. 【請求項１９】 前記専用のポートは、前記内部バスに
    接続されていることを特徴とする請求項１７記載のコン
    ピュータ。
20. 【請求項２０】 ＣＰＵと、 ＩＥＥＥ１３９４インターフェースと、複数のタスクの
    同時処理が可能なマルチタスクＯＳを備え、前記マルチ
    タスクＯＳは、前記ＩＥＥＥ１３９４インターフェース
    を通じて伝送された同期データもしくは前記ＩＥＥＥ１
    ３９４インターフェースに伝送する同期データをリアル
    タイム処理するタスクとその他のタスクを同時に実行す
    る際に、前記同期データをリアルタイム処理するタスク
    に少なくとも必要なＣＰＵ資源を確保し、前記リアルタ
    イム処理を保証する事を特徴とする請求項１１に記載の
    コンピュータ。
21. 【請求項２１】 複数のＩＥＥＥ１３９４インターフェ
    ースと、 前記複数のＩＥＥＥ１３９４インターフェースが接続さ
    れているコンピュータの内部バスと、 原信号クロックを発振する原発振手段とを備え、 前記複数のＩＥＥＥ１３９４インターフェースは、前記
    原信号クロックから直接または間接に生成した24.576MH
    zもしくはその整数倍のクロックを用いることを特徴と
    するコンピュータ。
22. 【請求項２２】 前記内部バスは、物理的もしくは論理
    的にＰＣＩバスであることを特徴とする請求項２１記載
    のコンピュータ。
23. 【請求項２３】 前記原信号クロックの精度は、１００
    ｐｐｍ以下であることを特徴とする請求項２１または２
    ２に記載のコンピュータ。
24. 【請求項２４】 前記ＩＥＥＥ１３９４インターフェー
    スで用いる前記原信号クロックから生成した24.576MHz
    もしくはその整数倍のクロックの精度は、１００ｐｐｍ
    以下であることを特徴とする請求項２３記載のコンピュ
    ータ。
25. 【請求項２５】 前記原信号クロックから前記複数のＩ
    ＥＥＥ１３９４インターフェースで用いる24.576MHzも
    しくはその整数倍のクロックを生成する第１のＰＬＬ手
    段を備え、 前記24.576MHzもしくはその整数倍のクロックは、前記
    内部バスの信号線を通過することなく、直接的に前記複
    数のＩＥＥＥ１３９４インターフェースに伝送されるこ
    とを特徴とする請求項２１〜２４のいずれかに記載のコ
    ンピュータ。
26. 【請求項２６】 前記原信号クロックから前記内部バス
    のクロックを生成する第２のＰＬＬ手段と、 前記複数のＩＥＥＥ１３９４インターフェースは、前記
    内部バスのクロックから24.576MHzもしくはその整数倍
    のクロックを生成する第３のＰＬＬ手段を有することを
    特徴とする請求項２１〜２４のいずれかに記載のコンピ
    ュータ。
27. 【請求項２７】 前記内部バスのクロックの周波数は、
    前記24.576MHzのｎ／ｍ倍（ｎ、ｍは正の整数）である
    ことを特徴とする請求項２６記載のコンピュータ。
28. 【請求項２８】 ｎ／ｍは、１１／８もしくは３／２も
    しくは５／４である事をを特徴とする請求項２７記載の
    コンピュータ。
29. 【請求項２９】 少なくとも１つのＩＥＥＥ１３９４イ
    ンターフェースと、 前記ＩＥＥＥ１３９４インターフェースと、前記ＩＥＥ
    Ｅ１３９４インターフェースのサイクルタイムレジスタ
    と少なくともビット構成及び、カウントするクロックの
    周波数が同一であるサイクルカウンタとが接続されたコ
    ンピュータの内部バスとを備え、 前記ＩＥＥＥ１３９４インターフェースがサイクルマス
    タになった際、前記サイクルカウンタの値は、前記サイ
    クルマスタとなったＩＥＥＥ１３９４インターフェース
    内のサイクルタイムレジスタにセットされることを特徴
    とするコンピュータ。
30. 【請求項３０】 前記内部バスは、物理的もしくは論理
    的にＰＣＩバス準拠であることを特徴とする請求項２９
    記載のコンピュータ。
31. 【請求項３１】 ＩＥＥＥ１３９４インターフェースの
    サイクルタイムレジスタと少なくともビット構成及び、
    カウントするクロックの周波数が同一であり、お互いに
    同一時刻を刻むサイクルカウンタをそれぞれ有する複数
    のＩＥＥＥ１３９４インターフェースと、 前記複数のＩＥＥＥ１３９４インターフェースが接続さ
    れているコンピュータの内部バスとを備え、 前記ＩＥＥＥ１３９４インターフェースがサイクルマス
    タになった際に、そのＩＥＥＥ１３９４インターフェー
    スは、自らのサイクルカウンタの値を自らのサイクルタ
    イムレジスタにセットすることを特徴とするコンピュー
    タ。
32. 【請求項３２】 前記内部バスは、物理的もしくは論理
    的にＰＣＩバス準拠であることを特徴とする請求項３１
    記載のコンピュータ。
33. 【請求項３３】 前記複数のサイクルムカウンタ間の同
    期はパワーオン時に同時リセットで行われる特徴とする
    請求項３２に記載のコンピュータ。
34. 【請求項３４】 複数のＩＥＥＥ１３９４インターフェ
    ースと、 前記複数のＩＥＥＥ１３９４インターフェースが接続さ
    れたコンピュータの内部バスとを備え、 前記複数のＩＥＥＥ１３９４インターフェース内の少な
    くとも１つの転送元ＩＥＥＥ１３９４インターフェース
    より、前記コンピュータの内部バスに伝送された少なく
    ともタイムスタンプを含む同期データを、直接的もしく
    は間接的に他の転送先ＩＥＥＥ１３９４インターフェー
    スを通じてＩＥＥＥ１３９４バスに伝送する際、少なく
    とも前記内部バスを経由する事によりに発生する遅延時
    間を前記タイムスタンプに加算する演算手段を備えたこ
    とを特徴とするコンピュータ。
35. 【請求項３５】 前記コンピュータの内部バスは、複数
    の独立した内部バスが内部バス−内部バスブリッジで接
    続された多段接続の内部バスであり、前記転送元のＩＥ
    ＥＥ１３９４インターフェースと転送先のＩＥＥＥ１３
    ９４インターフェースが前記独立した内部バスに各々接
    続され、前記演算手段は前記内部バス−内部バスブリッ
    ジを経由することにより生じる遅延時間と各々の独立し
    た内部バスを経由することにより発生する遅延時間とを
    前記タイムスタンプに加算する演算手段で有ることを特
    徴とする請求項３４記載のコンピュータ。
36. 【請求項３６】 請求項１〜３５のいずれかに記載の本
    発明の全部または一部の手段の全部または一部の機能を
    コンピュータにより実行させるためのプログラムを記録
    したことを特徴とするプログラム記録媒体。