JP2001117855A - バスインタフェース回路作成装置及び記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 バスインタフェース回路のレジスタやメモリ
のアドレスの重複を防止し、自動的にバスインタフェー
ス回路を生成する装置を提供する。 【解決手段】 ハードウェア記述１０のデータが抽出部
１０１へ入力されると、抽出部１０１は、このデータか
ら、記憶素子がメモリかＦＦであるかを抽出する。抽出
部１０１は、メモリの場合、先頭アドレスとサイズを読
み込み、ＦＦの場合、アドレスを読み込み、このデータ
をアドレス競合検出部１０３へ出力する。アドレス競合
検出部１０３は、抽出部１０１から出力されたデータに
基づいて、ビットデータ記憶部１０２へ記憶されている
アドレスの情報へ１が記憶されているか否かを検出する
ことによって、アドレスの競合を検出する。そして、出
力部１０４は、アドレス競合検出部１０３から出力され
た記憶素子のアドレス等のデータをバスインタフェース
回路のハードウェア記述言語に変換し、出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスターとなる中
央処理装置と該中央処理装置に対しスレーブとなるハー
ドウェアとの間に設けられる、バスインタフェース回路
を作成するバスインタフェース回路作成装置に関するも
のである。

【０００２】

【従来の技術】従来、図２５に示すようなマスターとな
る中央処理装置（以下、ＣＰＵと称する）４００とスレ
ーブとなるハードウェア（以下、ＨＷと称する）１また
は、ＨＷ２との間のバスインタフェース回路を設計する
際には、ＣＰＵからレジスタやメモリに対し読み書きを
行うアドレス（以下、グローバルアドレスと称する）
を、図２６に示すテキスト形式４１０や表形式４１１で
整理していた。そして、このテキスト形式４１０や表形
式４１１に基づき、設計者がバスインタフェース回路を
ハードウェア記述言語等で記述していた。なお、バスイ
ンタフェース回路は、マスターとなるＣＰＵとスレーブ
となるハードウェアとの間に設けるメモリやレジスタ等
の記憶素子に対応して設けられたアドレスデコーダ全体
から成っており、アドレスデコーダは、各記憶素子に対
応して設けられるＥｎａｂｌｅ信号生成回路とアドレス
変換回路とから成っている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来
は、アドレスをテキスト形式や表形式で整理していたた
めに、新たにレジスタやメモリ等を追加する場合や、記
述したレジスタのアドレスの変更、メモリの先頭アドレ
スやメモリサイズすなわちアドレス範囲の変更が発生し
た場合には、その度にアドレスもしくはアドレス範囲を
全て見直し、レジスタ、メモリ等に重複する部分がある
か否かを確認し、修正しなければならなかった。

【０００４】このようなアドレス等の変更は、ＣＰＵに
搭載するソフトウェアの設計者の判断によって、何度も
行われる場合があり、その度にアドレスの重複をチェッ
クすることは煩雑でミスの発生する可能性もあり、ハー
ドウェア設計者にとって負担となっていた。

【０００５】さらに、ＣＰＵから読み書きされるレジス
タやメモリは、読み出しアドレスと書き込みアドレスが
異なる場合や、データを、ビット単位で別のアドレスに
割り当てる場合などもあった。このような複雑なアドレ
ス指定がなされている場合においては特に、記述ミスが
起こりやすく、また、記述作業もより煩雑となってしま
う場合があった。従って、バスインタフェース回路のレ
ジスタやメモリのアドレスの重複を防止でき、また、複
雑なアドレスの指定を取り扱うことが可能であり、アド
レスマップ図等から自動的にバスインタフェース回路記
述を生成するツールが必要であった。

【０００６】本発明はこのような事情に鑑みてなされた
もので、その目的は、バスインタフェース回路のレジス
タやメモリのアドレスの重複を防止し、ディスプレイ等
の画面上で、視覚的にアドレスの配置状況を容易に把握
できるバスインタフェース回路作成装置を提供すること
にある。また、本発明の他の目的は、複雑なアドレス指
定がなされている場合においても、簡略化したバスイン
タフェース回路を自動的に生成できるバスインタフェー
ス回路作成装置を提供することにある。また、本発明の
他の目的は、アドレスの重複や、面積的に好ましくない
ハードウェアが生成されることをユーザへ警告できるバ
スインタフェース回路作成装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のうち請求項１に記載の発明は、マスターと
なる中央処理装置と前記中央処理装置に対しスレーブと
なるハードウェアとの間に設けられる、記憶素子（例え
ば、実施の形態におけるレジスタまたはメモリまたはフ
リップフロップ）を含むバスインタフェース回路につい
てのバスインタフェース記述すなわちＣＰＵ側のバスイ
ンタフェースから見た記憶素子についての記述と、スレ
ーブとなるハードウェアについてのスレーブハードウェ
ア記述すなわちスレーブハードウェアから見た記憶素子
についての記述とを入力し、前記バスインタフェース回
路を表現するハードウェア記述言語を出力するバスイン
タフェース回路作成装置において、入力されるバスイン
タフェース記述（例えば、実施の形態におけるハードウ
ェア記述１０）から、前記記憶素子のアドレスに関する
データ（例えば、実施の形態における先頭アドレス、メ
モリのサイズ、記憶素子の名称等）を抽出する抽出部
と、前記抽出部が抽出したデータに基づいて前記記憶素
子が割り当てられたアドレスを記憶するビットデータ記
憶部と、前記抽出部が抽出したデータと、前記ビットデ
ータ記憶部の記憶情報に基づき、前記記憶素子のアドレ
スの重複を検出するアドレス競合検出部とを備えたこと
を特徴とする。

【０００８】請求項２に記載の発明は、マスターとなる
中央処理装置と前記中央処理装置に対しスレーブとなる
ハードウェアとの間に設けられる、記憶素子を含むバス
インタフェース回路についてのバスインタフェース記述
と、スレーブとなるハードウェアについてのスレーブハ
ードウェア記述とを入力し、前記バスインタフェース回
路を表現するハードウェア記述言語を出力するバスイン
タフェース回路作成装置において、入力されるバスイン
タフェース記述に基づき、同一の前記記憶素子に対して
割り当てられた読み出しグローバルアドレスと書き込み
グローバルアドレスが一致しているか否かを比較するＲ
Ｗアドレス比較部と、前記読み出しグローバルアドレ
ス、あるいは書き込みグローバルアドレスがビット単位
で別アドレスになっているか否かを判断する判断部と、
前記読み出しグローバルアドレスと前記書き込みグロー
バルアドレスが一致し、前記グローバルアドレスがビッ
ト単位で別アドレスの場合に、該グローバルアドレスが
指定された際にアクティブとなるセレクト信号（例え
ば、実施の形態におけるＥｎａｂｌｅ信号生成回路とＲ
／Ｗバー信号によってＣＳ端子、ＯＥ端子、ＷＥ端子を
選択する信号）を出力するセレクト信号生成回路と、該
グローバルアドレスを該記憶素子のローカルアドレスに
変換する回路（例えば、実施の形態におけるアドレス変
換回路Ａ１）とを各アドレスに対応して生成する回路生
成部と、を備えたことを特徴とする。

【０００９】請求項３記載の発明は、マスターとなる中
央処理装置と前記中央処理装置に対しスレーブとなるハ
ードウェアとの間に設けられる、記憶素子を含むバスイ
ンタフェース回路についてのバスインタフェース記述
と、スレーブとなるハードウェアについてのスレーブハ
ードウェア記述とを入力し、前記バスインタフェース回
路を表現するハードウェア記述言語を出力するバスイン
タフェース回路作成装置において、入力されるバスイン
タフェース記述に基づき、同一の前記記憶素子に対して
割り当てられた読み出しグローバルアドレスと書き込み
グローバルアドレスが一致しているか否かを比較するＲ
Ｗアドレス比較部と、入力されるバスインタフェース記
述に基づき、前記読み出しグローバルアドレスあるいは
書き込みグローバルアドレスがビット単位で別アドレス
になっているか否かを判断する判断部と、前記読み出し
グローバルアドレスと前記書き込みグローバルアドレス
が別アドレスであり、前記読み出しグローバルアドレス
と前記書き込みグローバルアドレスとがいずれのビット
においてもアドレスが一致している場合に、該グローバ
ルアドレスが指定された際にアクティブとなるセレクト
信号を出力するセレクト信号生成回路と、該グローバル
アドレスを該記憶素子のローカルアドレスに変換する回
路とを前記読み出しグローバルアドレスと前記書き込み
グローバルアドレス毎に生成する回路生成部とを備えた
ことを特徴とする。

【００１０】請求項４記載の発明は、マスターとなる中
央処理装置と前記中央処理装置に対しスレーブとなるハ
ードウェアとの間に設けられる、記憶素子を含むバスイ
ンタフェース回路についてのバスインタフェース記述
と、スレーブとなるハードウェアについてのスレーブハ
ードウェア記述とを入力し、前記バスインタフェース回
路を表現するハードウェア記述言語を出力するバスイン
タフェース回路作成装置において、入力されるバスイン
タフェース記述に基づき、前記記憶素子に対して割り当
てられた読み出しグローバルアドレスと書き込みグロー
バルアドレスが一致しているか否かを比較するＲＷアド
レス比較部と、前記読み出しグローバルアドレスあるい
は書き込みグローバルアドレスがビット単位で別アドレ
スになっているか否かを判断する判断部と、前記読み出
しグローバルアドレスと前記書き込みグローバルアドレ
スが別アドレスであり、前記読み出しグローバルアドレ
スまたは前記書き込みグローバルアドレスの少なくとも
いずれかがビット単位で別アドレスである場合に、ビッ
ト単位で別アドレスである前記いずれかのグローバルア
ドレスが指定された際にアクティブとなるセレクト信号
を出力するセレクト信号生成回路と、該グローバルアド
レスを該記憶素子のローカルアドレスに変換する回路と
を前記読み出しグローバルアドレスと前記書き込みグロ
ーバルアドレス毎に生成し、さらに、前記グローバルア
ドレスを該記憶素子のローカルアドレスに変換する回路
を前記読み出しグローバルアドレスと前記書き込みグロ
ーバルアドレスのビット毎に生成する回路生成部とを備
えたことを特徴とする。

【００１１】請求項５記載の発明は、請求項１ないし請
求項４記載のバスインタフェース回路作成装置におい
て、前記セレクト信号のグローバルアドレスに関するデ
ータを抽出するアドレス抽出部と、前記アドレス抽出部
が抽出したデータに基づいて、前記読み出しグローバル
アドレスと書き込みグローバルアドレスとをｎ進表現し
て、上位桁から順に比較判定して、上位桁から連続して
一致する上位桁の数を決定するアドレス判定部と、前記
アドレス判定部で決定した一致する上位桁の数に対応し
た前記セレクト信号の共通回路（例えば、実施の形態に
おけるＥｎａｂｌｅ信号生成回路Ｈ１１）を生成する共
通回路生成部とを備えたことを特徴とする。

【００１２】請求項６記載の発明は、マスターとなる中
央処理装置と前記中央処理装置に対しスレーブとなるハ
ードウェアとの間に設けられる、記憶素子を含むバスイ
ンタフェース回路についてのバスインタフェース記述
と、スレーブとなるハードウェアについてのスレーブハ
ードウェア記述とを入力し、前記バスインタフェース回
路を表現するハードウェア記述言語を出力するバスイン
タフェース回路作成装置において、入力されるバスイン
タフェース記述から前記記憶素子に対する先頭グローバ
ルアドレスとアドレス範囲を抽出する抽出部と、前記抽
出部が抽出した前記アドレス範囲の任意のアドレスを個
別に指定可能な最小のアドレス線の本数ｎを計算する演
算部と、前記記憶素子の先頭アドレスの下位ｎビットが
すべて０であるか否かを検出するチェッカー部と、前記
チェッカー部の検出結果が前記記憶素子の先頭アドレス
の下位ｎビットがすべて０であった場合に、前記グロー
バルアドレスの下位ｎビットを前記記憶素子のアドレス
入力とし、前記グローバルアドレスの下位ｎビット以外
のアドレス値を利用して、セレクト信号を出力する回路
を生成する回路生成部とを備えたことを特徴とする。

【００１３】請求項７記載の発明は、マスターとなる中
央処理装置と前記中央処理装置に対しスレーブとなるハ
ードウェアとの間に設けられる、記憶素子を含むバスイ
ンタフェース回路についてのバスインタフェース記述
と、スレーブとなるハードウェアについてのスレーブハ
ードウェア記述とを入力し、前記バスインタフェース回
路を表現するハードウェア記述言語を出力するバスイン
タフェース回路作成装置において、入力されるバスイン
タフェース記述から前記記憶素子の先頭グローバルアド
レスとアドレス範囲を抽出する抽出部と、前記抽出部が
抽出した前記アドレス範囲の任意のアドレスを個別に指
定可能な最小のアドレス線の本数ｎを計算する演算部
と、前記記憶素子の先頭アドレスの下位ｎビットがすべ
て０であるか否かを検出するチェッカー部と、前記下位
ｎビットの中に、１が存在する場合に、警告を行う警告
部とを備えたことを特徴とする。

【００１４】請求項８記載の発明は、マスターとなる中
央処理装置と前記中央処理装置に対しスレーブとなるハ
ードウェアとの間に設けられる、記憶素子を含むバスイ
ンタフェース回路についてのバスインタフェース記述
と、スレーブとなるハードウェアについてのスレーブハ
ードウェア記述とを入力し、前記バスインタフェース回
路を表現するハードウェア記述言語を出力するためのバ
スインタフェース回路作成プログラムを記録したコンピ
ュータ読み取り可能な記録媒体において、前記バスイン
タフェース回路作成プログラムは、入力されるバスイン
タフェース記述から、前記記憶素子のアドレスに関する
データを抽出する抽出ステップと、前記抽出ステップに
よって抽出したデータに基づいて前記記憶素子が割り当
てられたアドレスを記憶するビットデータ記憶ステップ
と、前記抽出ステップによって抽出したデータと、前記
ビットデータ記憶ステップによって記憶した情報に基づ
き、前記記憶素子のアドレスの重複を検出するアドレス
競合検出ステップとをコンピュータに実行させるバスイ
ンタフェース回路作成プログラムであることを特徴とす
る。

【００１５】請求項９記載の発明は、マスターとなる中
央処理装置と前記中央処理装置に対しスレーブとなるハ
ードウェアとの間に設けられる、記憶素子を含むバスイ
ンタフェース回路についてのバスインタフェース記述を
入力し、所定のハードウェア記述言語を出力するバスイ
ンタフェース回路作成プログラムを記録したコンピュー
タ読み取り可能な記録媒体において、前記バスインタフ
ェース回路作成プログラムは、入力されるバスインタフ
ェース記述に基づき、同一の前記記憶素子に対し前記中
央処理装置が指示する読み出しグローバルアドレスと書
き込みグローバルアドレスが一致しているか否かを比較
するＲＷアドレス比較ステップと、入力されるバスイン
タフェース記述に基づき、前記グローバルアドレスがビ
ット単位で別アドレスになっているか否かを判断する判
断ステップと、前記読み出しグローバルアドレスと前記
書き込みグローバルアドレスが一致し、前記グローバル
アドレスがビット単位で別アドレスの場合に、該グロー
バルアドレスが指定された際にセレクト信号を生成し、
必要に応じて更に該グローバルアドレスを該記憶素子の
ローカルアドレスに変換する回路を各アドレス毎に生成
する回路生成ステップと、前記読み出しグローバルアド
レスと前記書き込みグローバルアドレスが別アドレスで
あり、前記読み出しグローバルアドレスと前記書き込み
グローバルアドレスとがいずれのビットにおいてもアド
レスが一致している場合に、該グローバルアドレスが指
定された際にアクティブとなるセレクト信号を出力する
セレクト信号生成回路と、該グローバルアドレスを該記
憶素子のローカルアドレスに変換する回路とを前記読み
出しグローバルアドレスと前記書き込みグローバルアド
レス毎に生成する回路生成ステップと、前記読み出しグ
ローバルアドレスと前記書き込みグローバルアドレスが
別アドレスであり、前記読み出しグローバルアドレスま
たは前記書き込みグローバルアドレスの少なくともいず
れかがビット単位で別アドレスである場合に、ビット単
位で別アドレスである前記いずれかのグローバルアドレ
スが指定された際に、アクティブとなるセレクト信号を
出力するセレクト信号生成回路と、該グローバルアドレ
スを該記憶素子のローカルアドレスに変換する回路とを
前記読み出しグローバルアドレスと前記書き込みグロー
バルアドレス毎に生成し、さらに、前記グローバルアド
レスを該記憶素子のローカルアドレスに変換する回路を
前記読み出しグローバルアドレスと前記書き込みグロー
バルアドレスのビット毎に生成する回路生成ステップと
をコンピュータに実行させるバスインタフェース回路作
成プログラムであることを特徴とする。

【００１６】請求項１０記載の発明は、請求項９記載の
バスインタフェース回路作成プログラムを記録した記録
媒体において、前記生成されたセレクト信号のグローバ
ルアドレスに関するデータを抽出するアドレス抽出ステ
ップと、前記アドレス抽出ステップが抽出したデータに
基づいて、前記グローバルアドレスが一致するか否かを
該グローバルアドレスの上位から順に判定するアドレス
判定ステップと、前記アドレス判定ステップの判定結果
が一致する場合に、前記セレクト信号の共通回路を生成
する共通回路生成ステップとを備えたことを特徴とす
る。

【００１７】請求項１１記載の発明は、マスターとなる
中央処理装置と前記中央処理装置に対しスレーブとなる
ハードウェアとの間に設けられ、記憶素子を含むバスイ
ンタフェース記述を入力し、所定のハードウェア記述言
語を出力するバスインタフェース回路作成プログラムを
記録したコンピュータ読み取り可能な記録媒体におい
て、前記バスインタフェース回路作成プログラムは、入
力されるバスインタフェース記述から前記記憶素子に対
する先頭グローバルアドレスとアドレス範囲を抽出する
抽出ステップと、前記抽出ステップにおいて抽出したア
ドレス範囲に基づき、前記アドレス範囲を指定可能な最
小のアドレス線の本数ｎを計算する演算ステップと、前
記記憶素子の先頭アドレスの下位ｎビットがすべて０で
あるか否かを検出するチェックステップと、前記チェッ
クステップの検出結果が前記記憶素子の先頭アドレスの
下位ｎビットがすべて０であった場合に、前記グローバ
ルアドレスの下位ｎビットを前記記憶素子のアドレス入
力とし、前記グローバルアドレスの下位ｎビット以外の
アドレス値を利用して、セレクト信号を出力する回路を
生成する回路生成ステップと、前記チェックステップの
検出結果が前記メモリの先頭アドレスの下位ｎビット中
に、１が存在する場合に、警告を行う警告ステップとを
コンピュータに実行させるバスインタフェース回路作成
プログラムであることを特徴とする。

【００１８】

【発明の実施の形態】以下、本発明の一実施形態による
バスインターフェース回路作成装置について図面を参照
して説明する。図１は、本発明によるバスインタフェー
ス回路作成装置１００を適用したシステムの概略ブロッ
ク図である。本実施例では、記憶素子として、メモリお
よびレジスタを用いて説明する。このレジスタとして、
特にフリップフロップ（以下、ＦＦと称する）を用いて
説明する。

【００１９】１０１は、外部から入力されるバスインタ
フェース記述およびスレーブハードウェア記述１０か
ら、記憶素子のアドレスに関する情報の抽出を行う抽出
部である。ここで、バスインタフェース記述とは、ＣＰ
Ｕ側のバスインタフェースからみた記憶素子の記述であ
り、また、スレーブハードウェア記述とは、スレーブ側
のハードウェアからみた記憶素子の記述である。この抽
出部１０１は、バスインタフェース記述およびスレーブ
ハードウェア記述１０のデータから、記憶素子の種別、
名称、先頭アドレス、アドレスバスビット幅、データバ
スビット幅、メモリのサイズ、ＦＦのアドレス値を抽出
し、アドレス競合検出部１０３への出力するとともに、
この抽出したデータに基づいて、ディスプレイ等の画面
上に出力する。

【００２０】次に、バスインターフェースに関するデー
タであるバスインタフェース記述およびスレーブハード
ウェア記述１０の一例として、スレーブハードウェア記
述のみが記述されている場合について、図２を用いて説
明する。この図において、宣言文の第１行目（図２
（１））では、ビット幅が８ビットであり、１０２４バ
イトの大きさであり、ｍｅｍｏｒｙ１という名称で、種
別がメモリである記憶素子が定義されている。宣言文の
第２行目（図２（２））では、ビット幅が８であり、２
０４８バイトの大きさであり、ｍｅｍｏｒｙ２という名
称で、種別がメモリである記憶素子が定義されている。
また、宣言文の第３行目（図２（３））では、ビット幅
が８であり、ＦＦ１という名称で、種別がレジスタであ
る記憶素子が定義されている。このようなスレーブハー
ドウェア記述において、抽出部１０１により、画面に表
示された場合の一例を図３に示す。この場合、ｍｅｍｏ
ｒｙ１、ｍｅｍｏｒｙ２、ＦＦ１の各先頭アドレスが指
定されていないので０ｘ００００番地に配置され、表示
される。

【００２１】つぎに、バスインタフェース記述およびス
レーブハードウェア記述１０中に、バスインタフェース
記述のみが記述されている場合について図４および図５
を用いて説明する。図４の宣言文の第１行目（図４
（４））では、ビット幅が８で、先頭アドレスが０ｘ１
０００番地で、１０２４バイトの大きさでｍｅｍｏｒｙ
１という名称で、種別がメモリである記憶素子を定義し
ている。また第２行目（図４（５））においても同様
に、ビット幅が８で先頭アドレスが０ｘ１５００番地
で、２０４８バイトの大きさで、ｍｅｍｏｒｙ２という
名称で、種別がメモリである記憶素子を定義している。
そして、第３行目（図４（６））では、ビット幅が８
で、ＦＦ１という名称で、アドレスが０ｘ１４１０番地
で、種別がレジスタである記憶素子を定義している。こ
のようなハードウェア記述の宣言がされた場合における
抽出部１０１が出力する画面表示の一例を図５に示す。
この図では、ｍｅｍｏｒｙ１、ｍｅｍｏｒｙ２、ＦＦ１
が、それぞれ宣言された先頭アドレスに配置され、各ア
ドレスが割り当てられている状態が視覚的に容易に確認
できる。

【００２２】また、マウス操作などによって、図５のよ
うな画面表示上に、追加のデータ入力を行ってもよい。
たとえば、名称がｍｅｍｏｒｙ３であり、ビット幅が８
で、大きさが１０２４バイトで、種別がメモリである記
憶素子を作成し、このｍｅｍｏｒｙ３をマウス操作によ
って先頭アドレスが０ｘ１８００番地へ移動させた場合
は、図６のように表示される。このように追加された記
憶素子のデータも、抽出部１０１に保持される。

【００２３】ビットデータ記憶部１０２は、図７に示す
ように、メモリ領域の各アドレスに対しメモリ、ＦＦ等
の記憶素子が割り当てられていない場合は０を記憶し、
記憶素子が割り当てられている場合は１を記憶する。ま
た、ビットデータ記憶部１０２は、アドレス上に割り当
てられた記憶素子の名称を記憶するものとしてもよい。
なお、ビットデータ記憶部１０２における記憶方法とし
ては、アドレスの使用状況を記憶できるデータ構造であ
ればよく、例えば、使用中のアドレス範囲を二分木で表
現してもよい。

【００２４】アドレス競合検出部１０３は、新たに割り
当てられる記憶素子のアドレスが、既に割り当てられて
いる記憶素子のアドレスと重複しているか否かを検出す
る。すなわち、新たに配置される記憶素子のアドレスに
対応するビットデータ記憶部１０２のアドレス上に1が
記憶されているか否かを検出する。そして、ビットデー
タ記憶部１０２のアドレス上に０が記憶されている場合
に、記憶素子の割り当てを行い、ビットデータ記憶部１
０２の対応するアドレス上のデータ０を１へ更新し、新
たに配置された記憶素子および抽出部１０１から受け取
った記憶素子の種別、名称、先頭アドレス、アドレスビ
ット幅、データバスビット幅、メモリサイズのデータを
出力部１０４へ出力する。一方、ビットデータ記憶部１
０２に１が記憶されている場合には、アドレス競合検出
部１０３は、他の記憶素子のアドレスと重複しているこ
とを検出し、ユーザへ警告を行う。ユーザへの警告方法
としては、新たに割り当てられた記憶素子のアドレス範
囲の表示色を変えてもよいし、表示位置をずらしてもよ
い。また、そのときに同時に警告音を鳴らしてもよい。
なお、ユーザへの警告だけで出力部１０４へのデータ出
力を行わなくてもよいし、行ってもよい。また、このデ
ータ出力を行うかどうかをユーザに選択させてもよい。

【００２５】出力部１０４は、アドレス競合検出部１０
３から出力された記憶素子のアドレス等のデータをバス
インタフェース回路のハードウェア記述言語もしくは回
路図もしくはシンボル接続図に変換し、出力する。

【００２６】次に、上述の構成によるバスインタフェー
ス回路作成装置の動作について図８のフローチャートを
用いて説明する。ここでは、バスインタフェース記述及
びスレーブハードウェア記述１０のデータが図４に示す
宣言文である場合について説明する。また、ビットデー
タ記憶部の初期値はすべて０である。まず、バスインタ
フェース記述データ（４）が抽出部１０１へ入力される
と、抽出部１０１は、データ（４）から、記憶素子がメ
モリかＦＦであるかを抽出する（ステップＳ１００）。
この場合、種別がメモリと定義されているので、抽出部
１０１は、先頭アドレスを読み込み（ステップＳ１０
１）、次いで、メモリのサイズを読み込み（ステップＳ
１０２）、そして、読み込んだデータをアドレス競合検
出部１０３へ出力する。

【００２７】アドレス競合検出部１０３は、抽出部１０
１から出力されたデータに基づいて、アドレスが競合し
ているか否かを検出する。すなわち、抽出部１０１から
出力されたアドレスおよびメモリのサイズに対し、ビッ
トデータ記憶部１０２に格納されているアドレス情報に
おいて、１が記憶されているか否かを検出する（ステッ
プＳ１０３）。この場合、ビットデータ記憶部１０２の
アドレス０ｘ１０００番地からアドレス０ｘ１３ｆｆ番
地までの１０２４バイト分は、全て０であるため、この
アドレス０ｘ１０００番地からアドレス０ｘ１３ｆｆ番
地の記憶を１へ更新する（ステップＳ１０４）。そし
て、アドレス競合検出部１０３は、この記憶素子の名称
と、アドレスに関するデータを出力部１０４へ出力す
る。

【００２８】そして、出力部１０４は、アドレス競合検
出部１０３から出力された記憶素子のアドレス等のデー
タをバスインタフェース回路のハードウェア記述言語も
しくは回路図もしくはシンボル接続図に変換し、出力す
る（ステップＳ１０５）。

【００２９】次に、データ（５）が抽出部１０１へ入力
されると、抽出部１０１は、データ（５）から、記憶素
子がメモリかＦＦであるかを抽出する（ステップＳ１０
０）。この場合、種別がメモリと定義されているので、
抽出部１０１は、先頭アドレスを読み込み（ステップＳ
１０１）、次いで、メモリのサイズを読み込み（ステッ
プＳ１０２）、そして、読み込んだデータをアドレス競
合検出部１０３へ出力する。

【００３０】アドレス競合検出部１０３は、抽出部１０
１から出力されたデータに基づいて、アドレスが競合し
ているか否かを検出する。すなわち、抽出部１０１から
出力されたアドレスおよびメモリのサイズに対し、ビッ
トデータ記憶部１０２に格納されているアドレス情報に
おいて１が記憶されているか否かを検出する（ステップ
Ｓ１０３）。この場合、ビットデータ記憶部１０２のア
ドレス０ｘ１５００番地からアドレス０ｘ１ｃｆｆ番地
までの２０４８バイト分は、全て０であるため、アドレ
ス競合検出部１０３は、このアドレス０ｘ１５００番地
からアドレス０ｘ１ｃｆｆ番地の記憶を１へ更新する
（ステップＳ１０４）。そして、アドレス競合検出部１
０３は、この記憶素子の名称と、アドレスに関するデー
タを出力部１０４へ出力する。

【００３１】そして、出力部１０４は、アドレス競合検
出部１０３から出力された記憶素子のアドレス等のデー
タをバスインタフェース回路のハードウェア記述言語も
しくは回路図もしくはシンボル接続図に変換し、出力す
る（ステップＳ１０５）。

【００３２】次に、データ（６）が抽出部１０１へ入力
されると、抽出部１０１は、データ（６）から、記憶素
子がメモリかレジスタであるかを抽出する（ステップＳ
１００）。この場合、種別がレジスタと定義されている
ので、抽出部１０１は、アドレスを読み込み（ステップ
Ｓ１０６）、読み込んだデータをアドレス競合検出部１
０３へ出力する。

【００３３】アドレス競合検出部１０３は、抽出部１０
１から出力されたデータに基づいて、アドレスが競合し
ているか否かを検出する。すなわち、抽出部１０１から
出力されたアドレスに対し、ビットデータ記憶部１０２
に格納されているアドレス情報において１が記憶されて
いるか否かを検出する（ステップＳ１０７）。この場
合、ビットデータ記憶部１０２のアドレス０ｘ１４１０
番地は０であるため、アドレス競合検出部１０３は、こ
のアドレス０ｘ１４１０番地の記憶を１へ更新する（ス
テップＳ１０４）。そして、アドレス競合検出部１０３
は、この記憶素子の名称と、アドレスに関するデータを
出力部１０４へ出力する。

【００３４】そして、出力部１０４は、アドレス競合検
出部１０３から出力された記憶素子のアドレス等のデー
タをバスインタフェース回路のハードウェア記述言語も
しくは回路図もしくはシンボル接続図に変換し、出力す
る（ステップＳ１０５）。なお、上述の動作は、ハード
ウェア記述１０に記述されている各データ毎に繰り返し
行ってもよいし、データをまとめて読み込んで順次処理
した後に、まとめて出力してもよい。

【００３５】上述の動作によって出力される回路図は、
例えば図９のようなものである。バス１１０は、マスタ
ーとなるＣＰＵに対し接続されており、ｍｅｍｏｒｙ
１、ｍｅｍｏｒｙ２およびＦＦ１の下側に配置されてい
る端子はスレーブハードウェアに接続されている。そし
て、ｍｅｍｏｒｙ１（図中では符号（Ａ）、以下符号
（Ａ）と称す）、ｍｅｍｏｒｙ２（符号（Ｂ））、ＦＦ
１（符号（Ｃ））が、それぞれ上述の動作によって出力
されたバスインタフェース回路を介してバス１１０へ接
続されている。以下、接続関係をより詳細に説明する。

【００３６】まず、ｍｅｍｏｒｙ１（符号（Ａ））のＡ
（アドレス）端子は、バス１１０のａｄｄｒ（アドレ
ス）端子から出力されるアドレス０ｘ１０００番地〜０
ｘ１３ｆｆ番地を、０ｘ０００〜０ｘ３ｆｆへ変換する
アドレス変換回路Ａ１の出力端子に接続される。また、
ｍｅｍｏｒｙ１（符号（Ａ））のＣＳ（チップセレク
ト）端子は、バス１１０から出力されるアドレスが０ｘ
１０００番地〜０ｘ１３ｆｆ番地の場合にアクティブ信
号“1“を出力するＥｎａｂｌｅ信号生成回路Ａ２の出
力端子に接続される。そして、バス１１０のＲ／Ｗバー
端子とｄａｔａ（データ）端子は、それぞれｍｅｍｏｒ
ｙ１（符号（Ａ））のＲ／Ｗバー端子と、Ｄ（データ）
端子に接続される。ここで、Ｗバーとはライト信号Ｗの
反転信号を示すものであり、図中ではＷの上に線を引い
たもので示している。

【００３７】次に、ｍｅｍｏｒｙ２（符号（Ｂ））のア
ドレス端子は、バス１１０のａｄｄｒ（アドレス）端子
から出力されるアドレス０ｘ１５００番地〜０ｘ１ｃｆ
ｆ番地を０ｘ０００〜０ｘ７ｆｆへ変換するアドレス変
換回路Ｂ１の出力端子に接続される。また、ｍｅｍｏｒ
ｙ２（符号（Ｂ））のＣＳ（チップセレクト）端子は、
バス１１０から出力されるアドレスが０ｘ１５００番地
〜０ｘ１ｃｆｆ番地の場合にアクティブ信号“１”を出
力するＥｎａｂｌｅ信号生成回路Ｂ２の出力端子に接続
される。そして、バス１１０のＲ／Ｗバー端子とｄａｔ
ａ（データ）端子は、それぞれｍｅｍｏｒｙ２（符号
（Ｂ））のＲ／Ｗバー端子と、Ｄ（データ）端子に接続
される。

【００３８】また、ＦＦ１（符号（Ｃ））のＣＳ（チッ
プセレクト）端子は、バス１１０のａｄｄｒ（アドレ
ス）端子から出力されるアドレスが０ｘ１４１０番地の
場合にアクティブ信号“１”を出力するＥｎａｂｌｅ信
号生成回路Ｃ１の出力端子に接続される。そして、バス
１１０のＲ／Ｗバー端子とｄａｔａ（データ）端子は、
それぞれＦＦ１（符号（Ｃ））のＲ／Ｗバー端子と、Ｄ
（データ）端子に接続される。

【００３９】次に、ｍｅｍｏｒｙ１、ｍｅｍｏｒｙ２、
ＦＦ１がＯＥ（アウトプットイネーブル）端子とＷＥ
（ライトイネーブル）端子を有する記憶素子の場合に、
出力部１０４によって出力されるシンボル接続図を図１
０に示す。この図において、バス１１０は、マスターと
なるＣＰＵに対し接続されている。そして、ｍｅｍｏｒ
ｙ１（符号（Ｄ））、ｍｅｍｏｒｙ２（符号（Ｅ））、
ＦＦ１（符号（Ｆ））が、バスインタフェース回路を介
してバス１１０へ接続されている。

【００４０】まず、ｍｅｍｏｒｙ１（符号（Ｄ））のＡ
（アドレス）端子は、バス１１０のａｄｄｒ（アドレ
ス）端子から出力されるアドレス０ｘ１０００番地〜０
ｘ１３ｆｆ番地を、０ｘ０００〜０ｘ３ｆｆへ変換する
アドレス変換回路Ｄ１の出力端子に接続される。また、
バス１１０のａｄｄｒ（アドレス）端子には、バス１１
０から出力されるアドレスが０ｘ１０００番地〜０ｘ１
３ｆｆ番地の場合にアクティブ信号“１”を出力するＥ
ｎａｂｌｅ信号生成回路Ｄ２へ接続される。そして、前
述のＥｎａｂｌｅ信号生成回路の出力信号は、バス１１
０から出力されるＲ／Ｗバー信号が、“１”すなわち読
み出しの場合には、ｍｅｍｏｒｙ１（符号（Ｄ））のＯ
Ｅ（アウトプットイネーブル）端子に入力され、Ｒ／Ｗ
バー信号が“０”すなわち書き込みの場合には、ｍｅｍ
ｏｒｙ１（符号（Ｄ））のＷＥ(ライトイネーブル)端子
に入力される。さらに、バス１１０のｄａｔａ（デー
タ）端子は、ｍｅｍｏｒｙ１（符号（Ｄ））のＤ（デー
タ）端子に接続される。

【００４１】次に、ｍｅｍｏｒｙ２（符号（Ｅ））のＡ
（アドレス）端子は、バス１１０のａｄｄｒ（アドレ
ス）端子から出力されるアドレス０ｘ１５００番地〜０
ｘ１ｃｆｆ番地を、０ｘ０００〜０ｘ７ｆｆへ変換する
アドレス変換回路Ｅ１の出力端子に接続される。また、
バス１１０のａｄｄｒ（アドレス）端子には、バス１１
０から出力されるアドレスが０ｘ１５００番地〜０ｘ１
ｃｆｆ番地の場合にアクティブ信号“１”を出力するＥ
ｎａｂｌｅ信号生成回路Ｅ２へ接続される。そして、前
述のＥｎａｂｌｅ信号生成回路の出力信号は、バス１１
０から出力されるＲ／Ｗバー信号が、“１”すなわち読
み出しの場合には、ｍｅｍｏｒｙ２（符号（Ｅ））のＯ
Ｅ（アウトプットイネーブル）端子に入力され、Ｒ／Ｗ
バー信号が“０”すなわち書き込みの場合には、、ｍｅ
ｍｏｒｙ２（符号（Ｅ））のＷＥ(ライトイネーブル)端
子に入力される。さらに、バス１１０のｄａｔａ（デー
タ）端子は、ｍｅｍｏｒｙ２（符号（Ｅ））のＤ（デー
タ）端子に接続される。

【００４２】次に、ＦＦ１（符号（Ｆ））について説明
する。バス１１０のａｄｄｒ（アドレス）端子には、バ
ス１１０から出力されるアドレスが０ｘ１４１０番地の
場合にアクティブ信号“１”を出力するＥｎａｂｌｅ信
号生成回路Ｆ１へ接続される。そして、前述のＥｎａｂ
ｌｅ信号生成回路の出力信号は、バス１１０から出力さ
れるＲ／Ｗバー信号が“１”すなわち読み出しの場合に
は、ＦＦ１（符号（Ｆ））のＯＥ（アウトプットイネー
ブル）端子に入力され、Ｒ／Ｗバー信号が“０”、すな
わち書き込みの場合には、ＦＦ１（符号（Ｆ））のＷＥ
(ライトイネーブル)端子に入力される。さらに、バス１
１０のｄａｔａ（データ）端子は、ＦＦ１（符号
（Ｆ））のＤ（データ）端子に接続される。以上のよう
に、スレーブハードウェア記述として入力されたデータ
に応じて、バスインタフェース回路が生成される。

【００４３】次に、バスインタフェース記述およびスレ
ーブハードウェア記述１０が、マウス操作等によって、
図５のような画面表示上にデータ入力された場合につい
て説明する。名称がｍｅｍｏｒｙ３であり、種別がメモ
リであり、先頭アドレスが０ｘ２８００番地であり、大
きさが１０２４バイトの記憶素子が作成されるとする。
そして、このｍｅｍｏｒｙ３がマウス操作によって、先
頭アドレスが０ｘ１８００番地へ移動されると、ｍｅｍ
ｏｒｙ３の表示に必要なデータが、抽出部１０１に保持
され、画面上は図６のように表示される。ここで、ビッ
トデータ記憶部１０２のアドレス０ｘ２８００番地から
０ｘ２ｂｆｆ番地のメモリ領域は０へ更新される。そし
て、マウス操作によって移動された後のアドレス等のデ
ータが抽出部１０１へ入力されると、抽出部１０１は、
記憶素子がメモリかレジスタであるかを抽出する（ステ
ップＳ１００）。この場合、名称がｍｅｍｏｒｙ３とい
う記憶素子は、種別がメモリであるので、抽出部１０１
は、先頭アドレスを読み込み（ステップＳ１０１）、次
いで、メモリサイズを読み込み（ステップＳ１０２）、
そして、読み込んだデータをアドレス競合検出部１０３
へ出力する。

【００４４】アドレス競合検出部１０３は、抽出部１０
１から出力されたデータに基づいて、アドレスが競合し
ているか否かを検出する。すなわち、抽出部１０１から
出力されたアドレスおよびメモリのサイズに対し、ビッ
トデータ記憶部１０２に格納されているアドレス情報に
おいて１が記憶されているか否かを検出する（ステップ
Ｓ１０３）。この場合、ビットデータ記憶部１０２のア
ドレス０ｘ１８００番地からアドレス０ｘ１ｂｆｆ番地
は、全て１であり、既にｍｅｍｏｒｙ２へ割り当てられ
ていることが記憶されている。これにより、アドレス競
合検出部１０３は、アドレスが重複すると判断し、ユー
ザへ警告する（ステップＳ１０８）。なお、ｍｅｍｏｒ
ｙ３のアドレス変更は、マウス操作でなく、キーボード
入力によって行う場合も同様に処理される。また、もと
もとアドレスが重複するようなバスインタフェース記述
を入力した場合も同様の処理により警告を行うことがで
きる。

【００４５】図１１は、この発明の第二の実施形態によ
るバスインタフェース回路作成装置２００を適用したシ
ステムの概略ブロック図である。このバスインタフェー
ス回路作成装置２００へ入力されるバスインタフェース
記述２０の一例を図１２に示す。この図において、ｍｅ
ｍｏｒｙ１、ｍｅｍｏｒｙ２、ＦＦ１，ＦＦ２に対する
読み出しグローバルアドレスと書き込みグローバルアド
レスが表記されており、さらに、読み出しグローバルア
ドレスと書き込みグローバルアドレスは、ビット単位で
分割されている。なお、この図において、アドレスの表
記部が斜線の箇所については、使用されないことを表わ
す。

【００４６】２０１は、ＣＰＵが記憶素子に対し指示す
る読み出しグローバルアドレスと書き込みグローバルア
ドレスが一致しているか否かを比較するＲＷアドレス比
較部である。２０２は、グローバルアドレスがビット単
位で別アドレスになっているか否かを判断する判断部で
ある。２０３は、ＲＷアドレス比較部２０１の比較結果
と判断部２０２の判断結果に基づいて、Ｅｎａｂｌｅ信
号生成回路と、アドレス変換回路を生成し、バスインタ
フェース回路２１を出力する回路生成部である（詳細は
後述する）。

【００４７】次に、上述の構成による装置の動作につい
て、図１３のフローチャートを用いて説明する。まず、
図１２におけるｍｅｍｏｒｙ１のバスインタフェース記
述が入力されると（ステップＳ２０１）、ＲＷアドレス
比較部２０１は、読み出しグローバルアドレスと書き込
みグローバルアドレスが一致しているか否かを検出する
（ステップＳ２０２）。読み出しグローバルアドレスと
書き込みグローバルアドレスが一致している場合、判断
部２０２は、読み出しグローバルアドレスと書き込みグ
ローバルアドレスがそれぞれビット単位で別アドレスに
なっているか否かを判断する（ステップＳ２０３）。こ
のｍｅｍｏｒｙ１は、読み出しグローバルアドレスと書
き込みグローバルアドレスが一致しており、さらに、読
み出しグローバルアドレスと書き込みグローバルアドレ
スはビット単位においてもアドレスが一致している。従
って、この判断結果に基づき、回路生成部２０３は、Ｃ
ＰＵからの読み出し時と書き込み時とで共通のアドレス
デコーダを作成する（ステップＳ２０４）。

【００４８】次に、ｍｅｍｏｒｙ２のバスインタフェー
ス記述が入力されると（ステップＳ２０１）、ＲＷアド
レス比較部２０１は、読み出しグローバルアドレスと書
き込みグローバルアドレスが一致しているか否かを検出
する（ステップＳ２０２）。読み出しグローバルアドレ
スと書き込みグローバルアドレスが一致していない場
合、判断部２０２は、読み出しグローバルアドレスと書
き込みグローバルアドレスがそれぞれビット単位で別ア
ドレスになっているか否かを判断する（ステップＳ２０
６）。このｍｅｍｏｒｙ２の場合、読み出しグローバル
アドレスと書き込みグローバルアドレスが異なってお
り、読み出しグローバルアドレスと書き込みグローバル
アドレスはどのビットにおいても、アドレスが一致して
いる。従って、この判断結果に基づき、回路生成部２０
３は、読み出しグローバルアドレスと書き込みグローバ
ルアドレスについて別々にアドレスデコーダを作成する
（ステップＳ２０７）。

【００４９】次に、ＦＦ１のバスインタフェース記述が
入力されると（ステップＳ２０１）、ＲＷアドレス比較
部２０１は、読み出しグローバルアドレスと書き込みグ
ローバルアドレスが一致しているか否かを検出する（ス
テップＳ２０２）。読み出しグローバルアドレスと書き
込みグローバルアドレスが一致していない場合、判断部
２０２は、読み出しグローバルアドレスあるいは書き込
みグローバルアドレスにおいてビット単位で別アドレス
になっているか否かを判断する（ステップＳ２０６）。
このＦＦ１の場合、読み出しグローバルアドレスと書き
込みグローバルアドレスが異なっており、さらに、読み
出しグローバルアドレスと書き込みグローバルアドレス
とのいずれにおいてもビット単位で、別アドレスになっ
ている。従って、この判断結果に基づき、回路生成部２
０３は、読み出しグローバルアドレスと書き込みグロー
バルアドレスとについて別々にアドレスデコーダを作成
し、さらに、読み出しグローバルアドレスと書き込みグ
ローバルアドレスとのビット単位で別々にアドレスデコ
ーダを作成する（ステップＳ２０８）。

【００５０】次に、ＦＦ２のバスインタフェース記述が
入力されると（ステップＳ２０１）、ＲＷアドレス比較
部２０１は、読み出しグローバルアドレスと書き込みグ
ローバルアドレスが一致しているか否かを検出する（ス
テップＳ２０２）。読み出しグローバルアドレスと書き
込みグローバルアドレスが一致していない場合、判断部
２０２は、読み出しグローバルアドレスと書き込みグロ
ーバルアドレスとにおいてビット単位で別アドレスにな
っているか否かを判断する（ステップＳ２０６）。この
ＦＦ２の場合、読み出しグローバルアドレスしかなく、
さらに、読み出しグローバルアドレスは特定のビットに
おいてのみ、アドレスが定義されている。従って、この
判断結果に基づき、回路生成部２０３は、読み出しグロ
ーバルアドレスについてアドレスデコーダを作成する
（ステップＳ２０８）。

【００５１】次に、回路生成部２０３から出力されるバ
スインタフェース回路を図１４および図１５に示す。図
１４は、ｍｅｍｏｒｙ１とｍｅｍｏｒｙ２のバスインタ
フェース回路を示すブロック図である。バス２１０は、
マスターとなるＣＰＵに対し接続されている。そして、
ｍｅｍｏｒｙ１（符号（Ｇ））、ｍｅｍｏｒｙ２（符号
（Ｈ））が、それぞれ上述の動作によって出力されたバ
スインタフェース回路を介してバス２１０へ接続されて
いる。ｍｅｍｏｒｙ１（符号（Ｇ））のＡ（アドレス）
端子は、バス２１０のａｄｄｒ（アドレス）端子から出
力されるアドレス０ｘ１０００番地〜０ｘ１３ｆｆ番地
を、０ｘ０００〜０ｘ３ｆｆへ変換するアドレス変換回
路Ｇ１の出力端子に接続される。また、バス２１０のａ
ｄｄｒ（アドレス）端子は、バス２１０から出力される
アドレスが０ｘ１０００番地〜０ｘ１３ｆｆ番地の場合
にアクティブ信号“１”を出力するＥｎａｂｌｅ信号生
成回路Ｇ２と前記アドレス変換回路Ｇ１とに接続され
る。そして、バス２１０から出力されるＲ／Ｗバー信号
が“１”すなわち、読み出しの場合には、前述のＥｎａ
ｂｌｅ信号生成回路の出力信号は、ｍｅｍｏｒｙ１（符
号（Ｇ））のＯＥ（アウトプットイネーブル）端子に入
力され、Ｒ／Ｗバー信号が“０”、すなわち書き込みの
場合には、ｍｅｍｏｒｙ１（符号（Ｇ））のＷＥ（ライ
トイネーブル）端子に入力される。さらに、バス２１０
のｄａｔａ（データ）端子は、ｍｅｍｏｒｙ１（符号
（Ｇ））のＤ（データ）端子に接続される。

【００５２】次に、ｍｅｍｏｒｙ２（符号（Ｈ））につ
いて説明する。バス２１０のａｄｄｒ（アドレス）端子
には、バス２１０から出力されるアドレスが０ｘ１５０
０番地〜０ｘ１ｃｆｆ番地の場合にアクティブ信号
“１”を出力するＥｎａｂｌｅ信号生成回路Ｈ１と、バ
ス２１０から出力されるアドレスが０ｘ１４００番地〜
０ｘ１ｂｆｆ番地の場合にアクティブ信号“１”を出力
するＥｎａｂｌｅ信号生成回路Ｈ２が接続される。そし
て、前述のＥｎａｂｌｅ信号生成回路の出力信号は、バ
ス２１０から出力されるＲ／Ｗバー信号が“１”、すな
わち読み出しの場合には、ｍｅｍｏｒｙ２（符号
（Ｈ））のＯＥ（アウトプットイネーブル）端子が選択
され、Ｅｎａｂｌｅ信号生成回路Ｈ１の出力信号が入力
される。Ｒ／Ｗバー信号が“０”すなわち書き込みの場
合は、ｍｅｍｏｒｙ２（符号（Ｈ））のＷＥ（ライトイ
ネーブル）端子が選択され、Ｅｎａｂｌｅ信号生成回路
Ｈ２の出力信号が入力される。

【００５３】また、バス２１０のａｄｄｒ（アドレス）
端子には、バス２１０のａｄｄｒ（アドレス）端子から
出力されるアドレス０ｘ１５００番地〜０ｘ１ｃｆｆ番
地を、０ｘ０００〜０ｘ７ｆｆへ変換するアドレス変換
回路Ｈ３と、バス２１０のａｄｄｒ（アドレス）端子か
ら出力されるアドレス０ｘ１４００番地〜０ｘ１ｂｆｆ
番地を、０ｘ０００〜０ｘ７ｆｆへ変換するアドレス変
換回路Ｈ４が接続されている。アドレス変換回路Ｈ３と
アドレス変換回路Ｈ４の出力端子は、それぞれ多ビット
セレクタＨ５の入力端子へ接続されている。また、バス
２１０から出力されるＲ／Ｗバー信号が、多ビットセレ
クタＨ５のセレクト端子へ入力されることによって、読
み出しの場合、アドレス変換回路Ｈ３の出力信号が多ビ
ットセレクタＨ５によって選択され、ｍｅｍｏｒｙ２
（符号（Ｈ））のＡ（アドレス）端子へ入力される。ま
た、書き込みの場合、アドレス変換回路Ｈ４の出力信号
が多ビットセレクタＨ５によって選択され、ｍｅｍｏｒ
ｙ２（符号（Ｈ））のＡ（アドレス）端子へ入力され
る。さらに、バス２１０のｄａｔａ（データ）端子は、
ｍｅｍｏｒｙ２（符号（Ｈ））のＤ（データ）端子に接
続される。

【００５４】図１５は、ＦＦ１とＦＦ２のバスインタフ
ェース回路を示すブロック図である。バス２１０に対
し、ＦＦ１（ｂｉｔ０〜３）（符号（Ｉ））、ＦＦ１
（ｂｉｔ５〜７）（符号（Ｊ））、ＦＦ２（符号
（Ｋ））が、それぞれ上述の動作によって出力されたバ
スインタフェース回路を介してバス２１０へ接続されて
いる。ＦＦ１（ｂｉｔ０〜３）（符号（Ｉ））のＤ（デ
ータ）端子は、バス２１０のｄａｔａ端子へ接続され、
第０〜第３ビットに対応するデータが入出力される。ま
た、バス２１０のａｄｄｒ（アドレス）端子には、バス
２１０から出力されるアドレスが０ｘ１４１０番地の場
合にアクティブ信号“１”を出力するＥｎａｂｌｅ信号
生成回路Ｉ１と、バス２１０から出力されるアドレスが
０ｘ１４１２番地の場合にアクティブ信号“１”を出力
するＥｎａｂｌｅ信号生成回路Ｉ２が接続される。そし
て、バス２１０から出力されるＲ／Ｗバー信号が“１”
すなわち読み出しの場合、ＦＦ１（ｂｉｔ０〜３）（符
号（Ｉ））のＯＥ（アウトプットイネーブル）端子が選
択され、Ｅｎａｂｌｅ信号生成回路Ｉ１の出力信号が入
力される。Ｒ／Ｗバー信号が“０”すなわち書き込みの
場合、ＦＦ１（ｂｉｔ０〜３）（符号（Ｉ））のＷＥ
（ライトイネーブル）端子が選択され、Ｅｎａｂｌｅ信
号生成回路Ｉ２の出力信号が入力される。

【００５５】ＦＦ１（ｂｉｔ５〜７）（符号（Ｊ））の
Ｄ（データ）端子は、バス２１０のｄａｔａ端子へ接続
され、第５〜第７ビットに対応するデータが入出力され
る。また、バス２１０のａｄｄｒ（アドレス）端子に
は、バス２１０から出力されるアドレスが０ｘ１４１１
番地の場合にアクティブ信号“１”を出力するＥｎａｂ
ｌｅ信号生成回路Ｊ１と、バス１０から出力されるアド
レスが０ｘ１４１２番地の場合にアクティブ信号“１”
を出力するＥｎａｂｌｅ信号生成回路Ｊ２が接続され
る。そして、バス２１０から出力されるＲ／Ｗバー信号
が“１”すなわち読み出しの場合、ＦＦ１（ｂｉｔ５〜
７）（符号（Ｊ））のＯＥ（アウトプットイネーブル）
端子が選択され、Ｅｎａｂｌｅ信号生成回路Ｊ１の出力
信号が入力される。Ｒ／Ｗバー信号が“０”すなわち書
き込みの場合、ＦＦ１（ｂｉｔ５〜７）（符号（Ｊ））
のＷＥ（ライトイネーブル）端子が選択され、Ｅｎａｂ
ｌｅ信号生成回路Ｊ２の出力信号が入力される。

【００５６】ＦＦ２（ｂｉｔ４）（符号（Ｋ））のＤ
（データ）端子は、バス２１０のｄａｔａ端子へ接続さ
れ、第４ビットに対応するデータが入出力される。ま
た、バス２１０のａｄｄｒ（アドレス）端子には、バス
２１０から出力されるアドレスが０ｘ１４１１番地の場
合にアクティブ信号“１”を出力するＥｎａｂｌｅ信号
生成回路Ｋ１が接続される。そして、バス２１０から出
力されるＲ／Ｗバー信号が“１”すなわち読み出しの場
合、ＦＦ２（ｂｉｔ４）（符号（Ｋ））のＯＥ（アウト
プットイネーブル）端子が選択され、Ｅｎａｂｌｅ信号
生成回路Ｋ１の出力信号が入力される。ＦＦ２（ｂｉｔ
４）（符号（Ｋ））のＷＥ（ライトイネーブル）端子
は、グランド端子へ接続される。

【００５７】次に、本発明の第三の実施形態によるＥｎ
ａｂｌｅ信号生成回路の面積最適化について図面を参照
して説明する。図１６は、本発明によるＥｎａｂｌｅ信
号生成回路の面積最適化を説明するための概略ブロック
図であり、生成されたバスインタフェース回路を修正す
るために、図１の出力部や図１１の回路生成部に図１６
に示すアドレス抽出部、アドレス判定部、および共通回
路生成部からなるブロックが備えられる。この図におい
て、２８０は、共通化を行うＥｎａｂｌｅ信号生成回路
の各先頭アドレス、または各先頭アドレスと最終アドレ
スを抽出するアドレス抽出部である。２８１は、アドレ
ス抽出部が抽出したアドレスについて上位桁から順にア
ドレスが一致するか否かを比較判定して、上位桁から連
続して一致する上位桁数を決定するアドレス判定部であ
る。２８２は、アドレス判定部が比較判定した結果に基
づいてＥｎａｂｌｅ信号生成回路の共通回路を生成する
共通回路生成部である。

【００５８】上記の構成における動作について図１７の
フローチャートを用いて説明する。面積最適化の一例と
して、図１４のｍｅｍｏｒｙ２（符号（Ｈ））のＥｎａ
ｂｌｅ信号生成回路Ｈ１とＥｎａｂｌｅ信号生成回路Ｈ
２を最適化する場合について説明する。まず、アドレス
抽出部２８０は、Ｅｎａｂｌｅ信号生成回路Ｈ１とＥｎ
ａｂｌｅ信号生成回路Ｈ２の４つのアドレスの値を抽出
する（ステップＳ２５０）。ここで、アドレス抽出部２
８０は、Ｅｎａｂｌｅ信号生成回路Ｈ１のアドレス範囲
が０ｘ１５００番地から０ｘ１ｃｆｆ番地であるので、
１５００と１ｃｆｆの値を抽出する。また、アドレス抽
出部２８０は、Ｅｎａｂｌｅ信号生成回路Ｈ２のアドレ
ス範囲が０ｘ１４００番地から０ｘ１ｂｆｆ番地である
ので、１４００と１ｂｆｆの値を抽出する。

【００５９】次に、アドレス判定部２８１は、アドレス
抽出部が抽出したアドレスに基づいて、４つの値の上位
から順に値が一致するか否かを判定する（ステップＳ２
５１）。この場合、抽出された４つの値のうち、上位１
桁目がすべて１であり、一致している。次に、上位２桁
目は、それぞれ５、ｃ、４、ｂであり異なるので、上位
１桁目について共通回路を生成する（ステップＳ２５
２）。そして、共通回路生成部２８２が生成し、出力す
る回路を図１８（ｂ）に示す。バス２１０のａｄｄｒ
（アドレス）端子には、バス２１０から出力されるアド
レスの下位３桁が０ｘ５００から０ｘｃｆｆの場合にア
クティブ信号“１”を出力するＥｎａｂｌｅ信号生成回
路Ｈ１０と、バス２１０から出力されるアドレスの上位
１桁が０ｘ１の場合にアクティブ信号“１”を出力する
Ｅｎａｂｌｅ信号生成回路Ｈ１１と、バス２１０から出
力されるアドレスの下位３桁が０ｘ４００から０ｘｂｆ
ｆの場合にアクティブ信号“１”を出力するＥｎａｂｌ
ｅ信号生成回路Ｈ１２が接続されている。

【００６０】そして、Ｅｎａｂｌｅ信号生成回路Ｈ１０
の出力とＥｎａｂｌｅ信号生成回路Ｈ１１の出力がＡＮ
Ｄ回路２２０へ入力され、このＡＮＤ回路２２０の出力
端子がｍｅｍｏｒｙ２（符号（Ｈ））のＯＥ（アウトプ
ットイネーブル）端子へ接続される。また、Ｅｎａｂｌ
ｅ信号生成回路Ｈ１１の出力とＥｎａｂｌｅ信号生成回
路Ｈ１２の出力がＡＮＤ回路２２１へ入力され、このＡ
ＮＤ回路２２１の出力端子がｍｅｍｏｒｙ２（符号
（Ｈ））のＷＥ（ライトイネーブル）端子へ接続され
る。この結果得られる図１８（ｂ）のアドレスデコーダ
部は、共通化する前の図１８（ａ）に比べて簡略化さ
れ、その回路が占める面積も削減できる。

【００６１】次に、図１５の回路を共通化した場合の回
路図を図１９に示す。これは、図１５におけるＥｎａｂ
ｌｅ信号生成回路Ｉ２とＥｎａｂｌｅ信号生成回路Ｊ２
が、ともに０ｘ１４１２番地のアドレスが入力された場
合にアクティブ信号“１”を出力することに基づいて共
通化されている。また、図１５におけるＥｎａｂｌｅ信
号生成回路Ｊ１とＥｎａｂｌｅ信号生成回路Ｋ１が、と
もに０ｘ１４１１番地のアドレスが入力された場合にア
クティブ信号“１”を出力することに基づいて共通化さ
れている。

【００６２】この図１９のＦＦ１（ｂｉｔ５〜７）（符
号（Ｊ））に接続されるＥｎａｂｌｅ信号生成回路Ｊ１
とＥｎａｂｌｅ信号生成回路Ｊ２について、さらに上述
の手順と同様にＥｎａｂｌｅ信号生成回路の面積最適化
を行った場合の回路図を図２０の（ｂ）に示す。

【００６３】この図２０（ｂ）において、バス２１０の
ａｄｄｒ（アドレス）端子には、バス２１０から出力さ
れるアドレスの下位１桁が０ｘ１の場合にアクティブ信
号“１”を出力するＥｎａｂｌｅ信号生成回路Ｊ１０
と、バス２１０から出力されるアドレスの上位３桁が０
ｘ１４１の場合にアクティブ信号“１”を出力するＥｎ
ａｂｌｅ信号生成回路Ｊ１１と、バス２１０から出力さ
れるアドレスの下位１桁が０ｘ２の場合にアクティブ信
号“１”を出力するＥｎａｂｌｅ信号生成回路Ｊ１２が
接続されている。

【００６４】そして、Ｅｎａｂｌｅ信号生成回路Ｊ１０
の出力とＥｎａｂｌｅ信号生成回路Ｊ１１の出力がＡＮ
Ｄ回路２３０へ入力され、このＡＮＤ回路２３０の出力
端子がＦＦ１（ｂｉｔ５〜７）（符号（Ｊ））のＯＥ
（アウトプットイネーブル）端子へ接続される。また、
Ｅｎａｂｌｅ信号生成回路Ｊ１１の出力とＥｎａｂｌｅ
信号生成回路Ｊ１２の出力がＡＮＤ回路２３１へ入力さ
れ、このＡＮＤ回路２３１の出力端子がＦＦ１（ｂｉｔ
５〜７）（符号（Ｊ））のＷＥ（ライトイネーブル）端
子へ接続される。

【００６５】なお、上述の説明では、各アドレスを１６
進単位に着目し、Ｅｎａｂｌｅ信号生成回路の面積最適
化を行ったが、１６進単位ではなく、２進単位で行って
もよい。

【００６６】図２１は、この発明の第四の実施形態によ
るバスインタフェース回路作成装置３００を適用したシ
ステムの概略ブロック図である。３０１は、入力される
バスインタフェース記述から記憶素子に対する先頭グロ
ーバルアドレスとアドレス範囲やバスのアドレス幅を抽
出する抽出部である。３０２は、抽出部３０１が抽出し
たアドレス範囲を指定可能な最小のアドレス線の本数ｎ
を計算する演算部である。３０３は、メモリの先頭アド
レスの下位ｎビットがすべて０であるか否かを検出する
チェッカー部である。３０４は、下位ｎビットの中に、
１が存在する場合に、ユーザへ警告を行う警告部であ
る。

【００６７】３０５は、チェッカー部の検出結果におい
てメモリの先頭アドレスの下位ｎビットがすべて０であ
った場合に、前記グローバルアドレスの下位ｎビットを
前記記憶素子のアドレス入力とし、前記グローバルアド
レスの下位ｎビット以外のアドレス値を利用して、Ｅｎ
ａｂｌｅ信号回路を生成し、バスインタフェース回路３
１を出力する回路生成部である。

【００６８】次に、上述の構成による装置の動作につい
て図２２のフローチャートを用いて説明する。ここで、
バス側のアドレス信号線は、１６ビットあるものとす
る。まず、名称がｍｅｍｏｒｙ１であり、先頭グローバ
ルアドレスが０ｘ１４００番地であり、アドレス範囲が
０ｘ１４００番地から０ｘ１７ｆｆ番地である記憶素子
についてバスインタフェース記述３０が入力された場合
について説明する。

【００６９】まず、バスインタフェース記述３０が入力
されると（ステップＳ３０１）、抽出部３０１は、入力
されたバスインタフェース記述３０から、記憶素子の先
頭アドレスと、メモリサイズを抽出し（ステップＳ３０
２）、演算部３０２へ出力する。次に、演算部３０２
は、抽出部３０１が抽出したメモリのサイズから最小の
アドレス線本数ｎを求める（ステップＳ３０３）。この
場合、メモリのサイズは１０２４バイトであり、先頭ア
ドレスは０ｘｌ４００番地である。次に、演算部３０２
は、１０２４バイトというメモリサイズから、最小のア
ドレス線の本数を求める。メモリのサイズが1０２４バ
イトであるので、２のｎ乗＝１０２４の式に基づいて、
ｎ＝１０（本）が算出される。演算部３０２によって算
出された最小のアドレス線ｎの値１０に基づき、チェッ
カー部は、先頭アドレス０ｘ１４００番地の下位１０ビ
ットがすべて0であるか否かを検出する（ステップＳ３
０４）。

【００７０】先頭アドレス０ｘ１４００番地を２進数で
表わすと、 ０００１ ０１００ ００００ ００００ …（符号（７）） である。従って、チェッカー部は、２進数（符号
（７））の下位１０ビットが全て０であると検出し（ス
テップＳ３０５）、検出結果を回路生成部３０５へ出力
する。

【００７１】次に、回路生成部３０５は、チェッカー部
から検出結果が入力されると、図２３に示す回路を生成
する。まず、バス３１０の１６ビットのアドレス信号線
のうち、下位１０ビットがｍｅｍｏｒｙl（符号
（ａ））のアドレス入力端子に接続される。そして、バ
ス３１０のアドレス信号線のうち残りの上位６ビットの
アドレスと記憶素子の先頭アドレスの上位６ビットとを
比較して一致した場合に“１”を出力するＥｎａｂｌｅ
信号生成回路を生成する。この場合、上位６ビットは０
００１ ０１であるので、上位６ビットと記憶素子の先
頭アドレスの上位６ビットである０ｘ０５を比較し、一
致した場合にＥｎａｂｌｅ信号を出力する回路が生成さ
れる。バス３１０から出力されるＲ／Ｗバー信号が
“１”すなわち読み出しの場合にｍｅｍｏｒｙ１（符号
（ａ））のＯＥ（アウトプットイネーブル）端子が選択
され、Ｒ／Ｗバー信号が“０”すなわち書き込みの場合
にｍｅｍｏｒｙ１（符号（ａ））のＷＥ（ライトイネー
ブル）端子が選択され、前述のＥｎａｂｌｅ信号生成回
路の出力信号が入力される。

【００７２】このように、回路生成部３０５が、チェッ
カー部での判定結果に応じて、バスからのアドレス信号
の上位６ビットからＥｎａｂｌｅ信号生成回路を作成す
るため、Ｅｎａｂｌｅ信号生成回路は、図２３に示すよ
うに、比較器１つで構成することができる。さらに、ア
ドレス変換回路は生成しないため、より面積の小さなバ
スインタフェース回路を生成できる。

【００７３】次に、名称がｍｅｍｏｒｙ２であり、先頭
グローバルアドレスが０ｘ１４０１番地であり、アドレ
ス範囲が０ｘ１４０１番地から０ｘ１８００番地である
記憶素子についてバスインタフェース記述３０が入力さ
れた場合について図２１と図２２を参照して説明する。

【００７４】まず、バスインタフェース記述３０が入力
されると（ステップＳ３０１）、抽出部３０１は、入力
されたバスインタフェース記述３０から、記憶素子の先
頭アドレスと、メモリサイズを抽出し（ステップＳ３０
２）、演算部３０２へ出力する。次に、演算部３０２
は、抽出部３０１が抽出したメモリのサイズから最小の
アドレス本数ｎを求める（ステップＳ３０３）。この場
合、メモリのサイズは、１０２４バイトであり、先頭ア
ドレスは０ｘｌ４０１番地である。次に、演算部３０２
は、１０２４バイトというメモリサイズから、最小のア
ドレス線の本数を求める。メモリのサイズが1０２４バ
イトであるので、２のｎ乗＝１０２４という式に基づ
き、ｎ＝１０（本）が算出される。演算部３０２によっ
て算出された最小のアドレス線の本数ｎの値１０に基づ
き、チェッカー部は、先頭アドレス０ｘ１４０１番地の
下位１０ビットがすべて0であるか否かを検出する（ス
テップＳ３０４）。先頭アドレス０ｘ１４０１番地を２
進数で表わすと、 ０００１ ０１００ ００００ ０００１ …（符号（８）） である。従って、チェッカー部は、２進数（符号
（８））の下位１０ビットに１が存在する事を検出し
（ステップＳ３０５）、ユーザヘ警告を発する（ステッ
プＳ３０７）。

【００７５】図２３に示すバスインタフェース回路と対
比するため、ｍｅｍｏｒｙ２について作成されるバスイ
ンタフェース回路を図２４に示す。この図では、Ｅｎａ
ｂｌｅ信号生成回路では、グローバルアドレスと０ｘ１
４０１を比較する比較器ｂと、グローバルアドレスと０
ｘ１８００を比較する比較器ｃの２つの比較器が必要と
なる。さらに、アドレス変換のために、減算器ｄが必要
になる。従って、図２３に比べ、非常に大きな回路構成
となる。この発明により、図２４に示す大きな回路構成
となる場合には警告を発することができるため、バスイ
ンタフェース回路の面積が不用意に大きくなることを防
ぐことが可能である。

【００７６】また、以上説明したバスインタフェース回
路作成装置の機能を実現するためのプログラムをコンピ
ュータ読み取り可能な記録媒体に記録して、この記録媒
体に記録されたプログラムをコンピュータシステムに読
み込ませ、実行することにより施工管理を行ってもよ
い。なお、ここでいう「コンピュータシステム」とは、
ＯＳや周辺機器等のハードウェアを含むものとする。ま
た、「コンピュータシステム」は、ＷＷＷシステムを利
用している場合であれば、ホームページ提供環境（ある
いは表示環境）も含むものとする。

【００７７】また、「コンピュータ読み取り可能な記録
媒体」とは、フロッピーディスク、光磁気ディスク、Ｒ
ＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステ
ムに内蔵されるハードディスク等の記憶装置のことをい
う。さらに「コンピュータ読み取り可能な記録媒体」と
は、インタネット等のネットワークや電話回線等の通信
回線を介してプログラムを送信された場合のサーバやク
ライアントとなるコンピュータシステム内部の揮発性メ
モリ（ＲＡＭ）のように、一定時間プログラムを保持し
ているものも含むものとする。また上記プログラムは、
このプログラムを記憶装置などに格納したコンピュータ
システムから伝送媒体を介して、あるいは、伝送媒体中
の伝送波により他のコンピュータシステムに伝送されて
もよい。ここで、プログラムを伝送する「伝送媒体」は、
インターネット等のネットワーク（通信網）や電話回線
などの通信回線（通信線）のように情報を伝送する機能
を有する媒体のことをいう。

【００７８】また、上述のプログラムは、前述した機能
の一部を実現するためのものであっても良く、さらに前
述した機能をコンピュータシステムにすでに記録されて
いるプログラムとの組み合わせで実現できるもの、いわ
ゆる差分ファイル（差分プログラム）であっても良い。
また、ＣＰＵは、ダイレクトメモリアクセスコントロー
ラのようにスレーブのハードウェアを能率的に制御でき
る機能を有するハードウェアであればよい。

【００７９】以上、この発明の実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計等も含まれる。

【００８０】

【発明の効果】以上説明したように、この発明によれ
ば、入力されるバスインタフェース記述から、記憶素子
のアドレスに関するデータを抽出部によって抽出し、抽
出部が抽出したデータに基づいて前記記憶素子が割り当
てられたアドレスをビットデータ記憶部へ記憶し、抽出
部が抽出したデータのアドレスがビットデータ記憶部の
アドレスと重複しているか否かをアドレス競合検出部に
よって検出するようにしたので、中央処理装置から読み
書きされる記憶素子のアドレスの競合を来すことなく、
バスインタフェースの設計を行うことができる。また、
操作ミスなどによってアドレス競合が発生した場合は、
ユーザへ警告することによって競合を防止することがで
きる。これらは、新規設計時、ベースアドレス変更時、
メモリサイズ変更時等においても、同様に効果が得られ
る。さらに、この発明によれば、抽出部が抽出したアド
レスに基づき、ＧＵＩ（Ｇｒａｐｈｉｃａｌ Ｕｓｅｒ
Ｉｎｔｅｒｆａｃｅ）を用いてディスプレイ等の画面
上ですることにより、ディスプレイ等で、視覚的にアド
レスの配置状況を容易に把握することができる。

【００８１】請求項２記載の発明によれば、入力される
バスインタフェース記述に基づき、記憶素子に対し中央
処理装置が指示する読み出しグローバルアドレスと書き
込みグローバルアドレスが一致しているか否かをＲＷア
ドレス比較部によって比較し、入力されるバスインタフ
ェース記述に基づき、読み出しグローバルアドレス、あ
るいは書き込みグローバルアドレスがビット単位で別ア
ドレスになっているか否かを判断部によって判断し、読
み出しグローバルアドレスと書き込みグローバルアドレ
スが一致し、グローバルアドレスがビット単位で別アド
レスの場合に、該グローバルアドレスが指定された際に
アクティブとなるセレクト信号を生成し、更に該グロー
バルアドレスを該記憶素子のローカルアドレスに変換す
る回路を回路生成部によって各アドレス毎に生成するよ
うにしたので、中央処理装置から読み出しグローバルア
ドレスと書き込みグローバルアドレスが一致するビット
単位ごとにグローバルアドレスを配置できる効果があ
る。

【００８２】請求項３記載の発明によれば、入力される
バスインタフェース記述に基づき、記憶素子に対して割
り当てられた読み出しグローバルアドレスと書き込みグ
ローバルアドレスが一致しているか否かをＲＷアドレス
比較部によって比較し、入力されるバスインタフェース
記述に基づき、読み出しグローバルアドレスあるいは書
き込みグローバルアドレスがビット単位で別アドレスに
なっているか否かを判断部によって判断し、読み出しグ
ローバルアドレスと書き込みグローバルアドレスが別ア
ドレスであり、読み出しグローバルアドレスと書き込み
グローバルアドレスがいずれのビットにおいてもアドレ
ス一致している場合に、該グローバルアドレスが指定さ
れた際にアクティブとなるセレクト信号を生成し、更に
グローバルアドレスを記憶素子のローカルアドレスに変
換する回路を読み出しグローバルアドレスと書き込みグ
ローバルアドレス毎に回路生成部によって生成したの
で、中央処理装置から読み出しを行う場合と、書き込み
を行う場合とで異なるアドレスを配置することができる
効果が得られる。

【００８３】請求項４記載の発明によれば、入力される
バスインタフェース記述に基づき、記憶素子に対して割
り当てられた読み出しグローバルアドレスと書き込みグ
ローバルアドレスが一致しているか否かをＲＷアドレス
比較部によって比較し、入力されるバスインタフェース
記述に基づき、読み出しグローバルアドレスあるいは書
き込みグローバルアドレスがビット単位で別アドレスに
なっているか否かを判断部によって判断し、読み出しグ
ローバルアドレスと書き込みグローバルアドレスが別ア
ドレスであり、読み出しグローバルアドレスまたは書き
込みグローバルアドレスの少なくともいずれかがビット
単位で別アドレスである場合に、ビット単位で別アドレ
スであるいずれかのグローバルアドレスが指定された際
にアクティブとなるセレクト信号を生成し、更に該グロ
ーバルアドレスを該記憶素子のローカルアドレスに変換
する回路を読み出しグローバルアドレスと書き込みグロ
ーバルアドレス毎に生成し、さらに、グローバルアドレ
スを記憶素子のローカルアドレスに変換する回路を読み
出しグローバルアドレスと書き込みグローバルアドレス
のビット毎に回路生成部によって回路を生成したので、
中央処理装置から読み出しと書き込みで別アドレスに配
置し、さらに、読み出し時において、ビット単位で別の
アドレスに配置し、書き込み時において、ビット単位で
別のアドレスに配置することができる。これにより、バ
スインタフェース回路が複雑になる場合においても正確
にバスインタフェース回路を作成することができる効果
が得られる。

【００８４】請求項５記載の発明によれば、請求項２な
いし請求項４記載の発明においてさらに、生成されたセ
レクト信号のグローバルアドレスに関するデータをアド
レス抽出部によって抽出し、アドレス抽出部が抽出した
データに基づいて、アドレス判定部によって読み出しグ
ローバルアドレスと書き込みグローバルアドレスとをｎ
進表現して、上位桁から順に比較判定して、上位桁から
連続して一致する上位桁の数を決定し、アドレス判定部
で決定した一致する上位桁の数に対応したセレクト信号
の共通回路を生成するようにしたので、バスインタフェ
ース回路の面積を最適化することができる。これによ
り、バスインタフェース回路を構成するハードウェアの
面積を小さくすることができる効果が得られる。

【００８５】請求項６記載の発明によれば、入力される
バスインタフェース記述から前記記憶素子に対する先頭
グローバルアドレスとアドレス範囲を抽出部によって抽
出し、抽出部が抽出したアドレス範囲の任意のアドレス
を個別に指定可能な最小のアドレス線の本数ｎを演算部
によって計算し、記憶素子の先頭アドレスの下位ｎビッ
トがすべて０であるか否かをチェッカー部によって検出
し、チェッカー部の検出結果が記憶素子の先頭アドレス
の下位ｎビットがすべて０であった場合に、グローバル
アドレスの下位ｎビットを記憶素子のアドレス入力と
し、グローバルアドレスの下位ｎビット以外のアドレス
値を利用して、回路生成部によってセレクト信号を出力
する回路を生成するようにしたので、バスインタフェー
ス回路を構成するハードウェアの面積を小さくすること
ができるという効果が得られる。

【００８６】請求項７記載の発明によれば、入力される
バスインタフェース記述から記憶素子の先頭グローバル
アドレスとアドレス範囲を抽出部によって抽出し、抽出
部が抽出したアドレス範囲に基づき、アドレス範囲の任
意にのアドレスを個別に指定可能な最小のアドレス線の
本数ｎを演算部によって計算し、記憶素子の先頭アドレ
スの下位ｎビットがすべて０であるか否かをチェッカー
部によって検出し、下位ｎビットの中に、１が存在する
場合に、警告部によって警告を行うようにしたので、バ
スインタフェース回路の面積が不用意に大きくなる場合
に、ユーザへ警告することができる。また、ユーザがマ
ウス操作のミス等により、誤って目標以外のアドレスに
記憶素子を配置し、バスインタフェース回路の面積が不
用意に大きくなる場合においても、ユーザへ警告するこ
とができる効果がある。さらに、この発明によれば、ア
ドレスマップ図等からバスインタフェース回路記述を自
動的に生成した場合、ユーザは、バスインタフェース回
路を設計することがなくなるため、指定されたアドレス
値に従って設計するとどのようなハードウェアになるか
を推定せずに、機械的にアドレス値が入力されることに
なるが、このような場合でも面積的にあまり好ましくな
いハードウェアが生成されることを防止できる効果が得
られる。

【図面の簡単な説明】

【図１】 本発明によるバスインタフェース回路作成装
置１００を適用したシステムの概略ブロック図である。

【図２】 抽出部１０１へ入力されるハードウェア記述
の一例であり、スレーブハードウェアから見た記憶素子
についての記述である。

【図３】 図２におけるハードウェア記述を画面上に表
示した場合の図である。

【図４】 抽出部１０１へ入力されるバスインタフェー
ス記述の一例であり、ＣＰＵ側のバスインタフェースか
ら見た記憶素子についての記述である。

【図５】 図４におけるハードウェア記述を画面上に表
示した場合の図である。

【図６】 マウス操作によって記憶素子を追加した場合
の図である。

【図７】 ビットデータ記憶部１０２の各アドレスに対
する記憶状態を表わした図である。

【図８】 図１におけるバスインタフェース回路作成装
置１００を適用したシステムの動作を説明するフローチ
ャートである。

【図９】 バスインタフェース回路作成装置１００によ
って出力されるバスインタフェース回路の一例である。

【図１０】 バスインタフェース回路作成装置１００に
よって出力されるバスインタフェース回路の一例であ
る。

【図１１】 本発明によるバスインタフェース回路作成
装置２００を適用したシステムの概略ブロック図であ
る。

【図１２】 バスインタフェース回路作成装置２００へ
入力されるバスインタフェース記述２０の一例である。

【図１３】 図１１におけるバスインタフェース回路作
成装置２００を適用したシステムの動作を説明するフロ
ーチャートである。

【図１４】 バスインタフェース回路作成装置２００に
よって出力されるバスインタフェース回路の一例であ
る。

【図１５】 バスインタフェース回路作成装置２００に
よって出力されるバスインタフェース回路の一例であ
る。

【図１６】 Ｅｎａｂｌｅ信号生成回路の面積の最適化
を説明するための概略ブロック図である。

【図１７】 Ｅｎａｂｌｅ信号生成回路の面積の最適化
の手順について説明するためのフローチャートである。

【図１８】 Ｅｎａｂｌｅ信号生成回路の面積の最適化
を行ったバスインタフェース回路を示す図である。

【図１９】 図１５のバスインタフェース回路の共通化
を行った図である。

【図２０】 図１９のバスインタフェース回路に対し、
面積の最適化を行った図である。

【図２１】 本発明によるバスインタフェース回路作成
装置３００を適用したシステムの概略ブロック図であ
る。

【図２２】 図２１におけるバスインタフェース回路作
成装置３００を適用したシステムの動作を説明するフロ
ーチャートである。

【図２３】 バスインタフェース回路作成装置３００に
よって出力されるバスインタフェース回路の一例であ
る。

【図２４】 図２３のバスインタフェース回路と対比す
るためのバスインタフェース回路である。

【図２５】 従来技術を説明するための概略ブロック図
である。

【図２６】 従来技術を説明するための概略ブロック図
である。

【符号の説明】

１００ バスインタフェース回路作成装置 １０１ 抽出部 １０２ ビットデータ記憶部 １０３ アドレス競合検出部 １０４ 出力部 ２００ バスインタフェース回路作成装置 ２０１ ＲＷアドレス比較部 ２０２ 判断部 ２０３ 回路生成部 ３００ バスインタフェース回路作成装置 ３０１ 抽出部 ３０２ 演算部 ３０３ チェッカー部 ３０４ 警告部 ３０５ 回路生成部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 若林 一敏 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 丸山 勇一 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5B014 FA03 GC07 GD03 HB02 HB14

Claims (11)

【特許請求の範囲】
1. 【請求項１】 マスターとなる中央処理装置と前記中央
   処理装置に対しスレーブとなるハードウェアとの間に設
   けられる、記憶素子を含むバスインタフェース回路につ
   いてのバスインタフェース記述と、スレーブとなるハー
   ドウェアについてのスレーブハードウェア記述とを入力
   し、前記バスインタフェース回路を表現するハードウェ
   ア記述言語を出力するバスインタフェース回路作成装置
   において、 入力されるバスインタフェース記述から、前記記憶素子
   のアドレスに関するデータを抽出する抽出部と、 前記抽出部が抽出したデータに基づいて前記記憶素子が
   割り当てられたアドレスを記憶するビットデータ記憶部
   と、 前記抽出部が抽出したデータと、前記ビットデータ記憶
   部の記憶情報に基づき、前記記憶素子のアドレスの重複
   を検出するアドレス競合検出部と、 を備えたことを特徴とするバスインタフェース回路作成
   装置。
2. 【請求項２】 マスターとなる中央処理装置と前記中央
   処理装置に対しスレーブとなるハードウェアとの間に設
   けられる、記憶素子を含むバスインタフェース回路につ
   いてのバスインタフェース記述と、スレーブとなるハー
   ドウェアについてのスレーブハードウェア記述とを入力
   し、前記バスインタフェース回路を表現するハードウェ
   ア記述言語を出力するバスインタフェース回路作成装置
   において、 入力されるバスインタフェース記述に基づき、同一の前
   記記憶素子に対して割り当てられた読み出しグローバル
   アドレスと書き込みグローバルアドレスが一致している
   か否かを比較するＲＷアドレス比較部と、 前記読み出しグローバルアドレス、あるいは書き込みグ
   ローバルアドレスがビット単位で別アドレスになってい
   るか否かを判断する判断部と、 前記読み出しグローバルアドレスと前記書き込みグロー
   バルアドレスが一致し、前記グローバルアドレスがビッ
   ト単位で別アドレスの場合に、該グローバルアドレスが
   指定された際にアクティブとなるセレクト信号を出力す
   るセレクト信号生成回路と、該グローバルアドレスを該
   記憶素子のローカルアドレスに変換する回路とを各アド
   レスに対応して生成する回路生成部と、 を備えたことを特徴とするバスインタフェース回路作成
   装置。
3. 【請求項３】 マスターとなる中央処理装置と前記中央
   処理装置に対しスレーブとなるハードウェアとの間に設
   けられる、記憶素子を含むバスインタフェース回路につ
   いてのバスインタフェース記述と、スレーブとなるハー
   ドウェアについてのスレーブハードウェア記述とを入力
   し、前記バスインタフェース回路を表現するハードウェ
   ア記述言語を出力するバスインタフェース回路作成装置
   において、 入力されるバスインタフェース記述に基づき、同一の前
   記記憶素子に対して割り当てられた読み出しグローバル
   アドレスと書き込みグローバルアドレスが一致している
   か否かを比較するＲＷアドレス比較部と、 入力されるバスインタフェース記述に基づき、前記読み
   出しグローバルアドレスあるいは書き込みグローバルア
   ドレスがビット単位で別アドレスになっているか否かを
   判断する判断部と、 前記読み出しグローバルアドレスと前記書き込みグロー
   バルアドレスが別アドレスであり、前記読み出しグロー
   バルアドレスと前記書き込みグローバルアドレスとがい
   ずれのビットにおいてもアドレスが一致している場合
   に、該グローバルアドレスが指定された際にアクティブ
   となるセレクト信号を出力するセレクト信号生成回路
   と、該グローバルアドレスを該記憶素子のローカルアド
   レスに変換する回路とを前記読み出しグローバルアドレ
   スと前記書き込みグローバルアドレス毎に生成する回路
   生成部と、 を備えたことを特徴とするバスインタフェース回路作成
   装置。
4. 【請求項４】 マスターとなる中央処理装置と前記中央
   処理装置に対しスレーブとなるハードウェアとの間に設
   けられる、記憶素子を含むバスインタフェース回路につ
   いてのバスインタフェース記述と、スレーブとなるハー
   ドウェアについてのスレーブハードウェア記述とを入力
   し、前記バスインタフェース回路を表現するハードウェ
   ア記述言語を出力するバスインタフェース回路作成装置
   において、 入力されるバスインタフェース記述に基づき、前記記憶
   素子に対して割り当てられた読み出しグローバルアドレ
   スと書き込みグローバルアドレスが一致しているか否か
   を比較するＲＷアドレス比較部と、 前記読み出しグローバルアドレスあるいは書き込みグロ
   ーバルアドレスがビット単位で別アドレスになっている
   か否かを判断する判断部と、 前記読み出しグローバルアドレスと前記書き込みグロー
   バルアドレスが別アドレスであり、前記読み出しグロー
   バルアドレスまたは前記書き込みグローバルアドレスの
   少なくともいずれかがビット単位で別アドレスである場
   合に、ビット単位で別アドレスである前記いずれかのグ
   ローバルアドレスが指定された際にアクティブとなるセ
   レクト信号を出力するセレクト信号生成回路と、該グロ
   ーバルアドレスを該記憶素子のローカルアドレスに変換
   する回路とを前記読み出しグローバルアドレスと前記書
   き込みグローバルアドレス毎に生成し、さらに、前記グ
   ローバルアドレスを該記憶素子のローカルアドレスに変
   換する回路を前記読み出しグローバルアドレスと前記書
   き込みグローバルアドレスのビット毎に生成する回路生
   成部と、 を備えたことを特徴とするバスインタフェース回路作成
   装置。
5. 【請求項５】 前記セレクト信号のグローバルアドレス
   に関するデータを抽出するアドレス抽出部と、 前記アドレス抽出部が抽出したデータに基づいて、前記
   読み出しグローバルアドレスと書き込みグローバルアド
   レスとをｎ進表現して、上位桁から順に比較判定して、
   上位桁から連続して一致する上位桁の数を決定するアド
   レス判定部と、 前記アドレス判定部で決定した一致する上位桁の数に対
   応した前記セレクト信号の共通回路を生成する共通回路
   生成部と、 を備えたことを特徴とする請求項１ないし請求項４記載
   のバスインタフェース回路作成装置。
6. 【請求項６】 マスターとなる中央処理装置と前記中央
   処理装置に対しスレーブとなるハードウェアとの間に設
   けられる、記憶素子を含むバスインタフェース回路につ
   いてのバスインタフェース記述と、スレーブとなるハー
   ドウェアについてのスレーブハードウェア記述とを入力
   し、前記バスインタフェース回路を表現するハードウェ
   ア記述言語を出力するバスインタフェース回路作成装置
   において、 入力されるバスインタフェース記述から前記記憶素子に
   対する先頭グローバルアドレスとアドレス範囲を抽出す
   る抽出部と、 前記抽出部が抽出した前記アドレス範囲の任意のアドレ
   スを個別に指定可能な最小のアドレス線の本数ｎを計算
   する演算部と、 前記記憶素子の先頭アドレスの下位ｎビットがすべて０
   であるか否かを検出するチェッカー部と、 前記チェッカー部の検出結果が前記記憶素子の先頭アド
   レスの下位ｎビットがすべて０であった場合に、前記グ
   ローバルアドレスの下位ｎビットを前記記憶素子のアド
   レス入力とし、前記グローバルアドレスの下位ｎビット
   以外のアドレス値を利用して、セレクト信号を出力する
   回路を生成する回路生成部と、 を備えたことを特徴とするバスインタフェース回路作成
   装置。
7. 【請求項７】 マスターとなる中央処理装置と前記中央
   処理装置に対しスレーブとなるハードウェアとの間に設
   けられる、記憶素子を含むバスインタフェース回路につ
   いてのバスインタフェース記述と、スレーブとなるハー
   ドウェアについてのスレーブハードウェア記述とを入力
   し、前記バスインタフェース回路を表現するハードウェ
   ア記述言語を出力するバスインタフェース回路作成装置
   において、 入力されるバスインタフェース記述から前記記憶素子の
   先頭グローバルアドレスとアドレス範囲を抽出する抽出
   部と、 前記抽出部が抽出した前記アドレス範囲の任意のアドレ
   スを個別に指定可能な最小のアドレス線の本数ｎを計算
   する演算部と、 前記記憶素子の先頭アドレスの下位ｎビットがすべて０
   であるか否かを検出するチェッカー部と、 前記下位ｎビットの中に、１が存在する場合に、警告を
   行う警告部と、 を備えたことを特徴とするバスインタフェース回路作成
   装置。
8. 【請求項８】 マスターとなる中央処理装置と前記中央
   処理装置に対しスレーブとなるハードウェアとの間に設
   けられる、記憶素子を含むバスインタフェース回路につ
   いてのバスインタフェース記述と、スレーブとなるハー
   ドウェアについてのスレーブハードウェア記述とを入力
   し、前記バスインタフェース回路を表現するハードウェ
   ア記述言語を出力するためのバスインタフェース回路作
   成プログラムを記録したコンピュータ読み取り可能な記
   録媒体において、 前記バスインタフェース回路作成プログラムは、 入力されるバスインタフェース記述から、前記記憶素子
   のアドレスに関するデータを抽出する抽出ステップと、 前記抽出ステップによって抽出したデータに基づいて前
   記記憶素子が割り当てられたアドレスを記憶するビット
   データ記憶ステップと、 前記抽出ステップによって抽出したデータと、前記ビッ
   トデータ記憶ステップによって記憶した情報に基づき、
   前記記憶素子のアドレスの重複を検出するアドレス競合
   検出ステップと、 をコンピュータに実行させるバスインタフェース回路作
   成プログラムであることを特徴とする記録媒体。
9. 【請求項９】 マスターとなる中央処理装置と前記中央
   処理装置に対しスレーブとなるハードウェアとの間に設
   けられる、記憶素子を含むバスインタフェース回路につ
   いてのバスインタフェース記述を入力し、所定のハード
   ウェア記述言語を出力するバスインタフェース回路作成
   プログラムを記録したコンピュータ読み取り可能な記録
   媒体において、 前記バスインタフェース回路作成プログラムは、 入力されるバスインタフェース記述に基づき、同一の前
   記記憶素子に対し前記中央処理装置が指示する読み出し
   グローバルアドレスと書き込みグローバルアドレスが一
   致しているか否かを比較するＲＷアドレス比較ステップ
   と、 入力されるバスインタフェース記述に基づき、前記グロ
   ーバルアドレスがビット単位で別アドレスになっている
   か否かを判断する判断ステップと、 前記読み出しグローバルアドレスと前記書き込みグロー
   バルアドレスが一致し、前記グローバルアドレスがビッ
   ト単位で別アドレスの場合に、該グローバルアドレスが
   指定された際にセレクト信号を生成し、必要に応じて更
   に該グローバルアドレスを該記憶素子のローカルアドレ
   スに変換する回路を各アドレス毎に生成する回路生成ス
   テップと、 前記読み出しグローバルアドレスと前記書き込みグロー
   バルアドレスが別アドレスであり、前記読み出しグロー
   バルアドレスと前記書き込みグローバルアドレスとがい
   ずれのビットにおいてもアドレスが一致している場合
   に、該グローバルアドレスが指定された際にアクティブ
   となるセレクト信号を出力するセレクト信号生成回路
   と、該グローバルアドレスを該記憶素子のローカルアド
   レスに変換する回路とを前記読み出しグローバルアドレ
   スと前記書き込みグローバルアドレス毎に生成する回路
   生成ステップと、 前記読み出しグローバルアドレスと前記書き込みグロー
   バルアドレスが別アドレスであり、前記読み出しグロー
   バルアドレスまたは前記書き込みグローバルアドレスの
   少なくともいずれかがビット単位で別アドレスである場
   合に、ビット単位で別アドレスである前記いずれかのグ
   ローバルアドレスが指定された際に、アクティブとなる
   セレクト信号を出力するセレクト信号生成回路と、該グ
   ローバルアドレスを該記憶素子のローカルアドレスに変
   換する回路とを前記読み出しグローバルアドレスと前記
   書き込みグローバルアドレス毎に生成し、さらに、前記
   グローバルアドレスを該記憶素子のローカルアドレスに
   変換する回路を前記読み出しグローバルアドレスと前記
   書き込みグローバルアドレスのビット毎に生成する回路
   生成ステップと、 をコンピュータに実行させるバスインタフェース回路作
   成プログラムであることを特徴とする記録媒体。
10. 【請求項１０】 前記生成されたセレクト信号のグロー
    バルアドレスに関するデータを抽出するアドレス抽出ス
    テップと、 前記アドレス抽出ステップが抽出したデータに基づい
    て、前記グローバルアドレスが一致するか否かを該グロ
    ーバルアドレスの上位から順に判定するアドレス判定ス
    テップと、 前記アドレス判定ステップの判定結果が一致する場合
    に、前記セレクト信号の共通回路を生成する共通回路生
    成ステップと、 を備えたことを特徴とする請求項９記載のバスインタフ
    ェース回路作成プログラムを記録した記録媒体。
11. 【請求項１１】 マスターとなる中央処理装置と前記中
    央処理装置に対しスレーブとなるハードウェアとの間に
    設けられ、記憶素子を含むバスインタフェース記述を入
    力し、所定のハードウェア記述言語を出力するバスイン
    タフェース回路作成プログラムを記録したコンピュータ
    読み取り可能な記録媒体において、 前記バスインタフェース回路作成プログラムは、 入力されるバスインタフェース記述から前記記憶素子に
    対する先頭グローバルアドレスとアドレス範囲を抽出す
    る抽出ステップと、 前記抽出ステップにおいて抽出したアドレス範囲に基づ
    き、前記アドレス範囲を指定可能な最小のアドレス線の
    本数ｎを計算する演算ステップと、 前記記憶素子の先頭アドレスの下位ｎビットがすべて０
    であるか否かを検出するチェックステップと、 前記チェックステップの検出結果が前記記憶素子の先頭
    アドレスの下位ｎビットがすべて０であった場合に、前
    記グローバルアドレスの下位ｎビットを前記記憶素子の
    アドレス入力とし、前記グローバルアドレスの下位ｎビ
    ット以外のアドレス値を利用して、セレクト信号を出力
    する回路を生成する回路生成ステップと、 前記チェックステップの検出結果が前記メモリの先頭ア
    ドレスの下位ｎビット中に、１が存在する場合に、警告
    を行う警告ステップと、 をコンピュータに実行させるバスインタフェース回路作
    成プログラムであることを特徴とする記録媒体。