JP2001117682A - 出力端子切換え回路 - Google Patents
出力端子切換え回路Info
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- JP2001117682A JP2001117682A JP29330299A JP29330299A JP2001117682A JP 2001117682 A JP2001117682 A JP 2001117682A JP 29330299 A JP29330299 A JP 29330299A JP 29330299 A JP29330299 A JP 29330299A JP 2001117682 A JP2001117682 A JP 2001117682A
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- bit parallel
- switching circuit
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Abstract
(57)【要約】
【課題】 本発明は、８ビットパラレル入力を基本とし
たＬＳＩに１０ビットパラレルデータを２系統入力させ
ることができる回路を提供する。 【解決手段】 データ出力ＩＣ１０１と、データ出力Ｉ
Ｃ１０２と、データ処理ＩＣ１０３と、イネーブル選択
回路１０４と、イネーブル選択回路１０５と、データラ
イン選択回路１０６を備えている。
たＬＳＩに１０ビットパラレルデータを２系統入力させ
ることができる回路を提供する。 【解決手段】 データ出力ＩＣ１０１と、データ出力Ｉ
Ｃ１０２と、データ処理ＩＣ１０３と、イネーブル選択
回路１０４と、イネーブル選択回路１０５と、データラ
イン選択回路１０６を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、８ビットパラレル
入力を基本としたＬＳＩに１０ビットパラレルデータを
２系統入力させることができる回路を提供するための発
明である。
入力を基本としたＬＳＩに１０ビットパラレルデータを
２系統入力させることができる回路を提供するための発
明である。
【０００２】
【従来の技術】近年、出力端子切換え回路は、映像処理
ＬＳＩからの出力信号が１０ビット化する中で、従来８
ビットパラレル信号を基本としたＬＳＩに１０ビットパ
ラレル信号を入力する際に重要となる技術である。
ＬＳＩからの出力信号が１０ビット化する中で、従来８
ビットパラレル信号を基本としたＬＳＩに１０ビットパ
ラレル信号を入力する際に重要となる技術である。
【０００３】以下、図面を参照しながら、上述した従来
の出力端子切換え回路の一例について説明を行う。
の出力端子切換え回路の一例について説明を行う。
【０００４】図2は、従来のブロック構成図を示すもの
であリ、２０１は１０ビットパラレルデータを出力するデ
ータ出力ＩＣ、２０２は１０ビットパラレルデータを出
力するデータ出力ＩＣ、２０３は前記データ出力ＩＣ２
０１、２０２からの出力データを入力し、２つのデータ
を処理するデータ処理ＩＣである。
であリ、２０１は１０ビットパラレルデータを出力するデ
ータ出力ＩＣ、２０２は１０ビットパラレルデータを出
力するデータ出力ＩＣ、２０３は前記データ出力ＩＣ２
０１、２０２からの出力データを入力し、２つのデータ
を処理するデータ処理ＩＣである。
【０００５】以上のように構成された出力端子切換え回
路について、以下その動作について説明する。
路について、以下その動作について説明する。
【０００６】まず、データ出力ＩＣ２０１からは映像信
号が１０ビットパラレルデータとして出力され、同じく
データ出力ＩＣ２０２からも違う映像信号が１０ビット
パラレルデータとして出力される。これら２つのデータ
をデータ処理ＩＣ２０３にて、いわゆるＰＩＰ（Ｐｉｃ
ｔｕｒｅ Ｉｎ Ｐｉｃｔｕｒｅ）処理したり、ＰＯＰ
（Ｐｉｃｔｕｒｅ Ｏｕｔ Ｐｉｃｔｕｒｅ）処理した
り、ＩＰ（Ｉｎｔｅｒｒａｃｅ Ｐｒｏｇｒｅｓｓｉｖ
ｅ）変換したりし、後段に出力する。
号が１０ビットパラレルデータとして出力され、同じく
データ出力ＩＣ２０２からも違う映像信号が１０ビット
パラレルデータとして出力される。これら２つのデータ
をデータ処理ＩＣ２０３にて、いわゆるＰＩＰ（Ｐｉｃ
ｔｕｒｅ Ｉｎ Ｐｉｃｔｕｒｅ）処理したり、ＰＯＰ
（Ｐｉｃｔｕｒｅ Ｏｕｔ Ｐｉｃｔｕｒｅ）処理した
り、ＩＰ（Ｉｎｔｅｒｒａｃｅ Ｐｒｏｇｒｅｓｓｉｖ
ｅ）変換したりし、後段に出力する。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、次のような問題点を有している。従来は
データ出力ＩＣ２０１、２０２は８ビットパラレルデー
タが主流であったため、データ処理ＩＣ２０３の入力端
子は８×２ビット＝１６ビットの入力端子しか用意され
ているものが多い。このような入力端子しか持たないＩ
Ｃだと、図２のようにデータ出力ＩＣ２０１、２０２か
らせっかく１０ビットパラレルデータが出ているのに、
上位８ビットだけを使って、前記の処理するということ
しかできなかった。
うな構成では、次のような問題点を有している。従来は
データ出力ＩＣ２０１、２０２は８ビットパラレルデー
タが主流であったため、データ処理ＩＣ２０３の入力端
子は８×２ビット＝１６ビットの入力端子しか用意され
ているものが多い。このような入力端子しか持たないＩ
Ｃだと、図２のようにデータ出力ＩＣ２０１、２０２か
らせっかく１０ビットパラレルデータが出ているのに、
上位８ビットだけを使って、前記の処理するということ
しかできなかった。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の出力端子切換え回路は、出力形態が３ステ
ート出力でかつ１０ビットのパラレルデータを出力する
端子を持ち、ハイインピーダンスにするかどうかを制御
する制御ラインが、上位６ビット、その次の２ビット、
及びその次の２ビットにて同じである出力端子と、前記
３つの制御ラインをコントロールするイネーブル選択回
路を備えたものである。
めに本発明の出力端子切換え回路は、出力形態が３ステ
ート出力でかつ１０ビットのパラレルデータを出力する
端子を持ち、ハイインピーダンスにするかどうかを制御
する制御ラインが、上位６ビット、その次の２ビット、
及びその次の２ビットにて同じである出力端子と、前記
３つの制御ラインをコントロールするイネーブル選択回
路を備えたものである。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の発明は
周辺において、切換え回路を付けること無く、８ビット
パラレル入力を基本としたＬＳＩに１０ビットパラレル
データを２系統入力させるという効果を特徴とする出力
端子切換え回路であり、３ステート出力端子の制御をグ
ループ化して制御するという作用を有する。
周辺において、切換え回路を付けること無く、８ビット
パラレル入力を基本としたＬＳＩに１０ビットパラレル
データを２系統入力させるという効果を特徴とする出力
端子切換え回路であり、３ステート出力端子の制御をグ
ループ化して制御するという作用を有する。
【００１０】本発明の請求項２に記載の発明は出力形態
が３ステート出力でかつ１０ビットのパラレルデータを
出力する端子を持ち、ハイインピーダンスにするかどう
かを制御する制御ラインが、上位６ビット、その次の２
ビット、及びその次の２ビットにて同じである出力端子
と、前記３つの制御ラインをコントロールするイネーブ
ル選択回路を備え、周辺において、切換え回路を付ける
こと無く、８ビットパラレル入力を基本としたＬＳＩに
１０ビットパラレルデータを２系統入力させるという効
果を特徴とする出力端子切換え回路であり、３ステート
出力端子の制御をグループ化して制御するという作用を
有する。
が３ステート出力でかつ１０ビットのパラレルデータを
出力する端子を持ち、ハイインピーダンスにするかどう
かを制御する制御ラインが、上位６ビット、その次の２
ビット、及びその次の２ビットにて同じである出力端子
と、前記３つの制御ラインをコントロールするイネーブ
ル選択回路を備え、周辺において、切換え回路を付ける
こと無く、８ビットパラレル入力を基本としたＬＳＩに
１０ビットパラレルデータを２系統入力させるという効
果を特徴とする出力端子切換え回路であり、３ステート
出力端子の制御をグループ化して制御するという作用を
有する。
【００１１】以下本発明の実施の形態について、図面を
参照しながら説明する。
参照しながら説明する。
【００１２】（実施の形態１）図１は本発明の第１の実
施例における出力端子切換え回路のブロック構成図を示
すものである。図１において、１０１は出力形態が３ス
テート出力でかつ１０ビットのパラレルデータを出力す
る端子を持ち、ハイインピーダンスにするかどうかを制
御する制御ラインが、上位６ビット、その次の２ビッ
ト、及びその次の２ビットにて同じである出力端子を持
つデータ出力ＩＣ、１０４は前記３つの制御ラインをコ
ントロールするイネーブル選択回路、１０２は出力形態
が３ステート出力でかつ１０ビットのパラレルデータを
出力する端子を持ち、ハイインピーダンスにするかどう
かを制御する制御ラインが、上位６ビット、その次の２
ビット、及びその次の２ビットにて同じである出力端子
を持つデータ出力ＩＣ、１０５は前記３つの制御ライン
をコントロールするイネーブル選択回路、１０３は前記
データ出力ＩＣ１０１、１０２から出力されるデータを
入力し、そのデータをデータライン選択回路１０６にて
選択したあと、いわゆるＰＩＰ（Ｐｉｃｔｕｒｅ Ｉｎ
Ｐｉｃｔｕｒｅ）処理したり、ＰＯＰ（Ｐｉｃｔｕｒ
ｅ Ｏｕｔ Ｐｉｃｔｕｒｅ）処理したり、ＩＰ（Ｉｎ
ｔｅｒaｃｅ Ｐｒｏｇｒｅｓｓｉｖｅ）変換したりし
て、後段の回路に出力するデータ処理ＩＣである。
施例における出力端子切換え回路のブロック構成図を示
すものである。図１において、１０１は出力形態が３ス
テート出力でかつ１０ビットのパラレルデータを出力す
る端子を持ち、ハイインピーダンスにするかどうかを制
御する制御ラインが、上位６ビット、その次の２ビッ
ト、及びその次の２ビットにて同じである出力端子を持
つデータ出力ＩＣ、１０４は前記３つの制御ラインをコ
ントロールするイネーブル選択回路、１０２は出力形態
が３ステート出力でかつ１０ビットのパラレルデータを
出力する端子を持ち、ハイインピーダンスにするかどう
かを制御する制御ラインが、上位６ビット、その次の２
ビット、及びその次の２ビットにて同じである出力端子
を持つデータ出力ＩＣ、１０５は前記３つの制御ライン
をコントロールするイネーブル選択回路、１０３は前記
データ出力ＩＣ１０１、１０２から出力されるデータを
入力し、そのデータをデータライン選択回路１０６にて
選択したあと、いわゆるＰＩＰ（Ｐｉｃｔｕｒｅ Ｉｎ
Ｐｉｃｔｕｒｅ）処理したり、ＰＯＰ（Ｐｉｃｔｕｒ
ｅ Ｏｕｔ Ｐｉｃｔｕｒｅ）処理したり、ＩＰ（Ｉｎ
ｔｅｒaｃｅ Ｐｒｏｇｒｅｓｓｉｖｅ）変換したりし
て、後段の回路に出力するデータ処理ＩＣである。
【００１３】例えば、データ出力ＩＣ１０１からのデー
タしか使用しないとき（１画面処理しか必要のないと
き）は、データ処理ＩＣ１０３から出力するデータはデ
ータ出力ＩＣ１０１からのデータだけでよいため、デー
タ出力ＩＣ１０１の１０ビットパラレルデータをすべて
アクティブにしてやり、データ出力ＩＣ１０２からの出
力データは上位６ビットだけアクティブ、残り下位４ビ
ットはハイインピーダンスする。そして、データ処理Ｉ
Ｃ１０３のデータライン選択回路１０６でデータ出力Ｉ
Ｃ１０１からの１０ビットパラレルデータのみを選択
し、後段に出力する。
タしか使用しないとき（１画面処理しか必要のないと
き）は、データ処理ＩＣ１０３から出力するデータはデ
ータ出力ＩＣ１０１からのデータだけでよいため、デー
タ出力ＩＣ１０１の１０ビットパラレルデータをすべて
アクティブにしてやり、データ出力ＩＣ１０２からの出
力データは上位６ビットだけアクティブ、残り下位４ビ
ットはハイインピーダンスする。そして、データ処理Ｉ
Ｃ１０３のデータライン選択回路１０６でデータ出力Ｉ
Ｃ１０１からの１０ビットパラレルデータのみを選択
し、後段に出力する。
【００１４】そして、後段にてＩＰ変換処理等を行えば
よい。同様にデータ出力ＩＣ１０２からのデータしか使
用しないとき（１画面処理しか必要のないとき）は、デ
ータ処理ＩＣ１０３から出力するデータはデータ出力Ｉ
Ｃ１０２からのデータだけでよいため、データ出力ＩＣ
１０２の１０ビットパラレルデータをすべてアクティブ
にしてやり、データ出力ＩＣ１０１からの出力データは
上位６ビットだけアクティブ、残り下位４ビットはハイ
インピーダンスする。そして、データ処理ＩＣ１０３の
データライン選択回路１０６ではデータ出力ＩＣ１０２
からの１０ビットパラレルデータのみを選択し、後段に
出力する。
よい。同様にデータ出力ＩＣ１０２からのデータしか使
用しないとき（１画面処理しか必要のないとき）は、デ
ータ処理ＩＣ１０３から出力するデータはデータ出力Ｉ
Ｃ１０２からのデータだけでよいため、データ出力ＩＣ
１０２の１０ビットパラレルデータをすべてアクティブ
にしてやり、データ出力ＩＣ１０１からの出力データは
上位６ビットだけアクティブ、残り下位４ビットはハイ
インピーダンスする。そして、データ処理ＩＣ１０３の
データライン選択回路１０６ではデータ出力ＩＣ１０２
からの１０ビットパラレルデータのみを選択し、後段に
出力する。
【００１５】そして、後段にてＩＰ変換処理等を行えば
よい。また、２画面処理を行うときは、データ出力ＩＣ
１０１の上位８ビットパラレルデータとデータ出力ＩＣ
１０２からの上位８ビットパラレルデータをアクティブ
にし、データ出力ＩＣ１０１、１０２からの２つのデー
タをデータ処理ＩＣ１０３にて選択し、後段に出力し、
ＩＰ変換処理または２画面処理等をすればよい。
よい。また、２画面処理を行うときは、データ出力ＩＣ
１０１の上位８ビットパラレルデータとデータ出力ＩＣ
１０２からの上位８ビットパラレルデータをアクティブ
にし、データ出力ＩＣ１０１、１０２からの２つのデー
タをデータ処理ＩＣ１０３にて選択し、後段に出力し、
ＩＰ変換処理または２画面処理等をすればよい。
【００１６】
【発明の効果】以上のように本発明は出力形態が３ステ
ート出力でかつ１０ビットのパラレルデータを出力する
端子を持ち、ハイインピーダンスにするかどうかを制御
する制御ラインが、上位６ビット、その次の２ビット、
及びその次の２ビットにて同じである出力端子と、前記
３つの制御ラインをコントロールするイネーブル選択回
路を設けることにより、周辺において、切換え回路を付
けること無く、８ビットパラレル入力を基本としたＬＳ
Ｉに１０ビットパラレルデータを２系統入力させるとい
う効果を得ることができる。
ート出力でかつ１０ビットのパラレルデータを出力する
端子を持ち、ハイインピーダンスにするかどうかを制御
する制御ラインが、上位６ビット、その次の２ビット、
及びその次の２ビットにて同じである出力端子と、前記
３つの制御ラインをコントロールするイネーブル選択回
路を設けることにより、周辺において、切換え回路を付
けること無く、８ビットパラレル入力を基本としたＬＳ
Ｉに１０ビットパラレルデータを２系統入力させるとい
う効果を得ることができる。
【図１】本発明の実施例における出力端子切換え回路の
ブロック構成図
ブロック構成図
【図２】従来の出力端子切換え回路のブロック構成図
１０１ データ出力ＩＣ １０２ データ出力ＩＣ １０３ データ処理ＩＣ １０４ イネーブル選択回路 １０５ イネーブル選択回路 １０６ データライン選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 久雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 澁谷 竜一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 安藤 仁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 竹島 正弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B014 GE02
Claims (2)
- 【請求項１】 周辺において、切換え回路を付けること
無く、８ビットパラレル入力を基本としたＬＳＩに１０
ビットパラレルデータを２系統入力させるという効果を
特徴とする出力端子切換え回路。 - 【請求項２】 出力形態が３ステート出力でかつ１０ビ
ットのパラレルデータを出力する端子を持ち、ハイイン
ピーダンスにするかどうかを制御する制御ラインが、上
位６ビット、その次の２ビット、及びその次の２ビット
にて同じである出力端子と、前記３つの制御ラインをコ
ントロールするイネーブル選択回路を備え、周辺におい
て、切換え回路を付けること無く、８ビットパラレル入
力を基本としたＬＳＩに１０ビットパラレルデータを２
系統入力させるという効果を特徴とする出力端子切換え
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29330299A JP2001117682A (ja) | 1999-10-15 | 1999-10-15 | 出力端子切換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29330299A JP2001117682A (ja) | 1999-10-15 | 1999-10-15 | 出力端子切換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001117682A true JP2001117682A (ja) | 2001-04-27 |
Family
ID=17793081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29330299A Pending JP2001117682A (ja) | 1999-10-15 | 1999-10-15 | 出力端子切換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001117682A (ja) |
-
1999
- 1999-10-15 JP JP29330299A patent/JP2001117682A/ja active Pending
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