JP2001110835A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 安価で高精度に、かつ接続信頼性の高いバン
プが形成された半導体装置を得ること。 【解決手段】 本発明の半導体装置１は、半導体素子２
の電極３上に無電解Ｎｉめっき層４と、その無電解Ｎｉ
めっき層４上に無電解Ａｕめっき層５とからなる下地層
が形成され、前記無電解Ａｕめっき層５上に半田などの
バンプＢが形成された半導体装置において、前記無電解
Ｎｉめっき層４が前記電極３に対してバリアメタルとし
て機能する膜厚で形成されており、前記無電解Ａｕめっ
き層５が前記無電解Ｎｉめっき層４を十分に覆う保護層
となり、かつ前記バンプＢとの界面で脆い合Ａｕ層が形
成されない膜厚で形成されている。
プが形成された半導体装置を得ること。 【解決手段】 本発明の半導体装置１は、半導体素子２
の電極３上に無電解Ｎｉめっき層４と、その無電解Ｎｉ
めっき層４上に無電解Ａｕめっき層５とからなる下地層
が形成され、前記無電解Ａｕめっき層５上に半田などの
バンプＢが形成された半導体装置において、前記無電解
Ｎｉめっき層４が前記電極３に対してバリアメタルとし
て機能する膜厚で形成されており、前記無電解Ａｕめっ
き層５が前記無電解Ｎｉめっき層４を十分に覆う保護層
となり、かつ前記バンプＢとの界面で脆い合Ａｕ層が形
成されない膜厚で形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、バチップを電子回
路基板にフリップチップ接合して構成される半導体パッ
ケージやボールグリッドアレイ型、クワッドフラットパ
ッケージ型の半導体装置、特にそのバンプとその下地金
属層に特徴がある半導体装置に関するものである。
路基板にフリップチップ接合して構成される半導体パッ
ケージやボールグリッドアレイ型、クワッドフラットパ
ッケージ型の半導体装置、特にそのバンプとその下地金
属層に特徴がある半導体装置に関するものである。
【０００２】
【従来の技術】先ず、図１３及び図１４を参照しなが
ら、従来技術のボールグリッドアレイ型の半導体装置
（以下、単に「半導体装置」と記す）を説明する。
ら、従来技術のボールグリッドアレイ型の半導体装置
（以下、単に「半導体装置」と記す）を説明する。
【０００３】図１３は従来技術の半導体装置の好ましく
ないバンプの形成状態を示す断面図、そして図１４は従
来技術の他の例を示す半導体装置の断面図である。
ないバンプの形成状態を示す断面図、そして図１４は従
来技術の他の例を示す半導体装置の断面図である。
【０００４】半導体装置を電子回路基板にバンプ結合す
る際に求められる事項として、接続強度の高いバンプを
精度よく、かつ安価に形成できることである。このため
従来技術では、半導体素子の電極の素材にアルミニュー
ム（Ａｌ）を用い、その表面に金（Ａｕ）バンプが形成
されていた。
る際に求められる事項として、接続強度の高いバンプを
精度よく、かつ安価に形成できることである。このため
従来技術では、半導体素子の電極の素材にアルミニュー
ム（Ａｌ）を用い、その表面に金（Ａｕ）バンプが形成
されていた。
【０００５】このバンプの形成方法にはバンプボンダが
用いられる。このバンプボンダによる半導体装置１Ａ
は、図１に示したように、半導体素子２の表面にアルミ
ニュームで形成されている複数の電極部３の表面にバン
プボンダを用い、超音波熱圧着方式にて前記アルミニュ
ーム電極部３と金を接続し、バンプを形成したものであ
る。なお、符号６は回路保護膜である。
用いられる。このバンプボンダによる半導体装置１Ａ
は、図１に示したように、半導体素子２の表面にアルミ
ニュームで形成されている複数の電極部３の表面にバン
プボンダを用い、超音波熱圧着方式にて前記アルミニュ
ーム電極部３と金を接続し、バンプを形成したものであ
る。なお、符号６は回路保護膜である。
【０００６】また、図１４に示した半導体装置１Ｂはそ
れぞれの電極部３の表面にスッパッタ法を用いてＮｉ、
Ｔｉなどがバリアメタル層８として形成されているもの
である。この方法は半導体ウエハの状態の工程で形成す
るため、バリアメタル層８を精度よく形成することがで
きる。また、半導体ウエハアウト時には、既にバリアメ
タル層８が形成されているため、実装工程では、バンプ
を形成することだけであり、実装工程が増加しない利点
がある。
れぞれの電極部３の表面にスッパッタ法を用いてＮｉ、
Ｔｉなどがバリアメタル層８として形成されているもの
である。この方法は半導体ウエハの状態の工程で形成す
るため、バリアメタル層８を精度よく形成することがで
きる。また、半導体ウエハアウト時には、既にバリアメ
タル層８が形成されているため、実装工程では、バンプ
を形成することだけであり、実装工程が増加しない利点
がある。
【０００７】
【発明が解決しようとする課題】前者のバンプボンダに
よるバンプの形成には、実装工程で前処理などを必要と
しないが、それぞれの電極部３毎に超音波熱圧着方式に
てバンプを形成する必要があるため、電極部３が多数存
在する場合には、長時間を必要とする。また、それぞれ
の電極部３の大きさは、１００×１００μｍ２ 以下の
ものも存在するため、ボンダに非常に高い精度が求めら
れていた。このため、ボンダが非常に高価となり、その
結果、半導体装置１Ａも高価なものについていた。更
に、形成されたバンプＢの中には、図１３に示したよう
に、好ましくない形状で形成されるものが発生する。
よるバンプの形成には、実装工程で前処理などを必要と
しないが、それぞれの電極部３毎に超音波熱圧着方式に
てバンプを形成する必要があるため、電極部３が多数存
在する場合には、長時間を必要とする。また、それぞれ
の電極部３の大きさは、１００×１００μｍ２ 以下の
ものも存在するため、ボンダに非常に高い精度が求めら
れていた。このため、ボンダが非常に高価となり、その
結果、半導体装置１Ａも高価なものについていた。更
に、形成されたバンプＢの中には、図１３に示したよう
に、好ましくない形状で形成されるものが発生する。
【０００８】更にまた、後者のバンプ形成には、スパッ
タ工程を必要とするため、半導体装置１Ｂの価格が非常
に高価になるという課題がある。また、この方法では、
Ｎｉ、Ｔｉ層の保護膜が無いため表面に酸化膜などが生
成され、バンプＢの形成が困難となり、製品である半導
体装置１Ｂの接続信頼性が落ちるという課題があった。
タ工程を必要とするため、半導体装置１Ｂの価格が非常
に高価になるという課題がある。また、この方法では、
Ｎｉ、Ｔｉ層の保護膜が無いため表面に酸化膜などが生
成され、バンプＢの形成が困難となり、製品である半導
体装置１Ｂの接続信頼性が落ちるという課題があった。
【０００９】従って、本発明はこれらの課題を解決しよ
うとするものであって、安価で高精度に、かつ接続信頼
性の高いバンプを形成することができる半導体装置を得
ることを目的とする。
うとするものであって、安価で高精度に、かつ接続信頼
性の高いバンプを形成することができる半導体装置を得
ることを目的とする。
【００１０】
【課題を解決するための手段】それ故、請求項１に記載
の発明の半導体装置では、半導体素子の電極上に無電解
ニッケルめっき層と該無電解ニッケルめっき層上に無電
解金めっき層とからなる下地層が形成され、前記無電解
金めっき層上に半田などのバンプが形成された半導体装
置において、前記無電解ニッケルめっき層の膜厚を、前
記電極に対してバリアメタルとして機能するように少な
くとも３μｍ以上の厚さで形成し、前記無電解金めっき
層の膜厚を、前記無電解ニッケルめっき層を十分に覆う
保護層となり、かつ前記バンプとの界面で脆い合金層が
形成されないように１００Å〜２００Åの厚さで形成し
て、前記課題を解決している。
の発明の半導体装置では、半導体素子の電極上に無電解
ニッケルめっき層と該無電解ニッケルめっき層上に無電
解金めっき層とからなる下地層が形成され、前記無電解
金めっき層上に半田などのバンプが形成された半導体装
置において、前記無電解ニッケルめっき層の膜厚を、前
記電極に対してバリアメタルとして機能するように少な
くとも３μｍ以上の厚さで形成し、前記無電解金めっき
層の膜厚を、前記無電解ニッケルめっき層を十分に覆う
保護層となり、かつ前記バンプとの界面で脆い合金層が
形成されないように１００Å〜２００Åの厚さで形成し
て、前記課題を解決している。
【００１１】従って、本発明の半導体装置は、半導体素
子の電極部に無電解めっきで形成されたニッケル（Ｎ
ｉ）めっき層及び金（Ａｕ）めっき層は安価、かつ高精
度に形成でき、そして、無電解Ｎｉめっき層は半田バン
プを設けた設けた際の錫（Ｓｎ）のＡｌへの拡散を防
ぎ、また、無電解Ａｕめっき層は無電解Ｎｉめっき層の
酸化を防ぎ、半田バンプとの濡れ性を向上させることが
できる。
子の電極部に無電解めっきで形成されたニッケル（Ｎ
ｉ）めっき層及び金（Ａｕ）めっき層は安価、かつ高精
度に形成でき、そして、無電解Ｎｉめっき層は半田バン
プを設けた設けた際の錫（Ｓｎ）のＡｌへの拡散を防
ぎ、また、無電解Ａｕめっき層は無電解Ｎｉめっき層の
酸化を防ぎ、半田バンプとの濡れ性を向上させることが
できる。
【００１２】
【発明の実施の形態】以下、図１乃至図１２を用いて、
本発明の好適な実施形態の半導体装置を説明する。
本発明の好適な実施形態の半導体装置を説明する。
【００１３】図１は本発明の実施形態の半導体装置の一
部拡大断面図、図２は図１に示した半導体装置のバンプ
が形成される前の電極部構造を拡大して示した一部断面
図、図３は電極部の界面洗浄工程を示す半導体素子の一
部断面図、図４は図３に示した工程に続く純水洗浄工程
を示す半導体素子の一部断面図、図５は図４に示した工
程に続くＺｎメタル層形成工程を示す半導体素子の一部
断面図、図６は図５に示した工程に続く純水洗浄工程を
示す半導体素子の一部断面図、図７は図６に示した工程
に続く希硫酸によるエッチング工程を示す半導体素子の
一部断面図、図８は図７に示した工程に続く純水洗浄工
程を示す半導体素子の一部断面図、図９は図８に示した
工程に続くＮｉメタル層形成工程を示す半導体素子の一
部断面図、図１０は図９に示した工程に続く純水洗浄工
程を示す半導体素子の一部断面図、図１１は図１０に示
した工程に続く置換Ａｕメッキ層形成工程を示す半導体
素子の一部断面図、そして図１２は図１１に示した工程
に続く純水洗浄工程を示す半導体素子の一部断面図であ
る。
部拡大断面図、図２は図１に示した半導体装置のバンプ
が形成される前の電極部構造を拡大して示した一部断面
図、図３は電極部の界面洗浄工程を示す半導体素子の一
部断面図、図４は図３に示した工程に続く純水洗浄工程
を示す半導体素子の一部断面図、図５は図４に示した工
程に続くＺｎメタル層形成工程を示す半導体素子の一部
断面図、図６は図５に示した工程に続く純水洗浄工程を
示す半導体素子の一部断面図、図７は図６に示した工程
に続く希硫酸によるエッチング工程を示す半導体素子の
一部断面図、図８は図７に示した工程に続く純水洗浄工
程を示す半導体素子の一部断面図、図９は図８に示した
工程に続くＮｉメタル層形成工程を示す半導体素子の一
部断面図、図１０は図９に示した工程に続く純水洗浄工
程を示す半導体素子の一部断面図、図１１は図１０に示
した工程に続く置換Ａｕメッキ層形成工程を示す半導体
素子の一部断面図、そして図１２は図１１に示した工程
に続く純水洗浄工程を示す半導体素子の一部断面図であ
る。
【００１４】なお、従来技術の半導体装置の構造と同一
の構造部分には同一の符号を付して説明する。
の構造部分には同一の符号を付して説明する。
【００１５】先ず、図１及び図２を用いて本発明の実施
形態の半導体装置を説明する。
形態の半導体装置を説明する。
【００１６】図１において、符号１は本発明の半導体装
置を指す。この半導体装置１は半導体素子２の表面にＡ
ｌなどの複数の電極部３が形成されていて、図２に示し
たように、その電極部３の表面に無電解めっきでＮｉめ
っき層４を形成し、この無電解Ｎｉめっき層４の表面
に、やはり無電解めっきでＡｕめっき層５を形成し、こ
の無電解Ａｕめっき層５の表面にバンプＢを形成して、
図１に示したような構造の半導体装置１を得ている。な
お、符号６は回路保護膜である。
置を指す。この半導体装置１は半導体素子２の表面にＡ
ｌなどの複数の電極部３が形成されていて、図２に示し
たように、その電極部３の表面に無電解めっきでＮｉめ
っき層４を形成し、この無電解Ｎｉめっき層４の表面
に、やはり無電解めっきでＡｕめっき層５を形成し、こ
の無電解Ａｕめっき層５の表面にバンプＢを形成して、
図１に示したような構造の半導体装置１を得ている。な
お、符号６は回路保護膜である。
【００１７】前記無電解Ｎｉめっき層４はバンプＢを形
成した時の電極部３のバリアメタル層であって、この無
電解Ｎｉめっき層４の膜厚が薄いとバリアメタルとして
機能しないため、少なくとも３μｍ以上の厚さとする。
成した時の電極部３のバリアメタル層であって、この無
電解Ｎｉめっき層４の膜厚が薄いとバリアメタルとして
機能しないため、少なくとも３μｍ以上の厚さとする。
【００１８】また、前記無電解Ａｕめっき層５は前記無
電解Ｎｉめっき層４の酸化保護膜の機能とバンプＢの濡
れ広がり性を向上させる機能を備えていて、このため、
図１に示すように無電解Ａｕめっき層５はバンプＢの内
部に拡散し、バンプＢは無電解Ｎｉめっき層４と結合す
る。従って、バンプＢと電極部３との接合は強固なもの
となり、高い信頼性が得られる。
電解Ｎｉめっき層４の酸化保護膜の機能とバンプＢの濡
れ広がり性を向上させる機能を備えていて、このため、
図１に示すように無電解Ａｕめっき層５はバンプＢの内
部に拡散し、バンプＢは無電解Ｎｉめっき層４と結合す
る。従って、バンプＢと電極部３との接合は強固なもの
となり、高い信頼性が得られる。
【００１９】次に、図３乃至図１２を参照しながら、本
発明の半導体装置１の製造方法を説明する。
発明の半導体装置１の製造方法を説明する。
【００２０】先ず、図３に示したように、Ａｌの電極部
３の表面を脱脂と超音波で洗浄し、この洗浄後、その電
極部３を純水にて洗浄する（図４）。次に、図５に示し
たように、ジンケート浴でアルミニュームの電極部３の
表面にＺｎメタル層７を還元、形成し、その後、図６に
示したように、純水で洗浄する。次に、図７に示したよ
うに、Ｚｎメタル層７の界面を整えるために希硫酸を用
いてエッチングを行い、その後、図８に示したように、
純水で洗浄する。そして次に、図９に示したように、置
換Ｎｉめっきを行い、Ｚｎメタル層７の代わりにＮｉめ
っき層を析出させる。この時のＮｉめっき層４の膜厚を
３μｍ以上とする。次に、図１０に示したように、その
Ｎｉめっき層４の表面を純水にて洗浄し、更に、図１１
に示したように、置換Ａｕめっきを行う。この時のＡｕ
めっき層５の膜厚は１００Å〜２００Åが望ましい。Ａ
ｕめっき層５の膜厚が薄いとＮｉめっき層４を覆いきれ
ず、Ｎｉめっき層４の保護膜にならず、その膜厚が厚い
とＡｕめっき層５がバンプＢとの界面で脆い合Ａｕ層を
形成する恐れがあるためである。次に、図１２に示した
ように、純水洗浄を行って、目的とする層が形成され
る。この後、バンプＢを形成するのであるが、材料は、
例えば、Ｓｎ−Ｐｂ半田を用い、電解または無電解めっ
き法、スクリーン印刷法、半田ボール搭載法、マイクロ
プレス法などを用いて形成する。
３の表面を脱脂と超音波で洗浄し、この洗浄後、その電
極部３を純水にて洗浄する（図４）。次に、図５に示し
たように、ジンケート浴でアルミニュームの電極部３の
表面にＺｎメタル層７を還元、形成し、その後、図６に
示したように、純水で洗浄する。次に、図７に示したよ
うに、Ｚｎメタル層７の界面を整えるために希硫酸を用
いてエッチングを行い、その後、図８に示したように、
純水で洗浄する。そして次に、図９に示したように、置
換Ｎｉめっきを行い、Ｚｎメタル層７の代わりにＮｉめ
っき層を析出させる。この時のＮｉめっき層４の膜厚を
３μｍ以上とする。次に、図１０に示したように、その
Ｎｉめっき層４の表面を純水にて洗浄し、更に、図１１
に示したように、置換Ａｕめっきを行う。この時のＡｕ
めっき層５の膜厚は１００Å〜２００Åが望ましい。Ａ
ｕめっき層５の膜厚が薄いとＮｉめっき層４を覆いきれ
ず、Ｎｉめっき層４の保護膜にならず、その膜厚が厚い
とＡｕめっき層５がバンプＢとの界面で脆い合Ａｕ層を
形成する恐れがあるためである。次に、図１２に示した
ように、純水洗浄を行って、目的とする層が形成され
る。この後、バンプＢを形成するのであるが、材料は、
例えば、Ｓｎ−Ｐｂ半田を用い、電解または無電解めっ
き法、スクリーン印刷法、半田ボール搭載法、マイクロ
プレス法などを用いて形成する。
【００２１】以上説明したように、本発明の半導体装置
１は、無電解めっきでＮｉ、及びＡｕのめっきを行うた
め、スパッタ法で見受けられるような高精度なパター
ン、マスクの位置合わせなどは必要なく、非常に安価で
前処理ができる。しかも、無電解Ｎｉめっき層４を膜厚
３μｍ以上で形成したため、電極部３に対するバリアメ
タル層として十分に機能し、また、無電解Ａｕめっき層
５を１００Å〜２００Åの膜厚で形成したため、前記無
電解Ｎｉめっき層４の保護膜となり、また、バンプＢと
脆い合Ａｕを造る恐れがない。
１は、無電解めっきでＮｉ、及びＡｕのめっきを行うた
め、スパッタ法で見受けられるような高精度なパター
ン、マスクの位置合わせなどは必要なく、非常に安価で
前処理ができる。しかも、無電解Ｎｉめっき層４を膜厚
３μｍ以上で形成したため、電極部３に対するバリアメ
タル層として十分に機能し、また、無電解Ａｕめっき層
５を１００Å〜２００Åの膜厚で形成したため、前記無
電解Ｎｉめっき層４の保護膜となり、また、バンプＢと
脆い合Ａｕを造る恐れがない。
【００２２】
【発明の効果】従って、本発明によれば、安価で接続信
頼性の高いバンプを備えた半導体装置を得ることができ
る。
頼性の高いバンプを備えた半導体装置を得ることができ
る。
【図１】 本発明の実施形態の半導体装置の一部拡大断
面図である。
面図である。
【図２】 図１に示した半導体装置のバンプが形成され
る前の電極部構造を拡大して示した一部断面図である。
る前の電極部構造を拡大して示した一部断面図である。
【図３】 電極部の界面洗浄工程を示す半導体素子の一
部断面図である。
部断面図である。
【図４】 図３に示した工程に続く純水洗浄工程を示す
半導体素子の一部断面図である。
半導体素子の一部断面図である。
【図５】 図４に示した工程に続くＺｎメタル層形成工
程を示す半導体素子の一部断面図である。
程を示す半導体素子の一部断面図である。
【図６】 図５に示した工程に続く純水洗浄工程を示す
半導体素子の一部断面図である。
半導体素子の一部断面図である。
【図７】 図６に示した工程に続く希硫酸によるエッチ
ング工程を示す半導体素子の一部断面図である。
ング工程を示す半導体素子の一部断面図である。
【図８】 図７に示した工程に続く純水洗浄工程を示す
半導体素子の一部断面図である。
半導体素子の一部断面図である。
【図９】 図８に示した工程に続くＮｉメタル層形成工
程を示す半導体素子の一部断面図である。
程を示す半導体素子の一部断面図である。
【図１０】 図９に示した工程に続く純水洗浄工程を示
す半導体素子の一部断面図である。
す半導体素子の一部断面図である。
【図１１】 図１０に示した工程に続く置換Ａｕメッキ
層形成工程を示す半導体素子の一部断面図である。
層形成工程を示す半導体素子の一部断面図である。
【図１２】 図１１に示した工程に続く純水洗浄工程を
示す半導体素子の一部断面図である。
示す半導体素子の一部断面図である。
【図１３】 従来技術の半導体装置の好ましくないバン
プの形成状態を示す断面図である。
プの形成状態を示す断面図である。
【図１４】 従来技術の他の例を示す半導体装置の断面
図である。
図である。
１…本発明の半導体装置、２…半導体素子、３…電極
部、４…無電解Ｎｉめっき層、５…無電解Ａｕめっき
層、６…回路保護膜、７…Ｚｎメタル層、Ｂ…バンプ
部、４…無電解Ｎｉめっき層、５…無電解Ａｕめっき
層、６…回路保護膜、７…Ｚｎメタル層、Ｂ…バンプ
Claims (1)
- 【請求項１】 半導体素子の電極上に無電解ニッケルめ
っき層と該無電解ニッケルめっき層上に無電解金めっき
層とからなる下地層が形成され、前記無電解金めっき層
上に半田などのバンプが形成された半導体装置におい
て、 前記無電解ニッケルめっき層の膜厚が前記電極に対して
バリアメタルとして機能するように少なくとも３μｍ以
上の厚さで形成されており、 前記無電解金めっき層の膜厚が前記無電解ニッケルめっ
き層を十分に覆う保護層となり、かつ前記バンプとの界
面で脆い合金層が形成されないように１００Å〜２００
Åの厚さで形成されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28863899A JP2001110835A (ja) | 1999-10-08 | 1999-10-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28863899A JP2001110835A (ja) | 1999-10-08 | 1999-10-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110835A true JP2001110835A (ja) | 2001-04-20 |
Family
ID=17732767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28863899A Pending JP2001110835A (ja) | 1999-10-08 | 1999-10-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110835A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318212A (ja) * | 2002-04-26 | 2003-11-07 | Murata Mfg Co Ltd | 蒸着リフトオフによるバンプ形成に用いるレジストパターンおよびその形成方法、バンプおよびその形成方法、ならびに弾性表面波素子およびその製造方法 |
| WO2004003993A1 (ja) * | 2002-07-01 | 2004-01-08 | Toray Engineering Co., Ltd. | 実装方法および実装装置 |
| JP2004012326A (ja) * | 2002-06-07 | 2004-01-15 | Hiroaki Niitsuma | 物理量検出器及び物理量検出器の製造方法 |
-
1999
- 1999-10-08 JP JP28863899A patent/JP2001110835A/ja active Pending
Cited By (3)
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