JP2001109723A

JP2001109723A - マルチプロセッサシステム

Info

Publication number: JP2001109723A
Application number: JP2000246735A
Authority: JP
Inventors: Axel Hertwig; アクセル、ヘルトビヒ; Harald Bauer; ハラルト、バウアー; Urs Fawer; ウルス、ファウアー; Paul Lippens; ポール、リッペンス
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1999-08-21
Filing date: 2000-08-16
Publication date: 2001-04-20
Also published as: US7761644B1; DE50015434D1; EP1081599A3; DE19939763A1; EP1081599B1; EP1081599A2

Abstract

(57)【要約】【課題】遠隔地間通信の技術分野、特に移動無線電話
端末装置の現状に比較して改善されたマルチプロセッサ
システムを提供する。【解決手段】移動無線電話端末装置を備えるマルチプ
ロセッサシステムは、少なくとも第１および第２の２つ
のプロセッサと、前記２つのプロセッサがアクセスでき
る少なくとも１つの再書込み可能メモリと、前記第１の
プロセッサの前記再書込み可能メモリに対するアクセス
を仲介するための少なくとも１つのキャッシュメモリ
と、前記第２のプロセッサの前記再書込み可能メモリに
対するアクセスを仲介する少なくとも１つのブリッジ
と、を共用チップ上に配置して構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
システムに係り、特に移動無線電話端末装置に関するも
のである。

【０００２】

【従来の技術】最近、移動無線端末装置においては、１
つのチップ上に２つのプロセッサが設けられたマルチプ
ロセッサシステムが用いられている。一方のプロセッサ
は、メディアム・パワー（medium-power―中位の電力
―）プロトコルおよび制御タスクのために設けられたシ
ステム・マイクロコントローラであるものとして理解さ
れても良いのに対して、他方のプロセッサは、強力なデ
ジタル信号プロセッサとしても良い。それぞれのプロセ
ッサには、チップの外側に、例えば外部フラッシュ（FL
ASH）プログラムメモリ、または個別の外部データメモ
リのような少なくとも１つのメモリが設けられている。
このシステムにおいては、ただ１つのプロセッサに特定
のメモリが割り当てられており、換言すれば、このたっ
た１つのプロセッサがそれに定義されたメモリにアクセ
スすることができる。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うなシステム構成は、種々の点について不利である。複
数のプロセッサに含まれている種々のチップとの間の通
信のために、個別のチップは、一方では複数のピンを有
するように、他方では分割されたメモリを有するように
構成されている。さらに、プログラムやデータ通信のた
めの電力消費はかなり大きくなっている。上述した構成
は、また、かなり広いスペースを必要としており、この
広いスペースは、そもそもより小さくなる端末装置にお
いてはとりわけ不利な点となっている。

【０００４】このため、本発明は遠隔地間通信の技術分
野、特に移動無線電話端末装置において、この分野の現
状に比較して改善されたマルチプロセッサシステムを提
供することを目的としている。

【０００５】

【課題を解決するための手段】上記問題点を解決するた
め、マルチプロセッサシステム、特に移動無線電話端末
装置用のマルチプロセッサシステムにおいて、１つのチ
ップ上に、少なくとも２つのプロセッサと、前記２つの
プロセッサがアクセスできる少なくとも１つの再書込み
可能メモリと、第１のプロセッサの前記再書込み可能メ
モリに対するアクセスを仲介するための少なくとも１つ
のキャッシュメモリと、第２のプロセッサの前記再書込
み可能メモリに対するアクセスを仲介する少なくとも１
つのブリッジと、が配置されている。

【０００６】本発明に係るプロセッサシステムにおいて
は、２つのプロセッサがアクセスを有することができ、
かつ、個別の情報を読み出したり書き込んだりすること
ができる複数のプロセッサとさらに少なくとも１つの再
書込み可能メモリとが、１つの共用チップ上に有利に集
積化されている。例えばデジタル信号プロセッサであっ
ても良い第１のプロセッサが、少なくとも１つのキャッ
シュメモリを介して再書き込み可能メモリに接続されて
いる。システムマイクロコントローラであっても良い第
２のプロセッサのアクセスは、少なくとも１つのブリッ
ジを介して実現される。

【０００７】本発明によれば、上述の構成要素を１つの
共用チップ上に集積化することは、チップ上のプロセッ
サとメモリとの間の通信を可能にすると共に、このメモ
リが外部メモリではないことから、メモリ用のピンを全
く設けないようにすることができる。このチップの集積
化の割合は、かなり増大される。プロセッサとメモリと
の間の通信のために必要とされる電流はまた、チップに
集積化されたメモリが一般にはシステムの電力消費を最
適化するので、かなり少なくすることになる。上述され
たこのシステム構造は、特にＧＳＭ規格ＤＣＳ１８０
０，ＰＣＳ１９００，ＩＳ９５およびＩＳ１３６におけ
る移動無線電話端末装置に用いられても良い。

【０００８】２つのプロセッサは、相互に異なる動作レ
ートで機能することができる。さらに、このメモリが２
つのキャッシュメモリを介して第１のプロセッサに接続
されていても良く、キャッシュメモリの１つはプログラ
ムの読み出しや書き込み用のメモリにアクセスするため
に用いられ、他の１つはデータの読み出し用のメモリに
アクセスするために用いられている。不揮発性の再書込
み可能メモリは、このように、異なる情報を格納可能な
種々のメモリ領域を有している。接続されたプロセッサ
のそれぞれのためのプログラムやデータは、不揮発性再
書込み可能メモリに自由に格納されるようにしても良
い。

【０００９】高速バッファである２つのキャッシュメモ
リを介して、相対的にゆっくりと動作するメモリから検
索されるべきデータや情報は高速な第１のプロセッサま
たはデジタル信号プロセッサのそれぞれにとって有用で
あることが保証されている。２つのキャッシュメモリ
は、第２のプロセッサ（例えばマイクロコントローラ）
への簡単なアクセスをも可能とする。その理由は第１の
プロセッサ（例えばデジタル信号プロセッサ）は、この
メモリからのデータを連続的に取り出すことがないこ
と、および、第１のプロセッサまたはデジタル信号プロ
セッサのそれぞれによって必要とされた本質的なデータ
が通常は２つのキャッシュメモリ内に既に格納されてお
り、またそのデータがキャッシュメモリから取り出され
ることにより第１のプロセッサがこのメモリを占有する
こと、の２つのことが、キャッシュメモリを介して保証
されているからであり、これによりこのメモリは第１の
プロセッサによって継続的に占有されることがなくな
り、また、第２のプロセッサがブリッジを介してこのメ
モリにアクセスすることもできる。

【００１０】上述したように、このメモリはプログラム
用およびデータ用の分割されたメモリ領域に有利に副
（sub）分割されている。それぞれのプロセッサは、プ
ログラム用およびデータ用の分割されたメモリ領域を割
り当てられ、換言すれば、例えば、一方の領域が第１の
プロセッサまたはディジタル信号プロセッサに対して割
り当てられ、他方の領域が第２のプロセッサまたはシス
テムマイクロコントローラにそれぞれ割り当てられるよ
うなそれぞれのメモリ領域がまた設けられているので、
この２つのプログラム領域は有用である。全般的にみ
て、このことは、所望によりメモリ領域を区分けするこ
との可能性を提供する。しかしながら、第１の実行の前
に、次いでメモリ空間の区切りが自由に設定され得るよ
うに、全体として要求されるメモリ空間を決定すること
が必要である。当然のこととして、この２つのプロセッ
サによってアクセスされ得るデータ用の更なるメモリ領
域を設けることもまた可能である。

【００１１】本発明の他の実施形態において、前記ブリ
ッジは、前記再書込み可能メモリが通信するための第１
のデータバスと、狭い伝送帯域を有すると共に前記第２
のプロセッサが通信するために第２のデータバスと、の
間の同期を取るために設けられていても良い。チップ上
の前記システム構成要素の完全な集積化は、データバス
の情報を簡単なやり方で行なうことを可能にしている。
この集積化されたメモリは、高転送レートとりわけ第１
のプロセッサまたはデジタル信号プロセッサによる通信
の範囲における転送レートを高くする効果があるので、
高クロック周波数で機能する第１のプロセッサに対して
データを転送し得るための大きな転送帯域を有するデー
タバスにこの集積化されたメモリを割り当てるのに有効
である。第２のプロセッサは低いクロックで動作し、そ
れゆえにより低速で機能しているので、この第２のプロ
セッサに対して、より低い転送レートを有するデータバ
スを割り当てることで充分である。

【００１２】しかしながら、第２のプロセッサは再書込
み可能メモリにもまたアクセスしているので、ブリッジ
により簡単なやり方で行なわれる第１のデータバスを介
した第２のデータバスへの情報を適宜に同期させること
は必要となる。前記再書込み可能メモリのために割り当
てられた前記第１のデータバスは少なくとも１２８ビッ
トの伝送帯域を有し、前記第２のプロセッサのために割
り当てられた前記第２のデータバスは少なくとも３２ビ
ットの伝送帯域を有することが効果的であることが判明
した。

【００１３】上述したように、第１のプロセッサまたは
デジタル信号プロセッサのそれぞれに成立するキャッシ
ュメモリ（複数のメモリ）の使用は、再書込み可能メモ
リまたはこれに割り当てられているデータバスを継続的
には占有せず、このキャッシュメモリ（複数のメモリ）
内に新たな情報がロードされるべきときにのみ、メモリ
に対してむしろ不連続なアクセスが行なわれる。それは
ともかくとして、同時に第１のプロセッサもメモリにア
クセスするでような場合に、もしもアクセスの衝突が発
生すれば、この衝突は本発明によりメモリに対するアク
セスを管理するために設けられているブリッジの手段に
よって解消されることになり、その結果このプロセッサ
がより大きなロードを生成し、かつ、より厳密な実時間
要求を満足させているので、このアクセスの衝突の場合
に、第１のプロセッサが機能することが好ましいことに
なる。したがって、ブリッジは、同期のためと仲裁のた
めの両方のために設けられている。

【００１４】データバスを介して第２のプロセッサに更
なるチップ集積化データメモリが接続されているとき、
主として揮発性の可変データを格納するために、効果的
であることが立証されている。このデータメモリの中に
は、短期的なデータ、例えばまもなく再び書き重ねられ
るような計算途上のデータが格納されている。第１のプ
ロセッサまたはデジタル信号プロセッサをそれぞれ更な
るデータメモリにアクセスさせることを可能にするた
め、本発明によれば、ＤＭＡコントローラおよび第２の
ブリッジをもまた１つのチップ上に集積化され得る。Ｄ
ＭＡコントローラおよび第２のブリッジの組合わせは、
簡単なやり方で、相対的にゆっくりと動作する更なるデ
ータメモリへのアクセスを可能にしている。全体として
みれば、ここで、この実施形態は１つの共通チップ上に
集積化された種々のプロセッサや種々のメモリをシステ
ムを提供しており、それぞれのプロセッサはそれぞれの
メモリにアクセス可能であり、故に、機能的に優れた情
報の転送および動作が行われることが可能となる。

【００１５】さらに、少なくとも内部高速データメモリ
および／または少なくとも内部高速プログラムメモリが
第１のプロセッサに割り当てられたときに有利であるこ
とが立証されている。これらの高速メモリにおいては、
第１のプロセッサまたはデジタル信号プロセッサのそれ
ぞれに直ちに有用である時間を重要とするプログラム部
分、または直ちに有用となるであろう変形可能な可変デ
ータが好ましくは格納されている。第１のプロセッサは
このような流れの中で、与えられたデータメモリまたは
プログラムメモリのそれぞれがデータ語（ワード）また
はプログラム語（ワード）のためにそれ自身のバスに割
り当てられている二重ハーバード構造を有することもで
きる。

【００１６】本発明によれば、再書込み可能メモリは、
ＭＴＰメモリ（Multiple programmable Memory）または
フラッシュ（FLASH）メモリとすることができる。第２
のプロセッサ内の更なるデータメモリは、ＤＲＡＭ（Di
rect Random Access Memory）またはＳＲＡＭ（Static
Random Access Memory）であっても良い。内部高速デー
タメモリおよび／または内部高速プログラムメモリは、
ＲＡＭにより構成しても良い。さらに、２つのプロセッ
サ間には、直接通信リンクが設けられていても良い。

【００１７】本発明に係るマルチプロセッサシステムの
結果として、技術の状況に鑑みて多くの有利点がある。
一方、２つのプロセッサ間や、集積化された再書込み可
能メモリの内側のプログラム用領域とデータ用領域との
間の仕切り方は、上述したように、自由に変更すること
ができ、チップが製造されるときには、このシステムの
メモリ容量の全体のみが規定されることになる。個々の
デバイスを動作させるためのプログラムが格納されるメ
モリを再書き込みする可能性に依存して、システムコン
トローラのためと信号プロセッサのための両方のための
新たなソフトウェアのバージョンが簡単かつ高速な方法
によりロードされることができる。メモリ（多数のメモ
リ）をチップ上に集積化することは、システムの電力消
費を最適にして、チップのハウジングに設けられたピン
の数を減少させるか、または異なった形で占有されるべ
き有用なピンを許容する。このことは、コストとスペー
スの節約を導くことになる。

【００１８】メモリに対するこのメカニズムの結果とし
て、キャッシュメモリの寸法決めやローカルメモリの寸
法決め、または再書込み可能メモリへのアクセスの僅か
な長時間化が、簡単な方法で最小のコストにより補償さ
れる。最終的には、１つのチップ上に集積化された再書
込み可能メモリにおける複数のメモリの組み合わせまた
はそれぞれの区切りおよび守り領域の分配は、実行間接
費や必要なチップ表面積を低減させる。

【００１９】マルチプロセッサシステムそれ自身以外の
構成としては、移動無線電話における電話通信端末を動
作させるために上述したタイプのマルチプロセッサシス
テムの実用化にもさらに関係している。

【００２０】

【発明の実施の形態】本発明の更なる利点、特徴および
詳細は、以下に説明する実施形態の例示からおよび図面
から明らかとなるであろう。

【００２１】図１は、さらには図示しないが１つのチッ
プの上に形成または集積化される構成要素を基本回路の
形で示す回路ブロック図である。第１のプロセッサ１
は、デジタル信号プロセッサ（ＤＳＰ―Digital Signal
Processor―）２の形式で示されている。デジタル信号
プロセッサ２は２５−１００ＭＩＰＳ（Millions of In
structions Per Second ―秒当たり百万単位の指令数
―）の出力を有する強力なプロセッサである。図中で枠
により示されているプロセッササブシステム３におい
て、時間臨界プログラム部分が格納され、この信号プロ
セッサのために束の間必要な集積化ＲＡＭの形で、内部
高速プログラムがさらに設けられている。さらに、２つ
の集積化された高速データメモリ５が揮発性の短時間デ
ータを格納するために設けられている。

【００２２】１６ビットの転送レートをそれぞれ有する
分割バス６ａ，６ｂ，６ｃがメモリ４，５に対して割り
当てられている。これらのバスを介して、信号プロセッ
サ２がそれぞれのメモリと交信する、プログラムメモリ
４は、１６ビットの転送帯域を備える例えば２×１６ｋ
の記憶容量を有し、データメモリ５は８×１６ｋの記憶
容量と１６ビットの転送帯域を有するように設計されて
いる。さらに、プロセッササブシステム３は、複数の入
力および出力ユニット７を有し、このユニット７を介し
て一方ではデータがデータメモリ５より出力され得ると
共にそれらがそれぞれ入力されることができ、またさら
に、以下に詳細に説明する更なるデータメモリからのデ
ータも取り扱われる。

【００２３】デジタル信号プロセッサ２またはプロセッ
ササブシステム３に対しては、キャッシュメモリ８，９
が割り当てられており、デジタル信号プロセッサ２はこ
のキャッシュメモリ利８，９を介して１つのチップ上に
集積化された再書込み可能メモリ１０にアクセスするこ
とができ、このメモリ１０は図示された実施例において
はＭＴＰメモリとして配置されている。キャッシュメモ
リ８，９と再書き込み可能メモリ１０との間との交信
は、１２８ビットの好適な転送帯域を有するデータバス
１１を介して行なうのが効果的である。

【００２４】このメモリ１０は、一方でプログラムを、
他方では一定のデータを書き込み、読み出す可能性を有
する異なるメモリ領域に細分化されている。それぞれの
領域は、順番に細分化されてデジタル信号プロセッサ２
およびシステムマイクロコントローラ３（μＣ）の形式
で設けられた第２のプロセッサ１２の何れかに対して割
り当てられ、後で詳細に説明するように、マイクロコン
トローラ１３もまたメモリ１０へのアクセスを有する。
複数のプログラム値へのアクセスは、キャッシュメモリ
８を介して行なわれ、データ語（words）へのアクセス
はキャッシュメモリ９を介して行なわれる。高速バッフ
ァメモリとして機能するこれらのキャッシュメモリによ
って、デジタル信号プロセッサ２がデータバス１１を継
続的に占有するものではなく、必要なデータはむしろ、
それらの必要なデータを一時記憶しているキャッシュメ
モリ８，９から読み出されているということが保証され
ることになる。

【００２５】キャッシュメモリ８，９は、個々のバス６
ａ，６ｂ，６ｃを介して、デジタル信号プロセッサ２と
の間で交信を行なう。この通信リンクへの条件付きで、
メモリ１０またはキャッシュメモリ８，９から、出力ユ
ニット７をそれぞれ介して、ワードを出力することが可
能となる。このメモリ１０は、１２８ビットの転送帯域
を備える少なくとも０．５〜２メガビットの記憶容量を
有するべきである。明らかに、これとは二者択一的にそ
れらの寸法配分を、大きくすることもできる。このキャ
ッシュメモリは、例えばキャッシュメモリ８の場合に
は、５１２バイトの容量を有するようにしても良いし、
キャッシュメモリ９の容量は６４バイトであっても良
い。

【００２６】既に説明したように、このチップはシステ
ムマイクロコントローラ１３の形により第２のプロセッ
サ１２を収容するスペースがある。このマイクロコント
ローラ１３へは、３２ビットの転送帯域を有する第２の
データバス１４が割り当てられる。このシステムコント
ローラ１３が関連プログラムやメモリ１０内のそれに関
連するデータにアクセスすることを確実にするために、
ブリッジ１５が設けられており、このブリッジ１５を介
してシステムマイクロコントローラ１３がデータバス１
４を介してアクセスを有することができる。一方では、
２つのデータバス１１，１４間の同期のために前記ブリ
ッジが用いられる。その理由は、この２つのバスは異な
るクロックで機能しており、それはデジタル信号プロセ
ッサ２を動作させるものと、システムマイクロコントロ
ーラ１３を動作させるものと、であって、図１において
は、「クロック分割」として破線により示している。

【００２７】このデジタル信号プロセッサおよびそれに
割り当てられた全ての構成要素は、例えば２６〜１０４
ＭＨｚの動作クロックパルスで動作しているが、これに
対して、システムマイクロコントローラおよびこれに割
り当てられた構成要素は、例えば２６ＭＨｚの動作クロ
ックパルスで動作している。さらに、ブリッジ１５もま
た、仲裁タスクを引き受けており、システムコントロー
ラの側からメモリ１０に対するより少ないメモリアクセ
スが必要である。このようにして、このメモリにアクセ
スするシステムマイクロコントローラに関する可能な待
ちサイクルもまた、短縮される。

【００２８】前記１つのチップに集積化されるＤＲＡＭ
またはＳＲＡＭの形での更なるデータメモリ１６が、シ
ステムマイクロコントローラ１３に対してまた割り当て
られる。このデータメモリは、データバス１４において
３２ビットの転送帯域を備える３２Ｋの容量を有してい
る。システムマイクロコントローラ１３は更なるデータ
メモリ１６に対する迅速なアクセスを有している。で時
足す信号プロセッサ２が揮発性の短寿命のデータが記憶
される更なるデータメモリ１６に対するアクセスを有す
ることができるようにするために、ＤＭＡコントローラ
１７が設けられており、このコントローラ１７はまたデ
ータバス１４に接続されると共に、さらに、サブシステ
ム内部バス６ｃに接続されたブリッジ１８にも接続され
ている。更なるデータメモリ１６が、デジタル信号プロ
セッサ２の高周波数クロックに比べると非常に低速で動
作していることは事実であり、その結果、メモリ１６は
希にしかアクセスされないことになる。しかしながら、
このアクセスはＤＭＡコントローラ１７およびブリッジ
１８により可能となり、このブリッジが異なるデータバ
ス間における同期やクロック周波数に対応して再び配置
されることになる。

【００２９】データバス１４に対しては、ブートＲＯＭ
１９がさらに接続されており、このブートＲＯＭ１９を
介して、メモリ１０の最初の構成およびプログラムや可
能なデータの最初の入力が行なわれる。

【００３０】さらに、１つのチップ上に集積化された例
えば外部構成要素等との間のインターフェースのような
種々の周辺構成要素２１が、第３のブリッジ２０を介し
て接続されている。それに加えて、個別の端末装置２２
を介して、例えばフラッシュメモリ等のチップ外部の更
なるメモリが、接続されていても良い。このフラッシュ
メモリはチップ上に集積化されたメモリ１０のメモリ容
量がもはや充分ではないときに、メモリ１０の容量を拡
張するために用いられている。この外部メモリは、シス
テムマイクロコントローラ１３の入力／出力ユニットを
介して接続されている。このデジタル信号プロセッサ２
は、ＤＭＡコントローラ１７およびブリッジ１８を介し
てこの外部メモリにアクセスすることができる。

【００３１】前記メモリの寸法や使用されるデータバス
の転送レートや転送帯域の設計は、個々の適用形態に従
って変更するようにしても良い。

【００３２】

【発明の効果】以上、詳細に説明したように、本発明に
係るマルチプロセッサシステムは、単一のチップ上に第
１および第２の２つのプロセッサを集積化して設けると
共に、それぞれが取り扱うデータやプログラムを格納す
るメモリ領域もそれぞれに対応させて設けるようにした
ので、遠隔地間通信の技術分野、特に移動無線電話端末
装置において、プログラムやデータの転送を迅速かつ最
適な速さや容量で行なうことが可能となり、この分野の
現状に比較して改善されたマルチプロセッサシステムを
提供することができる。

【００３３】このようなシステム構成を提供することに
より、複数のチップに複数のプロセッサを設け、相互の
交信のために設ける必要のあるピンの数を減少させるこ
とができ、プログラムやデータの通信のために必要とす
る電力消費を低減させることができる。また、ディスク
リートな回路構成と比較すると広いスペースを必要とし
なくなるため、今後、より一層小さくなる端末装置にお
ける装置の小型化に資することができる。

【図面の簡単な説明】

【図１】１つのチップ上に形成または集積化される構成
要素を基本回路の形で示す回路ブロック図である。

【符号の説明】

１第１のプロセッサ２デジタル信号プロセッサ３プロセッササブシステム４内部高速プログラムメモリ５ａ、５ｂ内部高速データメモリ８，９キャッシュメモリ１０再書き込み可能メモリ１１データバス１２第２のプロセッサ１３システムマイクロコントローラ１４データバス１５ブリッジ１６更なるデータメモリ１７ＤＭＡコントローラ１８第２のブリッジ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 13/16 ５１０Ｇ０６Ｆ 13/16 ５１０Ｃ 15/167 15/167 Ａ 15/173 15/173 ＡＨ０４Ｂ 7/26 Ｈ０４Ｂ 7/26 Ｍ (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ１, 5621 ＢＡＥｉｎｄｈｏｖｅｎ，ＴｈｅＮｅｔｈｅｒｌａｎｄｓ (72)発明者ハラルト、バウアードイツ連邦共和国ニュルンベルク、ハープルガー、シュトラーセ、10 (72)発明者ウルス、ファウアースイス国バーデン、バーンホフシュトラーセ、40 (72)発明者ポール、リッペンスオランダ国5656、アーアー、アインドーフェン、プロフ．ホルストラーン、６

Claims

【特許請求の範囲】

【請求項１】移動無線電話端末装置を備えるマルチプロ
セッサシステムであって、少なくとも第１および第２の２つのプロセッサと、前記２つのプロセッサがアクセスできる少なくとも１つ
の再書込み可能メモリと、前記第１のプロセッサの前記再書込み可能メモリに対す
るアクセスを仲介するための少なくとも１つのキャッシ
ュメモリと、前記第２のプロセッサの前記再書込み可能メモリに対す
るアクセスを仲介する少なくとも１つのブリッジと、を共用チップ上に配置したことを特徴とするマルチプロ
セッサシステム。
【請求項２】前記２つのプロセッサは、相互に異なる動
作クロックにより動作することを特徴とする請求項１に
記載のマルチプロセッサシステム。
【請求項３】前記第１のプロセッサはデジタル信号プロ
セッサであり、前記だ２のプロセッサはシステム・マイ
クロコントローラであることを特徴とする請求項１に記
載のマルチプロセッサシステム。
【請求項４】前記再書き込み可能メモリは、２つのキャ
ッシュメモリを介して前記第１のプロセッサに接続さ
れ、前記２つのキャッシュメモリの内の一方はプログラ
ムを読むために前記再書込み可能メモリにアクセスする
ために用いられ、他方はデータを読み出すために用いら
れることを特徴とする請求項１ないし請求項３の何れか
に記載のマルチプロセッサシステム。
【請求項５】前記再書込み可能メモリでは、第１および
第２のプロセッサのそれぞれがプログラム用およびデー
タ用の分割メモリ領域に割り当てられていることを特徴
とする請求項１ないし請求項４の何れかに記載のマルチ
プロセッサシステム。
【請求項６】前記ブリッジは、前記再書込み可能メモリ
が通信するための第１のデータバスと、狭い伝送帯域を
有すると共に前記第２のプロセッサが通信するために第
２のデータバスと、の間の同期を取るために設けられて
いることを特徴とする請求項１ないし請求項５の何れか
に記載のマルチプロセッサシステム。
【請求項７】前記再書込み可能メモリのために割り当て
られた前記第１のデータバスは少なくとも１２８ビット
の伝送帯域を有し、前記第２のプロセッサのために割り
当てられた前記第２のデータバスは少なくとも３２ビッ
トの伝送帯域を有することを特徴とする請求項６に記載
のマルチプロセッサシステム。
【請求項８】前記第２のプロセッサには、チップ上に集
積化された更なるブリッジが、データバスを介して接続
されていることを特徴とする請求項１ないし請求項７の
何れかに記載のマルチプロセッサシステム。
【請求項９】前記第２のプロセッサには、チップ上に集
積化された更なるデータメモリが、データバスを介して
接続されていることを特徴とする請求項１ないし請求項
８の何れかに記載のマルチプロセッサシステム。
【請求項１０】前記チップ上の前記更なるメモリに対す
る前記第１のプロセッサのアクセスを可能にするため
に、ＤＭＡコントローラおよび第２のブリッジが設けら
れていることを特徴とする請求項９に記載のマルチプロ
セッサシステム。
【請求項１１】前記第１のプロセッサは、少なくとも内
部高速データメモリ、および／または、少なくとも内部
高速プログラムメモリに割り当てられていることを特徴
とする請求項１ないし請求項１０の何れかに記載のマル
チプロセッサシステム。
【請求項１２】前記第１のプロセッサ，前記内部高速デ
ータメモリおよび／または前記内部高速プログラムメモ
リにより形成されるプロセッササブシステムが、二重ハ
ーバード構造を有していることを特徴とする請求項１１
に記載のマルチプロセッサシステム。
【請求項１３】前記再書込み可能メモリは、ＭＴＰメモ
リまたはフラッシュメモリであることを特徴とする請求
項１ないし請求項１２の何れかに記載のマルチプロセッ
サシステム。
【請求項１４】前記第２のプロセッサの前記更なるデー
タメモリは、ＤＲＡＭまたはＳＲＡＭであることを特徴
とする請求項１ないし請求項１３の何れかに記載のマル
チプロセッサシステム。
【請求項１５】前記内部高速データメモリおよび／また
は前記内部高速プログラムメモリは、ＲＡＭであること
を特徴とする請求項１ないし請求項１４の何れかに記載
のマルチプロセッサシステム。
【請求項１６】移動無線電話通信端末装置の動作のため
に用いられることを特徴とする請求項１ないし請求項１
５の何れかに記載のマルチプロセッサシステム。