JP2001101073A - 静的記憶装置又は動的記憶装置への選択的アクセスのための記憶装置アクセスユニット及び関連するアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＲＡＭ又はＤＲＡＭに選択的にアクセスで
きるようにする。 【解決手段】 記憶装置アクセスユニット１００は、
アドレスレジスタ１５４とデータレジスタ１５６を具備
する。プロセッサは、静的記憶装置又は動的記憶装置へ
のアクセスの動作モードとは独立に、これらのレジスタ
１５４，１５６にアクセスする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部アドレスワー
ドの転送のための所定数の内部アドレスラインを含む内
部アドレスバスを有する記憶装置アクセスユニットに関
する。アドレスワードは例えば、プロセッサにより生成
される。記憶装置アクセスユニットは更に、プロセッサ
により書込み又は読み出される内部データの転送用の幾
つかの内部データラインを有する内部データバスを含
む。記憶装置アクセスユニットの外部アドレスバスに
は、選択された動作モードに応じて、静的記憶装置のア
ドレス端子又は動的記憶装置のアドレス端子が付けられ
る。外部アドレスバスはまた、所定数の外部アドレスラ
インを含む。記憶装置のデータ端子は、記憶装置アクセ
スユニットの外部データバスに接続する。外部データバ
スは、記憶装置から又は記憶装置へのデータの転送のた
めの所定数のデータラインを含む。

【０００２】記憶装置アクセスユニットの制御ユニット
は、選択された動作モードに応じて、外部アドレスバス
に沿った内部アドレスデータワードの転送のみならず、
内部データバスと外部データバスの間のデータ転送をも
制御する。

【０００３】

【従来の技術】ＲＡＭ（ランダムアクセスメモリ）は、
アドレスの提示後にデータを記憶でき、このアドレスの
下でいわゆるランダムアクセスでこれらを読み出せるよ
うな記憶装置である。静的ＲＡＭ（スタティック・ラン
ダムアクセスメモリ）と、動的ＲＡＭ（ダイナミックラ
ンダムアクセスメモリ）との間には違いがある。静的記
憶装置の場合、その記憶内容は、動作電圧が印加されて
いる限り、何の余計な手段無しで保持され得る。動的記
憶装置の場合、記憶内容は、それが失われないように一
定期間毎に読み出し動作をされることでリフレッシュさ
れる。

【０００４】静的記憶装置の動作のために内部アドレス
バスを外部アドレスバスに接続することができる。更に
は、内部データバスは、外部データバスと接続しても良
い。動的記憶装置の動作のために、内部アドレスバスと
外部アドレスバスとの間にいわゆる記憶制御装置が使用
され、それは、記憶装置のラインをアドレスする外部ラ
インアドレスワード、及び、記憶装置のコラムをアドレ
スする外部コラムアドレスワードを、内部アドレスワー
ドから生成する。

【０００５】

【発明が解決しようとする課題】ＳＲＡＭ又はＤＲＡＭ
に選択的に接続できる記憶装置アクセスユニットを有す
る公知の回路では、内部設計は知られていない。この機
能を実現するいくつかの可能性がある。例えば、すべて
の動作モードに対して、それ自身のインターフェースユ
ニットを使用することができる。

【０００６】本発明は、静的記憶装置又は動的記憶装置
へのランダムアクセスのための簡単に設計された記憶装
置アクセスユニットを提示することを目的とする。

【０００７】本発明は更には、その記憶装置アクセスユ
ニット内で実行される方法を提示することを目的とす
る。

【０００８】

【課題を解決するための手段】この目的は、特許請求の
範囲の請求項１で示される特徴による記憶装置アクセス
ユニットで解決される。更なる発展形は、サブクレーム
で与えられる。

【０００９】本発明は、アプライアンスの配送直前に、
市場価格に従い静的又は動的記憶装置をそのアプライア
ンスで使用する可能性を購入者に与えるのが好ましいと
いう考察から生じた。本発明はまた、記憶装置を使用す
るプロセッサは動作モードとは独立に全く同じように動
作するのが好ましいという考察から生じた。

【００１０】すなわち、本発明に従い記憶装置アクセス
ユニットでは、アドレス端子が内部アドレスバスに接続
し、データ端子が内部データバスに接続するアドレスレ
ジスタが使用されている。そのアドレスレジスタは、記
憶装置によってアクセス用に使用され記憶装置に印加さ
れる内部アドレスワードを記憶するように働く。更に
は、アドレス端子が内部アドレスバスに接続し、データ
端子が内部データバスに接続するデータレジスタが、本
発明の方法で使用される。データレジスタは、外部デー
タバスを介して既に転送されたデータワード、例えば、
記憶装置から読み出されたデータワード、又は、外部デ
ータバスから転送されるべきデータワード、例えば、記
憶装置に書き込まれるべきデータワードの中間記憶とし
て使用される。本発明の方法によれば、プロセッサは、
選択された動作モードとは独立に、常に、アドレスレジ
スタ及びデータレジスタにのみアクセスする。制御ユニ
ットは、アドレスレジスタに記憶されるアドレスワード
を選択された動作モードに従って評価し、記憶装置にア
クセスする。書込みアクセスの場合、プロセッサにより
先にデータレジスタに格納されたデータワードは、外部
データバスに出力される。読み出しアクセスの場合、記
憶装置のデータワードは、アドレスワードで与えられる
アドレスから読み出され、データレジスタに書き込まれ
る。その後、プロセッサによりそこから読み出される。

【００１１】本発明に係る記憶装置アクセスユニットを
使用して１プロセッササイクル内で記憶装置アクセスを
実行しているとき、プロセッサは、その状態には無い。
プロセッササイクルは、いわゆるアキュムレータをロー
ドするのに必要な時間によって決定される。本発明に係
る記憶装置アクセスユニットでは、プロセッサは先ず、
アドレスレジスタにアドレス値を格納しなければならな
い。このために、アドレス値は、内部データバスに転送
されなければならない。データレジスタへのアクセス
は、このときにのみ発生する。しかし、例えば、テレテ
キストページの読み出しのように、記憶装置へのアクセ
スに利用できる充分な時間がある用途に対して記憶装置
アクセスユニットを使用する場合、これは不利益ではな
い。

【００１２】プロセッサに対する命令シーケンスは、記
憶装置アクセスユニットに後で接続される記憶装置とは
独立に、プログラムされうる。これは、開発にかかる努
力の消費を節減する。最後に両記憶装置に対する唯一の
命令シーケンスがあるので、その命令シーケンスを格納
する記憶空間を確保しておく。

【００１３】本発明に係る記憶装置アクセスユニットの
１発展形では、第１のデータレジスタが使用され、その
アドレスが、内部データワードの書込みの際に内部アド
レスバスに提示される。第２のデータレジスタのアドレ
スは、第１のデータレジスタのアドレスとは異なる。第
２のデータレジスタは、内部データバスを介して内部デ
ータワードを読み出す際に、アドレスされる。制御ユニ
ットによってそれぞれ異なる方法で扱われる書込み又は
読み出しプロセスが実行されるべきかどうかが、データ
レジスタにアドレスすることで先に決定されるという結
果が、これらの手段によって達成される。プロセッサ上
の書込み又は読み出し動作を選択する接続の評価は、省
略される。

【００１４】一実施例では、制御ユニットは、データワ
ードをデータレジスタに書き込むとき、アドレスレジス
タに格納される記憶装置のアドレスに自動的にそのデー
タワードを書き込む。第２のデータレジスタを読み出す
とき、制御ユニットは、アドレスレジスタに格納される
アドレスに格納されているデータを記憶装置から自動的
に読み出す。読み出されたデータは、第２のデータレジ
スタに格納される。データレジスタへのアクセスの後、
追加的な合図を必要とせずに、記憶装置へのアクセスが
自動的に開始する。

【００１５】これは、アクセス時間の短縮につながる。
もしも、アドレスレジスタへの書込みの際に、データワ
ードが制御ユニットによって記憶装置から自動的に読み
出されるならば、データレジスタへの続く読み出しアク
セスの場合に、アドレスレジスタに記憶される記憶装置
のアドレスに格納されるデータワードが既にそこに格納
されていることになる。第２のデータレジスタへの更な
る読み出しアクセスは省略され得る。

【００１６】もしも、記憶装置の幾つかの連続アドレス
が読み出されるならば、第２のデータレジスタへの第２
の読み出しアクセスは、記憶装置アクセス時間の非本質
的な延長をもたらす。そのような場合、データワード
は、第２のデータレジスタのプロセッサへの１読み出し
サイクルの遅延と共に持ち越される。

【００１７】記憶装置アクセスユニットへの接続を節約
するために、更なる発展形では、外部アドレスバス又は
外部データバスの少なくとも１ラインが、動作モードに
関わらず同じ機能を具備する。外部アドレスバス又は外
部データバスの少なくとも１つの別のラインが、動作モ
ードに関わらず種々の機能を持つ場合、接続又は端子を
節約できる。後者の場合、ただ一つの動作モードで必要
なこれらの機能のみが含まれる。

【００１８】ある実施例で、シリアル・パラレル変換又
はパラレル・シリアル変換を実行するようなデータ変換
器が内部データバスと外部データバスの間に接続される
場合、データをシリアルに読み書きする記憶装置を使用
することができる。

【００１９】データワードの転送の間にエラーを認識及
び／又は訂正するデコーダユニットを外部データバスと
内部データバスとの間に配置する場合、データ転送の間
の機能不全を除去できる。デコーダユニットが、ハミン
グデコーダのように、シリアルデータと作用する場合、
データワードは、パラレル・シリアル変換器によりシリ
アルデータに変換されなければならない。記憶装置から
データを読み出すときの遅延は、これによって避けるこ
とができない。そのような場合、クライアントには、静
的記憶装置又は動的記憶装置を選択するだけでなく、例
えば、１ビットから８ビットのデータワード長のように
異なるデータ長のデータワードで組織される記憶装置を
選択するオプションが与えられる。

【００２０】本発明はまた、特許請求の範囲の請求項７
又は８に記載の処理ステップを有する、静的記憶装置又
は動的記憶装置への選択的アクセスの方法に関する。こ
れらの方法は、記憶装置アクセスユニットと技術的に密
接に関係しており、従って、上述の技術的効果は、この
方法にもまた妥当する。

【００２１】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。なお、本明細書では、ＸＸ（上線付き）
は、

【００２２】

【数１】 を意味する。

【００２３】図１（ａ）は、静的記憶装置（ＳＲＡＭ：
スタティックランダムアクセスメモリ）１０２が接続す
る記憶装置アクセスユニット１００を示す。

【００２４】静的記憶装置１０２は、２５６Ｋｂｉｔと
１Ｍｂｉｔの間の記憶容量を具備する。

【００２５】静的記憶装置１０２のデータ端子Ｄ０−Ｄ
７は、外部データバス１０４を介して記憶装置アクセス
ユニット１００のデータ端子０−７に接続する。外部デ
ータバス１０４は８本のデータラインを含む。記憶装置
の書き込み／読み出し選択コネクタＷＥ（上線付き）
は、制御ライン１０６を介して記憶装置アクセスユニッ
ト１００の端子８に接続する。制御ライン１０６がＨ電
位になると、記憶装置１０２は、読み出しモードにな
り、即ち、データワードが読み出し可能になる。制御ラ
イン１０６でＬ電位が検出されると、記憶装置１０２は
書き込みコードになり、そのモードではデータワードが
記憶装置１０２に書き込まれる。

【００２６】記憶装置１０２のアドレス端子Ａ０−Ａ１
６は、外部アドレスバス１０８を介して記憶装置アクセ
スユニット１００のアドレス端子９−２５に接続する。
外部アドレスバス１０８は、１７本のデータラインを有
する。

【００２７】国際的に標準化され且つＩ^２Ｃバスと呼ば
れるインダストリバス１１０が、記憶装置アクセスユニ
ット１００から出ている。

【００２８】図１（ｂ）は、動的記憶装置（ＤＲＡＭ：
ダイナミックランダムアクセスメモリ）１１２に接続す
る記憶装置アクセスユニット１００を示す。動的記憶装
置１１２は、２５６Ｋｂｉｔ乃至１６Ｍｂｉｔの記憶容
量を具備する。動的記憶装置１１２は、静的記憶装置１
０２とは対照的に、データワード形式ではなく、データ
ビット形式で組織化されている。この理由で、動的記憶
装置１１２には唯一のデータ端子ＤＡＴＡがあり、それ
は、データライン１１４を介して記憶装置アクセスユニ
ット１１０の端子３と接続する。

【００２９】動的記憶装置１１２もまた、書き込み／読
み出し選択端子ＷＥ（上線付き）を具備し、それは、制
御ライン１１６を介して記憶装置アクセスユニットの端
子８と接続する。制御ライン上の電位に従い、動的記憶
装置１１２は、書き込みモード又は読み出しモードで動
作する。

【００３０】動的記憶装置の制御端子ＲＡＳ（上線付
き）（ロー・アドレス・ストローブ）は、制御ライン１
１８を介して記憶装置アクセスユニット１００の端子５
と接続する。動的記憶装置１１２の制御端子ＣＡＳ（上
線付き）は、制御ライン１２０を介して記憶装置アクセ
スユニット１００の端子４と接続する。

【００３１】動的記憶装置１１２のアドレス端子Ａ０−
Ａ１１は、アドレスバス１２２を介して記憶装置アクセ
スユニット１００の端子９−２０と接続する。先ず、コ
ラムアドレスが、アドレス端子Ａ０−Ａ１１に割り当て
られる。次に、Ｌ電位が、記憶装置アクセスユニット１
００により制御端子ＲＡＳ（上線付き）で生成される。
このＬ電位に基づき、外部アドレスバス１２２を介して
出されるアドレスが、記憶装置１１２のアドレッシング
のためのコラムアドレスとして使用される。それから、
ラインアドレスが、アドレス端子Ａ０−Ａ１１に転送さ
れる。もしも、制御端子ＣＡＳ（上線付き）が記憶装置
アクセスユニット１００によりＬ電位に接続されている
場合、アドレス端子Ａ０−Ａ１１に転送されるアドレス
は、記憶装置１１２のアドレッシングのためのラインア
ドレスとして使用される。

【００３２】図２は、記憶装置アクセスユニット１００
の概略を示し、ユニット１００は、１７本のアドレスラ
インａ０−ａ１６を有する内部アドレスバス１５０、及
び８本のデータラインｄ０−ｄ７を有する内部データバ
ス１５２を具備する。内部アドレスバス１５０は、図示
されないプロセッサのアドレス端子に接続する。そのプ
ロセッサのデータ端子は、データバス１５２のデータラ
インｄ０−ｄ７と接続する。

【００３３】記憶装置アクセスユニット１００は、アド
レスレジスタ１５４、出力レジスタ１５６及び入力レジ
スタ１５８を含み、これらは、内部アドレスバス１５０
及び内部データバス１５２を介して接続する。各レジス
タ１５４，１５６又は１５８は、プロセッサから内部ア
ドレスバス１５０を介してアドレスされ得る。レジスタ
の内容は、プロセッサによりデータバス１５２の助けの
下で読み出され、書き込まれる。ここでは、どのレジス
タ１５２、１５４又は１５６のアドレスがアドレスバス
１５０に出力されているかどうかに関わらず、アクセス
が起こり得る。

【００３４】アドレスレジスタ１５４は、信号ユニット
１６０と共にアドレッシングユニット１６２を形成す
る。アドレッシングユニット１６２は、その出力側で外
部アドレスバス１０８又は１２２と接続する。信号ユニ
ット１６０は、その出力側で制御ライン１１６，１１８
及び１２０と接続する。出力レジスタ１５６からは、ア
ドレッシングユニット１６２への書き込みライン１６４
が出ている。入力レジスタ１５８からは、アドレッシン
グユニット１６２への読み出しライン１６６が出てい
る。また、動作モードライン１６８が、アドレッシング
ユニット１６２に接続する。記憶装置アクセスユニット
１００が、静的記憶装置１０２へのアクセスに対するＳ
ＲＡＭ動作モードＩで動作するのか、動的記憶装置１１
２へのアクセスに対するＤＲＡＭ動作モードＩＩで動作
するのかを、動作モードライン１６８により調節する。

【００３５】出力レジスタ１５６は、その出力側で、ス
イッチングユニット１７２につながるデータバス１７０
の８本のデータラインと接続する。データバス１７０の
データラインは、選択的に、データバス１７４の８本の
データライン又はデータバス１０４の８本のデータライ
ンと接続することができる。スイッチングユニット１７
２は、動作モードライン１６８の電位に従って切り換え
られる。データバス１７４は、パラレル／シリアル変換
器１７６に接続し、変換器１７６の出力は、データライ
ン１１４と接続する。

【００３６】データライン１１４は、更に、シリアル／
パラレル変換器１７８の入力に接続し、変換器１７８の
出力は、データバス１８０に接続する。データバス１８
０は、８本のデータラインを含み、スイッチングユニッ
ト１８２の一方の入力に接続する。スイッチングユニッ
ト１８２の他方の入力には、外部データバス１０４が接
続する。スイッチングユニット１８２は、動作モードラ
イン１６８を介してセットされる動作モードに従い、ス
イッチングユニット１８２の出力側のデータバス１８４
にデータバス１８０又はデータバス１０４を接続する。
データバス１８４は、入力レジスタ１５８の入力に接続
する。

【００３７】先ず、ＳＲＡＭ動作モードＩでの記憶装置
アクセスユニット１００の機能を詳しく説明する。この
動作モードでは、スイッチングユニット１６８は、デー
タバス１７０を外部データバス１０４に接続する。スイ
ッチングユニット１８２は、外部データバス１０４をデ
ータバス１８４に接続する。信号ユニット１６０は、書
込み／読み出し選択端子ＷＥ（上線付き）のための制御
ライン１１６上の制御信号のみを生成する。

【００３８】静的記憶装置１０２にデータワードを書き
込むとき、プロセッサは先ず、アドレスレジスタ１５４
を示すアドレスワードを内部アドレスバス１５０上に生
成する。同時に、データワードが、プロセッサにより内
部データバス１５２のデータラインｄ０−ｄ７上でアド
レスレジスタ１５４の上位ビット位置に書き出される。
その後、全く同じアドレスワードを使い、プロセッサに
より内部アドレスバス１５０のアドレスラインａ０−ａ
１６上にアドレスレジスタ１５４の下位ビットが書き込
まれる。このようにして、データワードが内部データバ
ス１５２に転送される。この時点で、アドレスレジスタ
１５４には、データワードを書き込むべき静的記憶装置
１０２の記憶セルを示すアドレスワード値が置かれてい
る。

【００３９】プロセッサは、それから、内部アドレスバ
ス１５０を介して出力レジスタ１５６をアドレスし、記
憶装置１０２に転送されるべきデータを、同時に内部デ
ータバス１５２を介して出力レジスタ１５６に書き込
む。出力レジスタ１５６は、記憶装置１０２へのアクセ
スを開始することをアドレッシングユニット１６２に通
知する信号を書込みライン１６４上に生成する。出力レ
ジスタ１５６に記憶されるデータワードは、データバス
１７０及びスイッチングユニット１７２を介してデータ
バス１０４に到達する。アドレッシングユニット１６２
は、記憶装置１０２へのデータワードの書込みを制御す
る。このようにして、アドレスレジスタ１５４に記憶さ
れるアドレス値に対応するアドレスワードが、外部アド
レスバス１０８に転送される。

【００４０】記憶装置１０２からデータを読み出すため
には、プロセッサは先ず、内部アドレスバス１５０を介
してアドレスレジスタ１５４をアドレスし、そして、内
部データバス１５２を介してアドレスレジスタ１５４に
アドレスワードを入力する。そのアドレスワードの値
は、記憶装置１０２から読み出されるべき記憶セルを決
定する。続いて、入力レジスタ１５８は、プロセッサに
より内部アドレスバス１５０を介してアドレスされる。
同時に、データワードが、入力レジスタ１５８から内部
データバウ１５２を介して読み出される。このデータワ
ードは、プロセッサによって更に処理されることはな
い。記憶装置１０２の読み出しが開始されることをアド
レッシングユニット１６２に通知する信号が、入力レジ
スタ１５８の読み出しにより、読み出しライン１６６上
に生成される。アドレスレジスタ１５４は、アドレスレ
ジスタ１５４に格納されるアドレスワードを外部アドレ
スバス１０８を介して記憶装置１０２に送出する。それ
に応じて、読み出されるべきデータワードに関するデー
タが外部データバス１０４に与えられる。このデータ
は、続くステップでスイッチングユニット１８２及びデ
ータバス１８４を介して入力レジスタ１５８に到達す
る。このとき入力レジスタ１５８は、内部アドレスバス
１５０によりアドレスされている。

【００４１】アドレスレジスタ１５４に格納される値
が、各読み出しアクセスの後に自動的に提示されるべき
ときには、格納されたアドレスとこれに続くアドレスの
データワードを、１読み出しアクセスの遅延で入力レジ
スタ１５８から読み出すことができる。その際、記憶装
置１０２への直接アクセス以外に、プロセッサにより実
行されるべき追加のステップは存在しない。

【００４２】ＤＲＡＭ動作モードＩＩでは、スイッチン
グユニット１７２は、データバス１７０をデータバス１
７４に接続する。スイッチングユニット１８２は、デー
タバス１８０をデータバス１８４に接続する。信号ユニ
ット１６０は、動的記憶装置１１２へのアクセスに必要
な信号を制御ライン１１６，１１８及び１２０上に生成
する。

【００４３】記憶装置１１２にデータワードを書き込む
ためには、先に説明したように、プロセッサは先ず、書
き込むべき記憶セルのアドレス値をアドレスレジスタ１
５４にロードする。続いて、プロセッサは、内部アドレ
スバス１５０を介して出力レジスタ１５６をアドレスす
る。同時に、書き込まれるべきデータワードが、内部デ
ータバス１５２を介して出力レジスタ１５６に書き込ま
れる。これが、書込みライン１６４上にスタート信号を
生じさせる。スタート信号の結果として、アドレッシン
グユニット１６２は、記憶装置１１２への読み出しアク
セスを実行する。その際、先ず、アドレスレジスタ１５
４のアドレスデータワードの下位ビットが、外部アドレ
スバス１２２に与えられる。同時に、制御信号ＲＡＳ
（上線付き）が、Ｌレベルに切り替わる。そのとき、ア
ドレスレジスタ１５４に格納されるアドレスワードの上
位ビットが、外部データバス１２２上に出力され、制御
信号ＣＡＳ（上線付き）がＬレベルにセットされる。出
力レジスタ１５６に格納されるデータワードの最下位ビ
ットのデータが、パラレル／シリアル変換器１７６から
出力され、アドレスレジスタ１５４で示される記憶装置
１１２の記憶セルに書き込まれる。その後、パラレル／
シリアル変換器１７６から出力されるデータが、連続す
るアドレスの７つの記憶セルに自動的に書き込まれる。

【００４４】記憶装置１１２からデータを読み出すと
き、プロセッサは先ず、データを読み出すべき記憶装置
１１２の記憶セルを示すアドレスワードをアドレスレジ
スタ１５４に転送する。その後、プロセッサは入力レジ
スタ１５８に読み出しアクセスを実行する。この読み出
しアクセスは、その結果として、記憶装置１１２の読み
出しアクセスが読み出しライン１６６を介してアドレッ
シングユニット１６２により自動的に開始されるように
する。先ず、アドレスレジスタ１５４に格納されるアド
レスの記憶セルからデータが読み出される。このデータ
は、データライン１１４を介してシアル／パラレル変換
器１７８の入力に到達する。その後、アドレスレジスタ
１５４に格納されるアドレス値に続くアドレス値の７つ
の記憶セルから自動的に、データが読み出される。これ
らのデータもまた、シリアル／パラレル変換器１７８に
到達する。変換器１７８の出力では、８回の読み出しア
クセルの後、データワードが得られ、入力レジスタ１５
８に書き込まれる。

【００４５】２回目の読み出しアクセスでのプロセッサ
は、入力レジスタ１５８からそこに格納され更なる処理
に使用されるデータワードを読み出す。入力レジスタ１
５８に対するプロセッサの読み出しアクセスは、両方の
動作モードで同じタイムインターバルで起こる。タイム
インターバルは、遅い方の動作での記憶装置アクセスの
持続時間によって決定される。

【００４６】図３は、第２実施例に従う記憶装置アクセ
スユニット１００ａの概略構成を示す。記憶装置アクセ
スユニット１００と同１００ａの同様の構成要素には、
同じ参照符号を付してある。記憶装置アクセスユニット
１００ａは、スイッチングユニット１８２も、シリアル
／パラレル変換器１７８も含まない。外部データバス１
０４は、パラレル／シリアル変換器２００の入力に接続
する。パラレル／シリアル変換器２００の出力は、マル
チプレクサ２０２の入力に接続する。マルチプレクサ２
０２の別の入力は、データライン１１４と接続する。動
作モードライン１６８は、マルチプレクサ２０２の制御
入力に接続する。ＳＲＡＭ動作モードＩでは、変換器２
００に接続するマルチプレクサ２０２の入力が、マルチ
プレクサ２０２の出力と接続する。ＤＲＡＭ動作モード
ＩＩでは、データライン１１４に接続するマルチプレク
サ２０２の入力がマルチプレクサ２０２の出力と接続す
る。マルチプレクサ２０２の出力はリンクライン２０４
に接続し、そのリンクライン２０４は、ハミングデコー
ダ２０６の入力に接続する。ハミングデコーダ２０６の
８つの出力は、それぞれ、データバス１８４のデータラ
インと接続する。その他、記憶装置アクセスユニット１
００ａの設計は、記憶装置アクセスユニット１００の設
計と同じである。

【００４７】記憶装置アクセスユニット１００，１００
ａの動作方法の違いについて、以下に説明する。記憶装
置１０２又は記憶装置１１２に書き込まれるべきデータ
ワードは、先ず、いわゆるハミングコードに従って符号
化される。記憶装置１０２又は１１２へのアクセスが、
記憶装置アクセスユニットに対してなされたのと同様に
行われる。

【００４８】ＳＲＡＭ動作モードＩで記憶装置１０２か
らデータを読み出す間、外部データバス１０４上を転送
されるデータワードは、パラレル／シリアル変換器２０
０によって幾つかのデータに分離され、その分離された
データは、マルチプレクサ２０２を介して連続的にハミ
ングデコーダ２０６に到達する。ハミングデコーダ２０
６は、そのデータをハミングコードに従って復号化し、
エラーを訂正する。復号化されたデータは、ハミングデ
コーダ２０６の出力から入力レジスタ１５８に書き込ま
れる。ＳＲＡＭ動作モードＩにおける記憶装置１０２の
読み出し動作の間のその他のプロセスは、記憶装置アク
セスユニット１００に関して上述した処理と同じであ
る。

【００４９】ＤＲＡＭ動作モードでの記憶装置１１２の
読み出し動作の間、８個のデータが、連続的にデータラ
イン１１４を介してマルチプレクサ２０２に到達し、そ
れからハミングデコーダ２０６に到達する。ハミングデ
コーダ２０６では、これらのデータは復号され、データ
ワードがハミングデコーダ２００から出力され、入力レ
ジスタ１５８に格納される。記憶装置１１２の読み出し
動作中のその他の処理は、先に説明したのと同じであ
る。

【００５０】図４は、動作モードＩ又はＩＩの自動設
定、及び、記憶装置１０２又は１１２の記憶容量の設定
のフローチャートを示す。このプロシジャはステップ３
０４で開始する。ステップ３０２では動作モードＩがプ
リセットされる。続くステップ３０４では、２つの異な
るビットマップが、アドレスＡＤＲ０及びＡＤＲ１に書
き込まれる。異なるビットマップの書込みは、第１又は
第２のビットマップと同じビットマップが記憶装置に格
納されているときでも、認識が安全に実行されるのを保
証する。

【００５１】処理ステップ３０６では、アドレスＡＤＲ
０及びＡＤＲ１から読み出される。処理ステップ３０８
では、読み出されたデータが処理ステップ３０４で使用
されたビットマップと一致するかどうかがチェックされ
る。一致しない場合、処理ステップ３１０で、動作モー
ドＩＩ、即ちＤＲＡＭ動作モードがプリセットされる。
続いて、処理ステップ３１２に進む。

【００５２】処理ステップ３０６で読み出されたデータ
ワードが処理ステップ３０４で使用されたビットマップ
と一致することが処理ステップ３０８で確認された場
合、処理ステップ３０６の後に直ぐに処理ステップ３１
２が続く。そのような場合、動作モードは変更されな
い。

【００５３】処理ステップ３１２では、更なるビットマ
ップ、例えば１６進数の１３がアドレスＡＤＲ０に書き
込まれる。処理ステップ３１４では、書込みアドレスが
プリセット値だけ、増加される。処理ステップ３１４で
の書込みアドレスのインクリメントは、１６ＫＢステッ
プのような多くのステップで実行され得る。

【００５４】処理ステップ３１６では、値０が現在の書
込みアドレスに書き込まれる。次の処理ステップ３１８
では、アドレスＡＤＲ０から読み出される。次の処理ス
テップ３２０では、処理ステップ３１８で読み出された
値が、処理ステップ３１２で使用されたビットマップと
比較される。もしもこれらが一致すると、処理ステップ
３１４に戻る。処理ステップ３１２で格納されるビット
マップがアドレスＡＤＲ０から読み出された値と等しい
ことが処理ステップ３２０で確立されるまで、処理ステ
ップ３１４から処理ステップへのループに入る。これは
また、アドレス値ＡＤＲ０に再び到達するような時ま
で、処理ステップ３１４で書込みアドレスが増加すると
いう事実を示している。

【００５５】アドレスＡＤＲ０に格納されるビットマッ
プが上書きされる場合、処理ステップ３２０の後に直ぐ
に処理ステップ３２２が続く。処理ステップ３２２で
は、記憶装置のサイズが後の処理のためにレジスタに格
納される。最後に、このプロシジャは、処理ステップ３
２４で終了する。

【００５６】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、非常に簡単な構成で、静的記憶装
置又は動的記憶装置に選択的にアクセスすることができ
るようになる。

【図面の簡単な説明】

【図１】 記憶装置アクセスユニットに静的記憶装置又
は動的記憶装置を選択的に接続する構の概略構成図であ
る。

【図２】 記憶装置アクセスユニットの概略構成ブロッ
ク図である。

【図３】 記憶装置アクセスユニットの別の構成の概略
構成ブロック図である。

【図４】 動作モード及び記憶装置の記憶容量を自動設
定する処理のフローチャートである。

【符号の説明】

１００，１００ａ：記憶装置アクセスユニット １０２：静的記憶装置（ＳＲＡＭ） １０４：外部データバス １０６：制御ライン １０８：外部アドレスバス １１２：動的記憶装置（ＤＲＡＭ） １１４：データライン １１６：制御ライン １１８：制御ライン １２２：外部アドレスバス １５０：内部アドレスバス １５２：内部データバス １５４：アドレスレジスタ １５６：出力レジスタ １５８：入力レジスタ １６０：信号ユニット １６２：アドレッシングユニット １６４：書き込みライン １６６：読み出しライン １６８：動作モードライン １７０：データバス １７２：スイッチングユニット １７４：データバス １７６：パラレル／シリアル変換器 １７８：シリアル／パラレル変換器 １８０：データバス １８２：スイッチングユニット １８４：データバス ２００：パラレル／シリアル変換器 ２０２：マルチプレクサ ２０４：リンクライン ２０６：ハミングデコーダ

───────────────────────────────────────────────────── フロントページの続き (71)出願人 500403745 Ｈａｎｓ−Ｂｕｎｔｅ−Ｓｔｒａｓｓｅ 19， Ｄ−79108 Ｆｒｅｉｂｕｒｇ， Ｇｅｒｍａｎｙ (72)発明者 ユンケ、マンフレート ドイツ国、Ｄ−79194 グンデルフィンゲ ン、ブルーメンシュトラーセ ６

Claims (10)

【特許請求の範囲】
1. 【請求項１】 静的記憶装置（１０２）又は動的記憶装
   置（１１２）への選択的アクセスのための記憶装置アク
   セスユニット（１００，１００ａ）であって、 内部アドレスを転送する所定数の内部アドレスラインを
   有する内部アドレスバス（１５０）と、 内部データワードを転送する幾つかの内部データライン
   を有する内部データバス（１５２）と、 内部アドレスワードに従い、第１の動作モード（Ｉ）で
   は静的記憶装置（１０２）にアドレスし、第２の動作モ
   ード（ＩＩ）では動的記憶装置（１１２）にアドレスす
   る所定数の外部アドレスラインを有する外部アドレスバ
   ス（１０８，１２２）と、 記憶装置（１０２，１１２）から又は記憶装置（１０
   ２，１１２）へデータを転送する所定数のデータライン
   を有する外部データバス（１０４，１１４）と、 選択された動作モード（Ｉ，ＩＩ）に従い、内部アドレ
   スワードの外部アドレスバス（１０８，１２２）への通
   過、及び内部データバス（１５２）と外部データバス
   （１０４，１１４）との間のデータ転送を制御する制御
   ユニットと、 通過する当該内部アドレスワードを記憶すべく機能する
   アドレスレジスタ（１５４）であって、そのアドレス端
   子が当該内部アドレスバス（１５０）に接続し、そのデ
   ータ端子が当該内部データバス（１５２）に接続するア
   ドレスレジスタと、 当該外部データバス（１０４，１１４）を介して既に転
   送されたデータ又は当該外部データバス（１０４，１１
   ４）により転送されていないデータを一時的に記憶する
   少なくとも１つのデータレジスタ（１５６，１５８）で
   あって、内部アドレスバス（１５０）に接続するアドレ
   ス端子及び内部データバス（１５２）に接続するデータ
   端子を有するレジスタとを有することを特徴とする記憶
   装置アクセスユニット。
2. 【請求項２】 内部データワードの書込みの間、内部ア
   ドレスバス（１５０）にアドレスが提示される第１のデ
   ータレジスタ（１５６）と、アドレスが第１のデータレ
   ジスタ（１５６）のアドレスとは異なると共に、内部デ
   ータバス（１５０）を介した内部データワードの読み出
   しの間、アドレスされる第２のデータレジスタ（１５
   ８）とを特徴とする請求項１に記載の記憶装置アクセス
   ユニット。
3. 【請求項３】 データワードを第１のデータレジスタ
   （１５６）に書き込む間、制御ユニットが、アドレスレ
   ジスタ（１５４）に格納される記憶装置（１０２，１１
   ２）のアドレスにデータワードを自動的に書込みこと、
   及び／又は、 第２のデータレジスタの読み出しの間、又は、アドレス
   レジスタ（１５４）の書込みの間、制御ユニットが、ア
   ドレスレジスタ（１５４）に格納されるアドレスに記憶
   されるデータワードを記憶装置（１０２，１１２）から
   自動的に読み出すことを特徴とする請求項２に記載の記
   憶装置アクセスユニット。
4. 【請求項４】 外部アドレスバス（１５０）又は外部デ
   ータバス（１０４，１１４）の少なくとも１つのライン
   が、動作モード（Ｉ，ＩＩ）とは独立に同じ機能を具備
   すること、及び／又は、 外部アドレスバス（１５０）又は外部データバス（１０
   ４，１１４）の少なくとも１つの別のラインが、動作モ
   ード（Ｉ，ＩＩ）に依存して種々の機能を具備すること
   を特徴とする請求項１乃至３の何れか１項に記載の記憶
   装置アクセスユニット。
5. 【請求項５】 外部データバス（１０４，１１４）と内
   部データバス（１５２）との間に、データワードと同じ
   にシリアルに転送されるデータを出力するか又は、１デ
   ータワードの入力データと同時にシリアルにデータを出
   力する少なくとも１つのデータ変換器（１５６，１７
   ８，２００）が接続されることを特徴とする請求項１乃
   至４の何れか１項に記載の記憶装置アクセスユニット。
6. 【請求項６】 外部データバス（１０４，１１４）と内
   部データバス（１５２）の間に、データワードの転送中
   のエラーを認識及び／又は訂正するデコーディングユニ
   ット（２０６）が配置されることを特徴とする請求項１
   乃至５の何れか１項に記載の記憶装置アクセスユニッ
   ト。
7. 【請求項７】 静的記憶装置（１０２）又は動的記憶装
   置（１１２）に選択的にアクセスする方法であって、 プロセッサがアドレスレジスタにアドレスワードを格納
   すると共に、データワードをデータレジスタに格納し、 格納されたデータワードが、選択された動作モード
   （Ｉ，ＩＩ）に応じて、アドレスワードによって示され
   る静的記憶装置（１０２）又は動的記憶装置（１０４）
   のアドレスに書き込まれることを特徴とする方法。
8. 【請求項８】 静的記憶装置又は動的記憶装置に選択的
   にアクセスする方法であって、 プロセッサがアドレスワードをアドレスレジスタ（１５
   ４）に格納し、 プロセッサがデータレジスタ（１５８）からデータワー
   ドを読み出し、 選択された動作モード（Ｉ，ＩＩ）に応じて、データワ
   ードが、アドレスワードによって示される静的記憶装置
   （１０２）又は動的記憶装置（１０４）のアドレスから
   読み出されて、データレジスタに格納されることを特徴
   とする方法。
9. 【請求項９】 アドレスレジスタ（１５４）への書込み
   及びデータレジスタ（１５６，１５８）へのアクセス
   が、選択された動作モード（Ｉ，Ｉ）とは独立にプロセ
   ッサにより行われることを特徴とする請求項７又は８に
   記載の方法。
10. 【請求項１０】 動作モード（Ｉ，ＩＩ）がプロセッサ
    により自動的に確認される請求項７乃至９の何れか１項
    に記載の方法。