JP2001095237A

JP2001095237A - Ｄｃ−ｄｃコンバータ

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Publication number: JP2001095237A
Application number: JP26563399A
Authority: JP
Inventors: Noriaki Mukaide; 徳章向出
Original assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Current assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Priority date: 1999-09-20
Filing date: 1999-09-20
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】ＰＷＭ制御において、三角波電圧の電圧幅が
変化しても、一定の最大オン・デューティを確保可能と
する。【解決手段】発振信号Ｑ８を分周回路２３で分周し、
分周回路２３からの８分の１分周信号Ｑ１をクロック信
号Ｑ１として、このクロック信号Ｑ１に同期した三角波
発生回路９からの三角波電圧Ｖｔを基準電圧Ｖrefに対
する出力端子３の出力電圧との差電圧ＶEAに応じて比較
器２１によりパルス幅変調し、比較器２１からのＰＷＭ
制御信号ＶｂをＮＯＲ回路２２に入力する。一方、分周
回路２３の出力である２分の１分周信号Ｑ４、４分の１
分周信号Ｑ２および８分の１分周信号Ｑ１を論理回路２
４で論理演算し、論理回路２４の出力であるパルス信号
ＶａをＮＯＲ回路２２に入力する。ＮＯＲ回路２２の出
力である制御信号Ｖｃにより最大オン・デューティ８
７．５％で昇圧回路２を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＷＭ制御を用い
たＤＣ−ＤＣコンバータに関し、特に三角波電圧の電圧
幅が変化する場合に好適なＤＣ−ＤＣコンバータに関す
る。

【０００２】

【従来の技術】ＰＷＭ制御を用いた従来のＤＣ−ＤＣコ
ンバータについて、昇圧用のＤＣ−ＤＣコンバータを図
８乃至図１１を参照して説明する。図８において、１は
電池やＡＣアダプタ等の直流電源が接続される電源端子
で、この電源端子１と接地間には昇圧回路２が接続さ
れ、昇圧回路２の出力端には出力端子３が接続されてい
る。出力端子３と接地間には分圧回路を構成する抵抗４
と抵抗５が直列接続され、抵抗４と抵抗５との接続点に
は誤差増幅器６の反転入力端が接続されている。誤差増
幅器６には、非反転入力端に電源端子１に供給された電
源電圧により基準電圧Ｖrefを生成する基準電圧源７が
接続され、出力端にＰＷＭ制御信号Ｖｃを生成する比較
器８の第１反転入力端が接続されている。比較器８に
は、非反転入力端にクロック信号Ｑ１に同期した三角波
電圧Ｖｔを生成する三角波発生回路９の出力端が接続さ
れ、第２反転入力端に最大オン・デューティを設定する
ためのデッドタイムコントロール（以下、ＤＴＣと称す
る）回路１０の出力端が接続され、出力端にドライブ回
路１１を介して昇圧回路２の制御端が接続されている。

【０００３】昇圧回路２は、図９に示すように、電源端
子１と接地間にチョークコイル１２とＮチャネル型ＭＯ
Ｓトランジスタ１３とが直列接続され、チョークコイル
１２とＭＯＳトランジスタ１３との接続点と出力端子３
間に逆流防止用素子であるショットキダイオード１４が
接続され、出力端子３と接地間にコンデンサ１５が接続
されている。ＭＯＳトランジスタ１３のゲートはドラ
イブ回路１１の出力端に接続されている。

【０００４】三角波発生回路９は、図１０に示すよう
に、クロック信号Ｑ１をＰチャネル型ＭＯＳトランジス
タ１６とＮチャネル型ＭＯＳトランジスタ１７との共通
接続されたゲートに入力することにより、ＭＯＳトラン
ジスタ１６とＭＯＳトランジスタ１７とを交互にオン／
オフ制御して、ＭＯＳトランジスタ１６がオン制御のと
き、基準電圧源７の基準電圧Ｖrefを定電流回路１８の
定電流でＭＯＳトランジスタ１６を介してコンデンサ１
９に充電し、ＭＯＳトランジスタ１７がオン制御のと
き、定電流回路２０の定電流でＭＯＳトランジスタ１７
を介してコンデンサ１９を放電することにより三角波電
圧Ｖｔを発生させる構成としている。

【０００５】上記構成のＤＣ−ＤＣコンバータの動作を
図１１を併用して説明する。出力端子３からの出力電圧
Ｖｏが抵抗４と抵抗５とで分圧されて誤差増幅器６の反
転入力端に帰還され、基準電圧Ｖrefとの差電圧ＶEAと
して比較器８の第１反転入力端に入力される。一方、三
角波発生回路９からはクロック信号Ｑ１の周波数に同期
した三角波電圧Ｖｔが比較器８の非反転入力端に入力さ
れる。また、ＤＴＣ回路１０からは最大オン・デューテ
ィを設定するためのＤＴＣ電圧Ｖdtcが比較器８の第２
反転入力端に入力される。比較器８の出力端からは、差
電圧ＶEAがＤＴＣ電圧Ｖdtcより大きい間は、三角波電
圧Ｖｔが差電圧ＶEAと比較されてパルス変調されたＰＷ
Ｍ制御信号Ｖｃが出力され、差電圧ＶEAよりＤＴＣ電圧
Ｖdtcが大きくなると、三角波電圧ＶｔがＤＴＣ電圧Ｖd
tcと比較されてパルス変調されたＰＷＭ制御信号Ｖｃが
出力される。このＰＷＭ制御信号Ｖｃがドライブ回路１
１を介して昇圧回路２のＭＯＳトランジスタ１３のゲー
トに供給され、ＭＯＳトランジスタ１３のスイッチング
動作を制御する。ＰＷＭ制御信号Ｖｃがハイレベルにな
るとＭＯＳトランジスタ１３はオン制御されて電源電圧
Ｖinがチョークコイル１２に供給され、ＰＷＭ制御信号
ＶｃがロウレベルになるとＭＯＳトランジスタ１３はオ
フ制御されてチョークコイル１２に発生した逆起電力を
電源電圧Ｖinに加算してショットキダイオード１４を介
してコンデンサ１５に充電しながら出力端子３の電圧を
所定の出力電圧Ｖｏに昇圧する。（図１１（ａ））

【０００６】

【発明が解決しようとする課題】ところで、上記従来の
ＤＣ−ＤＣコンバータに使用される三角波発生回路９
は、上述したように定電流でコンデンサ１９を充放電す
る回路構成としているため、三角波電圧の電圧幅が、ク
ロック信号の周波数が低いと広くなり高いと狭くなると
いうように、周波数により電圧幅が変化する。例えば、
図１１（ｂ）に示すように三角波の電圧幅が図１１
（ａ）に示す正規の三角波電圧の電圧幅より狭く、三角
波電圧の最低電圧よりＤＴＣ電圧Ｖdtcが低い場合、誤
差増幅器６の差電圧ＶEAがＤＴＣ電圧Ｖdtcより低くな
ると、ＰＷＭ制御のオン・デューティは１００％となり
ＭＯＳトランジスタ１３はオン制御されっぱなしとな
る。また、図１１（ｃ）に示すように三角波電圧の電圧
幅が図１１（ａ）に示す三角波電圧の電圧幅より広い場
合、三角波電圧の最低電圧よりＤＴＣ電圧Ｖdtcが図１
１（ａ）に示すより高くなり、ＰＷＭ制御のオン・デュ
ーティは図８（ａ）より小さくなり、十分昇圧されなく
なる。本発明は上述の三角波発生回路のように三角波電
圧の電圧幅が変化しても上記問題点を発生させないＤＣ
−ＤＣコンバータを提供することを目的とする。

【０００７】

【課題を解決するための手段】（１）本発明に係るＤＣ
−ＤＣコンバータは、クロック信号に同期した三角波電
圧が基準電圧に対する出力端子の出力電圧との差電圧に
応じてパルス幅変調されたＰＷＭ制御信号によりスイッ
チング素子を制御して、電源電圧を出力端子から所定電
圧で出力するＤＣ−ＤＣコンバータにおいて、前記スイ
ッチング素子が前記ＰＷＭ制御信号により１００％のオ
ン・デューティで制御されるのを禁止し、前記三角波電
圧の電圧幅が変化しても前記スイッチング素子が所定の
最大オン・デューティで制御されるようにしたことを特
徴とする。（２）本発明に係るＤＣ−ＤＣコンバータは上記（１）
項において、前記最大オン・デューティが、周波数が前
記クロック信号の異なる所定倍の複数個の信号による論
理演算で設定されることを特徴とする。（３）本発明に係るＤＣ−ＤＣコンバータは上記（２）
項において、前記複数信号による論理演算結果と前記Ｐ
ＷＭ制御信号とがさらに論理演算されて前記スイッチン
グ素子に供給されることにより、前記ＰＷＭ制御信号に
よる前記スイッチング素子のオン制御を前記複数個の信
号による論理演算結果によるパルス発生時のみ禁止する
ようにしたことを特徴とする。（４）本発明に係るＤＣ−ＤＣコンバータは上記（２）
または（３）項において、前記複数個の信号の論理演算
結果によるパルスは、前記クロック信号に同期しパルス
幅が前記複数個の信号のうち最大周波数の信号のパルス
幅と同一であることを特徴とする。（５）本発明に係るＤＣ−ＤＣコンバータは上記（２）
乃至（４）項のうち１つにおいて、前記複数個の信号
は、分周回路から出力され、前記クロック信号が前記複
数個の信号のうち最小周波数の信号であることを特徴と
する。（６）本発明に係るＤＣ−ＤＣコンバータは上記（５）
項において、前記分周回路の入力が前記複数個の信号の
うちの最大周波数の信号の所定倍の周波数の信号である
ことを特徴とする。（７）本発明に係るＤＣ−ＤＣコンバータは上記（５）
項において、前記分周回路は、入力が前記複数個の信号
のうち最大周波数の信号であり、出力が前記最大周波数
の信号を除いたことを特徴とする。（８）本発明に係るＤＣ−ＤＣコンバータは上記（２）
乃至（７）項のうち１つにおいて、前記複数個の信号が
前記クロック信号の周波数の４倍、２倍、および１倍の
周波数の信号で、最大オン・デューティが８７．５％で
あることを特徴とする。（９）本発明に係るＤＣ−ＤＣコンバータは上記（２）
乃至（７）項のうち１つにおいて、前記複数個の信号が
前記クロック信号の周波数の８倍、４倍、２倍、および
１倍の周波数の信号で、最大オン・デューティが９３．
７５％であることを特徴とする。（１０）本発明に係るＤＣ−ＤＣコンバータは、クロッ
ク信号に同期した三角波発生回路からの三角波電圧が基
準電圧に対する出力端子の出力電圧との差電圧に応じて
パルス幅変調された比較器からのＰＷＭ制御信号により
スイッチング素子を制御して、電源電圧を出力端子から
所定電圧で出力するＤＣ−ＤＣコンバータにおいて、前
記スイッチング素子が前記ＰＷＭ制御信号により１００
％のオン・デューティで制御されるのを禁止する禁止手
段を設け、前記三角波電圧の電圧幅が変化しても前記ス
イッチング素子が所定の最大オン・デューティで制御さ
れるようにしたことを特徴とする。（１１）本発明に係るＤＣ−ＤＣコンバータは上記（１
０）項において、周波数が前記クロック信号の所定倍の
信号を供給して複数の異なる分周出力を生成する分周回
路と、前記複数の分周出力間で論理演算し、前記クロッ
ク信号に同期して前記複数の分周出力のうち最大周波数
の分周出力のパルス幅と同一の出力パルスを生成する論
理回路とを有し、前記ＰＷＭ制御信号が前記論理回路か
らの出力パルスとで論理演算されて前記スイッチング素
子に供給されることにより、前記ＰＷＭ制御信号による
前記スイッチング素子のオン制御を前記論理回路からの
出力パルス発生時のみ禁止するようにして前記最大オン
・デューティを設定したことを特徴とする。（１２）本発明に係るＤＣ−ＤＣコンバータは上記（１
０）項において、周波数が前記クロック信号の所定倍の
信号を供給して複数の異なる分周出力を生成する分周回
路と、前記クロック信号の所定倍の信号と前記複数の分
周出力間で論理演算し、前記クロック信号に同期して前
記クロック信号の所定倍の信号のパルス幅と同一の出力
パルスを生成する論理回路とを有し、前記ＰＷＭ制御信
号が前記論理回路からの出力パルスとで論理演算されて
前記スイッチング素子に供給されることにより、前記Ｐ
ＷＭ制御信号による前記スイッチング素子のオン制御を
前記論理回路からの出力パルス発生時のみ禁止するよう
にして前記最大オン・デューティを設定したことを特徴
とする。（１３）本発明に係るＤＣ−ＤＣコンバータは上記（１
１）項において、前記分周回路が３段直列接続のＴフリ
ップフロップからなり、前記所定倍が８倍で、前記分周
出力が２分の１分周出力、４分の１分周出力、８分の１
分周出力であることを特徴とする。（１４）本発明に係るＤＣ−ＤＣコンバータは上記（１
３）項において、前記論理回路が前記ＮＯＲ回路に前記
２分の１分周出力と４分の１分周出力とを接続し、ＡＮ
Ｄ回路にＮＯＲ回路の出力と前記８分の１分周出力とを
接続する構成として、前記最大オン・デューティを８
７．５％に設定したことを特徴とする。（１５）本発明に係るＤＣ−ＤＣコンバータは上記（１
２）項において、前記分周回路が３段直列接続のＴフリ
ップフロップからなり、前記所定倍が８倍で、前記分周
出力が２分の１分周出力、４分の１分周出力、８分の１
分周出力であることを特徴とする。（１６）本発明に係るＤＣ−ＤＣコンバータは上記（１
３）項において、前記論理回路が、２つのＯＲ回路の一
方に前記クロック信号の所定倍の信号および２分の１分
周出力、他方に４分の１分周出力および８分の１分周出
力、ＮＯＲ回路に４分の１分周出力および２分の１分周
出力、２つのＡＮＤ回路の一方に他方のＯＲ回路および
ＮＯＲ回路の出力、ＮＡＮＤ回路に一方のＡＮＤ回路お
よび一方のＯＲ回路の出力、および、他方のＡＮＤ回路
にＮＡＮＤ回路および一方のＡＮＤ回路の出力を接続す
る構成として、前記最大オン・デューティを９３．７５
％に設定したことを特徴とする。（１７）本発明に係るＤＣ−ＤＣコンバータは上記（１
４）または（１６）項において、前記比較器の反転入力
端に前記三角波発生回路を接続し、前記比較器の出力端
および前記論理回路の出力端と前記スイッチング素子の
制御端間にＮＯＲ回路を接続したことを特徴とする。（１８）本発明に係るＤＣ−ＤＣコンバータは上記（１
４）または（１６）項において、前記比較器の非反転入
力端に前記三角波発生回路を接続するととも前記比較器
の出力端に前記スイッチング素子の制御入力端を接続
し、前記比較器の出力端と接地間にＭＯＳトランジスタ
を接続するとともに前記論理回路の出力端にこのＭＯＳ
トランジスタのゲートを接続したことを特徴とする。

【０００８】

【発明の実施の形態】以下に、本発明に基づき第１実施
例のＤＣ−ＤＣコンバータについて、昇圧用のＤＣ−Ｄ
Ｃコンバータを図１、図３乃至図７、図９および図１０
を参照して説明する。尚、図８と同一のものについては
同一符号を付している。図１において、１は電池やＡＣ
アダプタ等の直流電源が接続される電源端子で、この電
源端子１と接地間には昇圧回路２が接続され、昇圧回路
２の出力端は出力端子３に接続されている。出力端子３
と接地間には分圧回路を構成する抵抗４と抵抗５が直列
接続され、抵抗４と抵抗５との接続点は誤差増幅器６の
反転入力端に接続されている。誤差増幅器６は、非反転
入力端が基準電圧源７に接続され、出力端がＰＷＭ制御
信号Ｖｂを生成する比較器２１の非反転入力端に接続さ
れている。比較器２１は、反転入力端がクロック信号Ｑ
１に同期した三角波電圧Ｖｔを生成する三角波発生回路
９の出力端に接続され、出力端がＮＯＲ回路２２の一方
の入力端に接続されている。ＮＯＲ回路２２の出力端は
ドライブ回路１１を介して昇圧回路２の制御端に接続さ
れている。三角波発生回路９のクロック信号入力端はク
ロック信号Ｑ１の８倍の周波数の発振信号Ｑ８が入力さ
れる分周回路２３の８分の１分周出力端Ｑ１に接続され
ている。また、分周回路２３の２分の１分周出力端Ｑ
４、４分の１分周出力端Ｑ２および８分の１分周出力端
Ｑ１は論理回路２４に接続され、論理回路２４の出力端
はＮＯＲ回路２２の他方の入力端に接続されている。

【０００９】分周回路２３は、図３に示すように、Ｔフ
リップフロップ２５を３段直列に接続したもので、１段
目のＴフリップフロップ２５の出力端が２分の１分周信
号Ｑ４、２段目のＴフリップフロップ２５の出力端が４
分の１分周信号Ｑ２、および３段目のＴフリップフロッ
プ２５の出力端が８分の１分周信号Ｑ１を出力する。

【００１０】論理回路２４は、図４に示すように、ＮＯ
Ｒ回路２６に分周回路２３の２分の１分周出力端Ｑ４と
４分の１分周出力端Ｑ２を接続し、ＡＮＤ回路２７にＮ
ＯＲ回路２６の出力と分周回路２３の８分の１分周出力
端Ｑ１を接続する構成としている。

【００１１】上記構成のＤＣ−ＤＣコンバータの動作を
図６を併用して説明する。出力端子３からの出力電圧Ｖ
ｏが、抵抗４と抵抗５とで分圧されて誤差増幅器６の反
転入力端に帰還され、基準電圧Ｖrefとの差電圧ＶEAと
して比較器２１の非反転入力端に供給される。一方、分
周回路２３に発振信号Ｑ８が供給されると分周回路２３
からは発振信号Ｑ８の２分の１分周信号Ｑ４と４分の１
分周信号Ｑ２が論理回路２４のＮＯＲ回路２６に供給さ
れ、８分の１分周信号Ｑ１が論理回路２４のＡＮＤ回路
２７に供給されるとともに三角波発生回路９にクロック
信号Ｑ１として供給され、ＮＯＲ回路２６の出力はＡＮ
Ｄ回路２７に供給され、ＡＮＤ回路２７からの出力Ｖａ
がＮＯＲ回路２２の他方の入力に供給される。この出力
Ｖａは、パルス幅Ｗａが２分の１分周信号Ｑ４のパルス
幅と同一、すなわちクロック信号Ｑ１のパルス幅Ｗ１の
４分の１で、パルスの立ち下がりがクロック信号Ｑ１の
立ち下がりに同期して出力される。三角波発生回路９か
らはクロック信号Ｑ１の周波数に同期した三角波電圧Ｖ
ｔが比較器２１の反転入力端に供給される。比較器２１
の出力端からは、三角波電圧Ｖｔが差電圧ＶEAと比較さ
れてパルス変調されたＰＷＭ制御信号ＶｂがＮＯＲ回路
２２の一方の入力に供給される。このＰＷＭ制御信号Ｖ
ｂは差電圧ＶEAが三角波電圧Ｖｔの最低電圧より低い時
点ではパルスのデューティは０％となる。ＮＯＲ回路２
２からは出力信号ＶａとＰＷＭ制御信号Ｖｂとの否定論
理和が制御信号Ｖｃとしてドライブ回路１１を介して昇
圧回路２に供給される。差電圧ＶEAが三角波電圧Ｖｔの
最低電圧より高い時点での制御信号ＶｃはＰＷＭ制御信
号Ｖｂの反転信号であるが、差電圧ＶEAが三角波電圧Ｖ
ｔの最低電圧より低い時点での制御信号Ｖｃは、デュー
ティが０％のＰＷＭ制御信号Ｖｂの反転信号（ハイレベ
ル）が、信号Ｖａのパルスの立ち上がりおよび立ち下が
りに同期してハイレベルを禁止されてロウレベルとなる
波形の信号である。差電圧ＶEAが三角波電圧Ｖｔの最低
電圧より低い時点での制御信号Ｖｃのパルスのデューテ
ィは（８−１）／８＝８７．５％となり、この制御信号
Ｖｃがドライブ回路１１を介して図９に示す昇圧回路２
のＭＯＳトランジスタ１３のゲートに供給され、ＰＷＭ
制御の最大オン・デューティは８７．５％で、ＭＯＳト
ランジスタ１３のスイッチング動作を制御する。制御信
号ＶｃがハイレベルになるとＭＯＳトランジスタ１３は
オン制御されて電源電圧Ｖinがチョークコイル１２に供
給され、制御信号ＶｃがロウレベルになるとＭＯＳトラ
ンジスタ１３はオン制御を禁止（オフ制御）されてチョ
ークコイル１２に発生した逆起電力を電源電圧Ｖinに加
算してショットキダイオード１４を介してコンデンサ１
５に充電しながら出力端子３の電圧を所定の出力電圧Ｖ
ｏに昇圧する。

【００１２】以上のように、図８に示すコンバータでは
最大オン・デューティを確保するために比較器にＤＴＣ
回路よりＤＴＣ電圧Ｖdtcを供給する構成としているた
め、三角波電圧の電圧幅が変化し三角波電圧の最低電圧
がＤＴＣ電圧Ｖdtcより高くなると、ＰＷＭ制御の最大
オン・デューティは１００％となり、逆に三角波電圧の
最低電圧がＤＴＣ電圧Ｖdtcより低くなり過ぎると、Ｐ
ＷＭ制御の最大オン・デューティは小さくなり、十分昇
圧されなくなるのに対して、本実施例では、三角波電圧
の電圧幅が変化しても、差電圧ＶEAが三角波電圧Ｖｔの
最低電圧より低くなると常に、ＰＷＭ制御の最大オン・
デューティは８７．５％となり、従来例のように最大オ
ン・デューティが１００％になったり、小さくなり過ぎ
ることはない。

【００１３】尚、上記実施例では信号Ｖａを出力する論
理回路として図４に示す回路を用いてＰＷＭ制御の最大
オン・デューティを８７．５％に制御することで説明し
たが、ＰＷＭ制御の最大オン・デューティを必要に応じ
て別の適切な値に制御してもよい。例えば、図５に示す
論理回路２８を図１および図４に示す論理回路２４の替
わりに使用すれば最大オン・デューティを９３．７５％
に制御することができる。この論理回路２８はＮＯＲ回
路２６、第１ＡＮＤ回路２７ａ、第２ＡＮＤ回路２７
ｂ、第１ＯＲ回路２９ａ、第２ＯＲ回路２９ｂおよびＮ
ＡＮＤ回路３０で構成され、発振信号Ｑ８、分周回路２
３の分周出力Ｑ４，Ｑ２，Ｑ１を供給することにより出
力Ｖａを生成する。具体的には、ＯＲ回路２９ａに発振
信号Ｑ８および分周信号Ｑ４、ＮＯＲ回路２６に分周信
号Ｑ４およびＱ２、ＯＲ回路２９ｂに分周信号Ｑ２およ
びＱ１、ＡＮＤ回路２７ａにＮＯＲ回路２６の出力およ
びＯＲ回路２９ｂ、ＮＡＮＤ回路３０にＯＲ回路２９ａ
の出力およびＡＮＤ回路２７ａ、および、ＡＮＤ回路２
７ｂにＮＡＮＤ回路３０およびＡＮＤ回路２７ａの出力
を接続する構成としている。この出力Ｖａは図７に示す
ように、パルス幅Ｗａが発振信号Ｑ８のパルス幅と同
一、すなわちクロック信号Ｑ１のパルス幅Ｗ１の８分の
１で、パルスの立ち下がりがクロック信号Ｑ１の立ち下
がりに同期して出力される。従って、差電圧ＶEAが三角
波電圧Ｖｔの最低電圧より低い時点での制御信号Ｖｃの
パルスのデューティは（１６−１）／１６＝９３．７５
％となり、この制御信号Ｖｃがドライブ回路１１を介し
て図９に示すＭＯＳトランジスタ１３のゲートに供給さ
れ、ＰＷＭ制御の最大オン・デューティは９３．７５％
で、ＭＯＳトランジスタ１３のスイッチング動作を制御
する。

【００１４】次に、本発明の第２実施例のＤＣ−ＤＣコ
ンバータを図２を参照して説明する。尚、図１と同一の
ものについては同一符号を付してその説明を省略する。
図において、図１との違いは比較器２１の反転入力端と
非反転入力端の接続を逆にし、ＮＯＲ回路２２の替わり
に比較器２１とドライブ回路１１との接続点と接地間に
Ｎチャネル型ＭＯＳトランジスタ３１を接続し、論理回
路２４の出力をＭＯＳトランジスタ３１のゲートに接続
した点である。このＤＣ−ＤＣコンバータの動作は図６
においてＰＷＭ制御信号Ｖｂの波形が反転する以外は実
施例１と同様に動作をするので説明を省略する。但し、
ＰＷＭ制御信号ＶｂはＭＯＳトランジスタ３１がオン制
御されないとした場合の波形である。また、第２実施例
においても第１実施例と同様に、論理回路２４の替わり
に図５に示す論理回路２８を用いることができる。

【００１５】上記第１および第２実施例では、昇圧用の
ＤＣ−ＤＣコンバータについて説明したが、降圧用また
は昇圧・降圧共用または負電圧発生用のＤＣ−ＤＣコン
バータであってもよい。

【００１６】

【発明の効果】本発明によれば、クロック信号に同期し
た三角波電圧が基準電圧に対する出力端子の出力電圧と
の差電圧に応じてパルス幅変調されたＰＷＭ制御信号に
よりスイッチング素子を制御して、電源電圧を出力端子
から所定電圧で出力するＤＣ−ＤＣコンバータにおい
て、スイッチング素子がＰＷＭ制御信号により１００％
のオン・デューティで制御されるのを禁止し、三角波電
圧の電圧幅が変化してもスイッチング素子が所定の最大
オン・デューティで制御されるようにしたので、所定の
電圧を安定して出力できる。

【図面の簡単な説明】

【図１】本発明の第１実施例であるＤＣ−ＤＣコンバ
ータの回路図

【図２】本発明の第２実施例であるＤＣ−ＤＣコンバ
ータの回路図

【図３】図１および図２の回路に使用される分周回路
の１例を示す回路図。

【図４】図１および図２の回路に使用される論理回路
の１例を示す回路図。

【図５】図１および図２の回路に使用される論理回路
の他の例を示す回路図。

【図６】図４の論理回路を用いた場合の図１に示すＤ
Ｃ−ＤＣコンバータの動作を示す信号波形図。

【図７】図５の論理回路を用いた場合の図１に示すＤ
Ｃ−ＤＣコンバータの動作を示す信号波形図。

【図８】従来のＤＣ−ＤＣコンバータの回路図

【図９】ＤＣ−ＤＣコンバータに用いられる昇圧回路
の回路図。

【図１０】ＤＣ−ＤＣコンバータに用いられる三角波
発生回路の回路図。

【図１１】図８に示すＤＣ−ＤＣコンバータの動作を
示す信号波形図。

【符号の説明】

３出力端子９三角波発生回路１３Ｎチャネル型ＭＯＳトランジスタ（スイッチング
素子）２１比較器２２ＮＯＲ回路２３分周回路２４論理回路２５Ｔフリップフロップ２６ＮＯＲ回路２７ＡＮＤ回路、２７ａ第１ＡＮＤ回路、２７ｂ
第２ＡＮＤ回路２８論理回路２９ａ第１ＯＲ回路、２９ｂ第２ＯＲ回路３０ＮＡＮＤ回路３１Ｎチャネル型ＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】クロック信号に同期した三角波電圧が基準
電圧に対する出力端子の出力電圧との差電圧に応じてパ
ルス幅変調されたＰＷＭ制御信号によりスイッチング素
子を制御して、電源電圧を出力端子から所定電圧で出力
するＤＣ−ＤＣコンバータにおいて、前記スイッチング素子が前記ＰＷＭ制御信号により１０
０％のオン・デューティで制御されるのを禁止し、前記
三角波電圧の電圧幅が変化しても前記スイッチング素子
が所定の最大オン・デューティで制御されるようにした
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】前記最大オン・デューティが、周波数が前
記クロック信号の異なる所定倍の複数個の信号による論
理演算で設定されることを特徴とする請求項１記載のＤ
Ｃ−ＤＣコンバータ。
【請求項３】前記複数信号による論理演算結果と前記Ｐ
ＷＭ制御信号とがさらに論理演算されて前記スイッチン
グ素子に供給されることにより、前記ＰＷＭ制御信号に
よる前記スイッチング素子のオン制御を前記複数個の信
号による論理演算結果によるパルス発生時のみ禁止する
ようにしたことを特徴とする請求項２記載のＤＣ−ＤＣ
コンバータ。
【請求項４】前記複数個の信号の論理演算結果によるパ
ルスは、前記クロック信号に同期し、パルス幅が前記複
数個の信号のうち最大周波数の信号のパルス幅と同一で
あることを特徴とする請求項２または請求項３記載のＤ
Ｃ−ＤＣコンバータ。
【請求項５】前記複数個の信号は分周回路から出力さ
れ、前記クロック信号が前記複数個の信号のうち最小周
波数の信号であることを特徴とする請求項２乃至請求項
４のうち１つに記載のＤＣ−ＤＣコンバータ。
【請求項６】前記分周回路の入力が、前記複数個の信号
のうちの最大周波数の信号の所定倍の周波数の信号であ
ることを特徴とする請求項５記載のＤＣ−ＤＣコンバー
タ。
【請求項７】前記分周回路は、入力が前記複数個の信号
のうち最大周波数の信号であり、出力が前記最大周波数
の信号を除いたことを特徴とする請求項５記載のＤＣ−
ＤＣコンバータ。
【請求項８】前記複数個の信号が前記クロック信号の周
波数の４倍、２倍、および１倍の周波数の信号で、最大
オン・デューティが８７．５％であることを特徴とする
請求項２乃至請求項７のうち１つに記載のＤＣ−ＤＣコ
ンバータ。
【請求項９】前記複数個の信号が前記クロック信号の周
波数の８倍、４倍、２倍、および１倍の周波数の信号
で、最大オン・デューティが９３．７５％であることを
特徴とする請求項２乃至請求項７のうち１つに記載の記
載のＤＣ−ＤＣコンバータ。
【請求項１０】クロック信号に同期した三角波発生回路
からの三角波電圧が基準電圧に対する出力端子の出力電
圧との差電圧に応じてパルス幅変調された比較器からの
ＰＷＭ制御信号によりスイッチング素子を制御して、電
源電圧を出力端子から所定電圧で出力するＤＣ−ＤＣコ
ンバータにおいて、前記スイッチング素子が前記ＰＷＭ制御信号により１０
０％のオン・デューティで制御されるのを禁止する禁止
手段を設け、前記三角波電圧の電圧幅が変化しても前記
スイッチング素子が所定の最大オン・デューティで制御
されるようにしたことを特徴とするＤＣ−ＤＣコンバー
タ。
【請求項１１】前記禁止手段は、周波数が前記クロック
信号の所定倍の信号を供給して複数の異なる分周出力を
生成する分周回路と、前記複数の分周出力間で論理演算
し、前記クロック信号に同期して前記複数の分周出力の
うち最大周波数の分周出力のパルス幅と同一の出力パル
スを生成する論理回路とを含み、前記ＰＷＭ制御信号が
前記論理回路からの出力パルスとで論理演算されて前記
スイッチング素子に供給されることにより、前記ＰＷＭ
制御信号による前記スイッチング素子のオン制御を前記
論理回路からの出力パルス発生時のみ禁止するようにし
て前記最大オン・デューティを設定したことを特徴とす
る請求項１０記載のＤＣ−ＤＣコンバータ。
【請求項１２】前記禁止手段は、周波数が前記クロック
信号の所定倍の信号を供給して複数の異なる分周出力を
生成する分周回路と、前記クロック信号の所定倍の信号
と前記複数の分周出力間で論理演算し、前記クロック信
号に同期して前記クロック信号の所定倍の信号のパルス
幅と同一の出力パルスを生成する論理回路とを含み、前
記ＰＷＭ制御信号が前記論理回路からの出力パルスとで
論理演算されて前記スイッチング素子に供給されること
により、前記ＰＷＭ制御信号による前記スイッチング素
子のオン制御を前記論理回路からの出力パルス発生時の
み禁止するようにして前記最大オン・デューティを設定
したことを特徴とする請求項１０記載のＤＣ−ＤＣコン
バータ。
【請求項１３】前記分周回路が３段直列接続のＴフリッ
プフロップからなり、前記所定倍が８倍で、前記分周出
力が２分の１分周出力、４分の１分周出力、８分の１分
周出力であることを特徴とする請求項１１記載のＤＣ−
ＤＣコンバータ。
【請求項１４】前記論理回路がＮＯＲ回路に前記２分の
１分周出力と４分の１分周出力とを接続し、ＡＮＤ回路
に前記ＮＯＲ回路の出力と前記８分の１分周出力とを接
続する構成として、前記最大オン・デューティを８７．
５％に設定したことを特徴とする請求項１３記載のＤＣ
−ＤＣコンバータ。
【請求項１５】前記分周回路が３段直列接続のＴフリッ
プフロップからなり、前記所定倍が８倍で、前記分周出
力が２分の１分周出力、４分の１分周出力、８分の１分
周出力であることを特徴とする請求項１２記載のＤＣ−
ＤＣコンバータ。
【請求項１６】前記論理回路が、２つのＯＲ回路の一方
に前記クロック信号の所定倍の信号および２分の１分周
出力、他方に４分の１分周出力および８分の１分周出
力、ＮＯＲ回路に４分の１分周出力および２分の１分周
出力、２つのＡＮＤ回路の一方に他方のＯＲ回路および
ＮＯＲ回路の出力、ＮＡＮＤ回路に一方のＡＮＤ回路お
よび一方のＯＲ回路の出力、および、他方のＡＮＤ回路
にＮＡＮＤ回路および一方のＡＮＤ回路の出力を接続す
る構成として、前記最大オン・デューティを９３．７５
％に設定したことを特徴とする請求項１５記載のＤＣ−
ＤＣコンバータ。
【請求項１７】前記比較器の反転入力端に前記三角波発
生回路を接続し、前記比較器の出力端および前記論理回
路の出力端と前記スイッチング素子の制御端間にＮＯＲ
回路を接続したことを特徴とする請求項１４または請求
項１６記載のＤＣ−ＤＣコンバータ。
【請求項１８】前記比較器の非反転入力端に前記三角波
発生回路を接続するととも前記比較器の出力端に前記ス
イッチング素子の制御入力端を接続し、前記比較器の出
力端と接地間にＭＯＳトランジスタを接続するとともに
前記論理回路の出力端にこのＭＯＳトランジスタのゲー
トを接続したことを特徴とする請求項１４または請求項
１６記載のＤＣ−ＤＣコンバータ。