JP2001091597A - 半導体評価装置 - Google Patents
半導体評価装置Info
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- JP2001091597A JP2001091597A JP26458499A JP26458499A JP2001091597A JP 2001091597 A JP2001091597 A JP 2001091597A JP 26458499 A JP26458499 A JP 26458499A JP 26458499 A JP26458499 A JP 26458499A JP 2001091597 A JP2001091597 A JP 2001091597A
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Abstract
(57)【要約】
【課題】 低速なクロックで動作する安価なデジタイザ
を２台並列に動作させることによって、倍速クロック動
作（倍速デジタイズ動作）が可能となり、高周波数で駆
動する半導体の動作信号を精度良く且つ経済的に測定す
る。 【解決手段】 本発明の半導体評価装置は、半導体に所
定の制御信号を与えて半導体を試験的に駆動させるＤＵ
Ｔ１から出力される動作信号を測定する第１のデジタイ
ザ５及び第２のデジタイザ６と、ＤＵＴ１から出力を第
１，第２のデジタイザ５，６に振り分けるリレー７と、
第１，第２のデジタイザ５，６による測定結果を受け取
るアレイプロセッサ４と、第２のデジタイザ６とアレイ
プロセッサ４とを所定間隔で接続するリレー９１及びこ
れを（ａ）御する制御回路９と、第２のデジタイザに入
力されるクロック３を反転させるＮＯＴ回路８とから概
略構成される。
を２台並列に動作させることによって、倍速クロック動
作（倍速デジタイズ動作）が可能となり、高周波数で駆
動する半導体の動作信号を精度良く且つ経済的に測定す
る。 【解決手段】 本発明の半導体評価装置は、半導体に所
定の制御信号を与えて半導体を試験的に駆動させるＤＵ
Ｔ１から出力される動作信号を測定する第１のデジタイ
ザ５及び第２のデジタイザ６と、ＤＵＴ１から出力を第
１，第２のデジタイザ５，６に振り分けるリレー７と、
第１，第２のデジタイザ５，６による測定結果を受け取
るアレイプロセッサ４と、第２のデジタイザ６とアレイ
プロセッサ４とを所定間隔で接続するリレー９１及びこ
れを（ａ）御する制御回路９と、第２のデジタイザに入
力されるクロック３を反転させるＮＯＴ回路８とから概
略構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ用半導体
の波形測定に使用される半導体評価装置に係り、特に、
高周波数の半導体の測定やＴＶ/ＶＴＲの信号処理用半
導体などの複雑な波形の測定に使用できる半導体評価装
置に関する。
の波形測定に使用される半導体評価装置に係り、特に、
高周波数の半導体の測定やＴＶ/ＶＴＲの信号処理用半
導体などの複雑な波形の測定に使用できる半導体評価装
置に関する。
【０００２】
【従来の技術】従来、半導体を評価する装置として、半
導体の動作速度を測定するものがある。図４は、従来の
半導体評価装置の概略構成を示すブロック図である。
導体の動作速度を測定するものがある。図４は、従来の
半導体評価装置の概略構成を示すブロック図である。
【０００３】同図に示すように、従来の半導体評価装置
は、半導体に所定の制御信号を与えて半導体を試験的に
駆動させるＤＵＴ１と、ＤＵＴ１から出力される動作信
号を測定するデジタイザ２と、デジタイザ２による測定
結果を受け取るアレイプロセッサ４とから概略構成され
る。
は、半導体に所定の制御信号を与えて半導体を試験的に
駆動させるＤＵＴ１と、ＤＵＴ１から出力される動作信
号を測定するデジタイザ２と、デジタイザ２による測定
結果を受け取るアレイプロセッサ４とから概略構成され
る。
【０００４】デジタイザ２は、ＤＵＴ１からの動作信号
が入力されるＳ／Ｈ部と、アナログ信号をデジタル信号
に変換するＡ／Ｄ部と、変換されたデジタル信号を記録
するＲＡＭ部２３とから構成され、外部から入力される
クロック３によってサンプリングを行う。
が入力されるＳ／Ｈ部と、アナログ信号をデジタル信号
に変換するＡ／Ｄ部と、変換されたデジタル信号を記録
するＲＡＭ部２３とから構成され、外部から入力される
クロック３によってサンプリングを行う。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体評価装置では、デジタイザのサンプリン
グ周波数（ｆS）は、測定する動作信号の周波数（ｆT）
に対して、２倍以上の周波数でなければ基の周波数を正
確に再現できないという問題がある。
た従来の半導体評価装置では、デジタイザのサンプリン
グ周波数（ｆS）は、測定する動作信号の周波数（ｆT）
に対して、２倍以上の周波数でなければ基の周波数を正
確に再現できないという問題がある。
【０００６】即ち、図５に示すように、サンプリング周
波数が、測定する動作信号よりも周波数が低い場合、Ｄ
ＵＴ１から出力される波形の、、の部分を測定す
ることはできても、クロックがＯＦＦとなっている間、
即ち’、’、’については、測定することができ
ない。
波数が、測定する動作信号よりも周波数が低い場合、Ｄ
ＵＴ１から出力される波形の、、の部分を測定す
ることはできても、クロックがＯＦＦとなっている間、
即ち’、’、’については、測定することができ
ない。
【０００７】このため、ｆTが高周波になるに従ってｆS
も上げなければならないが、ｆSを上げるためには高価
なデジタイザを用意する必要があり、経済的に実用性が
欠けるという問題があった。
も上げなければならないが、ｆSを上げるためには高価
なデジタイザを用意する必要があり、経済的に実用性が
欠けるという問題があった。
【０００８】そこで、本発明は上記事情に鑑みて成され
たものであり、安価な低周波数のデジタイザを用いて、
高周波数のサンプリングを可能とし、高精度な半導体評
価をより経済的に行うことのできる半導体評価装置を提
供することを課題とする。
たものであり、安価な低周波数のデジタイザを用いて、
高周波数のサンプリングを可能とし、高精度な半導体評
価をより経済的に行うことのできる半導体評価装置を提
供することを課題とする。
【０００９】
【課題を解決するための手段】上記の課題を達成するた
めに本発明は、半導体の動作信号を測定する半導体評価
装置において、所定の周波数のクロックで駆動するの第
１のデジタイザと、前記クロックを反転させるＮＯＴ回
路と、前記ＮＯＴ回路で反転されたクロックで駆動する
第２のデジタイザとを有し、前記第１のデジタイザと前
記第２のデジタイザとを交互に駆動させることを特徴と
するものである。
めに本発明は、半導体の動作信号を測定する半導体評価
装置において、所定の周波数のクロックで駆動するの第
１のデジタイザと、前記クロックを反転させるＮＯＴ回
路と、前記ＮＯＴ回路で反転されたクロックで駆動する
第２のデジタイザとを有し、前記第１のデジタイザと前
記第２のデジタイザとを交互に駆動させることを特徴と
するものである。
【００１０】このような本発明の半導体評価装置によれ
ば、測定可能な周波数が低いデジタイザを２台並列に動
作させることにより、半導体の動作信号が高周波数であ
っても、精度良く測定することができる。即ち、所定の
サンプリング周波数（クロック）（ｆS）で駆動する第
１のデジタイザと、このクロックをＮＯＴ回路によって
反転させたクロックによって駆動する第２のデジタイザ
とを用いることにより、第１及び第２のデジタイザをｆ
S／２ずらして駆動させることができ、これらのデジタ
イザで交互に測定することにより、サンプリング周波数
よりも高い周波数の動作信号を測定することができる。
ば、測定可能な周波数が低いデジタイザを２台並列に動
作させることにより、半導体の動作信号が高周波数であ
っても、精度良く測定することができる。即ち、所定の
サンプリング周波数（クロック）（ｆS）で駆動する第
１のデジタイザと、このクロックをＮＯＴ回路によって
反転させたクロックによって駆動する第２のデジタイザ
とを用いることにより、第１及び第２のデジタイザをｆ
S／２ずらして駆動させることができ、これらのデジタ
イザで交互に測定することにより、サンプリング周波数
よりも高い周波数の動作信号を測定することができる。
【００１１】
【発明の実施の形態】［第１実施形態］ （半導体評価装置の構成）以下、この発明に係る半導体
評価装置の実施形態について説明する。図１は、本実施
形態に係る半導体評価装置の構成を示すブロック図であ
る。
評価装置の実施形態について説明する。図１は、本実施
形態に係る半導体評価装置の構成を示すブロック図であ
る。
【００１２】同図に示すように、本実施形態に係る半導
体評価装置は、半導体に所定の制御信号を与えて半導体
を試験的に駆動させるＤＵＴ１から出力される動作信号
を測定する第１のデジタイザ５及び第２のデジタイザ６
と、ＤＵＴ１から出力を第１，第２のデジタイザ５，６
に振り分けるリレー７と、第１，第２のデジタイザ５，
６による測定結果を受け取るアレイプロセッサ４と、第
２のデジタイザ６とアレイプロセッサ４とを所定間隔で
接続するリレー９１及びこれを制御する制御回路９と、
第２のデジタイザに入力されるクロック３を反転させる
ＮＯＴ回路８とから概略構成される。
体評価装置は、半導体に所定の制御信号を与えて半導体
を試験的に駆動させるＤＵＴ１から出力される動作信号
を測定する第１のデジタイザ５及び第２のデジタイザ６
と、ＤＵＴ１から出力を第１，第２のデジタイザ５，６
に振り分けるリレー７と、第１，第２のデジタイザ５，
６による測定結果を受け取るアレイプロセッサ４と、第
２のデジタイザ６とアレイプロセッサ４とを所定間隔で
接続するリレー９１及びこれを制御する制御回路９と、
第２のデジタイザに入力されるクロック３を反転させる
ＮＯＴ回路８とから概略構成される。
【００１３】第１のデジタイザ５は、ＤＵＴ１からの動
作信号が入力されるＳ／Ｈ部５１と、アナログ信号をデ
ジタル信号に変換するＡ／Ｄ部５２と、変換されたデジ
タル信号を記録するＲＡＭ部５３とから構成される。こ
の第１のデジタイザ５のサンプリング周波数（ｆｓ）と
しては、基本クロックを用いる。
作信号が入力されるＳ／Ｈ部５１と、アナログ信号をデ
ジタル信号に変換するＡ／Ｄ部５２と、変換されたデジ
タル信号を記録するＲＡＭ部５３とから構成される。こ
の第１のデジタイザ５のサンプリング周波数（ｆｓ）と
しては、基本クロックを用いる。
【００１４】第２のデジタイザ６は、ＤＵＴ１からの動
作信号が入力されるＳ／Ｈ部６１と、アナログ信号をデ
ジタル信号に変換するＡ／Ｄ部６２と、変換されたデジ
タル信号を記録するＲＡＭ部６３とから構成される。こ
の、第２のデジタイザ６のサンプリング周波数として
は、基本クロックを、ＮＯＴ回路８によって反転したク
ロックを用いる。
作信号が入力されるＳ／Ｈ部６１と、アナログ信号をデ
ジタル信号に変換するＡ／Ｄ部６２と、変換されたデジ
タル信号を記録するＲＡＭ部６３とから構成される。こ
の、第２のデジタイザ６のサンプリング周波数として
は、基本クロックを、ＮＯＴ回路８によって反転したク
ロックを用いる。
【００１５】リレー７は、第２のデジタイザ６が駆動し
ている間、ＤＵＴ１と第２のデジタイザ６とを接続する
ものであり、そのＯＮ／ＯＦＦのタイミングは、クロッ
ク３の周波数と同期されている。また、リレー９１は、
第２のデジタイザ６が駆動している間、第２のデジタイ
ザ６とアレイプロセッサ４とを接続するものであり、制
御回路９によって制御される。この制御回路９による制
御タイミングは、上述したリレー７と同様に、クロック
３の周波数と同期されている。
ている間、ＤＵＴ１と第２のデジタイザ６とを接続する
ものであり、そのＯＮ／ＯＦＦのタイミングは、クロッ
ク３の周波数と同期されている。また、リレー９１は、
第２のデジタイザ６が駆動している間、第２のデジタイ
ザ６とアレイプロセッサ４とを接続するものであり、制
御回路９によって制御される。この制御回路９による制
御タイミングは、上述したリレー７と同様に、クロック
３の周波数と同期されている。
【００１６】そして、リレー７によって、ＤＵＴ１から
供給される駆動信号は、第１及び第２のデジタイザ５，
６に振り分けられ、リレー９１によって、第１及び第２
のデジタイザ５，６から交互に出力される測定結果を一
連の連続したデータとしてアレイプロセッサ４に受け渡
すことができる。
供給される駆動信号は、第１及び第２のデジタイザ５，
６に振り分けられ、リレー９１によって、第１及び第２
のデジタイザ５，６から交互に出力される測定結果を一
連の連続したデータとしてアレイプロセッサ４に受け渡
すことができる。
【００１７】（半導体評価装置の動作）このような構成
の半導体評価装置では、ＤＵＴ１から出力された動作信
号（周波数（ｆT）は、リレー７を介して、第１及び第
２のデジタイザ５，６に選択的に入力され、各デジタイ
ザ５，６によって交互に測定される。即ち、第２デジタ
イザの周波数（ｆS）は、反転された基本クロックで駆
動していることから、それぞれ同一の周波数（ｆS）で
取り込むが、サンプリング位置は、図２に示すように
（ｆS／２）分ずれることとなる。
の半導体評価装置では、ＤＵＴ１から出力された動作信
号（周波数（ｆT）は、リレー７を介して、第１及び第
２のデジタイザ５，６に選択的に入力され、各デジタイ
ザ５，６によって交互に測定される。即ち、第２デジタ
イザの周波数（ｆS）は、反転された基本クロックで駆
動していることから、それぞれ同一の周波数（ｆS）で
取り込むが、サンプリング位置は、図２に示すように
（ｆS／２）分ずれることとなる。
【００１８】そして、各デジタイザ５，６で測定された
測定データは、リレー９１を介して整列されて一連の測
定データとしてアレイプロセッサ４に出力される。従っ
て、本実施形態に係る半導体評価装置によれば、図２に
示すように、動作信号波形ののデータは第１のデ
ジタイザ５でサンプリングし、’’’のデータが
第２デジタイザ６でサンプリングされるため、事実上
（２×ｆS）でデータ取り込みが行われた結果と同じ結
果が得られる。
測定データは、リレー９１を介して整列されて一連の測
定データとしてアレイプロセッサ４に出力される。従っ
て、本実施形態に係る半導体評価装置によれば、図２に
示すように、動作信号波形ののデータは第１のデ
ジタイザ５でサンプリングし、’’’のデータが
第２デジタイザ６でサンプリングされるため、事実上
（２×ｆS）でデータ取り込みが行われた結果と同じ結
果が得られる。
【００１９】［第２実施形態］次に本発明の第２の実施
形態について説明する。本実施形態では、ＴＶ／ＶＴＲ
用信号を取り込む場合の一例である。図３は、本実施形
態に係る半導体評価装置の概略構成を示すブロック図で
ある。
形態について説明する。本実施形態では、ＴＶ／ＶＴＲ
用信号を取り込む場合の一例である。図３は、本実施形
態に係る半導体評価装置の概略構成を示すブロック図で
ある。
【００２０】（半導体評価装置の構成）同図に示すよう
に、本実施形態に係る半導体評価装置は、半導体に所定
の制御信号を与えて半導体を試験的に駆動させるＤＵＴ
１から出力される動作信号を測定する第１のデジタイザ
５及び第２のデジタイザ６と、ＤＵＴ１から出力を第２
のデジタイザ５，６に所定時間遅延させて出力する１Ｈ
−ディレイ回路１０と、第１，第２のデジタイザ５，６
による測定結果を受け取るアレイプロセッサ４と、第１
のデジタイザ５と第２のデジタイザ６とから出力される
測定結果を取得するＲＡＭ１１と、第２のデジタイザに
入力されるクロック３を反転させるＮＯＴ回路８とから
概略構成される。
に、本実施形態に係る半導体評価装置は、半導体に所定
の制御信号を与えて半導体を試験的に駆動させるＤＵＴ
１から出力される動作信号を測定する第１のデジタイザ
５及び第２のデジタイザ６と、ＤＵＴ１から出力を第２
のデジタイザ５，６に所定時間遅延させて出力する１Ｈ
−ディレイ回路１０と、第１，第２のデジタイザ５，６
による測定結果を受け取るアレイプロセッサ４と、第１
のデジタイザ５と第２のデジタイザ６とから出力される
測定結果を取得するＲＡＭ１１と、第２のデジタイザに
入力されるクロック３を反転させるＮＯＴ回路８とから
概略構成される。
【００２１】第１及び第２のデジタイザ５，６の構成
は、上述した第１実施形態と同様である。また、１Ｈ−
ディレイ１０は、ＤＵＴ１から出力された波形を、１Ｈ
（６３．５μＳ）遅延させて第２のデジタイザ６に出力
するものである。ＲＡＭ１１は、第１のデジタイザ５に
よる測定データと、第２のデジタイザ６による測定デー
タを再配置して一連の測定データとして、アレイプロセ
ッサ４に出力するものである。
は、上述した第１実施形態と同様である。また、１Ｈ−
ディレイ１０は、ＤＵＴ１から出力された波形を、１Ｈ
（６３．５μＳ）遅延させて第２のデジタイザ６に出力
するものである。ＲＡＭ１１は、第１のデジタイザ５に
よる測定データと、第２のデジタイザ６による測定デー
タを再配置して一連の測定データとして、アレイプロセ
ッサ４に出力するものである。
【００２２】（半導体評価装置の動作）このような構成
の本実施形態に係る半導体評価装置では、先ず、ＤＵＴ
１から出力された波形をそのままサンプリング周波数
（ｆS）で第１デジタイザで取り込む。同時に１Ｈ−デ
ィレイ回路１０を介して、第２デジタイザ６で１Ｈ遅延
後の波形を取り込む。このときのサンプリング周波数
（ｆS）は、第１のデジタイザ５に入力される基本クロ
ック３と同じ周波数であるが、ＮＯＴ回路８で反転され
ているため、第２のデジタイザ６は、上述した第１実施
形態と同様に（ｆｓ／２）分ずらしてデータを取り込む
こととなる。
の本実施形態に係る半導体評価装置では、先ず、ＤＵＴ
１から出力された波形をそのままサンプリング周波数
（ｆS）で第１デジタイザで取り込む。同時に１Ｈ−デ
ィレイ回路１０を介して、第２デジタイザ６で１Ｈ遅延
後の波形を取り込む。このときのサンプリング周波数
（ｆS）は、第１のデジタイザ５に入力される基本クロ
ック３と同じ周波数であるが、ＮＯＴ回路８で反転され
ているため、第２のデジタイザ６は、上述した第１実施
形態と同様に（ｆｓ／２）分ずらしてデータを取り込む
こととなる。
【００２３】そして、各デジタイザ５，６で測定した結
果をＲＡＭ１１へ転送し、このＲＡＭ１１で各デジタイ
ザ５，６による測定データを整列することで、一連の測
定結果が得られる。このとき第２デジタイザ６のデータ
は（１Ｈ＋ｆS／２）ずれているので注意を要するが、
１Ｈ（６３．５μＳ）は固定なので、複雑な処理は必要
とせず、周知の手法により補正することができる。
果をＲＡＭ１１へ転送し、このＲＡＭ１１で各デジタイ
ザ５，６による測定データを整列することで、一連の測
定結果が得られる。このとき第２デジタイザ６のデータ
は（１Ｈ＋ｆS／２）ずれているので注意を要するが、
１Ｈ（６３．５μＳ）は固定なので、複雑な処理は必要
とせず、周知の手法により補正することができる。
【００２４】
【発明の効果】本発明に係る半導体評価装置によれば、
低速なクロックで動作する安価なデジタイザを２台並列
に動作させることによって、倍速クロック動作（倍速デ
ジタイズ動作）が可能となり、高周波数で駆動する半導
体の動作信号を精度良く且つ経済的に測定することがで
きる。
低速なクロックで動作する安価なデジタイザを２台並列
に動作させることによって、倍速クロック動作（倍速デ
ジタイズ動作）が可能となり、高周波数で駆動する半導
体の動作信号を精度良く且つ経済的に測定することがで
きる。
【図１】本発明の第１実施形態に係る半導体評価装置の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図２】本発明の第１実施形態に係る半導体評価装置に
よって測定される波形を示すグラフである。
よって測定される波形を示すグラフである。
【図３】本発明の第２実施形態に係る半導体評価装置の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図４】従来の半導体評価装置の概略構成を示すブロッ
ク図である。
ク図である。
【図５】従来の半導体評価装置によって測定される波形
を示すグラフである。
を示すグラフである。
１…ＤＵＴ、３…クロック、４…アレイプロセッサ、５
…第１のデジタイザ ６…第２のデジタイザ、７，９１…リレー、８…ＮＯＴ
回路 ９…リレー制御回路、１０…１Ｈ−ディレイ回路、１１
…ＲＡＭ
…第１のデジタイザ ６…第２のデジタイザ、７，９１…リレー、８…ＮＯＴ
回路 ９…リレー制御回路、１０…１Ｈ−ディレイ回路、１１
…ＲＡＭ
Claims (1)
- 【請求項１】 半導体の動作信号を測定する半導体評価
装置において、 所定の周波数のクロックで駆動するの第１のデジタイザ
と、 前記クロックを反転させるＮＯＴ回路と、 前記ＮＯＴ回路で反転されたクロックで駆動する第２の
デジタイザとを有し、前記第１のデジタイザと前記第２
のデジタイザとによって交互に動作信号を測定させるこ
とを特徴とする半導体評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26458499A JP2001091597A (ja) | 1999-09-17 | 1999-09-17 | 半導体評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26458499A JP2001091597A (ja) | 1999-09-17 | 1999-09-17 | 半導体評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001091597A true JP2001091597A (ja) | 2001-04-06 |
Family
ID=17405334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26458499A Withdrawn JP2001091597A (ja) | 1999-09-17 | 1999-09-17 | 半導体評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001091597A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7472321B2 (en) | 2004-07-15 | 2008-12-30 | Samsung Electronics Co., Ltd. | Test apparatus for mixed-signal semiconductor device |
-
1999
- 1999-09-17 JP JP26458499A patent/JP2001091597A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7472321B2 (en) | 2004-07-15 | 2008-12-30 | Samsung Electronics Co., Ltd. | Test apparatus for mixed-signal semiconductor device |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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