JP2001085598A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001085598A JP2001085598A JP25784099A JP25784099A JP2001085598A JP 2001085598 A JP2001085598 A JP 2001085598A JP 25784099 A JP25784099 A JP 25784099A JP 25784099 A JP25784099 A JP 25784099A JP 2001085598 A JP2001085598 A JP 2001085598A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Abstract
(57)【要約】
【課題】 ファームマクロセルを含んだゲートアレイを
効率良く製造でき且つ工程期間を短縮できる半導体装置
及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
ファームマクロが作り込まれたファームマクロチップ１
１を準備する工程と、前記ファームマクロチップを搭載
するための搭載領域１３及びゲートアレイが形成された
領域１５を有するＩＣチップ１０を準備する工程と、前
記ＩＣチップ１０における搭載領域１３に前記ファーム
マクロチップ１１を実装する工程と、を具備するもので
ある。これにより、ファームマクロセルを含んだゲート
アレイを効率良く製造でき且つ工程期間を短縮できる。
効率良く製造でき且つ工程期間を短縮できる半導体装置
及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
ファームマクロが作り込まれたファームマクロチップ１
１を準備する工程と、前記ファームマクロチップを搭載
するための搭載領域１３及びゲートアレイが形成された
領域１５を有するＩＣチップ１０を準備する工程と、前
記ＩＣチップ１０における搭載領域１３に前記ファーム
マクロチップ１１を実装する工程と、を具備するもので
ある。これにより、ファームマクロセルを含んだゲート
アレイを効率良く製造でき且つ工程期間を短縮できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、ファームマクロセルを含ん
だゲートアレイを効率良く製造でき且つ工程期間を短縮
できる半導体装置及びその製造方法に関する。
の製造方法に係わり、特に、ファームマクロセルを含ん
だゲートアレイを効率良く製造でき且つ工程期間を短縮
できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図３は、従来の半導体装置（ＩＣチッ
プ）を示す平面図である。
プ）を示す平面図である。
【０００３】ＩＣチップ１１０は、ゲートアレイ形成領
域１１５及びファームマクロセル形成領域１１３から構
成されている。ＩＣチップ１１０の周囲には、電気信号
等を入出力するための複数のパッド１１６が形成されて
いる。
域１１５及びファームマクロセル形成領域１１３から構
成されている。ＩＣチップ１１０の周囲には、電気信号
等を入出力するための複数のパッド１１６が形成されて
いる。
【０００４】次に、この半導体装置の製造方法について
説明する。
説明する。
【０００５】まず、使用するファームマクロセルの決定
及びＩＣチップ１１０におけるファームマクロセルを配
置する位置の決定を行う。なお、この決定はユーザーが
行う。
及びＩＣチップ１１０におけるファームマクロセルを配
置する位置の決定を行う。なお、この決定はユーザーが
行う。
【０００６】この後、ウェハー上にチップの面付けを行
い、ゲートアレイのバルクの流動を開始する。次に、ゲ
ートアレイのバルクにファームマクロを作り込む。ここ
までがいわゆるバルク工程である。
い、ゲートアレイのバルクの流動を開始する。次に、ゲ
ートアレイのバルクにファームマクロを作り込む。ここ
までがいわゆるバルク工程である。
【０００７】次に、ファームマクロ以外のゲートアレイ
部分を作り込む。このような手順で最終チップが出来上
がる。
部分を作り込む。このような手順で最終チップが出来上
がる。
【０００８】
【発明が解決しようとする課題】上記従来の半導体装置
の製造方法では、１枚のウェハー上にチップ面付けを行
い、１つの面付けに対してファームマクロセルを含んだ
ゲートアレイであるエンベデットアレイ（ＡＳＩＣ）を
作り込んで行く。つまり、バルク工程から一貫してゲー
トアレイ部を作り込んでいく。このため、ユーザー側で
使用するファームマクロが決定していなければ、バルク
を作ることができない。また、特殊で大規模なセルであ
るファームマクロセルは、通常のゲートアレイとトラン
ジスタ構造やデザインルールが異なる。従って、１つの
ＩＣチップにエンベデットアレイを作り込んでいくには
（即ち、同一のチップ内にファームマクロセルとゲート
アレイの両方を作り込んでいくには）、効率良く製造す
ることができず、ゲートアレイの工程よりも複雑で長い
工程期間（流動時間）を要することとなる。
の製造方法では、１枚のウェハー上にチップ面付けを行
い、１つの面付けに対してファームマクロセルを含んだ
ゲートアレイであるエンベデットアレイ（ＡＳＩＣ）を
作り込んで行く。つまり、バルク工程から一貫してゲー
トアレイ部を作り込んでいく。このため、ユーザー側で
使用するファームマクロが決定していなければ、バルク
を作ることができない。また、特殊で大規模なセルであ
るファームマクロセルは、通常のゲートアレイとトラン
ジスタ構造やデザインルールが異なる。従って、１つの
ＩＣチップにエンベデットアレイを作り込んでいくには
（即ち、同一のチップ内にファームマクロセルとゲート
アレイの両方を作り込んでいくには）、効率良く製造す
ることができず、ゲートアレイの工程よりも複雑で長い
工程期間（流動時間）を要することとなる。
【０００９】また、上記従来の半導体装置では、同一チ
ップ内にファームマクロセルとゲートアレイを一体的に
形成しているため、ファームマクロセル部を評価する機
能テスト等を実施する際、ユーザー側において専用のテ
スト回路又はテストモードを作成してもらわなくてはな
らない。このようなユーザー側の手数を軽減することが
望まれている。
ップ内にファームマクロセルとゲートアレイを一体的に
形成しているため、ファームマクロセル部を評価する機
能テスト等を実施する際、ユーザー側において専用のテ
スト回路又はテストモードを作成してもらわなくてはな
らない。このようなユーザー側の手数を軽減することが
望まれている。
【００１０】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ファームマクロセルを含
んだゲートアレイを効率良く製造でき且つ工程期間を短
縮できる半導体装置及びその製造方法を提供することに
ある。
れたものであり、その目的は、ファームマクロセルを含
んだゲートアレイを効率良く製造でき且つ工程期間を短
縮できる半導体装置及びその製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、ゲートアレイが形成さ
れた領域を有するＩＣチップと、前記ＩＣチップ上に形
成されたファームマクロチップを搭載する領域と、を具
備することを特徴とする。
め、本発明に係る半導体装置は、ゲートアレイが形成さ
れた領域を有するＩＣチップと、前記ＩＣチップ上に形
成されたファームマクロチップを搭載する領域と、を具
備することを特徴とする。
【００１２】また、本発明に係る半導体装置において
は、前記ファームマクロチップを搭載する領域に、ファ
ームマクロチップを実装しているものであっても良い。
は、前記ファームマクロチップを搭載する領域に、ファ
ームマクロチップを実装しているものであっても良い。
【００１３】本発明に係る半導体装置の製造方法は、フ
ァームマクロが作り込まれたファームマクロチップを準
備する工程と、前記ファームマクロチップを搭載するた
めの搭載領域及びゲートアレイが形成された領域を有す
るＩＣチップを準備する工程と、前記ＩＣチップにおけ
る搭載領域に前記ファームマクロチップを実装する工程
と、を具備することを特徴とする。
ァームマクロが作り込まれたファームマクロチップを準
備する工程と、前記ファームマクロチップを搭載するた
めの搭載領域及びゲートアレイが形成された領域を有す
るＩＣチップを準備する工程と、前記ＩＣチップにおけ
る搭載領域に前記ファームマクロチップを実装する工程
と、を具備することを特徴とする。
【００１４】上記半導体装置の製造方法では、ゲートア
レイが形成された領域を有するＩＣチップとファームマ
クロチップを分割して別々に準備するため、前記ＩＣチ
ップを製造する際、ユーザーがどのファームマクロを使
用するかといった事を意識する必要がない。つまり、フ
ァームマクロセルを含むゲートアレイを備えた半導体装
置を製造する際、ユーザー側で使用するファームマクロ
が決定していなくても、ゲートアレイのバルク工程を行
うことができる。従って、効率よくＩＣチップを製造で
き、ゲートアレイの工程期間（流動時間）を短縮するこ
とができる。
レイが形成された領域を有するＩＣチップとファームマ
クロチップを分割して別々に準備するため、前記ＩＣチ
ップを製造する際、ユーザーがどのファームマクロを使
用するかといった事を意識する必要がない。つまり、フ
ァームマクロセルを含むゲートアレイを備えた半導体装
置を製造する際、ユーザー側で使用するファームマクロ
が決定していなくても、ゲートアレイのバルク工程を行
うことができる。従って、効率よくＩＣチップを製造で
き、ゲートアレイの工程期間（流動時間）を短縮するこ
とができる。
【００１５】また、本発明に係る半導体装置の製造方法
において、前記実装する工程は、ボールボンディング、
バンプ又はＴＡＢのいずれかにより、ファームマクロチ
ップを実装する工程であることが好ましい。
において、前記実装する工程は、ボールボンディング、
バンプ又はＴＡＢのいずれかにより、ファームマクロチ
ップを実装する工程であることが好ましい。
【００１６】
【発明の実施の形態】本発明の実施の形態による半導体
装置の製造方法は、ゲートアレイのチップとファームマ
クロチップを別々に製造した後、ゲートアレイのチップ
上にファームマクロチップを搭載するものである。
装置の製造方法は、ゲートアレイのチップとファームマ
クロチップを別々に製造した後、ゲートアレイのチップ
上にファームマクロチップを搭載するものである。
【００１７】以下、図面を参照して本発明の一実施の形
態について具体的に説明する。
態について具体的に説明する。
【００１８】図１は、本発明の実施の形態による半導体
装置の製造方法を説明するための平面図である。図１
（ｂ）は、ファームマクロチップを示す平面図であり、
図１（ａ）は、図１（ｂ）に示すファームマクロチップ
を搭載する領域及びゲートアレイ形成領域を有するＩＣ
チップを示す平面図である。
装置の製造方法を説明するための平面図である。図１
（ｂ）は、ファームマクロチップを示す平面図であり、
図１（ａ）は、図１（ｂ）に示すファームマクロチップ
を搭載する領域及びゲートアレイ形成領域を有するＩＣ
チップを示す平面図である。
【００１９】図１（ａ）に示すように、ＩＣチップ（ゲ
ートアレイのチップ）１０は、ゲートアレイが形成され
た領域１５及びファームマクロチップを搭載する領域１
３から構成されている。ＩＣチップ１０の周囲には、電
気信号等を入出力するための複数のパッド１６が形成さ
れている。ファームマクロチップ搭載領域１３にはトラ
ンジスタが何も形成されていない。ファームマクロチッ
プ搭載領域１３の周囲には、ファームマクロチップ１１
と電気的に接続するための複数のパッド１４が形成され
ている。
ートアレイのチップ）１０は、ゲートアレイが形成され
た領域１５及びファームマクロチップを搭載する領域１
３から構成されている。ＩＣチップ１０の周囲には、電
気信号等を入出力するための複数のパッド１６が形成さ
れている。ファームマクロチップ搭載領域１３にはトラ
ンジスタが何も形成されていない。ファームマクロチッ
プ搭載領域１３の周囲には、ファームマクロチップ１１
と電気的に接続するための複数のパッド１４が形成され
ている。
【００２０】図１（ｂ）に示すように、ファームマクロ
チップ１１にはファームマクロセルが形成されている。
ファームマクロチップ１１の周囲には、ゲートアレイの
チップ１０と電気的に接続するための複数のパッド１７
が形成されている。
チップ１１にはファームマクロセルが形成されている。
ファームマクロチップ１１の周囲には、ゲートアレイの
チップ１０と電気的に接続するための複数のパッド１７
が形成されている。
【００２１】次に、上記半導体装置の製造方法について
説明する。
説明する。
【００２２】図２は、図１（ａ）に示すファームマクロ
チップ搭載領域に図１（ｂ）に示すファームマクロチッ
プを搭載した場合の図１（ａ）に示す２−２線に沿った
断面図である。
チップ搭載領域に図１（ｂ）に示すファームマクロチッ
プを搭載した場合の図１（ａ）に示す２−２線に沿った
断面図である。
【００２３】まず、図１（ｂ）に示すようなファームマ
クロが作り込まれたファームマクロチップ１１を準備す
る。
クロが作り込まれたファームマクロチップ１１を準備す
る。
【００２４】次に、ウェハー上にチップの面付けを行
い、ファームマクロチップ搭載部１３を設けたゲートア
レイのバルクに対し、ゲートアレイを作り込む。なお、
ファームマクロチップ搭載部１３にはトランジスタを形
成しない。
い、ファームマクロチップ搭載部１３を設けたゲートア
レイのバルクに対し、ゲートアレイを作り込む。なお、
ファームマクロチップ搭載部１３にはトランジスタを形
成しない。
【００２５】この後、図２に示すように、ファームマク
ロチップ搭載部１３にファームマクロチップ１１をフェ
ースダウンでボールボンディング１９により搭載する。
すなわち、ゲートアレイのチップ１０におけるファーム
マクロチップ搭載部１３のパッド１４上に半田ボール１
９を載置し、半田ボール１９上に位置合わせしたファー
ムマクロチップ１１を載置し、リフローする。これによ
り、ファームマクロチップ搭載部１３のパッド１４とフ
ァームマクロチップ１１のパッド１７とが半田ボール１
９により電気的に接続される。
ロチップ搭載部１３にファームマクロチップ１１をフェ
ースダウンでボールボンディング１９により搭載する。
すなわち、ゲートアレイのチップ１０におけるファーム
マクロチップ搭載部１３のパッド１４上に半田ボール１
９を載置し、半田ボール１９上に位置合わせしたファー
ムマクロチップ１１を載置し、リフローする。これによ
り、ファームマクロチップ搭載部１３のパッド１４とフ
ァームマクロチップ１１のパッド１７とが半田ボール１
９により電気的に接続される。
【００２６】上記実施の形態によれば、ゲートアレイの
チップ１０とファームマクロチップ１１を分割して別々
に製造するため、ゲートアレイのチップ１０を製造する
際、従来の半導体装置の製造方法のように、ユーザーが
どのファームマクロを使ってそのファームマクロセルを
どの位置に配置するかといった事を意識する必要がな
い。つまり、ファームマクロセルを含むゲートアレイを
備えたＩＣチップを製造する際、ユーザー側で使用する
ファームマクロが決定していなくても、ゲートアレイの
バルク工程を行うことができる。従って、効率よくゲー
トアレイチップ１０を製造でき、ゲートアレイの工程期
間（流動時間）を従来の半導体装置の製造方法に比べて
短縮することができる。
チップ１０とファームマクロチップ１１を分割して別々
に製造するため、ゲートアレイのチップ１０を製造する
際、従来の半導体装置の製造方法のように、ユーザーが
どのファームマクロを使ってそのファームマクロセルを
どの位置に配置するかといった事を意識する必要がな
い。つまり、ファームマクロセルを含むゲートアレイを
備えたＩＣチップを製造する際、ユーザー側で使用する
ファームマクロが決定していなくても、ゲートアレイの
バルク工程を行うことができる。従って、効率よくゲー
トアレイチップ１０を製造でき、ゲートアレイの工程期
間（流動時間）を従来の半導体装置の製造方法に比べて
短縮することができる。
【００２７】また、本実施の形態では、上述したように
ゲートアレイチップ１０とファームマクロチップ１１を
分割して作成するため、あらかじめファームマクロチッ
プ１１のストックを準備しておけば、ユーザー側で回路
が決定された時点からは、ゲートアレイチップ１０を製
造する工数だけで希望のＩＣを完成できる。
ゲートアレイチップ１０とファームマクロチップ１１を
分割して作成するため、あらかじめファームマクロチッ
プ１１のストックを準備しておけば、ユーザー側で回路
が決定された時点からは、ゲートアレイチップ１０を製
造する工数だけで希望のＩＣを完成できる。
【００２８】また、上述したように両チップを分割して
作成するため、回路の修正が生じても、両チップ全てを
最初から作り直す必要がなく、ファームマクロチップ１
１あるいはゲートアレイチップ１０のどちらか一方のみ
を作り直すだけで済む。
作成するため、回路の修正が生じても、両チップ全てを
最初から作り直す必要がなく、ファームマクロチップ１
１あるいはゲートアレイチップ１０のどちらか一方のみ
を作り直すだけで済む。
【００２９】また、本実施の形態では、上述したように
ゲートアレイチップ１０とファームマクロチップ１１を
別々に製造するため、ファームマクロチップ１１をゲー
トアレイチップ１０とは異なる工程で作成できる。従っ
て、ファームマクロチップを評価する機能テスト等を実
施する際、供給側においてファームマクロチップ単体で
の専用のテストが可能となり、ユーザー側において専用
のテスト回路又はテストモードを作成してもらう必要が
なくなる。そして、ファームマクロチップ単体で機能テ
ストを行うことにより、ゲートアレイチップ１０とファ
ームマクロチップ１１を合体させた時、ファームマクロ
チップの機能テストを行う必要がない。
ゲートアレイチップ１０とファームマクロチップ１１を
別々に製造するため、ファームマクロチップ１１をゲー
トアレイチップ１０とは異なる工程で作成できる。従っ
て、ファームマクロチップを評価する機能テスト等を実
施する際、供給側においてファームマクロチップ単体で
の専用のテストが可能となり、ユーザー側において専用
のテスト回路又はテストモードを作成してもらう必要が
なくなる。そして、ファームマクロチップ単体で機能テ
ストを行うことにより、ゲートアレイチップ１０とファ
ームマクロチップ１１を合体させた時、ファームマクロ
チップの機能テストを行う必要がない。
【００３０】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、ゲートアレイチップ１０上にボール
ボンディングによりファームマクロチップ１１を実装し
ているが、これに限定されるものではなく、他の実装方
法により実装することも可能であり、例えば、ゲートア
レイチップ１０上にバンプ又はＴＡＢ(Tape Automated
Bonding)により実装することも可能である。
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、ゲートアレイチップ１０上にボール
ボンディングによりファームマクロチップ１１を実装し
ているが、これに限定されるものではなく、他の実装方
法により実装することも可能であり、例えば、ゲートア
レイチップ１０上にバンプ又はＴＡＢ(Tape Automated
Bonding)により実装することも可能である。
【００３１】
【発明の効果】以上説明したように本発明によれば、ゲ
ートアレイが形成された領域を有するＩＣチップとファ
ームマクロチップを分割して別々に準備する。したがっ
て、ファームマクロセルを含んだゲートアレイを効率良
く製造でき且つ工程期間を短縮できる半導体装置及びそ
の製造方法を提供することができる。
ートアレイが形成された領域を有するＩＣチップとファ
ームマクロチップを分割して別々に準備する。したがっ
て、ファームマクロセルを含んだゲートアレイを効率良
く製造でき且つ工程期間を短縮できる半導体装置及びそ
の製造方法を提供することができる。
【図１】図１（ａ）は、図１（ｂ）に示すファームマク
ロチップを搭載する領域及びゲートアレイ形成領域を有
するＩＣチップを示す平面図であり、図１（ｂ）は、フ
ァームマクロチップを示す平面図である。
ロチップを搭載する領域及びゲートアレイ形成領域を有
するＩＣチップを示す平面図であり、図１（ｂ）は、フ
ァームマクロチップを示す平面図である。
【図２】図１（ａ）に示すファームマクロチップ搭載領
域に図１（ｂ）に示すファームマクロチップを搭載した
場合の図１（ａ）に示す２−２線に沿った断面図であ
る。
域に図１（ｂ）に示すファームマクロチップを搭載した
場合の図１（ａ）に示す２−２線に沿った断面図であ
る。
【図３】従来の半導体装置（ＩＣチップ）を示す平面図
である。
である。
１０ ＩＣチップ（ゲートアレイのチップ） １１ ファームマクロチップ １３ ファームマ
クロチップ搭載領域 １４ パッド １５ゲートアレイ
形成領域 １６，１７ パッド １９ ボールボン
ディング １１０ ＩＣチップ １１３ ファームマ
クロセル形成領域 １１５ ゲートアレイ形成領域 １１６ パッド
クロチップ搭載領域 １４ パッド １５ゲートアレイ
形成領域 １６，１７ パッド １９ ボールボン
ディング １１０ ＩＣチップ １１３ ファームマ
クロセル形成領域 １１５ ゲートアレイ形成領域 １１６ パッド
Claims (4)
- 【請求項１】 ゲートアレイが形成された領域を有する
ＩＣチップと、 前記ＩＣチップ上に形成されたファームマクロチップを
搭載する領域と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記ファームマクロチップを搭載する領
域に、ファームマクロチップを実装していることを特徴
とする請求項1記載の半導体装置。 - 【請求項３】 ファームマクロが作り込まれたファーム
マクロチップを準備する工程と、 前記ファームマクロチップを搭載するための搭載領域及
びゲートアレイが形成された領域を有するＩＣチップを
準備する工程と、 前記ＩＣチップにおける搭載領域に前記ファームマクロ
チップを実装する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項４】 前記実装する工程は、ボールボンディン
グ、バンプ又はＴＡＢのいずれかにより、ファームマク
ロチップを実装する工程であることを特徴とする請求項
３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25784099A JP2001085598A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25784099A JP2001085598A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085598A true JP2001085598A (ja) | 2001-03-30 |
Family
ID=17311883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25784099A Withdrawn JP2001085598A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085598A (ja) |
-
1999
- 1999-09-10 JP JP25784099A patent/JP2001085598A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20041130 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060214 |
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| A761 | Written withdrawal of application |
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