JP2001078482A - カスコード型コンパレータ及びセンサレスモータ - Google Patents
カスコード型コンパレータ及びセンサレスモータInfo
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- JP2001078482A JP2001078482A JP25530799A JP25530799A JP2001078482A JP 2001078482 A JP2001078482 A JP 2001078482A JP 25530799 A JP25530799 A JP 25530799A JP 25530799 A JP25530799 A JP 25530799A JP 2001078482 A JP2001078482 A JP 2001078482A
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Abstract
(57)【要約】
【課題】小型化，低消費電力化を図る。カスコード型コ
ンパレータ又はセンサレスモータを提供する。 【解決手段】電源の高電位側と低電位側の間に電流源と
第１の比較スイッチと第２の比較スイッチとをカスコー
ド接続し、第２の比較スイッチの低電位側から電流又は
電圧信号として比較出力を取り出す。
ンパレータ又はセンサレスモータを提供する。 【解決手段】電源の高電位側と低電位側の間に電流源と
第１の比較スイッチと第２の比較スイッチとをカスコー
ド接続し、第２の比較スイッチの低電位側から電流又は
電圧信号として比較出力を取り出す。
Description
【０００１】
【発明の属する技術分野】本発明はセンサレスモータ駆
動用インバータの磁極位置検出回路に適用して有効なコ
ンパレータ及びそれを用いたセンサレスモータに関する
ものである。
動用インバータの磁極位置検出回路に適用して有効なコ
ンパレータ及びそれを用いたセンサレスモータに関する
ものである。
【０００２】
【従来の技術】図７に従来のコンパレータ回路の一例を
示す。図において、７１０は非反転入力に第１の基準電
位ＶＨ，反転入力に信号ＶＴを入力する第１のコンパレ
ータ、７２０は反転入力に第２の基準電位ＶＬ，非反転
入力に信号ＶＴを入力する第２のコンパレータである。
７３０は第１のコンパレータ７１０の出力と第２のコン
パレータ７２０の出力を入力するＮＡＮＤゲート回路、
７４０はＮＡＮＤゲート回路７３０の出力を入力してそ
の反転信号を出力するインバータである。ここで、ＶＨ
＞ＶＬに設定される。
示す。図において、７１０は非反転入力に第１の基準電
位ＶＨ，反転入力に信号ＶＴを入力する第１のコンパレ
ータ、７２０は反転入力に第２の基準電位ＶＬ，非反転
入力に信号ＶＴを入力する第２のコンパレータである。
７３０は第１のコンパレータ７１０の出力と第２のコン
パレータ７２０の出力を入力するＮＡＮＤゲート回路、
７４０はＮＡＮＤゲート回路７３０の出力を入力してそ
の反転信号を出力するインバータである。ここで、ＶＨ
＞ＶＬに設定される。
【０００３】この回路の動作は以下のようである。いま
入力信号ＶＴがＶＬ＜ＶＴ＜ＶＨの時、第１のコンパレ
ータ７１０の出力と第２のコンパレータ７２０の出力が
共に“１”レベルになり、その結果ＮＡＮＤゲート７３
０の出力が“０”レベル、インバータ７４０の出力が
“１”レベルになる。ＶＴ＞ＶＨの時は第１のコンパレ
ータ７１０の出力が“０”レベル、第２のコンパレータ
７２０の出力が“１”レベルになり、その結果ＮＡＮＤ
ゲート７３０の出力が“１”レベル、インバータ７４０
の出力が“０”レベルになる。また、ＶＴ＜ＶＬの時、
第１のコンパレータ７１０の出力が“１”レベル、第２
のコンパレータ７２０の出力が“０”レベルになり、そ
の結果ＮＡＮＤゲート７３０の出力が“１”レベル、イ
ンバータ７４０の出力が“０”レベルになる。この回路
は入力信号ＶＴがＶＬ＜ＶＴ＜ＶＨの時だけ“１”レベ
ルを出力する所謂ウインドウコンパレータとして知られ
ている。
入力信号ＶＴがＶＬ＜ＶＴ＜ＶＨの時、第１のコンパレ
ータ７１０の出力と第２のコンパレータ７２０の出力が
共に“１”レベルになり、その結果ＮＡＮＤゲート７３
０の出力が“０”レベル、インバータ７４０の出力が
“１”レベルになる。ＶＴ＞ＶＨの時は第１のコンパレ
ータ７１０の出力が“０”レベル、第２のコンパレータ
７２０の出力が“１”レベルになり、その結果ＮＡＮＤ
ゲート７３０の出力が“１”レベル、インバータ７４０
の出力が“０”レベルになる。また、ＶＴ＜ＶＬの時、
第１のコンパレータ７１０の出力が“１”レベル、第２
のコンパレータ７２０の出力が“０”レベルになり、そ
の結果ＮＡＮＤゲート７３０の出力が“１”レベル、イ
ンバータ７４０の出力が“０”レベルになる。この回路
は入力信号ＶＴがＶＬ＜ＶＴ＜ＶＨの時だけ“１”レベ
ルを出力する所謂ウインドウコンパレータとして知られ
ている。
【０００４】
【発明が解決しようとする課題】図から明らかなよう
に、この回路は少なくとも２個のコンパレータが必要で
あり、しかもコンパレータは素子数が多いため集積回路
化する場合には占有面積が大きくなり、プリント基板に
搭載する場合には基板サイズが大きくなる。さらに、従
来のコンパレータは動作中に常に電源電流が流れ続ける
ため消費電力が大きくなるという問題点がある。また、
従来のコンパレータを磁極位置検出回路に用いた三相セ
ンサレスモータでは、一般に三相分の磁極位置検出回路
が必要になり、装置の小型化，高効率化を図る上での障
害になる。
に、この回路は少なくとも２個のコンパレータが必要で
あり、しかもコンパレータは素子数が多いため集積回路
化する場合には占有面積が大きくなり、プリント基板に
搭載する場合には基板サイズが大きくなる。さらに、従
来のコンパレータは動作中に常に電源電流が流れ続ける
ため消費電力が大きくなるという問題点がある。また、
従来のコンパレータを磁極位置検出回路に用いた三相セ
ンサレスモータでは、一般に三相分の磁極位置検出回路
が必要になり、装置の小型化，高効率化を図る上での障
害になる。
【０００５】
【課題を解決するための手段】二つの入力信号の大小関
係に応じてオン／オフする第１の比較スイッチと第２の
比較スイッチとを電源の高電位側と低停電位側の間にカ
スコード接続し、第２の比較スイッチの低電位側端子か
ら電流信号又は電圧信号として出力を取り出す。
係に応じてオン／オフする第１の比較スイッチと第２の
比較スイッチとを電源の高電位側と低停電位側の間にカ
スコード接続し、第２の比較スイッチの低電位側端子か
ら電流信号又は電圧信号として出力を取り出す。
【０００６】第１の比較スイッチは第１の入力が第２の
入力より小さい時にオンになり、大きい時にオフにな
る。第２の比較スイッチは第１の入力が第２の入力より
大きい時にオンになり、小さい時にオフになる。第１の
比較スイッチと第２の比較スイッチが共にオンの時だけ
電源の高電位側から低電位側に電流が流れ、第２の比較
スイッチの低電位側端子から所望の出力が取り出され
る。
入力より小さい時にオンになり、大きい時にオフにな
る。第２の比較スイッチは第１の入力が第２の入力より
大きい時にオンになり、小さい時にオフになる。第１の
比較スイッチと第２の比較スイッチが共にオンの時だけ
電源の高電位側から低電位側に電流が流れ、第２の比較
スイッチの低電位側端子から所望の出力が取り出され
る。
【０００７】
【発明の実施の形態】以下、本発明の実施例について説
明する。なお、すべての実施例図面で同一の部品は同一
の番号で示し、説明の重複は避ける。
明する。なお、すべての実施例図面で同一の部品は同一
の番号で示し、説明の重複は避ける。
【０００８】図１は本発明の第１の実施例である。図に
おいて、１００は定電流源、１１０は第１の比較スイッ
チ、１２０は第２の比較スイッチ、１０５は負荷であ
り、電源の高電位側ＶＨと低電位側０Ｖの間に定電流源
１００，第１の比較スイッチ１１０，第２の比較スイッ
チ１２０，負荷１０５が直列に接続されており、第１の
比較スイッチ１１０と第２の比較スイッチ１２０はカス
コード接続されている。第１の比較スイッチ１１０のＡ
端子には信号Ｖ１が、Ｂ端子には信号Ｖ２が入力され
る。第２の比較スイッチ１２０のＡ端子には信号Ｖ２
が、Ｂ端子には信号Ｖ１が入力される。出力は第２の比
較スイッチ１２０の低電位側に接続された端子ＴＯから
取り出される。なお、出力端子ＴＯから電圧出力を取り
出す場合、負荷１０５は例えば抵抗などのインピーダン
スが用いられ、電流出力を取り出す場合、負荷１０５は
例えば電流ミラー回路などが用いられる。
おいて、１００は定電流源、１１０は第１の比較スイッ
チ、１２０は第２の比較スイッチ、１０５は負荷であ
り、電源の高電位側ＶＨと低電位側０Ｖの間に定電流源
１００，第１の比較スイッチ１１０，第２の比較スイッ
チ１２０，負荷１０５が直列に接続されており、第１の
比較スイッチ１１０と第２の比較スイッチ１２０はカス
コード接続されている。第１の比較スイッチ１１０のＡ
端子には信号Ｖ１が、Ｂ端子には信号Ｖ２が入力され
る。第２の比較スイッチ１２０のＡ端子には信号Ｖ２
が、Ｂ端子には信号Ｖ１が入力される。出力は第２の比
較スイッチ１２０の低電位側に接続された端子ＴＯから
取り出される。なお、出力端子ＴＯから電圧出力を取り
出す場合、負荷１０５は例えば抵抗などのインピーダン
スが用いられ、電流出力を取り出す場合、負荷１０５は
例えば電流ミラー回路などが用いられる。
【０００９】この回路の動作を電圧出力を取り出す場合
を例にとって説明する。Ｖ１＜Ｖ２の時、比較スイッチ
１１０がオン、比較スイッチ１２０がオフになる。この
時、電源の高電位側ＶＨから低電位側０Ｖへの電流パス
は形成されない。従って出力端子ＴＯは０Ｖである。Ｖ
１＞Ｖ２の時、比較スイッチ１１０がオフ，比較スイッ
チ１２０がオンになる。この時、電源の高電位側ＶＨか
ら低電位側０Ｖへの電流パスは形成されない。従って出
力端子Ｔ０は０Ｖである。Ｖ１≒Ｖ２の時、比較スイッ
チ１１０，比較スイッチ１２０の両方がオンになる。こ
の時、電源の高電位側ＶＨから低電位側０Ｖへの電流パ
スが形成される。従って出力端子Ｔ０には電流源１００
の電流値と負荷１０５のインピーダンス値との積できま
る所定の電圧が出力される。この回路は比較スイッチ１
１０と比較スイッチ１２０がカスコード接続されている
ため電源の高電位側ＶＨから低電位側０Ｖへの電流パス
一つしか存在しない。従って、最も消費電力を小さくで
きる構成になっている。さらにこの回路は前述のように
Ｖ１≒Ｖ２の時だけしか電流パスが形成されないため、
一層の低消費電力化が図られている。
を例にとって説明する。Ｖ１＜Ｖ２の時、比較スイッチ
１１０がオン、比較スイッチ１２０がオフになる。この
時、電源の高電位側ＶＨから低電位側０Ｖへの電流パス
は形成されない。従って出力端子ＴＯは０Ｖである。Ｖ
１＞Ｖ２の時、比較スイッチ１１０がオフ，比較スイッ
チ１２０がオンになる。この時、電源の高電位側ＶＨか
ら低電位側０Ｖへの電流パスは形成されない。従って出
力端子Ｔ０は０Ｖである。Ｖ１≒Ｖ２の時、比較スイッ
チ１１０，比較スイッチ１２０の両方がオンになる。こ
の時、電源の高電位側ＶＨから低電位側０Ｖへの電流パ
スが形成される。従って出力端子Ｔ０には電流源１００
の電流値と負荷１０５のインピーダンス値との積できま
る所定の電圧が出力される。この回路は比較スイッチ１
１０と比較スイッチ１２０がカスコード接続されている
ため電源の高電位側ＶＨから低電位側０Ｖへの電流パス
一つしか存在しない。従って、最も消費電力を小さくで
きる構成になっている。さらにこの回路は前述のように
Ｖ１≒Ｖ２の時だけしか電流パスが形成されないため、
一層の低消費電力化が図られている。
【００１０】図２は本発明の第２の実施例である。図に
おいて、NMOS210 のドレインが定電流源１００の出力
に、ゲートが抵抗２６０を介して入力信号Ｖ１に、ソー
スが抵抗２７０を介して入力信号Ｖ２に接続されてい
る。PMOS230はドレインがPMOS240のソースに、ゲートが
抵抗２７０を介して入力信号Ｖ２に、ソースが電流源10
0の出力に接続されており、NMOS210 とPMOS230 とで第
１の比較スイッチを構成している。NMOS220 はドレイン
がPMOS230 のドレインに、ゲートが抵抗２７０を介して
入力信号Ｖ２に、ソースが抵抗２６０を介して入力信号
Ｖ１に接続されている。PMOS240 はドレインが出力端子
ＴＯに、ゲートが抵抗２６０を介して入力信号Ｖ１に、
ソースがPMOS230 のドレインに接続されており、NMOS22
0 とPMOS240とで第２の比較スイッチを構成している。
なお、図中の定電圧ダイオードＤ１，Ｄ２はNMOS210 と
２２０のゲート・ソース間の耐圧保護用であり、定電圧
ダイオードＤ３、Ｄ４はPMOS230 と２４０のゲート・ソ
ース間の耐圧保護用である。これらの定電圧ダイオード
と抵抗２６０，２７０は目的とする回路の必要に応じて
設けられるものであり、回路動作上必須のものではな
い。
おいて、NMOS210 のドレインが定電流源１００の出力
に、ゲートが抵抗２６０を介して入力信号Ｖ１に、ソー
スが抵抗２７０を介して入力信号Ｖ２に接続されてい
る。PMOS230はドレインがPMOS240のソースに、ゲートが
抵抗２７０を介して入力信号Ｖ２に、ソースが電流源10
0の出力に接続されており、NMOS210 とPMOS230 とで第
１の比較スイッチを構成している。NMOS220 はドレイン
がPMOS230 のドレインに、ゲートが抵抗２７０を介して
入力信号Ｖ２に、ソースが抵抗２６０を介して入力信号
Ｖ１に接続されている。PMOS240 はドレインが出力端子
ＴＯに、ゲートが抵抗２６０を介して入力信号Ｖ１に、
ソースがPMOS230 のドレインに接続されており、NMOS22
0 とPMOS240とで第２の比較スイッチを構成している。
なお、図中の定電圧ダイオードＤ１，Ｄ２はNMOS210 と
２２０のゲート・ソース間の耐圧保護用であり、定電圧
ダイオードＤ３、Ｄ４はPMOS230 と２４０のゲート・ソ
ース間の耐圧保護用である。これらの定電圧ダイオード
と抵抗２６０，２７０は目的とする回路の必要に応じて
設けられるものであり、回路動作上必須のものではな
い。
【００１１】この回路の動作を電圧出力を取り出す場合
を例にとって説明する。（Ｖ１−Ｖ２）＞Ｖｔｎの時、
NMOS210 がオンになり、PMOS230 がオフになる。その結
果、電源の高電位側ＶＨから低電位側０Ｖへの電流パス
は形成されない。従って出力端子ＴＯは０Ｖである。
（Ｖ２−Ｖ１）＞Ｖｔｎの時、NMOS220 がオンになり、
PMOS240 がオフになる。その結果、電源の高電位側ＶＨ
から低電位側０Ｖへの電流パスは形成されない。従って
出力端子ＴＯは０Ｖである。（Ｖ１−Ｖ２）の絶対値が
Ｖｔｎより小さい時、NMOS210 ，２２０が共にオフにな
り、PMOS230 ，２４０が共にオンになる。その結果、電
源の高電位側ＶＨから低電位側０Ｖへの電流パスが形成
される。従って出力端子ＴＯには電流源１００の電流値
と負荷１０５の抵抗値との積できまる所定の電圧が出力
される。この回路はNMOS210 ，PMOS230 からなる第１の
比較スイッチとNMOS220 ，PMOS240 からなる第２の比較
スイッチがカスコード接続されているため電源の高電位
側ＶＨから低電位側０Ｖへの電流パス一つしか存在しな
い。従って、最も消費電力を小さくできる構成になって
いる。さらにこの回路は前述のように（Ｖ１−Ｖ２）の
絶対値がＶｔｎより小さい時だけしか電流パスが形成さ
れないため、一層の低消費電力化が図られている。な
お、ＶｔｎはNMOS210 ，２２０のしきい値電圧である。
を例にとって説明する。（Ｖ１−Ｖ２）＞Ｖｔｎの時、
NMOS210 がオンになり、PMOS230 がオフになる。その結
果、電源の高電位側ＶＨから低電位側０Ｖへの電流パス
は形成されない。従って出力端子ＴＯは０Ｖである。
（Ｖ２−Ｖ１）＞Ｖｔｎの時、NMOS220 がオンになり、
PMOS240 がオフになる。その結果、電源の高電位側ＶＨ
から低電位側０Ｖへの電流パスは形成されない。従って
出力端子ＴＯは０Ｖである。（Ｖ１−Ｖ２）の絶対値が
Ｖｔｎより小さい時、NMOS210 ，２２０が共にオフにな
り、PMOS230 ，２４０が共にオンになる。その結果、電
源の高電位側ＶＨから低電位側０Ｖへの電流パスが形成
される。従って出力端子ＴＯには電流源１００の電流値
と負荷１０５の抵抗値との積できまる所定の電圧が出力
される。この回路はNMOS210 ，PMOS230 からなる第１の
比較スイッチとNMOS220 ，PMOS240 からなる第２の比較
スイッチがカスコード接続されているため電源の高電位
側ＶＨから低電位側０Ｖへの電流パス一つしか存在しな
い。従って、最も消費電力を小さくできる構成になって
いる。さらにこの回路は前述のように（Ｖ１−Ｖ２）の
絶対値がＶｔｎより小さい時だけしか電流パスが形成さ
れないため、一層の低消費電力化が図られている。な
お、ＶｔｎはNMOS210 ，２２０のしきい値電圧である。
【００１２】図３は本発明の第３の実施例である。図に
おいて、NMOS210 はドレインが定電流源の出力に、ゲー
トが抵抗２６０を介して入力信号Ｖ１に、ソースが抵抗
270を介して入力信号Ｖ２に接続されている。PNP310は
コレクタがPNP320のエミッタに、ベースが抵抗２７０を
介して入力信号Ｖ２に、エミッタが電流源１００の出力
に接続されており、NMOS210 とPNP310とで第１の比較ス
イッチを構成している。NMOS220 はドレインがPNP310の
コレクタに、ゲートが抵抗２７０を介して入力信号Ｖ２
に、ソースが抵抗２６０を介して入力信号Ｖ１に接続さ
れている。PNP320はコレクタが出力端子ＴＯに、ベース
が抵抗２６０を介して入力信号Ｖ１に、エミッタがPNP3
10のコレクタに接続されており、NMOS220 とPNP320とで
第２の比較スイッチを構成している。なお、定電圧ダイ
オードＤ１，Ｄ２はNMOS210と220のゲート・ソース間の
耐圧保護用であり、定電圧ダイオードＤ３，Ｄ４はPNP3
10と３２０のベース・エミッタ間の逆耐圧保護用であ
る。これらの定電圧ダイオードと抵抗２６０，２７０は
目的とする回路の必要に応じて設けられるものであり、
回路動作上必須のものではない。
おいて、NMOS210 はドレインが定電流源の出力に、ゲー
トが抵抗２６０を介して入力信号Ｖ１に、ソースが抵抗
270を介して入力信号Ｖ２に接続されている。PNP310は
コレクタがPNP320のエミッタに、ベースが抵抗２７０を
介して入力信号Ｖ２に、エミッタが電流源１００の出力
に接続されており、NMOS210 とPNP310とで第１の比較ス
イッチを構成している。NMOS220 はドレインがPNP310の
コレクタに、ゲートが抵抗２７０を介して入力信号Ｖ２
に、ソースが抵抗２６０を介して入力信号Ｖ１に接続さ
れている。PNP320はコレクタが出力端子ＴＯに、ベース
が抵抗２６０を介して入力信号Ｖ１に、エミッタがPNP3
10のコレクタに接続されており、NMOS220 とPNP320とで
第２の比較スイッチを構成している。なお、定電圧ダイ
オードＤ１，Ｄ２はNMOS210と220のゲート・ソース間の
耐圧保護用であり、定電圧ダイオードＤ３，Ｄ４はPNP3
10と３２０のベース・エミッタ間の逆耐圧保護用であ
る。これらの定電圧ダイオードと抵抗２６０，２７０は
目的とする回路の必要に応じて設けられるものであり、
回路動作上必須のものではない。
【００１３】この回路の動作を電圧出力を取り出す場合
を例にとって説明する。（Ｖ１−Ｖ２）＞Ｖｔｎの時、
NMOS210 がオンになり、PNP310がオフになる。その結
果、電源の高電位側ＶＨから低電位側０Ｖへの電流パス
は形成されない。従って出力端子ＴＯは０Ｖである。
（Ｖ２−Ｖ１）＞Ｖｔｎの時、NMOS220 がオンになり、
PNP320がオフになる。その結果、電源の高電位側ＶＨか
ら低電位側０Ｖへの電流パスは形成されない。従って出
力端子ＴＯは０Ｖである。（Ｖ１−Ｖ２）の絶対値がＶ
ｔｎより小さい時、NMOS210 ，２２０が共にオフにな
り、PNP310，３２０が共にオンになる。その結果、電源
の高電位側ＶＨから低電位側０Ｖへの電流パスが形成さ
れる。従って出力端子ＴＯには電流源１００の電流値と
負荷１０５の抵抗値との積できまる所定の電圧が出力さ
れる。この回路はNMOS210 ，PNP310からなる第１の比較
スイッチとNMOS220 ，PNP320からなる第２の比較スイッ
チがカスコード接続されているため電源の高電位側ＶＨ
から低電位側０Ｖへの電流パス一つしか存在しない。従
って、最も消費電力を小さくできる構成になっている。
さらにこの回路は前述のように（Ｖ１−Ｖ２）の絶対値
がＶｔｎより小さい時だけしか電流パスが形成されない
ため、一層の低消費電力化が図られている。
を例にとって説明する。（Ｖ１−Ｖ２）＞Ｖｔｎの時、
NMOS210 がオンになり、PNP310がオフになる。その結
果、電源の高電位側ＶＨから低電位側０Ｖへの電流パス
は形成されない。従って出力端子ＴＯは０Ｖである。
（Ｖ２−Ｖ１）＞Ｖｔｎの時、NMOS220 がオンになり、
PNP320がオフになる。その結果、電源の高電位側ＶＨか
ら低電位側０Ｖへの電流パスは形成されない。従って出
力端子ＴＯは０Ｖである。（Ｖ１−Ｖ２）の絶対値がＶ
ｔｎより小さい時、NMOS210 ，２２０が共にオフにな
り、PNP310，３２０が共にオンになる。その結果、電源
の高電位側ＶＨから低電位側０Ｖへの電流パスが形成さ
れる。従って出力端子ＴＯには電流源１００の電流値と
負荷１０５の抵抗値との積できまる所定の電圧が出力さ
れる。この回路はNMOS210 ，PNP310からなる第１の比較
スイッチとNMOS220 ，PNP320からなる第２の比較スイッ
チがカスコード接続されているため電源の高電位側ＶＨ
から低電位側０Ｖへの電流パス一つしか存在しない。従
って、最も消費電力を小さくできる構成になっている。
さらにこの回路は前述のように（Ｖ１−Ｖ２）の絶対値
がＶｔｎより小さい時だけしか電流パスが形成されない
ため、一層の低消費電力化が図られている。
【００１４】図４は本発明の第４の実施例である。図に
おいて、NPN410はコレクタが定電流源の出力に、ベース
が抵抗２６０を介して入力信号Ｖ１に、エミッタが抵抗
270を介して入力信号Ｖ２に接続されている。PNP310は
コレクタがPNP320のエミッタに、ベースが抵抗２７０を
介して入力信号Ｖ２に、エミッタが電流源１００の出力
に接続されており、NPN410とPNP310とで第１の比較スイ
ッチを構成している。NPN420はコレクタがPNP310のコレ
クタに、ベースが抵抗２７０を介して入力信号Ｖ２に、
エミッスが抵抗２６０を介して入力信号Ｖ１に接続され
ている。PNP320はコレクタが出力端子ＴＯに、ベースが
抵抗２６０を介して入力信号Ｖ１に、エミッタがPNP310
のコレクタに接続されており、NPN420とPNP320とで第２
の比較スイッチを構成している。なお、定電圧ダイオー
ドＤ１，Ｄ２はNMOS210 と２２０のゲート・ソース間の
耐圧保護用であり、定電圧ダイオードＤ３，Ｄ４はPNP3
10と３２０のベース・エミッタ間の逆耐圧保護用であ
る。これらの定電圧ダイオードは目的とする回路の必要
に応じて設けられるものであり、回路動作上必須のもの
ではない。
おいて、NPN410はコレクタが定電流源の出力に、ベース
が抵抗２６０を介して入力信号Ｖ１に、エミッタが抵抗
270を介して入力信号Ｖ２に接続されている。PNP310は
コレクタがPNP320のエミッタに、ベースが抵抗２７０を
介して入力信号Ｖ２に、エミッタが電流源１００の出力
に接続されており、NPN410とPNP310とで第１の比較スイ
ッチを構成している。NPN420はコレクタがPNP310のコレ
クタに、ベースが抵抗２７０を介して入力信号Ｖ２に、
エミッスが抵抗２６０を介して入力信号Ｖ１に接続され
ている。PNP320はコレクタが出力端子ＴＯに、ベースが
抵抗２６０を介して入力信号Ｖ１に、エミッタがPNP310
のコレクタに接続されており、NPN420とPNP320とで第２
の比較スイッチを構成している。なお、定電圧ダイオー
ドＤ１，Ｄ２はNMOS210 と２２０のゲート・ソース間の
耐圧保護用であり、定電圧ダイオードＤ３，Ｄ４はPNP3
10と３２０のベース・エミッタ間の逆耐圧保護用であ
る。これらの定電圧ダイオードは目的とする回路の必要
に応じて設けられるものであり、回路動作上必須のもの
ではない。
【００１５】この回路の動作を電圧出力を取り出す場合
を例にとって説明する。(Ｖ1−Ｖ2)＞Ｖｂｅの時、NPN4
10がオンになり、PNP310がオフになる。その結果、電源
の高電位側ＶＨから低電位側０Ｖへの電流パスは形成さ
れない。従って出力端子ＴＯは０Ｖである。（Ｖ２−Ｖ
１）＞Ｖｂｅの時、NPN420がオンになり、PNP320がオフ
になる。その結果、電源の高電位側ＶＨから低電位側０
Ｖへの電流パスは形成されない。従って出力端子ＴＯは
０Ｖである。（Ｖ１−Ｖ２）の絶対値がＶｂｅより小さ
い時、NPN410，420が共にオフになり、PNP310，320が共
にオンになる。その結果、電源の高電位側ＶＨから低電
位側０Ｖへの電流パスが形成される。従って出力端子Ｔ
Ｏには電流源１００の電流値と負荷１０５の抵抗値との
積できまる所定の電圧が出力される。この回路はNPN41
0，PNP310からなる第１の比較スイッチとNPN420，PNP32
0からなる第２の比較スイッチがカスコード接続されて
いるため電源の高電位側ＶＨから低電位側０Ｖへの電流
パス一つしか存在しない。従って、最も消費電力を小さ
くできる構成になっている。さらにこの回路は前述のよ
うに（Ｖ１−Ｖ２）の絶対値がＶｂｅより小さい時だけ
しか電流パスが形成されないため、一層の低消費電力化
が図られている。なお、ＶｂｅはNPN410，420のベース
・エミッタ間電圧である。
を例にとって説明する。(Ｖ1−Ｖ2)＞Ｖｂｅの時、NPN4
10がオンになり、PNP310がオフになる。その結果、電源
の高電位側ＶＨから低電位側０Ｖへの電流パスは形成さ
れない。従って出力端子ＴＯは０Ｖである。（Ｖ２−Ｖ
１）＞Ｖｂｅの時、NPN420がオンになり、PNP320がオフ
になる。その結果、電源の高電位側ＶＨから低電位側０
Ｖへの電流パスは形成されない。従って出力端子ＴＯは
０Ｖである。（Ｖ１−Ｖ２）の絶対値がＶｂｅより小さ
い時、NPN410，420が共にオフになり、PNP310，320が共
にオンになる。その結果、電源の高電位側ＶＨから低電
位側０Ｖへの電流パスが形成される。従って出力端子Ｔ
Ｏには電流源１００の電流値と負荷１０５の抵抗値との
積できまる所定の電圧が出力される。この回路はNPN41
0，PNP310からなる第１の比較スイッチとNPN420，PNP32
0からなる第２の比較スイッチがカスコード接続されて
いるため電源の高電位側ＶＨから低電位側０Ｖへの電流
パス一つしか存在しない。従って、最も消費電力を小さ
くできる構成になっている。さらにこの回路は前述のよ
うに（Ｖ１−Ｖ２）の絶対値がＶｂｅより小さい時だけ
しか電流パスが形成されないため、一層の低消費電力化
が図られている。なお、ＶｂｅはNPN410，420のベース
・エミッタ間電圧である。
【００１６】図５は本発明の第５の実施例であり、本発
明のコンパレータをセンサレスモータの磁極位置検出回
路に適用した例である。図において、５１０は三相モー
タであり、Ｕ，Ｖ，Ｗ相の巻線がスター結線されてい
る。なお、Ｕ，Ｖ，Ｗ相を駆動する回路は図から省略さ
れている。５２０はスター結線された抵抗からなる仮想
中性点回路であり、Ｕ，Ｖ，Ｗ相の端子電圧を入力して
ノードＮに中性点電圧を発生するものである。NMOS210
はドレインが定電流源１００の出力に、ゲートが抵抗２
６０を介してＵ相巻線に、ソースが抵抗２７０を介して
中性点電圧ノードＮに接続されている。PMOS230 はドレ
インがPMOS240 のソースに、ゲートが抵抗２７０を介し
て中性点電圧ノードＮに、ソースが電流源１００の出力
に接続されており、NMOS210 とPMOS230 とで第１の比較
スイッチを構成している。
明のコンパレータをセンサレスモータの磁極位置検出回
路に適用した例である。図において、５１０は三相モー
タであり、Ｕ，Ｖ，Ｗ相の巻線がスター結線されてい
る。なお、Ｕ，Ｖ，Ｗ相を駆動する回路は図から省略さ
れている。５２０はスター結線された抵抗からなる仮想
中性点回路であり、Ｕ，Ｖ，Ｗ相の端子電圧を入力して
ノードＮに中性点電圧を発生するものである。NMOS210
はドレインが定電流源１００の出力に、ゲートが抵抗２
６０を介してＵ相巻線に、ソースが抵抗２７０を介して
中性点電圧ノードＮに接続されている。PMOS230 はドレ
インがPMOS240 のソースに、ゲートが抵抗２７０を介し
て中性点電圧ノードＮに、ソースが電流源１００の出力
に接続されており、NMOS210 とPMOS230 とで第１の比較
スイッチを構成している。
【００１７】NMOS220 はドレインがPMOS230 のドレイン
に、ゲートが抵抗２７０を介して中性点電圧ノードＮ
に、ソースが抵抗２６０を介してＵ相巻線に接続されて
いる。PMOS240 はドレインが出力端子ＴＯに、ゲートが
抵抗２６０を介してＵ相巻線に、ソースがPMOS230 のド
レインに接続されており、NMOS220 とPMOS240 とで第２
の比較スイッチを構成している。なお、定電圧ダイオー
ドＤ１，Ｄ２はNMOS210と２２０のゲート・ソース間の
耐圧保護用であり、定電圧ダイオードＤ３，Ｄ４はPMOS
230 と２４０のゲート・ソース間の耐圧保護用である。
これらの定電圧ダイオードと抵抗２６０，２７０は目的
とする回路の必要に応じて設けられるものであり、回路
動作上必須のものではない。
に、ゲートが抵抗２７０を介して中性点電圧ノードＮ
に、ソースが抵抗２６０を介してＵ相巻線に接続されて
いる。PMOS240 はドレインが出力端子ＴＯに、ゲートが
抵抗２６０を介してＵ相巻線に、ソースがPMOS230 のド
レインに接続されており、NMOS220 とPMOS240 とで第２
の比較スイッチを構成している。なお、定電圧ダイオー
ドＤ１，Ｄ２はNMOS210と２２０のゲート・ソース間の
耐圧保護用であり、定電圧ダイオードＤ３，Ｄ４はPMOS
230 と２４０のゲート・ソース間の耐圧保護用である。
これらの定電圧ダイオードと抵抗２６０，２７０は目的
とする回路の必要に応じて設けられるものであり、回路
動作上必須のものではない。
【００１８】この回路の動作を電圧出力を取り出す場合
を例にとって説明する。（Ｕ相の電圧−仮想中性点Ｎの
電圧）＞Ｖｔｎの時、NMOS210 がオンになり、PMOS230
がオフになる。その結果、電源の高電位側ＶＨから低電
位側０Ｖへの電流パスは形成されない。従って出力端子
ＴＯは０Ｖである。（仮想中性点Ｎの電圧−Ｕ相の電
圧）＞Ｖｔｎの時、NMOS220 がオンになり、PMOS240 が
オフになる。その結果、電源の高電位側ＶＨから低電位
側０Ｖへの電流パスは形成されない。従って出力端子Ｔ
Ｏは０Ｖである。（Ｕ相の電圧−仮想中性点Ｎの電圧）
の絶対値がＶｔｎより小さい時、NMOS210 ，２２０が共
にオフになり、PMOS230 ，２４０が共にオンになる。そ
の結果、電源の高電位側ＶＨから低電位側０Ｖへの電流
パスが形成される。従って出力端子ＴＯには電流源１０
０の電流値と負荷１０５の抵抗値との積できまる所定の
電圧が出力され、センサレスモータの磁極位置検出信号
として用いられる。この回路はNMOS210 ，PMOS230 から
なる第１の比較スイッチとNMOS220 ，PMOS240 からなる
第２の比較スイッチがカスコード接続されているため電
源の高電位側ＶＨから低電位側０Ｖへの電流パス一つし
か存在しない。従って、最も消費電力を小さくできる構
成になっている。さらにこの回路は前述のように（Ｕ相
の電圧−仮想中性点Ｎの電圧）の絶対値がＶｔｎより小
さい時だけしか電流パスが形成されないため、一層の低
消費電力化が図られている。一般に、三相センサレスモ
ータではこの磁極位置検出回路が３組用いられるので低
消費電力化の効果は一層顕著になる。
を例にとって説明する。（Ｕ相の電圧−仮想中性点Ｎの
電圧）＞Ｖｔｎの時、NMOS210 がオンになり、PMOS230
がオフになる。その結果、電源の高電位側ＶＨから低電
位側０Ｖへの電流パスは形成されない。従って出力端子
ＴＯは０Ｖである。（仮想中性点Ｎの電圧−Ｕ相の電
圧）＞Ｖｔｎの時、NMOS220 がオンになり、PMOS240 が
オフになる。その結果、電源の高電位側ＶＨから低電位
側０Ｖへの電流パスは形成されない。従って出力端子Ｔ
Ｏは０Ｖである。（Ｕ相の電圧−仮想中性点Ｎの電圧）
の絶対値がＶｔｎより小さい時、NMOS210 ，２２０が共
にオフになり、PMOS230 ，２４０が共にオンになる。そ
の結果、電源の高電位側ＶＨから低電位側０Ｖへの電流
パスが形成される。従って出力端子ＴＯには電流源１０
０の電流値と負荷１０５の抵抗値との積できまる所定の
電圧が出力され、センサレスモータの磁極位置検出信号
として用いられる。この回路はNMOS210 ，PMOS230 から
なる第１の比較スイッチとNMOS220 ，PMOS240 からなる
第２の比較スイッチがカスコード接続されているため電
源の高電位側ＶＨから低電位側０Ｖへの電流パス一つし
か存在しない。従って、最も消費電力を小さくできる構
成になっている。さらにこの回路は前述のように（Ｕ相
の電圧−仮想中性点Ｎの電圧）の絶対値がＶｔｎより小
さい時だけしか電流パスが形成されないため、一層の低
消費電力化が図られている。一般に、三相センサレスモ
ータではこの磁極位置検出回路が３組用いられるので低
消費電力化の効果は一層顕著になる。
【００１９】図６は本発明の第６の実施例であり、前述
のカスコード型コンパレータを磁極位置検出回路に適用
したセンサレスモータである。図において、６００はモ
ータ５１０の駆動を制御するためのＩＣであり、低電圧
電源Ｖｃｃ（例えば５Ｖ）で動作するマイコン又はマイ
コン相当品で構成されている。６１０は三相分のスイッ
チング素子を含むインバータであり、直流電圧ＶＨを交
流電圧に変換してモータの電機子コイルＬｕ，Ｌｖ，Ｌ
ｗを所定のタイミングと位相で駆動する。駆動タイミン
グの信号は制御用のＩＣ６００から出力される三相分の
スイッチ制御信号ＵＴ，ＵＢ，ＶＴ，ＶＢ，ＷＴ，ＷＢ
である。６２０は磁極位置検出回路であり、コンパレー
タＣｕ，Ｃｖ，Ｃｗとバッフア回路Ｂｕ，Ｂｖ，Ｂｗを
含んでいる。ここで、コンパレータＣｕ，Ｃｖ，Ｃｗの
一方の入力はそれぞれＵ相，Ｖ相，Ｗ相コイルに接続さ
れ、他方の入力はすべて仮想中性Ｎに接続されている。
コンパレータＣｕ，Ｃｖ，Ｃｗのそれぞれの出力はバッ
フア回路Ｂｕ，Ｂｖ，Ｂｗを介して制御用のＩＣ６００
に伝えられる。６３０はインバータ６１０と磁極位置検
出回路６２０を含む高電圧ＩＣであり、低電圧電源Ｖｃ
ｃ（例えば５Ｖ）と高電圧電源ＶＨ（例えば３００Ｖ）
の電源で動作する。モータ制御ＩＣ６００は速度指令信
号ＶＳＰとモータ５１０からのフィードバックである磁
極位置検出信号を入力してモータの回転数とインバータ
の転流タイミングを決定してインバータ６１０の転流信
号ＵＴ，ＵＢ，ＶＴ，ＶＢ，ＷＴ，ＷＢを出力する。イ
ンバータ６１０はこれらの信号に従ってＵ相，Ｖ相，Ｗ
相コイルを駆動する。かくしてモータ５１０に指定され
た速度で回転し続ける。磁極位置検出回路のコンパレー
タＣｕ，Ｃｖ，Ｃｗは前述のように、素子数が少なく、
消費電力が小さいので高電圧ＩＣ６３０をより小型化，
低消費電力化できる。このため、センサレスモータ全体
としても低コスト，高効率化に寄与することができる。
のカスコード型コンパレータを磁極位置検出回路に適用
したセンサレスモータである。図において、６００はモ
ータ５１０の駆動を制御するためのＩＣであり、低電圧
電源Ｖｃｃ（例えば５Ｖ）で動作するマイコン又はマイ
コン相当品で構成されている。６１０は三相分のスイッ
チング素子を含むインバータであり、直流電圧ＶＨを交
流電圧に変換してモータの電機子コイルＬｕ，Ｌｖ，Ｌ
ｗを所定のタイミングと位相で駆動する。駆動タイミン
グの信号は制御用のＩＣ６００から出力される三相分の
スイッチ制御信号ＵＴ，ＵＢ，ＶＴ，ＶＢ，ＷＴ，ＷＢ
である。６２０は磁極位置検出回路であり、コンパレー
タＣｕ，Ｃｖ，Ｃｗとバッフア回路Ｂｕ，Ｂｖ，Ｂｗを
含んでいる。ここで、コンパレータＣｕ，Ｃｖ，Ｃｗの
一方の入力はそれぞれＵ相，Ｖ相，Ｗ相コイルに接続さ
れ、他方の入力はすべて仮想中性Ｎに接続されている。
コンパレータＣｕ，Ｃｖ，Ｃｗのそれぞれの出力はバッ
フア回路Ｂｕ，Ｂｖ，Ｂｗを介して制御用のＩＣ６００
に伝えられる。６３０はインバータ６１０と磁極位置検
出回路６２０を含む高電圧ＩＣであり、低電圧電源Ｖｃ
ｃ（例えば５Ｖ）と高電圧電源ＶＨ（例えば３００Ｖ）
の電源で動作する。モータ制御ＩＣ６００は速度指令信
号ＶＳＰとモータ５１０からのフィードバックである磁
極位置検出信号を入力してモータの回転数とインバータ
の転流タイミングを決定してインバータ６１０の転流信
号ＵＴ，ＵＢ，ＶＴ，ＶＢ，ＷＴ，ＷＢを出力する。イ
ンバータ６１０はこれらの信号に従ってＵ相，Ｖ相，Ｗ
相コイルを駆動する。かくしてモータ５１０に指定され
た速度で回転し続ける。磁極位置検出回路のコンパレー
タＣｕ，Ｃｖ，Ｃｗは前述のように、素子数が少なく、
消費電力が小さいので高電圧ＩＣ６３０をより小型化，
低消費電力化できる。このため、センサレスモータ全体
としても低コスト，高効率化に寄与することができる。
【００２０】
【発明の効果】本発明によれば小型，低消費電力の磁極
位置検出回路を実現できる。また本発明を適用したセン
サレスモータは装置の小型化による低コスト化，消費電
力の低減による効率向上の恩恵を受けることができる。
位置検出回路を実現できる。また本発明を適用したセン
サレスモータは装置の小型化による低コスト化，消費電
力の低減による効率向上の恩恵を受けることができる。
【図１】本発明の第１の実施例。
【図２】本発明の第２の実施例。
【図３】本発明の第３の実施例。
【図４】本発明の第４の実施例。
【図５】本発明の第５の実施例。
【図６】本発明の第５の実施例。
【図７】従来のウインドウコンパレータ回路。
１００…定電流源、１０５…負荷、１１０，１２０…比
較スイッチ、２１０，２２０…ＮＭＯＳ、２３０，２４
０…ＰＭＯＳ、２５０，２６０，２７０…抵抗、３１
０，３２０…ＰＮＰトランジスタ、４１０，４２０…Ｎ
ＰＮトランジスタ、５１０…三相モータ、５２０…仮想
中性点回路、６００…低電圧モータ制御集積回路、６１
０…インバータ、６２０…磁極位置検出回路、６３０…
高電圧集積回路、７１０，７２０…コンパレータ、７３
０…ＮＡＮＤゲート回路、７４０…インバータゲート回
路。
較スイッチ、２１０，２２０…ＮＭＯＳ、２３０，２４
０…ＰＭＯＳ、２５０，２６０，２７０…抵抗、３１
０，３２０…ＰＮＰトランジスタ、４１０，４２０…Ｎ
ＰＮトランジスタ、５１０…三相モータ、５２０…仮想
中性点回路、６００…低電圧モータ制御集積回路、６１
０…インバータ、６２０…磁極位置検出回路、６３０…
高電圧集積回路、７１０，７２０…コンパレータ、７３
０…ＮＡＮＤゲート回路、７４０…インバータゲート回
路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2F063 AA35 BA30 BD16 CA15 CA34 DA01 DB07 DD04 GA40 LA09 LA30 2G035 AA20 AB07 AC01 AD02 AD03 AD08 AD10 AD23 AD47 AD56 5H560 BB04 BB07 DA13 DC12 EB01 SS01 TT07 UA05
Claims (10)
- 【請求項１】高電位電源と低電位電源との間に電流源
と、第１の比較スイッチと、第２の比較スイッチを直列
接続し前記第２の比較スイッチの低電位側端子より出力
を取り出す２入力のコンパレータであって、前記第１の
比較スイッチは第１の入力電圧と第２の入力電圧を入力
し、前記第１の入力電圧が前記第２の入力電圧より所定
値だけ小さい時にオン、大きい時にオフになり、上記第
２の比較スイッチは前記第１の入力電圧と前記第２の入
力電圧を入力し、前記第１の入力電圧が前記第２の入力
電圧より所定値だけ大きい時にオン、小さい時にオフに
なることを特徴とするカスコード型コンパレータ。 - 【請求項２】請求項１において、前記第２の比較スイッ
チの低電位側端子より所定振幅の電流出力を取り出すこ
とを特徴とするカスコード型コンパレータ。 - 【請求項３】請求項１において、前記第２の比較スイッ
チの低電位側端子より所定振幅の電圧出力を取り出すこ
とを特徴とするカスコード型コンパレータ。 - 【請求項４】高電位電源と第１の比較スイッチの間に設
けた定電流源と、該定電流源の出力と第２の比較スイッ
チの間に設けた第１のＮＭＯＳと第１のＰＭＯＳからな
る第１の比較スイッチと、前記第１の比較スイッチと出
力端子の間に設けた第２のＮＭＯＳと第２のＰＭＯＳか
らなる第２の比較スイッチとからなる２入力のコンパレ
ータであって、前記第１のＮＭＯＳはドレインが電流源
の出力に、ゲートが第１の入力に、ソースが第２の入力
に接続され、前記第１のＰＭＯＳはドレインが前記第２
のＰＭＯＳのソースに、ゲートが前記第２の入力に、ソ
ースが前記定電流源の出力に接続され、前記第２のＮＭ
ＯＳはドレインが前記第１のＰＭＯＳのドレインに、ゲ
ートが前記第２の入力に、ソースが前記第１の入力に接
続され、前記第２のＰＭＯＳはドレインが出力端子に、
ゲートが前記第１の入力に、ソースが前記第１のＰＭＯ
Ｓのドレインに接続され、前記第２のＰＭＯＳのドレイ
ン側から出力を取り出すことを特徴とするカスコード型
コンパレータ。 - 【請求項５】高電位電源と第１の比較スイッチの間に設
けた定電流源と、該定電流源の出力と第２の比較スイッ
チの間に設けた第１のＮＭＯＳと第１のＰＮＰトランジ
スタからなる第１の比較スイッチと、前記第１の比較ス
イッチと出力端子の間に設けた第２のＮＭＯＳと第２の
ＰＮＰトランジスタからなる第２の比較スイッチとから
なる２入力のコンパレータであって、前記第１のＮＭＯ
Ｓはドレインが電流源の出力に、ゲートが第１の入力
に、ソースが第２の入力に接続され、前記第１のＰＮＰ
トランジスタはコレクタが前記第２のＰＮＰトランジス
タのエミッタに、ベースが前記第２の入力に、エミッタ
が電流源の出力に接続され、前記第２NMOSはドレインが
前記第１のＰＮＰトランジスタのコレクタに、ゲートが
前記第２の入力に、ソースが前記第１の入力に接続さ
れ、前記第２のＰＮＰトランジスタはコレクタが出力端
子に、ベースが前記第１の入力に、エミッタが前記第１
のPNPトランジスタのコレクタに接続され、前記第２の
ＰＮＰトランジスタのコレクタ側から出力を取り出すこ
とを特徴とするカスコード型コンパレータ。 - 【請求項６】高電位電源と第１の比較スイッチの間に設
けた定電流源と、該定電流源の出力と第２の比較スイッ
チの間に設けた第１のＮＰＮトランジスタと第１のＰＮ
Ｐトランジスタからなる第１の比較スイッチと、前記第
１の比較スイッチと出力端子の間に設けた第２ＮＰＮト
ランジスタと第２のＰＮＰトランジスタからなる第２の
比較スイッチとからなる２入力のコンパレータであっ
て、前記第１のＮＰＮトランジスタはコレクタが電流源
の出力に、ベースが第１の入力に、エミッタが第２の入
力に接続され、前記第１のＰＮＰトランジスタはコレク
タが第２のＰＮＰトランジスタのエミッタに、ベースが
第２の入力に、エミッタが電流源の出力に接続され、前
記第２のＮＰＮトランジスタはコレクタが前記第１のＰ
ＮＰトランジスタのコレクタに、ベースが前記第２の入
力に、エミッタが前記第１の入力に接続され、前記第２
のＰＮＰトランジスタはコレクタが出力端子に、ベース
が前記第１の入力に、エミッタが前記第１のＰＮＰトラ
ンジスタのコレクタに接続され、前記第２のＰＮＰトラ
ンジスタのコレクタ側から出力を取り出すことを特徴と
するカスコード型コンパレータ。 - 【請求項７】三相モータの相電圧と仮想中性点電圧をコ
ンパレータで比較することによって回転子の磁極位置を
検出するセンサレスモータにおいて、相電圧をコンパレ
ータの第１の入力、仮想中性点電圧をコンパレータの第
２の入力として請求項１〜６のいずれかのカスコード型
コンパレータ回路を用いたことを特徴とするセンサレス
モータの磁極位置検出回路。 - 【請求項８】三相モータと、モータの回転を制御する転
流制御部と、直流電圧を交流電圧に変換する転流回路
と、仮想中性点回路と、磁極位置検出回路とを含むセン
サレスモータにおいて、磁極位置検出回路として相電圧
をコンパレータの第１の入力，仮想中性点電圧をコンパ
レータの第２の入力として請求項１〜６のいずれかのカ
スコード型コンパレータ回路を用いたことを特徴とする
センサレスモータ。 - 【請求項９】請求項８において、少なくとも転流回路と
磁極位置検出回路とは同一半導体チップ上に形成されて
いることを特徴とするセンサレスモータ。 - 【請求項１０】電流シンク端子と制御端子と電流ソース
端子からなる第１導電型のトランジスタと、電流シンク
端子と制御端子と電流ソース端子からなる第２導電型の
トランジスタとから成り、第１導電型のトランジスタの
電流シンク端子と第２導電型のトランジスタの電流シン
ク端子を接続して第１の端子とし、第２導電型のトラン
ジスタの制御端子を第１の入力に、電流ソース端子を第
２の入力と第１導電型のトランジスタの制御端子に接続
し、第１導電型のトランジスタの電流ソース端子を第２
の端子とする半導体比較スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25530799A JP2001078482A (ja) | 1999-09-09 | 1999-09-09 | カスコード型コンパレータ及びセンサレスモータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25530799A JP2001078482A (ja) | 1999-09-09 | 1999-09-09 | カスコード型コンパレータ及びセンサレスモータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001078482A true JP2001078482A (ja) | 2001-03-23 |
Family
ID=17276968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25530799A Pending JP2001078482A (ja) | 1999-09-09 | 1999-09-09 | カスコード型コンパレータ及びセンサレスモータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001078482A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010164472A (ja) * | 2009-01-16 | 2010-07-29 | Yamatake Corp | 高周波発振形近接センサ |
| WO2020083547A1 (de) * | 2018-10-22 | 2020-04-30 | Robert Bosch Gmbh | Fensterkomparator sowie handwerkzeugmaschine, elektrowerkzeug, ladegerät und/oder haushaltsgerät mit einem derartigen fensterkomparator |
-
1999
- 1999-09-09 JP JP25530799A patent/JP2001078482A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010164472A (ja) * | 2009-01-16 | 2010-07-29 | Yamatake Corp | 高周波発振形近接センサ |
| WO2020083547A1 (de) * | 2018-10-22 | 2020-04-30 | Robert Bosch Gmbh | Fensterkomparator sowie handwerkzeugmaschine, elektrowerkzeug, ladegerät und/oder haushaltsgerät mit einem derartigen fensterkomparator |
| CN113227800A (zh) * | 2018-10-22 | 2021-08-06 | 罗伯特·博世有限公司 | 窗口比较器以及具有这种窗口比较器的手持工具机、电动工具、充电设备和/或家用器具 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040831 |