JP2001077319A - 単一電荷蓄積ｍｎｏｓメモリ及びｍｏｎｏｓメモリ並びにそれらの駆動方法 - Google Patents
単一電荷蓄積ｍｎｏｓメモリ及びｍｏｎｏｓメモリ並びにそれらの駆動方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H—ELECTRICITY
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Abstract
(57)【要約】 （修正有）
【課題】 比較的低い電圧においても動作が可能な単一
電荷ＭＮＯＳ系メモリ及びその駆動方法を提供する。 【解決手段】 第１の導電型半導体基板２０上に形成さ
れたチャネル２１、第１の導電型半導体基板２０上にチ
ャネル２１を挟んでその両側に第２の導電型不純物がド
ーピングされたソース２２及びドレイン２３、チャネル
２１上に形成された酸化物層２４、酸化物層２４上に形
成された窒化物層２５、窒化物層２５上に形成されたゲ
ート２６、酸化物層２４と窒化物層２５との間に形成さ
れ一電荷ずつ蓄積されるトラップサイト２７を備えたＭ
ＮＯＳメモリでチャネル２１の幅を電荷のデバイ・スク
リーン長さＬD以下にする。 但し、ＬＤ＝（εｋＢＴ／ｑ２ＮＡ）１／２ εは基板２０の誘電定数、ＫＢはボルツマン定数、Ｔは
絶対温度、ｑは電荷量、ＮＡは基板１０における不純物
濃度
電荷ＭＮＯＳ系メモリ及びその駆動方法を提供する。 【解決手段】 第１の導電型半導体基板２０上に形成さ
れたチャネル２１、第１の導電型半導体基板２０上にチ
ャネル２１を挟んでその両側に第２の導電型不純物がド
ーピングされたソース２２及びドレイン２３、チャネル
２１上に形成された酸化物層２４、酸化物層２４上に形
成された窒化物層２５、窒化物層２５上に形成されたゲ
ート２６、酸化物層２４と窒化物層２５との間に形成さ
れ一電荷ずつ蓄積されるトラップサイト２７を備えたＭ
ＮＯＳメモリでチャネル２１の幅を電荷のデバイ・スク
リーン長さＬD以下にする。 但し、ＬＤ＝（εｋＢＴ／ｑ２ＮＡ）１／２ εは基板２０の誘電定数、ＫＢはボルツマン定数、Ｔは
絶対温度、ｑは電荷量、ＮＡは基板１０における不純物
濃度
Description
【０００１】
【発明の属する技術分野】本発明は、メモリのチャネル
幅を電荷のデバイ・スクリーン長さ（ＤｅｂｙｅＳｃｒ
ｅｅｎ Ｌｅｎｇｔｈ（デバイ遮蔽長さ）；ＬD）より
小さく形成する、あるいは同一に形成する場合に示され
る単一電荷の蓄積に起因したスレショルド電圧（しきい
値電圧）の変化（ΔＶth）を利用したＭＮＯＳ系メモリ
及びその駆動方法に関する。
幅を電荷のデバイ・スクリーン長さ（ＤｅｂｙｅＳｃｒ
ｅｅｎ Ｌｅｎｇｔｈ（デバイ遮蔽長さ）；ＬD）より
小さく形成する、あるいは同一に形成する場合に示され
る単一電荷の蓄積に起因したスレショルド電圧（しきい
値電圧）の変化（ΔＶth）を利用したＭＮＯＳ系メモリ
及びその駆動方法に関する。
【０００２】以下本発明では、「ＭＮＯＳ系メモリ」と
は不揮発性の「ＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモ
リ」、または、不揮発性の「ＭＯＮＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）メモリ」を意味する。
は不揮発性の「ＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモ
リ」、または、不揮発性の「ＭＯＮＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）メモリ」を意味する。
【０００３】
【従来の技術】図１（Ａ）は、従来の代表的な不揮発性
ＭＮＯＳメモリの断面の模式図である。図１（Ａ）に示
されるように、従来のＭＮＯＳメモリでは、ｐ型半導体
基板１０の上部に反転層のチャネル１１を挟んでその両
側にドーピングによってｎ+型に形成されたソース１２
とドレイン１３とを備え、チャネル１１上にはＳｉＯ2
から構成されるトンネルオキサイド層１４とＳｉ3Ｎ4か
ら構成される窒化物薄膜１５とが順次に積層され、その
上にゲート１６が積層された構造を有する。そしてチャ
ネル１１とゲート１６との間に積層されたトンネルオキ
サイド層１４と窒化物薄膜１５との間には電荷が蓄積さ
れるトラップサイト１７が形成されている。
ＭＮＯＳメモリの断面の模式図である。図１（Ａ）に示
されるように、従来のＭＮＯＳメモリでは、ｐ型半導体
基板１０の上部に反転層のチャネル１１を挟んでその両
側にドーピングによってｎ+型に形成されたソース１２
とドレイン１３とを備え、チャネル１１上にはＳｉＯ2
から構成されるトンネルオキサイド層１４とＳｉ3Ｎ4か
ら構成される窒化物薄膜１５とが順次に積層され、その
上にゲート１６が積層された構造を有する。そしてチャ
ネル１１とゲート１６との間に積層されたトンネルオキ
サイド層１４と窒化物薄膜１５との間には電荷が蓄積さ
れるトラップサイト１７が形成されている。
【０００４】このような構造の不揮発性ＭＮＯＳメモリ
の動作特性は、例えば図１（Ｂ）に示される電流−電圧
（Ｉ−Ｖ）特性曲線で表わすことができる。図１（Ｂ）
において、電荷がトラップされているときには電荷がト
ラップされていないときに比べて、メモリセルを動作さ
せるゲート電圧すなわちスレショルド電圧（しきい値電
圧）がΔＶthほど高まることが示されている。
の動作特性は、例えば図１（Ｂ）に示される電流−電圧
（Ｉ−Ｖ）特性曲線で表わすことができる。図１（Ｂ）
において、電荷がトラップされているときには電荷がト
ラップされていないときに比べて、メモリセルを動作さ
せるゲート電圧すなわちスレショルド電圧（しきい値電
圧）がΔＶthほど高まることが示されている。
【０００５】換言すれば、前記した構造の不揮発性ＭＮ
ＯＳメモリにおいては、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ Ｔｕｎｎｅｌｉｎｇ、あるいはＣｈａｎｎｅｌ Ｈ
ｏｔＥｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎによりトラ
ップサイトに電荷を蓄積させて情報を書込み、情報を記
憶させると電源を切っても電荷が漏れることがないた
め、電圧を印加しなくても情報の記憶状態が保持され
る。
ＯＳメモリにおいては、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ Ｔｕｎｎｅｌｉｎｇ、あるいはＣｈａｎｎｅｌ Ｈ
ｏｔＥｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎによりトラ
ップサイトに電荷を蓄積させて情報を書込み、情報を記
憶させると電源を切っても電荷が漏れることがないた
め、電圧を印加しなくても情報の記憶状態が保持され
る。
【０００６】また、このようにして記憶された情報を読
取るときにはトラップサイトに蓄積された電荷がチャネ
ルをスクリーン（遮蔽）するようになってスレショルド
電圧（しきい値電圧）の変化をもたらす。このように電
荷が蓄積した状態と電荷が消失した状態を各々１と０に
指定して情報を記憶するようにしたものが不揮発性ＭＮ
ＯＳメモリである。
取るときにはトラップサイトに蓄積された電荷がチャネ
ルをスクリーン（遮蔽）するようになってスレショルド
電圧（しきい値電圧）の変化をもたらす。このように電
荷が蓄積した状態と電荷が消失した状態を各々１と０に
指定して情報を記憶するようにしたものが不揮発性ＭＮ
ＯＳメモリである。
【０００７】既存の単一電荷蓄積を利用したメモリとし
て、フローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ；ＦＧ）型ＳＥＴフラッシュメモリが多くの研究者に
よって研究されてきた。株式会社日立製作所は、１９９
８年に常温で動作する１２８メガビット級のＳＥＴフラ
ッシュメモリを開示している（米国特許＃５６００１６
３）。
て、フローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ；ＦＧ）型ＳＥＴフラッシュメモリが多くの研究者に
よって研究されてきた。株式会社日立製作所は、１９９
８年に常温で動作する１２８メガビット級のＳＥＴフラ
ッシュメモリを開示している（米国特許＃５６００１６
３）。
【０００８】また、ＩＢＭ Ｃｏ．Ｌｔｄ．は、既存の
ＦＥＴチャネル上に数多くのナノメートルオーダーの結
晶を形成させてこれらをフローティングゲートに応用し
た技術を開示している（米国特許＃５７１４７６６、＃
５８０１４０１）。
ＦＥＴチャネル上に数多くのナノメートルオーダーの結
晶を形成させてこれらをフローティングゲートに応用し
た技術を開示している（米国特許＃５７１４７６６、＃
５８０１４０１）。
【０００９】そして、富士通株式会社及びプリンストン
大学は、各々学術雑誌であるＡｐｐｌ．Ｐhｙｓ．Ｌｅ
ｔｔ．，Ｖｏｌ．７１，ｐ３５３（１９９７）、Ｓｃｉ
ｅｎｃｅ，Ｖｏｌ．２７５，ｐ６４９（１９９７）に
て、ＦＥＴ上にあるフローティングゲートの大きさをナ
ノメートルオーダーとし、チャネル幅を電荷のデバイ・
スクリーン長さより小さくして一つの電荷によってもチ
ャネルをスクリーン（遮蔽）することができるという原
理に従って、常温で不揮発性メモリを動作させる技術を
開示している。
大学は、各々学術雑誌であるＡｐｐｌ．Ｐhｙｓ．Ｌｅ
ｔｔ．，Ｖｏｌ．７１，ｐ３５３（１９９７）、Ｓｃｉ
ｅｎｃｅ，Ｖｏｌ．２７５，ｐ６４９（１９９７）に
て、ＦＥＴ上にあるフローティングゲートの大きさをナ
ノメートルオーダーとし、チャネル幅を電荷のデバイ・
スクリーン長さより小さくして一つの電荷によってもチ
ャネルをスクリーン（遮蔽）することができるという原
理に従って、常温で不揮発性メモリを動作させる技術を
開示している。
【００１０】また、日本電気株式会社は、学術雑誌であ
るＡｐｐｌ．Ｐhｙｓ．Ｌｅｔｔ．，Ｖｏｌ．７１，ｐ
２０３８（１９９７）、及び日本電信電話株式会社は、
学術雑誌であるＥｌｅｃｔｒｏｎ．Ｌｅｔｔ．，Ｖｏ
ｌ．３４，ｐ４５（１９９８）にて、単一電荷トランジ
スタを個々の電荷をセンシングするエレクトロメータで
動作させてフローティングゲートにおける電荷の蓄積可
否を判断してメモリを動作させる技術を開示している。
るＡｐｐｌ．Ｐhｙｓ．Ｌｅｔｔ．，Ｖｏｌ．７１，ｐ
２０３８（１９９７）、及び日本電信電話株式会社は、
学術雑誌であるＥｌｅｃｔｒｏｎ．Ｌｅｔｔ．，Ｖｏ
ｌ．３４，ｐ４５（１９９８）にて、単一電荷トランジ
スタを個々の電荷をセンシングするエレクトロメータで
動作させてフローティングゲートにおける電荷の蓄積可
否を判断してメモリを動作させる技術を開示している。
【００１１】しかしながら、これらの不揮発性メモリに
はいずれも一長一短がある。例えば、前記した株式会社
日立製作所社が開示したＳＥＴフラッシュメモリにおい
ては、動作電圧が比較的高いためフローティングゲート
に利用されるナノメートルオーダーの結晶とチャネルに
適用されるナノメートルオーダーの結晶とを他のメモリ
とは別に任意で制御することが難しいという問題があ
る。
はいずれも一長一短がある。例えば、前記した株式会社
日立製作所社が開示したＳＥＴフラッシュメモリにおい
ては、動作電圧が比較的高いためフローティングゲート
に利用されるナノメートルオーダーの結晶とチャネルに
適用されるナノメートルオーダーの結晶とを他のメモリ
とは別に任意で制御することが難しいという問題があ
る。
【００１２】また、前記したＩＢＭ Ｃｏ．Ｌｔｄ．が
開示している技術においては、フローティングゲートに
適用されるナノメートルオーダーの結晶の大きさを制御
して均一に形成することが難しいため、スレショルド電
圧（しきい値電圧）の変化ΔＶthの搖動及び温度の搖動
（Ｆｌｕｃｔｕａｔｉｏｎ）が生じ易い。
開示している技術においては、フローティングゲートに
適用されるナノメートルオーダーの結晶の大きさを制御
して均一に形成することが難しいため、スレショルド電
圧（しきい値電圧）の変化ΔＶthの搖動及び温度の搖動
（Ｆｌｕｃｔｕａｔｉｏｎ）が生じ易い。
【００１３】そして、前記した富士通株式会社社及びプ
リンストン大学が開示している技術においては、各々、
情報を記憶できる時間が数秒程度と極めて短いため、不
揮発性メモリとして商品化することが難しい。特に、ナ
ノメートルオーダーでフローティングゲートを制御する
方法では、再現性良く、均一に形成することが難しいと
いう問題がある。
リンストン大学が開示している技術においては、各々、
情報を記憶できる時間が数秒程度と極めて短いため、不
揮発性メモリとして商品化することが難しい。特に、ナ
ノメートルオーダーでフローティングゲートを制御する
方法では、再現性良く、均一に形成することが難しいと
いう問題がある。
【００１４】さらに、前記した日本電気株式会社及び日
本電信電話株式会社が開示している技術においては、そ
れらの素子構造及び製造工程が比較的複雑であり、生産
性とコストの面で問題がある。
本電信電話株式会社が開示している技術においては、そ
れらの素子構造及び製造工程が比較的複雑であり、生産
性とコストの面で問題がある。
【００１５】本発明者等は、これまで提案されている各
種の不揮発性メモリの素子の特性及びその実現性につい
て分析した結果、ＩＢＭ Ｃｏ．Ｌｔｄ．が提案してい
る種々のナノメートルオーダーの結晶をフローティング
ゲートに利用する方法、すなわち１ビットを一個の電荷
ではなく数十個以上の電荷を蓄積して構成することが、
信頼性の面で非常に優れていると判断された。
種の不揮発性メモリの素子の特性及びその実現性につい
て分析した結果、ＩＢＭ Ｃｏ．Ｌｔｄ．が提案してい
る種々のナノメートルオーダーの結晶をフローティング
ゲートに利用する方法、すなわち１ビットを一個の電荷
ではなく数十個以上の電荷を蓄積して構成することが、
信頼性の面で非常に優れていると判断された。
【００１６】
【発明が解決しようとする課題】本発明は前記した問題
点を解決するために創作されたものであり、本発明の目
的は、チャネル幅を電荷のデバイ・スクリーン長さＬD
より小さく、あるいは同一とするときに示される単一電
荷の蓄積に起因したスレショルド電圧（しきい値電圧）
の変化（ΔＶth）を利用したＭＮＯＳ系メモリ及びその
駆動方法を提供することにある。
点を解決するために創作されたものであり、本発明の目
的は、チャネル幅を電荷のデバイ・スクリーン長さＬD
より小さく、あるいは同一とするときに示される単一電
荷の蓄積に起因したスレショルド電圧（しきい値電圧）
の変化（ΔＶth）を利用したＭＮＯＳ系メモリ及びその
駆動方法を提供することにある。
【００１７】
【課題を解決するための手段】そこで、このような従来
の不揮発性メモリが有する問題点に鑑み、本発明者等
は、結晶の大きさに限定されることなく、単一電荷蓄積
によって発現される現像を応用することにより比較的低
い電圧下でも動作が可能な不揮発性メモリについて鋭意
検討行った。その結果、本発明者等は、チャネル幅がデ
バイ・スクリーン長さより小さいか、あるいは同一であ
るように構成することによって、前記課題を解決できる
ことを見出し、本発明を創作するに至った。
の不揮発性メモリが有する問題点に鑑み、本発明者等
は、結晶の大きさに限定されることなく、単一電荷蓄積
によって発現される現像を応用することにより比較的低
い電圧下でも動作が可能な不揮発性メモリについて鋭意
検討行った。その結果、本発明者等は、チャネル幅がデ
バイ・スクリーン長さより小さいか、あるいは同一であ
るように構成することによって、前記課題を解決できる
ことを見出し、本発明を創作するに至った。
【００１８】すなわち、前記目的を達成するために本発
明に係る第１の態様は、第１の導電型半導体基板と、前
記第１の導電型半導体基板の上部に形成された反転層の
チャネルと、前記第１の導電型半導体基板の上部に前記
チャネルを挟んでその両側に第２の導電型不純物がドー
ピングされたソース及びドレインと、前記チャネル上に
形成された酸化物層と、前記酸化物層上に形成された窒
化物層と、前記窒化物層上に形成されたゲートと、前記
酸化物層と窒化物層との間に形成されて電荷が蓄積され
るトラップサイトとを備えたＭＮＯＳメモリにおいて、
ＬDをデバイ・スクリーン長さとし、εを前記基板の誘
電定数とし、ｋBをボルツマン定数とし、Ｔを絶対温度
とし、ｑを電荷量とし、ＮAを基板における不純物濃度
と各々定義するとき、前記チャネルの幅が下記式（１）
で表わされるデバイ・スクリーン長さＬDを越えないよ
うに形成された単一電荷蓄積ＭＮＯＳメモリであること
を特徴とする。
明に係る第１の態様は、第１の導電型半導体基板と、前
記第１の導電型半導体基板の上部に形成された反転層の
チャネルと、前記第１の導電型半導体基板の上部に前記
チャネルを挟んでその両側に第２の導電型不純物がドー
ピングされたソース及びドレインと、前記チャネル上に
形成された酸化物層と、前記酸化物層上に形成された窒
化物層と、前記窒化物層上に形成されたゲートと、前記
酸化物層と窒化物層との間に形成されて電荷が蓄積され
るトラップサイトとを備えたＭＮＯＳメモリにおいて、
ＬDをデバイ・スクリーン長さとし、εを前記基板の誘
電定数とし、ｋBをボルツマン定数とし、Ｔを絶対温度
とし、ｑを電荷量とし、ＮAを基板における不純物濃度
と各々定義するとき、前記チャネルの幅が下記式（１）
で表わされるデバイ・スクリーン長さＬDを越えないよ
うに形成された単一電荷蓄積ＭＮＯＳメモリであること
を特徴とする。
【００１９】 ＬD＝（εｋBＴ／ｑ2ＮA）1/2 …（１） 前記式（１）中、ＬDはデバイ・スクリーン長さであ
り、εは前記第１の導電型半導体基板の誘電定数であ
り、ｋBはボルツマン定数であり、Ｔは絶対温度であ
り、ｑは電荷量であり、ＮAは前記第１の導電型半導体
基板における不純物濃度である。
り、εは前記第１の導電型半導体基板の誘電定数であ
り、ｋBはボルツマン定数であり、Ｔは絶対温度であ
り、ｑは電荷量であり、ＮAは前記第１の導電型半導体
基板における不純物濃度である。
【００２０】このように構成すれば、チャネル幅をデバ
イ・スクリーン長さ以下、あるいは同一の長さに縮小す
ることによって、トラップサイトに蓄積された単一電荷
によってチャネルをスクリーン（遮蔽）することができ
る単一電荷蓄積ＭＮＯＳメモリとすることができる。
イ・スクリーン長さ以下、あるいは同一の長さに縮小す
ることによって、トラップサイトに蓄積された単一電荷
によってチャネルをスクリーン（遮蔽）することができ
る単一電荷蓄積ＭＮＯＳメモリとすることができる。
【００２１】本発明に係る第２の態様は、前記第１の態
様において、前記第１の導電型半導体基板が、ｐ型シリ
コン基板で構成され、かつ、前記第２の導電型がｎ+型
で構成された単一電荷蓄積ＭＮＯＳメモリであることを
特徴とする。
様において、前記第１の導電型半導体基板が、ｐ型シリ
コン基板で構成され、かつ、前記第２の導電型がｎ+型
で構成された単一電荷蓄積ＭＮＯＳメモリであることを
特徴とする。
【００２２】本発明に係る第３の態様は、前記第２の態
様において、前記第１の導電型半導体基板を構成するｐ
型シリコン基板中の不純物濃度ＮAが、１０13〜１０17
／ｃｍ3の範囲内にあるｐ型シリコン基板で構成された
単一電荷蓄積ＭＮＯＳメモリであることを特徴とする。
様において、前記第１の導電型半導体基板を構成するｐ
型シリコン基板中の不純物濃度ＮAが、１０13〜１０17
／ｃｍ3の範囲内にあるｐ型シリコン基板で構成された
単一電荷蓄積ＭＮＯＳメモリであることを特徴とする。
【００２３】前記第２の態様及び第３の態様によれば、
前記半導体基板の不純物濃度ＮAの範囲内でデバイ・ス
クリーン長さＬDを決定し、チャネル幅をこのデバイ・
スクリーン長さＬDより小さく、あるいは同一に決定す
ることによって、電荷をトラップサイトに蓄積するとこ
の電荷がチャネルをスクリーン（遮蔽）して適切なスレ
ショルド電圧（しきい値電圧）ΔＶthを有する単一電荷
蓄積ＭＮＯＳメモリとなる。
前記半導体基板の不純物濃度ＮAの範囲内でデバイ・ス
クリーン長さＬDを決定し、チャネル幅をこのデバイ・
スクリーン長さＬDより小さく、あるいは同一に決定す
ることによって、電荷をトラップサイトに蓄積するとこ
の電荷がチャネルをスクリーン（遮蔽）して適切なスレ
ショルド電圧（しきい値電圧）ΔＶthを有する単一電荷
蓄積ＭＮＯＳメモリとなる。
【００２４】本発明に係る第４の態様は、前記第２の態
様において、前記酸化物層が、１０ｎｍ以下の厚さで形
成された単一電荷蓄積ＭＮＯＳメモリであることを特徴
とする。このように構成すれば、Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ ＴｕｎｎｅｌｉｎｇあるいはＣｈａｎｎｅ
ｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎに
よる情報の書込みを実行できる単一電荷蓄積ＭＮＯＳメ
モリとなる。
様において、前記酸化物層が、１０ｎｍ以下の厚さで形
成された単一電荷蓄積ＭＮＯＳメモリであることを特徴
とする。このように構成すれば、Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ ＴｕｎｎｅｌｉｎｇあるいはＣｈａｎｎｅ
ｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎに
よる情報の書込みを実行できる単一電荷蓄積ＭＮＯＳメ
モリとなる。
【００２５】さらに、本発明に係る第５の態様は、前記
第２の態様において、前記酸化物層は、厚さが１．５ｎ
ｍ以下の、自然酸化物、熱酸化物及び誘電定数３．５以
上の高誘電体の中から選ばれた一つで形成された単一電
荷蓄積ＭＮＯＳメモリであることを特徴とする。このよ
うに構成すれば、前記情報を記憶させるための書込み速
度を増加させるために直接トンネリングのみが起きる単
一電荷蓄積ＭＮＯＳメモリとなる。
第２の態様において、前記酸化物層は、厚さが１．５ｎ
ｍ以下の、自然酸化物、熱酸化物及び誘電定数３．５以
上の高誘電体の中から選ばれた一つで形成された単一電
荷蓄積ＭＮＯＳメモリであることを特徴とする。このよ
うに構成すれば、前記情報を記憶させるための書込み速
度を増加させるために直接トンネリングのみが起きる単
一電荷蓄積ＭＮＯＳメモリとなる。
【００２６】本発明に係る第６の態様は、前記第２の態
様において、前記窒化物層が、層の厚さが１００ｎｍ以
下に形成された、あるいは、誘電定数３．５以上の高誘
電体膜で形成された単一電荷蓄積ＭＮＯＳメモリである
ことを特徴とする。このように構成すれば、消費電力を
低減化させた単一電荷蓄積ＭＮＯＳメモリとなる。
様において、前記窒化物層が、層の厚さが１００ｎｍ以
下に形成された、あるいは、誘電定数３．５以上の高誘
電体膜で形成された単一電荷蓄積ＭＮＯＳメモリである
ことを特徴とする。このように構成すれば、消費電力を
低減化させた単一電荷蓄積ＭＮＯＳメモリとなる。
【００２７】本発明に係る第７の態様は、前記第２の態
様から前記第５の態様のいずれか１つにおいて、前記酸
化物層及び窒化物層の積層構造を構成する窒化物／酸化
物の組み合わせが、Ｓｉ3Ｎ4／ＳｉＯ2、ＴｉＯ2／Ｓｉ
Ｏ2、Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯＮ／ＳｉＯ2、ＡｌＯ
Ｎ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2、Ａｌ2Ｏ3／ＳｉＯ2の
中から選ばれた一つである単一電荷蓄積ＭＮＯＳメモリ
であることを特徴とする。このように構成すれば、誘電
体の各種の組み合わせによって適宜に電荷蓄積容量が設
定された単一電荷蓄積ＭＮＯＳメモリとなる。
様から前記第５の態様のいずれか１つにおいて、前記酸
化物層及び窒化物層の積層構造を構成する窒化物／酸化
物の組み合わせが、Ｓｉ3Ｎ4／ＳｉＯ2、ＴｉＯ2／Ｓｉ
Ｏ2、Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯＮ／ＳｉＯ2、ＡｌＯ
Ｎ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2、Ａｌ2Ｏ3／ＳｉＯ2の
中から選ばれた一つである単一電荷蓄積ＭＮＯＳメモリ
であることを特徴とする。このように構成すれば、誘電
体の各種の組み合わせによって適宜に電荷蓄積容量が設
定された単一電荷蓄積ＭＮＯＳメモリとなる。
【００２８】本発明に係る第８の態様は、前記第２の態
様において、前記ゲートが、Ａｌ、Ｗ、Ｃｏ、Ｔｉ、ポ
リシリコンの中から選ばれた一つで形成された単一電荷
蓄積ＭＮＯＳメモリであることを特徴とする。このよう
に構成すれば、ニーズに応じて各種の性能を有する単一
電荷蓄積ＭＮＯＳメモリを形成することができる。
様において、前記ゲートが、Ａｌ、Ｗ、Ｃｏ、Ｔｉ、ポ
リシリコンの中から選ばれた一つで形成された単一電荷
蓄積ＭＮＯＳメモリであることを特徴とする。このよう
に構成すれば、ニーズに応じて各種の性能を有する単一
電荷蓄積ＭＮＯＳメモリを形成することができる。
【００２９】本発明に係る第９の態様は、前記第１の態
様または前記第２の態様において、前記トラップサイト
の密度が、１０10〜１０15／ｃｍ2の範囲で形成された
単一電荷蓄積ＭＮＯＳメモリであることを特徴とする。
このように構成すれば、ナノメートルオーダーで制御し
て形成されたナノ粒子の代わりに、該ナノ粒子と同一の
効果を発揮できるトラップサイトを比較的容易に形成さ
せた単一電荷蓄積ＭＮＯＳメモリとなる。
様または前記第２の態様において、前記トラップサイト
の密度が、１０10〜１０15／ｃｍ2の範囲で形成された
単一電荷蓄積ＭＮＯＳメモリであることを特徴とする。
このように構成すれば、ナノメートルオーダーで制御し
て形成されたナノ粒子の代わりに、該ナノ粒子と同一の
効果を発揮できるトラップサイトを比較的容易に形成さ
せた単一電荷蓄積ＭＮＯＳメモリとなる。
【００３０】本発明に係る第１０の態様は、第１の導電
型半導体基板と、前記第１の導電型半導体基板の上部に
形成された反転層のチャネルと、前記第１の導電型半導
体基板の上部に前記チャネルを挟んでその両側に第２の
導電型不純物がドーピングされたソース及びドレイン
と、前記チャネル上に形成された第１の酸化物層と、前
記第１の酸化物層上に形成された窒化物層と、前記窒化
物層上に形成された第２の酸化物層と、前記第２の酸化
物層上に形成されたゲートと、前記第１の酸化物層と窒
化物層との間に形成された、電荷が各々一つずつ蓄積さ
れるトラップサイトと、を備えたＭＯＮＯＳ（Ｍｅｔａ
ｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）メモリにおいて、前記チャネル
の幅が、Ｌ Dをデバイ・スクリーン長さ、εを前記基板
の誘電定数、ｋBをボルツマン定数、Ｔを絶対温度、ｑ
を電荷量、ＮAを基板における不純物濃度と各々定義す
るとき、下記式（１）で表わされるデバイ・スクリーン
長さＬDを越えないように形成された単一電荷蓄積ＭＯ
ＮＯＳメモリであることを特徴とする。
型半導体基板と、前記第１の導電型半導体基板の上部に
形成された反転層のチャネルと、前記第１の導電型半導
体基板の上部に前記チャネルを挟んでその両側に第２の
導電型不純物がドーピングされたソース及びドレイン
と、前記チャネル上に形成された第１の酸化物層と、前
記第１の酸化物層上に形成された窒化物層と、前記窒化
物層上に形成された第２の酸化物層と、前記第２の酸化
物層上に形成されたゲートと、前記第１の酸化物層と窒
化物層との間に形成された、電荷が各々一つずつ蓄積さ
れるトラップサイトと、を備えたＭＯＮＯＳ（Ｍｅｔａ
ｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）メモリにおいて、前記チャネル
の幅が、Ｌ Dをデバイ・スクリーン長さ、εを前記基板
の誘電定数、ｋBをボルツマン定数、Ｔを絶対温度、ｑ
を電荷量、ＮAを基板における不純物濃度と各々定義す
るとき、下記式（１）で表わされるデバイ・スクリーン
長さＬDを越えないように形成された単一電荷蓄積ＭＯ
ＮＯＳメモリであることを特徴とする。
【００３１】 ＬD＝（εｋBＴ／ｑ2ＮA）1/2 …（１） 前記式（１）中、ＬDはデバイ・スクリーン長さであ
り、εは前記第１の導電型半導体基板の誘電定数であ
り、ｋBはボルツマン定数であり、Ｔは絶対温度であ
り、ｑは電荷量であり、ＮAは前記第１の導電型半導体
基板における不純物濃度である。
り、εは前記第１の導電型半導体基板の誘電定数であ
り、ｋBはボルツマン定数であり、Ｔは絶対温度であ
り、ｑは電荷量であり、ＮAは前記第１の導電型半導体
基板における不純物濃度である。
【００３２】このように構成すれば、チャネル幅をデバ
イ・スクリーン長さ以下、あるいは同一の長さに縮小す
ることによって、トラップサイトに蓄積された単一電荷
によってチャネルをスクリーン（遮蔽）することができ
る単一電荷蓄積ＭＯＮＯＳメモリとなる。
イ・スクリーン長さ以下、あるいは同一の長さに縮小す
ることによって、トラップサイトに蓄積された単一電荷
によってチャネルをスクリーン（遮蔽）することができ
る単一電荷蓄積ＭＯＮＯＳメモリとなる。
【００３３】本発明に係る第１１の態様は、前記第１０
の態様において、前記第１の導電型半導体基板がｐ型シ
リコン基板で構成され、前記第２の導電型がｎ+型で構
成された単一電荷蓄積ＭＮＯＳメモリであることを特徴
とする。
の態様において、前記第１の導電型半導体基板がｐ型シ
リコン基板で構成され、前記第２の導電型がｎ+型で構
成された単一電荷蓄積ＭＮＯＳメモリであることを特徴
とする。
【００３４】本発明に係る第１２の態様は、前記第１１
の態様において、前記第１の導電型半導体基板を構成す
るｐ型シリコン基板中の不純物濃度ＮAが、１０13〜１
０17／ｃｍ3の範囲内にある単一電荷蓄積ＭＮＯＳメモ
リであることを特徴とする。
の態様において、前記第１の導電型半導体基板を構成す
るｐ型シリコン基板中の不純物濃度ＮAが、１０13〜１
０17／ｃｍ3の範囲内にある単一電荷蓄積ＭＮＯＳメモ
リであることを特徴とする。
【００３５】前記第１１の態様及び前記第１２の態様の
ように構成すれば、前記第１の導電型半導体基板の不純
物濃度ＮAの範囲内でデバイ・スクリーン長さＬDを決定
し、チャネル幅をこのデバイ・スクリーン長さＬDより
小さいかあるいは同一に決定することによって、電荷を
トラップサイトに蓄積するとこの電荷がチャネルをスク
リーン（遮蔽）して適切なスレショルド電圧（しきい値
電圧）ΔＶthを有する単一電荷蓄積ＭＯＮＯＳメモリと
なる。
ように構成すれば、前記第１の導電型半導体基板の不純
物濃度ＮAの範囲内でデバイ・スクリーン長さＬDを決定
し、チャネル幅をこのデバイ・スクリーン長さＬDより
小さいかあるいは同一に決定することによって、電荷を
トラップサイトに蓄積するとこの電荷がチャネルをスク
リーン（遮蔽）して適切なスレショルド電圧（しきい値
電圧）ΔＶthを有する単一電荷蓄積ＭＯＮＯＳメモリと
なる。
【００３６】本発明に係る第１３の態様は、前記第１１
の態様において、前記第１の酸化物層が、層の厚さが１
０ｎｍ以下に形成された単一電荷蓄積ＭＯＮＯＳメモリ
であることを特徴とする。このように構成すれば、Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇある
いはＣｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎ
ｊｅｃｔｉｏｎによる情報の書込みを実行できる単一電
荷蓄積ＭＯＮＯＳメモリとなる。
の態様において、前記第１の酸化物層が、層の厚さが１
０ｎｍ以下に形成された単一電荷蓄積ＭＯＮＯＳメモリ
であることを特徴とする。このように構成すれば、Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇある
いはＣｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎ
ｊｅｃｔｉｏｎによる情報の書込みを実行できる単一電
荷蓄積ＭＯＮＯＳメモリとなる。
【００３７】本発明に係る第１４の態様は、前記第１１
の態様において、前記第１の酸化物層が、厚さが１．５
ｎｍ以下の、自然酸化物、熱酸化物及び誘電定数３．５
以上の高誘電体の中から選ばれた一つで形成された単一
電荷蓄積ＭＯＮＯＳメモリであることを特徴とする。こ
のように構成すれば、さらに情報を記憶させるための書
込み速度を増加させるために直接トンネリングのみが起
きる単一電荷蓄積メモリとなる。
の態様において、前記第１の酸化物層が、厚さが１．５
ｎｍ以下の、自然酸化物、熱酸化物及び誘電定数３．５
以上の高誘電体の中から選ばれた一つで形成された単一
電荷蓄積ＭＯＮＯＳメモリであることを特徴とする。こ
のように構成すれば、さらに情報を記憶させるための書
込み速度を増加させるために直接トンネリングのみが起
きる単一電荷蓄積メモリとなる。
【００３８】本発明に係る第１５の態様は、前記第１１
の態様において、前記窒化物層は、層の厚さが１００ｎ
ｍ以下に、あるいは、誘電定数が３．５以上の高誘電体
膜で形成され、かつ前記第２の酸化物層は、厚さが１０
０ｎｍ以下に形成された単一電荷蓄積ＭＯＮＯＳメモリ
であることを特徴とする。このように構成すれば、消費
電力が低減化された単一電荷蓄積ＭＯＮＯＳメモリとな
る。
の態様において、前記窒化物層は、層の厚さが１００ｎ
ｍ以下に、あるいは、誘電定数が３．５以上の高誘電体
膜で形成され、かつ前記第２の酸化物層は、厚さが１０
０ｎｍ以下に形成された単一電荷蓄積ＭＯＮＯＳメモリ
であることを特徴とする。このように構成すれば、消費
電力が低減化された単一電荷蓄積ＭＯＮＯＳメモリとな
る。
【００３９】本発明に係る第１６の態様は、前記第１１
の態様から前記第１４の態様のいずれか１つにおいて、
前記第１酸化物層、窒化物層及び第２酸化物層の積層構
造を構成する酸化物／窒化物／酸化物の組み合わせが、
ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2、ＳｉＯ2／ＴｉＯ2／Ｓｉ
Ｏ2、ＳｉＯ2／Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯ2／ＳｉＯＮ
／ＳｉＯ2、ＳｉＯ2／ＡｌＯＮ／ＳｉＯ2、ＳｉＯ2／Ａ
ｌＮ／ＳｉＯ2、ＳｉＯ2／Ａｌ2Ｏ3／ＳｉＯ2の中から
選ばれた一つである単一電荷蓄積ＭＮＯＳメモリである
ことを特徴とする。このように構成すれば、誘電体の各
種の組み合わせによって適宜に電荷蓄積容量が設定され
た単一電荷蓄積ＭＯＮＯＳメモリとなる。
の態様から前記第１４の態様のいずれか１つにおいて、
前記第１酸化物層、窒化物層及び第２酸化物層の積層構
造を構成する酸化物／窒化物／酸化物の組み合わせが、
ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2、ＳｉＯ2／ＴｉＯ2／Ｓｉ
Ｏ2、ＳｉＯ2／Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯ2／ＳｉＯＮ
／ＳｉＯ2、ＳｉＯ2／ＡｌＯＮ／ＳｉＯ2、ＳｉＯ2／Ａ
ｌＮ／ＳｉＯ2、ＳｉＯ2／Ａｌ2Ｏ3／ＳｉＯ2の中から
選ばれた一つである単一電荷蓄積ＭＮＯＳメモリである
ことを特徴とする。このように構成すれば、誘電体の各
種の組み合わせによって適宜に電荷蓄積容量が設定され
た単一電荷蓄積ＭＯＮＯＳメモリとなる。
【００４０】本発明に係る第１７の態様は、前記第１１
の態様において、前記ゲートが、Ａｌ、Ｗ、Ｃｏ、Ｔ
ｉ、ポリシリコンの中から選ばれた一つで形成された単
一電荷蓄積ＭＮＯＳメモリであることを特徴とする。こ
のように構成すれば、ニーズに応じて各種の性能を有す
る単一電荷蓄積ＭＮＯＳメモリを形成することができ
る。
の態様において、前記ゲートが、Ａｌ、Ｗ、Ｃｏ、Ｔ
ｉ、ポリシリコンの中から選ばれた一つで形成された単
一電荷蓄積ＭＮＯＳメモリであることを特徴とする。こ
のように構成すれば、ニーズに応じて各種の性能を有す
る単一電荷蓄積ＭＮＯＳメモリを形成することができ
る。
【００４１】本発明に係る第１８の態様は、前記第１０
の態様または前記第１１の態様において、前記トラップ
サイトの密度が、１０10〜１０15／ｃｍ2の範囲内で形
成された単一電荷蓄積ＭＮＯＳメモリであることを特徴
とする。このように構成すれば、ナノメートルオーダー
で制御して形成されたナノ粒子の代わりに、該ナノ粒子
と同一の効果を発揮できるトラップサイトを比較的容易
に形成させた単一電荷蓄積ＭＯＮＯＳメモリとなる。
の態様または前記第１１の態様において、前記トラップ
サイトの密度が、１０10〜１０15／ｃｍ2の範囲内で形
成された単一電荷蓄積ＭＮＯＳメモリであることを特徴
とする。このように構成すれば、ナノメートルオーダー
で制御して形成されたナノ粒子の代わりに、該ナノ粒子
と同一の効果を発揮できるトラップサイトを比較的容易
に形成させた単一電荷蓄積ＭＯＮＯＳメモリとなる。
【００４２】本発明に係る第１９の態様は、第１の導電
型半導体基板と、前記半導体基板の上部に形成された反
転層のチャネルと、前記半導体基板の上部に前記チャネ
ルを挟んでその両側に第２の導電型（ｎ+）不純物がド
ーピングされたソース及びドレインと、前記チャネル上
に形成された酸化物層と、前記酸化物層上に形成された
窒化物層と、前記窒化物層上に形成されたゲートと、前
記酸化物層と窒化物層との間に形成された、電荷が蓄積
されるトラップサイトを具備し、かつ、前記チャネルの
幅が、下記式（１）で表わされるデバイ・スクリーン長
さＬDを越えないように形成された単一電荷蓄積ＭＮＯ
Ｓメモリを駆動する方法において、前記単一電荷蓄積Ｍ
ＮＯＳメモリに含まれるメモリセルのゲートを連結して
ワードラインとし、前記メモリセルのドレインを連結し
てビットラインとし、このビットラインにセンスアンプ
を連結した状態で、前記ワードラインに１５ボルト以下
の電圧を印加して、前記ドレインとソースとの間の電圧
差が５ボルト以下となるようにして電荷を前記トラップ
サイトに蓄積させることにより情報の記憶を実行する記
憶段階、及び前記ワードラインに５ボルト未満の電圧を
印加して、前記ソースとドレインとの間の電圧を２ボル
ト以下とし、ソースとドレインとの間で電流が流れてい
るか、流れていないかを前記センスアンプで感知するこ
とによって前記記憶段階によって記憶された情報の読取
りを実行する読取段階を含む単一電荷蓄積ＭＮＯＳメモ
リの駆動方法であることを特徴とする。
型半導体基板と、前記半導体基板の上部に形成された反
転層のチャネルと、前記半導体基板の上部に前記チャネ
ルを挟んでその両側に第２の導電型（ｎ+）不純物がド
ーピングされたソース及びドレインと、前記チャネル上
に形成された酸化物層と、前記酸化物層上に形成された
窒化物層と、前記窒化物層上に形成されたゲートと、前
記酸化物層と窒化物層との間に形成された、電荷が蓄積
されるトラップサイトを具備し、かつ、前記チャネルの
幅が、下記式（１）で表わされるデバイ・スクリーン長
さＬDを越えないように形成された単一電荷蓄積ＭＮＯ
Ｓメモリを駆動する方法において、前記単一電荷蓄積Ｍ
ＮＯＳメモリに含まれるメモリセルのゲートを連結して
ワードラインとし、前記メモリセルのドレインを連結し
てビットラインとし、このビットラインにセンスアンプ
を連結した状態で、前記ワードラインに１５ボルト以下
の電圧を印加して、前記ドレインとソースとの間の電圧
差が５ボルト以下となるようにして電荷を前記トラップ
サイトに蓄積させることにより情報の記憶を実行する記
憶段階、及び前記ワードラインに５ボルト未満の電圧を
印加して、前記ソースとドレインとの間の電圧を２ボル
ト以下とし、ソースとドレインとの間で電流が流れてい
るか、流れていないかを前記センスアンプで感知するこ
とによって前記記憶段階によって記憶された情報の読取
りを実行する読取段階を含む単一電荷蓄積ＭＮＯＳメモ
リの駆動方法であることを特徴とする。
【００４３】 ＬD＝（εｋBＴ／ｑ2ＮA）1/2 …（１） 前記式（１）中、ＬDはデバイ・スクリーン長さであ
り、εは前記第１の導電型半導体基板の誘電定数であ
り、ｋBはボルツマン定数であり、Ｔは絶対温度であ
り、ｑは電荷量であり、ＮAは前記第１の導電型半導体
基板における不純物濃度である。
り、εは前記第１の導電型半導体基板の誘電定数であ
り、ｋBはボルツマン定数であり、Ｔは絶対温度であ
り、ｑは電荷量であり、ＮAは前記第１の導電型半導体
基板における不純物濃度である。
【００４４】このように構成すれば、前記ワードライン
に、１５ボルト以下の電圧を印加して、前記ドレインと
ソースとの間の電圧差が５ボルト以下となるようにし、
電荷が前記チャネルでＣｈａｎｎｅｌ Ｈｏｔ Ｅｌｅ
ｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎによってトンネリング
されて、数千個未満の電荷を前記トラップサイトに蓄積
させることによって情報の書込みを実行する記憶段階
と、前記ワードラインに、５ボルト未満の電圧を印加し
て、前記ソースとドレインとの間の電圧を２ボルト以下
として、前記トラップサイトに電荷が蓄積されている場
合には、オフ状態となって電流が流れず、かつ前記トラ
ップサイトに電荷が蓄積されていない場合にオン状態と
なって電流が流れる状態を前記センスアンプで感知する
読取段階とを有する単一電荷蓄積ＭＮＯＳメモリの駆動
方法となる。
に、１５ボルト以下の電圧を印加して、前記ドレインと
ソースとの間の電圧差が５ボルト以下となるようにし、
電荷が前記チャネルでＣｈａｎｎｅｌ Ｈｏｔ Ｅｌｅ
ｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎによってトンネリング
されて、数千個未満の電荷を前記トラップサイトに蓄積
させることによって情報の書込みを実行する記憶段階
と、前記ワードラインに、５ボルト未満の電圧を印加し
て、前記ソースとドレインとの間の電圧を２ボルト以下
として、前記トラップサイトに電荷が蓄積されている場
合には、オフ状態となって電流が流れず、かつ前記トラ
ップサイトに電荷が蓄積されていない場合にオン状態と
なって電流が流れる状態を前記センスアンプで感知する
読取段階とを有する単一電荷蓄積ＭＮＯＳメモリの駆動
方法となる。
【００４５】本発明に係る第２０の態様は、前記第１９
の態様において、前記記憶段階は、前記ソースとドレイ
ンとをオープンさせて、前記ワードラインに１５ボルト
以下の電圧を印加することによって電荷が前記トラップ
サイトに蓄積されるように構成された単一電荷蓄積ＭＮ
ＯＳメモリの駆動方法であることを特徴とする。このよ
うに構成すれば、前記ワードラインに、１５ボルト以下
の電圧を印加して前記基板の電荷がＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇによって数千個未満
の電荷を前記トラップサイトに蓄積できる単一電荷蓄積
ＭＮＯＳメモリの駆動方法となる。
の態様において、前記記憶段階は、前記ソースとドレイ
ンとをオープンさせて、前記ワードラインに１５ボルト
以下の電圧を印加することによって電荷が前記トラップ
サイトに蓄積されるように構成された単一電荷蓄積ＭＮ
ＯＳメモリの駆動方法であることを特徴とする。このよ
うに構成すれば、前記ワードラインに、１５ボルト以下
の電圧を印加して前記基板の電荷がＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇによって数千個未満
の電荷を前記トラップサイトに蓄積できる単一電荷蓄積
ＭＮＯＳメモリの駆動方法となる。
【００４６】本発明に係る第２１の態様は、前記第１９
の態様または前記第２０の態様において、前記記憶する
段階が、一定の時間間隔で繰り返して情報の記憶状態が
消失することを防止するように構成された単一電荷蓄積
ＭＮＯＳメモリの駆動方法であることを特徴とする。こ
のように構成すれば、確実に長期間に渡って情報の記憶
を保持できる単一電荷蓄積ＭＮＯＳメモリとなる。
の態様または前記第２０の態様において、前記記憶する
段階が、一定の時間間隔で繰り返して情報の記憶状態が
消失することを防止するように構成された単一電荷蓄積
ＭＮＯＳメモリの駆動方法であることを特徴とする。こ
のように構成すれば、確実に長期間に渡って情報の記憶
を保持できる単一電荷蓄積ＭＮＯＳメモリとなる。
【００４７】本発明に係る第２２の態様は、第１の導電
型半導体基板と、前記第１の導電型半導体基板の上部に
形成された反転層のチャネルと、前記第１の導電型半導
体基板の上部に前記チャネルを挟んでその両側に第２の
導電型不純物がドーピングされたソース及びドレイン
と、前記チャネル上に形成された第１の酸化物層と、前
記第１の酸化物層上に形成された窒化物層と、前記窒化
物層上に形成された第２の酸化物層と、前記第２の酸化
物層上に形成されたゲートと、前記第１の酸化物層と窒
化物層との間に形成されて電荷が蓄積されるトラップサ
イトとを具備し、かつ前記チャネルの幅が、下記式
（１）で表わされるデバイ・スクリーン長さＬ Dを越え
ないように形成された単一電荷蓄積ＭＯＮＯＳメモリを
駆動する方法において、前記単一電荷蓄積ＭＯＮＯＳメ
モリに含まれるメモリセルのゲートを連結してワードラ
インとし、前記メモリセルのドレインを連結してビット
ラインとし、このビットラインにセンスアンプを連結し
た状態で、前記ワードラインに１５ボルト以下の電圧を
印加して前記ドレインとソースとの間の電圧差が５ボル
ト以下の電圧となるようにし、電荷が前記チャネルでＣ
ｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃ
ｔｉｏｎによりトンネリングされることによって、電荷
が前記トラップサイトに蓄積されるようにして行う情報
の記憶を実行する記憶段階、及び前記ワードラインに５
ボルト未満の電圧を印加し、前記ソースとドレインとの
間に２ボルト以下の電圧を印加したとき、前記ソースと
ドレインとの間で電流が流れる状態を前記センスアンプ
で感知するようにして前記記憶段階によって記憶された
情報の読取りを実行する読取段階を含む単一電荷蓄積Ｍ
ＯＮＯＳメモリの駆動方法であることを特徴とする。
型半導体基板と、前記第１の導電型半導体基板の上部に
形成された反転層のチャネルと、前記第１の導電型半導
体基板の上部に前記チャネルを挟んでその両側に第２の
導電型不純物がドーピングされたソース及びドレイン
と、前記チャネル上に形成された第１の酸化物層と、前
記第１の酸化物層上に形成された窒化物層と、前記窒化
物層上に形成された第２の酸化物層と、前記第２の酸化
物層上に形成されたゲートと、前記第１の酸化物層と窒
化物層との間に形成されて電荷が蓄積されるトラップサ
イトとを具備し、かつ前記チャネルの幅が、下記式
（１）で表わされるデバイ・スクリーン長さＬ Dを越え
ないように形成された単一電荷蓄積ＭＯＮＯＳメモリを
駆動する方法において、前記単一電荷蓄積ＭＯＮＯＳメ
モリに含まれるメモリセルのゲートを連結してワードラ
インとし、前記メモリセルのドレインを連結してビット
ラインとし、このビットラインにセンスアンプを連結し
た状態で、前記ワードラインに１５ボルト以下の電圧を
印加して前記ドレインとソースとの間の電圧差が５ボル
ト以下の電圧となるようにし、電荷が前記チャネルでＣ
ｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃ
ｔｉｏｎによりトンネリングされることによって、電荷
が前記トラップサイトに蓄積されるようにして行う情報
の記憶を実行する記憶段階、及び前記ワードラインに５
ボルト未満の電圧を印加し、前記ソースとドレインとの
間に２ボルト以下の電圧を印加したとき、前記ソースと
ドレインとの間で電流が流れる状態を前記センスアンプ
で感知するようにして前記記憶段階によって記憶された
情報の読取りを実行する読取段階を含む単一電荷蓄積Ｍ
ＯＮＯＳメモリの駆動方法であることを特徴とする。
【００４８】 ＬD＝（εｋBＴ／ｑ2ＮA）1/2 …（１） 前記式（１）中、ＬDはデバイ・スクリーン長さであ
り、εは前記第１の導電型半導体基板の誘電定数であ
り、ｋBはボルツマン定数であり、Ｔは絶対温度であ
り、ｑは電荷量であり、ＮAは前記第１の導電型半導体
基板における不純物濃度である。
り、εは前記第１の導電型半導体基板の誘電定数であ
り、ｋBはボルツマン定数であり、Ｔは絶対温度であ
り、ｑは電荷量であり、ＮAは前記第１の導電型半導体
基板における不純物濃度である。
【００４９】このように構成すれば、前記ワードライン
に、１５ボルト以下の電圧を印加して、前記ドレインと
ソースとの間の電圧差が５ボルト以下の電圧となるよう
にすることによって、電荷が前記チャネルでＣｈａｎｎ
ｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ
によりトンネリングされて数千個未満の電荷が前記とラ
ップサイトに蓄積されて情報の書込みを実行する記憶段
階と、前記ワードラインに、５ボルト未満の電圧を印加
して、前記ソースとドレインとの間の電圧を２ボルト以
下としたとき、前記トラップサイトに電荷が蓄積されて
いる場合にはオフ状態となって電流が流れず、前記トラ
ップサイトに電荷が蓄積されていない場合にはオン状態
となって電流が流れることを前記センスアンプで感知す
るようにして情報の記憶の読取り実行する読取段階を有
する単一電荷蓄積ＭＯＮＯＳメモリの駆動方法となる。
に、１５ボルト以下の電圧を印加して、前記ドレインと
ソースとの間の電圧差が５ボルト以下の電圧となるよう
にすることによって、電荷が前記チャネルでＣｈａｎｎ
ｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ
によりトンネリングされて数千個未満の電荷が前記とラ
ップサイトに蓄積されて情報の書込みを実行する記憶段
階と、前記ワードラインに、５ボルト未満の電圧を印加
して、前記ソースとドレインとの間の電圧を２ボルト以
下としたとき、前記トラップサイトに電荷が蓄積されて
いる場合にはオフ状態となって電流が流れず、前記トラ
ップサイトに電荷が蓄積されていない場合にはオン状態
となって電流が流れることを前記センスアンプで感知す
るようにして情報の記憶の読取り実行する読取段階を有
する単一電荷蓄積ＭＯＮＯＳメモリの駆動方法となる。
【００５０】本発明に係る第２３の態様は、前記第２２
の態様において、前記記憶段階が、前記ソースとドレイ
ンとをオープンさせて、前記ワードラインに１５ボルト
以下の電圧を印加して前記基板の電荷がＦｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇによって数千個
未満の電荷が前記トラップサイトに蓄積されるようにし
て構成された単一電荷蓄積ＭＯＮＯＳメモリの駆動方法
であることを特徴とする。
の態様において、前記記憶段階が、前記ソースとドレイ
ンとをオープンさせて、前記ワードラインに１５ボルト
以下の電圧を印加して前記基板の電荷がＦｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇによって数千個
未満の電荷が前記トラップサイトに蓄積されるようにし
て構成された単一電荷蓄積ＭＯＮＯＳメモリの駆動方法
であることを特徴とする。
【００５１】このように構成すれば、前記ワードライン
に、１５ボルト以下の電圧を印加すると、前記基板の電
荷がＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉ
ｎｇによって数千個未満の電荷が前記トラップサイトに
蓄積されて前記情報の書込みを実行できる単一電荷蓄積
ＭＯＮＯＳメモリの駆動方法となる。
に、１５ボルト以下の電圧を印加すると、前記基板の電
荷がＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉ
ｎｇによって数千個未満の電荷が前記トラップサイトに
蓄積されて前記情報の書込みを実行できる単一電荷蓄積
ＭＯＮＯＳメモリの駆動方法となる。
【００５２】本発明に係る第２４の態様は、前記第２２
の態様または前記第２３の態様において、前記記憶段階
が、一定の時間間隔で繰り返して情報の記憶状態が消失
することを防止するように構成された単一電荷蓄積ＭＮ
ＯＳメモリの駆動方法であることを特徴とする。このよ
うに構成すれば、確実に長期間に渡って情報の記憶を保
持できる単一電荷蓄積ＭＯＮＯＳメモリとなる。
の態様または前記第２３の態様において、前記記憶段階
が、一定の時間間隔で繰り返して情報の記憶状態が消失
することを防止するように構成された単一電荷蓄積ＭＮ
ＯＳメモリの駆動方法であることを特徴とする。このよ
うに構成すれば、確実に長期間に渡って情報の記憶を保
持できる単一電荷蓄積ＭＯＮＯＳメモリとなる。
【００５３】
【発明の実施の形態】以下、添付した図面を参照しなが
ら本発明に係るＭＮＯＳ系メモリ及びその駆動方法を詳
細に説明する。なお、本発明はこの実施の形態のみに限
定されるものではなく、本発明の技術的思想に基づく限
りにおいて適宜に変更することが可能である。
ら本発明に係るＭＮＯＳ系メモリ及びその駆動方法を詳
細に説明する。なお、本発明はこの実施の形態のみに限
定されるものではなく、本発明の技術的思想に基づく限
りにおいて適宜に変更することが可能である。
【００５４】本発明は既存のＭＮＯＳ及びＭＯＮＯＳメ
モリとほぼ同一な構造で構成されており、情報の書込み
による情報の記憶または記憶された情報の読取りの動作
原理も電荷をトラップサイトに蓄積することによって情
報を記憶する記憶段階を実行し、これらの電荷によるス
レショルド電圧（しきい値電圧）の変化（ΔＶth）から
前記記憶段階によって記憶された情報の読取る読取段階
を実行するという点で、既存のＭＮＯＳ及びＭＯＮＯＳ
(ＳＯＮＯＳ（Ｓｅｍｉｃｎｄｕｃｔｏｒ Ｏｘｉｄｅ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｎｄｕｃｔ
ｏｒ）)と類似している。
モリとほぼ同一な構造で構成されており、情報の書込み
による情報の記憶または記憶された情報の読取りの動作
原理も電荷をトラップサイトに蓄積することによって情
報を記憶する記憶段階を実行し、これらの電荷によるス
レショルド電圧（しきい値電圧）の変化（ΔＶth）から
前記記憶段階によって記憶された情報の読取る読取段階
を実行するという点で、既存のＭＮＯＳ及びＭＯＮＯＳ
(ＳＯＮＯＳ（Ｓｅｍｉｃｎｄｕｃｔｏｒ Ｏｘｉｄｅ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｎｄｕｃｔ
ｏｒ）)と類似している。
【００５５】しかしながら、本発明に係るＭＮＯＳ系メ
モリが前記既存のメモリと根本的に異なる点は、本発明
に係るＭＮＯＳ系メモリがチャネル幅をデバイ・スクリ
ーン長さより小さく、あるいは同一にすることによっ
て、トラップされた単一電荷によってもスレショルド電
圧（しきい値電圧）に変化をもたらすことができるとい
うことである。
モリが前記既存のメモリと根本的に異なる点は、本発明
に係るＭＮＯＳ系メモリがチャネル幅をデバイ・スクリ
ーン長さより小さく、あるいは同一にすることによっ
て、トラップされた単一電荷によってもスレショルド電
圧（しきい値電圧）に変化をもたらすことができるとい
うことである。
【００５６】本発明は、このような情報の書込みまたは
記憶された情報の読取りの動作原理と構成とを応用する
ことによって、既存のＭＮＯＳメモリあるいはＭＯＮＯ
Ｓメモリの寸法（Ｓｃａｌｉｎｇ）限界を克服すること
を可能とし、かつ既存のＭＮＯＳあるいはＭＯＮＯＳメ
モリが情報の記憶を維持するために数万個もの電荷を必
要とするのに対して、本発明に係るメモリＭＮＯＳ系メ
モリでは数千個未満の電荷のみで情報の記憶を維持する
ことができるようにしたものである。
記憶された情報の読取りの動作原理と構成とを応用する
ことによって、既存のＭＮＯＳメモリあるいはＭＯＮＯ
Ｓメモリの寸法（Ｓｃａｌｉｎｇ）限界を克服すること
を可能とし、かつ既存のＭＮＯＳあるいはＭＯＮＯＳメ
モリが情報の記憶を維持するために数万個もの電荷を必
要とするのに対して、本発明に係るメモリＭＮＯＳ系メ
モリでは数千個未満の電荷のみで情報の記憶を維持する
ことができるようにしたものである。
【００５７】このように、本発明においては、情報の記
憶の維持に必要な電荷の数が、既存のＭＮＯＳメモリあ
るいはＭＯＮＯＳメモリに比べて著しく少ないために、
超低消費電力化と超高集積化とを同時に満足させるＭＮ
ＯＳ系メモリを具現化したという点が大きな特徴であ
る。
憶の維持に必要な電荷の数が、既存のＭＮＯＳメモリあ
るいはＭＯＮＯＳメモリに比べて著しく少ないために、
超低消費電力化と超高集積化とを同時に満足させるＭＮ
ＯＳ系メモリを具現化したという点が大きな特徴であ
る。
【００５８】図２（Ａ）は、本発明に係るＭＮＯＳメモ
リのチャネル領域を具体的に示す分解斜視図であり、図
２（Ｂ）は、図２（Ａ）のＭＮＯＳメモリをＡ−Ａ'ラ
インに沿って切断した垂直断面の模式図である。図２
（Ａ）に示されるように、本発明に係るＭＮＯＳメモリ
は、ｐ型半導体基板２０上部に反転層のチャネル２１を
挟んでその両側にドーピングによってｎ+型に形成され
たソース２２とドレイン２３とを備えて、チャネル２１
上にはＳｉＯ2で構成されるトンネルオキサイド層２４
とＳｉ3Ｎ4で構成される窒化物薄膜２５とが順次に積層
され、その上にゲート２６が積層された構造を有する。
リのチャネル領域を具体的に示す分解斜視図であり、図
２（Ｂ）は、図２（Ａ）のＭＮＯＳメモリをＡ−Ａ'ラ
インに沿って切断した垂直断面の模式図である。図２
（Ａ）に示されるように、本発明に係るＭＮＯＳメモリ
は、ｐ型半導体基板２０上部に反転層のチャネル２１を
挟んでその両側にドーピングによってｎ+型に形成され
たソース２２とドレイン２３とを備えて、チャネル２１
上にはＳｉＯ2で構成されるトンネルオキサイド層２４
とＳｉ3Ｎ4で構成される窒化物薄膜２５とが順次に積層
され、その上にゲート２６が積層された構造を有する。
【００５９】そして、チャネル２１とゲート２６との間
に積層されたトンネルオキサイド層２４と窒化物薄膜２
５との間には電荷が蓄積されるトラップサイト２７が形
成されている。このように、本発明に係るＭＮＯＳメモ
リは基本構造においては既存のＭＮＯＳメモリと同一で
あるが、チャネル２１の幅がデバイ・スクリーン長さよ
り小さく、または同一の大きさに形成されている。した
がって、デジタル値「０」（あるいは「１」）という情
報を記憶する場合にトラップ１７に蓄積されるのに必要
な電荷の個数は、既存のＭＮＯＳメモリでは数万個にも
達するが、本発明に係るＭＮＯＳメモリではわずか数千
個未満でよい。
に積層されたトンネルオキサイド層２４と窒化物薄膜２
５との間には電荷が蓄積されるトラップサイト２７が形
成されている。このように、本発明に係るＭＮＯＳメモ
リは基本構造においては既存のＭＮＯＳメモリと同一で
あるが、チャネル２１の幅がデバイ・スクリーン長さよ
り小さく、または同一の大きさに形成されている。した
がって、デジタル値「０」（あるいは「１」）という情
報を記憶する場合にトラップ１７に蓄積されるのに必要
な電荷の個数は、既存のＭＮＯＳメモリでは数万個にも
達するが、本発明に係るＭＮＯＳメモリではわずか数千
個未満でよい。
【００６０】このような構造を有するＭＮＯＳメモリ
は、当該分野で従来公知のＦＥＴ製造方法と同様の方法
で製造することができる。このようなＭＮＯＳメモリを
製作する場合、Ｓｉ基板２０の不純物濃度は、１０13〜
１０17／ｃｍ3の範囲とし、Ｓｉ基板２０の不純物濃度
によってデバイ・スクリーン長さＬDを決定してチャネ
ル幅をデバイ・スクリーン長さＬDより小さく、または
同一に決定することが望ましい。
は、当該分野で従来公知のＦＥＴ製造方法と同様の方法
で製造することができる。このようなＭＮＯＳメモリを
製作する場合、Ｓｉ基板２０の不純物濃度は、１０13〜
１０17／ｃｍ3の範囲とし、Ｓｉ基板２０の不純物濃度
によってデバイ・スクリーン長さＬDを決定してチャネ
ル幅をデバイ・スクリーン長さＬDより小さく、または
同一に決定することが望ましい。
【００６１】メモリの素子構造を構成する物質としてゲ
ート（Ｍ）２６とチャネル（Ｓ）２１との間に積層され
るＮＯ（Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ；Ｓｉ3Ｎ4／Ｓｉ
Ｏ2）層２４、２５は、このような構成のほかに、各種
の誘電体の組み合わせで構成することができる。例え
ば、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯＮ
／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2、Ａ
ｌ2Ｏ3／ＳｉＯ2で、ＮＯ（Ｓｉ3Ｎ4／ＳｉＯ2）層２
４、２５を置き換えることが可能である。
ート（Ｍ）２６とチャネル（Ｓ）２１との間に積層され
るＮＯ（Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ；Ｓｉ3Ｎ4／Ｓｉ
Ｏ2）層２４、２５は、このような構成のほかに、各種
の誘電体の組み合わせで構成することができる。例え
ば、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯＮ
／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2、Ａ
ｌ2Ｏ3／ＳｉＯ2で、ＮＯ（Ｓｉ3Ｎ4／ＳｉＯ2）層２
４、２５を置き換えることが可能である。
【００６２】このようにして、誘電体の各種の組み合わ
せによって適宜に電荷を蓄積させる電荷蓄積容量を設定
することができ、前記誘電体の各種の組み合わせは当該
分野で従来公知の化学気相蒸着法（以下「ＣＶＤ法」と
略す。）、あるいは物理気相蒸着法（以下「ＰＶＤ法」
と略す。）によって形成することができる。このよう
な、前記誘電体の組み合わせにレジストを塗布した後、
電荷ビーム直接描画あるいはフォトリソグラフィとエッ
チングとを通してチャネル幅をデバイ・スクリーン長さ
ＬDより小さく、あるいは同一に形成させることができ
る。その後、ゲート２６を形成する。
せによって適宜に電荷を蓄積させる電荷蓄積容量を設定
することができ、前記誘電体の各種の組み合わせは当該
分野で従来公知の化学気相蒸着法（以下「ＣＶＤ法」と
略す。）、あるいは物理気相蒸着法（以下「ＰＶＤ法」
と略す。）によって形成することができる。このよう
な、前記誘電体の組み合わせにレジストを塗布した後、
電荷ビーム直接描画あるいはフォトリソグラフィとエッ
チングとを通してチャネル幅をデバイ・スクリーン長さ
ＬDより小さく、あるいは同一に形成させることができ
る。その後、ゲート２６を形成する。
【００６３】ゲート２６を形成するための金属（Ｍｅｔ
ａｌ；Ｍ）としては、Ａｌ、Ｗ、Ｃｏ、Ｔｉ、Ｐｏｌｙ
−Ｓｉｌｉｃｏｎ（導電型半導体；ドーピングによって
ｐ型あるいはｎ型に形成することができる。）等が挙げ
られ、これらの中から選ばれた一つの金属（または導電
型半導体）をＣＶＤ法あるいはＰＶＤ法で蒸着すること
ができる。
ａｌ；Ｍ）としては、Ａｌ、Ｗ、Ｃｏ、Ｔｉ、Ｐｏｌｙ
−Ｓｉｌｉｃｏｎ（導電型半導体；ドーピングによって
ｐ型あるいはｎ型に形成することができる。）等が挙げ
られ、これらの中から選ばれた一つの金属（または導電
型半導体）をＣＶＤ法あるいはＰＶＤ法で蒸着すること
ができる。
【００６４】そして、このようにして形成した金属（ま
たは導電型半導体）上にレジストを塗布した後、電荷ビ
ーム直接描画あるいはフォトリソグラフィとエッチング
とを通してゲートを形成する。
たは導電型半導体）上にレジストを塗布した後、電荷ビ
ーム直接描画あるいはフォトリソグラフィとエッチング
とを通してゲートを形成する。
【００６５】このように形成されたＭＮＯＳメモリで
は、ＣＶＤ法あるいはＰＶＤ法の蒸着条件を適宜に設定
することによって、トラップサイト密度が１０10〜１０
15／ｃｍ2となるようにすることができる。
は、ＣＶＤ法あるいはＰＶＤ法の蒸着条件を適宜に設定
することによって、トラップサイト密度が１０10〜１０
15／ｃｍ2となるようにすることができる。
【００６６】情報の書込みを実行する方法としては、Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ
（以下「ＦＮＴ」と略す。）法、あるいはＣｈａｎｎｅ
ｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ
（以下「ＣＨＥＩ」と略す。）法を用いることができ
る。このとき、酸化物層２４の厚さは１０ｎｍ以下とす
ることが好ましい。
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ
（以下「ＦＮＴ」と略す。）法、あるいはＣｈａｎｎｅ
ｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ
（以下「ＣＨＥＩ」と略す。）法を用いることができ
る。このとき、酸化物層２４の厚さは１０ｎｍ以下とす
ることが好ましい。
【００６７】情報を記憶させるための書込み速度を早め
るためには、酸化物層２４の厚さを直接トンネリングの
み起きるようにするべく、有効等価厚さ１．５ｎｍ以下
の、自然酸化物、熱酸化物及び高誘電率（誘電定数３．
５以上）の誘電体の中から選ばれた１つを用いると都合
がよい。
るためには、酸化物層２４の厚さを直接トンネリングの
み起きるようにするべく、有効等価厚さ１．５ｎｍ以下
の、自然酸化物、熱酸化物及び高誘電率（誘電定数３．
５以上）の誘電体の中から選ばれた１つを用いると都合
がよい。
【００６８】また、本発明に係るＭＮＯＳ系メモリを比
較的低い消費電力で動作させるためには、窒化物層２５
の厚さを１００ｎｍ以下に薄く形成するか、あるいは比
較的高い誘電率（誘電定数４以上）を有する誘電体膜を
適用することが好ましい。このように窒化物層２５を構
成すれば、電界を大幅に低めることができるようになる
ため、本発明に係るＭＮＯＳ系メモリを比較的低い消費
電力で動作させることが可能となる。
較的低い消費電力で動作させるためには、窒化物層２５
の厚さを１００ｎｍ以下に薄く形成するか、あるいは比
較的高い誘電率（誘電定数４以上）を有する誘電体膜を
適用することが好ましい。このように窒化物層２５を構
成すれば、電界を大幅に低めることができるようになる
ため、本発明に係るＭＮＯＳ系メモリを比較的低い消費
電力で動作させることが可能となる。
【００６９】図３は、本発明に係るＭＯＮＯＳメモリの
垂直断面の模式図である。図３に示されるように、本発
明に係るＭＯＮＯＳメモリは、ｐ型半導体基板３０上部
に反転層のチャネル３１を挟んで、その両側にドーピン
グによってｎ+に形成されたソース３２とドレイン３３
とを備え、チャネル３１上にはＳｉＯ2から構成される
トンネルオキサイド層３４とＳｉ3Ｎ4から構成される窒
化物薄膜３５とが順次に積層され、その上に酸化物層３
８とゲート３６とが積層された構造を有する。
垂直断面の模式図である。図３に示されるように、本発
明に係るＭＯＮＯＳメモリは、ｐ型半導体基板３０上部
に反転層のチャネル３１を挟んで、その両側にドーピン
グによってｎ+に形成されたソース３２とドレイン３３
とを備え、チャネル３１上にはＳｉＯ2から構成される
トンネルオキサイド層３４とＳｉ3Ｎ4から構成される窒
化物薄膜３５とが順次に積層され、その上に酸化物層３
８とゲート３６とが積層された構造を有する。
【００７０】そしてチャネル３１とゲート３６との間に
積層されたトンネルオキサイド層３４と窒化物薄膜３５
との間には電荷が蓄積されるトラップサイト３７が形成
されている。このように、本発明に係るＭＯＮＯＳメモ
リは、既存のＭＯＮＯＳメモリと基本的な構造において
は同一であるが、本発明に係るＭＯＮＯＳメモリのチャ
ネル３１幅がデバイ・スクリーン長さより小さいかまた
は同一な大きさとなるように構成されている点で大きく
異なる。
積層されたトンネルオキサイド層３４と窒化物薄膜３５
との間には電荷が蓄積されるトラップサイト３７が形成
されている。このように、本発明に係るＭＯＮＯＳメモ
リは、既存のＭＯＮＯＳメモリと基本的な構造において
は同一であるが、本発明に係るＭＯＮＯＳメモリのチャ
ネル３１幅がデバイ・スクリーン長さより小さいかまた
は同一な大きさとなるように構成されている点で大きく
異なる。
【００７１】したがって、デジタル値「０」（あるいは
「１」）という情報を蓄積する場合に、トラップサイト
に蓄積させるのに必要な電荷の個数は既存のＭＯＮＯＳ
メモリでは数万個にも達するが、本発明に係るＭＯＮＯ
Ｓメモリでは、トラップサイトに蓄積させるのに必要な
電荷の個数は数千個未満でよい。
「１」）という情報を蓄積する場合に、トラップサイト
に蓄積させるのに必要な電荷の個数は既存のＭＯＮＯＳ
メモリでは数万個にも達するが、本発明に係るＭＯＮＯ
Ｓメモリでは、トラップサイトに蓄積させるのに必要な
電荷の個数は数千個未満でよい。
【００７２】このような構造を有するＭＯＮＯＳメモリ
は、一般によく知られたＦＥＴ製造方法と同様の方法で
製造することができる。このようなＭＯＮＯＳメモリを
製作する場合、Ｓｉ基板３０の不純物濃度は、１０10〜
１０15／ｃｍ3範囲とし、基板３０の不純物濃度によっ
てデバイ・スクリーン長さＬDを決定してチャネル幅を
デバイ・スクリーン長さＬDより小さいかあるいは同一
に決定することができる。
は、一般によく知られたＦＥＴ製造方法と同様の方法で
製造することができる。このようなＭＯＮＯＳメモリを
製作する場合、Ｓｉ基板３０の不純物濃度は、１０10〜
１０15／ｃｍ3範囲とし、基板３０の不純物濃度によっ
てデバイ・スクリーン長さＬDを決定してチャネル幅を
デバイ・スクリーン長さＬDより小さいかあるいは同一
に決定することができる。
【００７３】メモリの素子構造を構成する物質としてゲ
ート（Ｍｅｔａｌ；Ｍ）３６とチャネル（Ｓ）３１との
間に積層されるＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／
Ｏｘｉｄｅ；ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）層３４、３
５、３８は、このような構成のほかに各種の誘電体の組
み合わせを用いることができる。例えば、ＳｉＯ2／Ｔ
ｉＯ2／ＳｉＯ2、ＳｉＯ2／Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯ
2／ＳｉＯＮ／ＳｉＯ2、ＳｉＯ2／ＡｌＯＮ／ＳｉＯ2、
ＳｉＯ2／ＡｌＮ／ＳｉＯ2、ＳｉＯ2／Ａｌ2Ｏ 3／Ｓｉ
Ｏ2でＯＮＯ（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）層３４、
３５、３８を置き換えることが可能である。
ート（Ｍｅｔａｌ；Ｍ）３６とチャネル（Ｓ）３１との
間に積層されるＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／
Ｏｘｉｄｅ；ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）層３４、３
５、３８は、このような構成のほかに各種の誘電体の組
み合わせを用いることができる。例えば、ＳｉＯ2／Ｔ
ｉＯ2／ＳｉＯ2、ＳｉＯ2／Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯ
2／ＳｉＯＮ／ＳｉＯ2、ＳｉＯ2／ＡｌＯＮ／ＳｉＯ2、
ＳｉＯ2／ＡｌＮ／ＳｉＯ2、ＳｉＯ2／Ａｌ2Ｏ 3／Ｓｉ
Ｏ2でＯＮＯ（ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2）層３４、
３５、３８を置き換えることが可能である。
【００７４】このように、誘電体の各種の組み合わせに
よって適宜に電荷を蓄積させる電荷蓄積容量を設定する
ことができ、前記各種の誘電体の組み合わせは、前記し
たＣＶＤ法、あるいはＰＶＤ法で形成することができ
る。このようにして形成した、前記各種の誘電体の組み
合わせの上にレジストを塗布した後、電荷ビーム直接描
画あるいはフォトリソグラフィとエッチングとを通して
チャネル幅をデバイ・スクリーン長さＬDより小さく、
あるいは同一に形成させると都合がよい。
よって適宜に電荷を蓄積させる電荷蓄積容量を設定する
ことができ、前記各種の誘電体の組み合わせは、前記し
たＣＶＤ法、あるいはＰＶＤ法で形成することができ
る。このようにして形成した、前記各種の誘電体の組み
合わせの上にレジストを塗布した後、電荷ビーム直接描
画あるいはフォトリソグラフィとエッチングとを通して
チャネル幅をデバイ・スクリーン長さＬDより小さく、
あるいは同一に形成させると都合がよい。
【００７５】そして、このようにしてＯＮＯ層３４、３
５、３８を形成した後、ゲート３６を形成する。ゲート
３６を形成するための金属（Ｍｅｔａｌ：Ｍ）として
は、Ａｌ、Ｗ、Ｃｏ、Ｔｉ、Ｐｏｌｙ−ｓｉｌｉｃｏｎ
（導電型半導体：ドーピングによってｐ型あるいはｎ型
に形成する。）等が挙げられる。これらの中から選ばれ
た一つの金属（導電型半導体）をＣＶＤ法、あるいはＰ
ＶＤ法でゲート３６を形成することができる。
５、３８を形成した後、ゲート３６を形成する。ゲート
３６を形成するための金属（Ｍｅｔａｌ：Ｍ）として
は、Ａｌ、Ｗ、Ｃｏ、Ｔｉ、Ｐｏｌｙ−ｓｉｌｉｃｏｎ
（導電型半導体：ドーピングによってｐ型あるいはｎ型
に形成する。）等が挙げられる。これらの中から選ばれ
た一つの金属（導電型半導体）をＣＶＤ法、あるいはＰ
ＶＤ法でゲート３６を形成することができる。
【００７６】つぎに、レジストを塗布した後、電荷ビー
ム直接描画あるいはフォトリソグラフィとエッチングと
を通してゲート３６を形成する。このように形成された
ＭＯＮＯＳメモリは、トラップサイト密度が１０10〜１
０15／ｃｍ2となるように蒸着条件を設定すると都合が
よい。
ム直接描画あるいはフォトリソグラフィとエッチングと
を通してゲート３６を形成する。このように形成された
ＭＯＮＯＳメモリは、トラップサイト密度が１０10〜１
０15／ｃｍ2となるように蒸着条件を設定すると都合が
よい。
【００７７】情報の書込みを実行する方法としては、Ｆ
ＮＴ法、あるいはＣＨＥＩ法が用いられる。その際、酸
化物層３４の厚さは１０ｎｍ以下とすることが好まし
い。また、このとき、情報を記憶させるための書込み速
度を増加させるために、第１の酸化物層３４の厚さを直
接トンネリングのみ起きるように、有効等価厚さが１．
５ｎｍ以下の自然酸化物、熱酸化物及び高誘電率（誘電
定数３．５以上）の高誘電体の中から選ばれた１つを利
用することが望ましい。
ＮＴ法、あるいはＣＨＥＩ法が用いられる。その際、酸
化物層３４の厚さは１０ｎｍ以下とすることが好まし
い。また、このとき、情報を記憶させるための書込み速
度を増加させるために、第１の酸化物層３４の厚さを直
接トンネリングのみ起きるように、有効等価厚さが１．
５ｎｍ以下の自然酸化物、熱酸化物及び高誘電率（誘電
定数３．５以上）の高誘電体の中から選ばれた１つを利
用することが望ましい。
【００７８】さらに、本発明に係るＭＮＯＳ系メモリを
比較的低い消費電力で駆動させるために、窒化物層３５
の厚さを１０ｎｍ以下に薄くするか、あるいは比較的高
い誘電率（誘電定数３．５以上）を有する誘電体膜を適
用することが好ましい。そしてさらに、第２の酸化物層
３８の厚さを１００ｎｍ以下とすれば、電界を大幅に低
めることができて、本発明に係るＭＮＯＳ系メモリの消
費電力より一層低減させることが可能となる。
比較的低い消費電力で駆動させるために、窒化物層３５
の厚さを１０ｎｍ以下に薄くするか、あるいは比較的高
い誘電率（誘電定数３．５以上）を有する誘電体膜を適
用することが好ましい。そしてさらに、第２の酸化物層
３８の厚さを１００ｎｍ以下とすれば、電界を大幅に低
めることができて、本発明に係るＭＮＯＳ系メモリの消
費電力より一層低減させることが可能となる。
【００７９】以上のような構成を備える本発明に係るＭ
ＮＯＳ系（ＭＮＯＳ、ＭＯＮＯＳ）メモリの動作原理は
次の通りである。本発明は、不揮発性ＭＮＯＳ系メモリ
の信頼性を高めるとともに、極めて小いさな消費電力
と、超高速動作（ｎｓｅｃ（ナノ秒）オーダー）と、超
高集積化とを実現させるために、チャネル幅をデバイ・
スクリーン長さ以下、あるいは同一な長さに縮小するこ
とによって、トラップサイトに蓄積された電荷一つのみ
によってもチャネルをスクリーン（遮蔽）できるという
原理に着目し、創作されたものである。デバイ・スクリ
ーン長さは、下記式（１）のように表わされる。
ＮＯＳ系（ＭＮＯＳ、ＭＯＮＯＳ）メモリの動作原理は
次の通りである。本発明は、不揮発性ＭＮＯＳ系メモリ
の信頼性を高めるとともに、極めて小いさな消費電力
と、超高速動作（ｎｓｅｃ（ナノ秒）オーダー）と、超
高集積化とを実現させるために、チャネル幅をデバイ・
スクリーン長さ以下、あるいは同一な長さに縮小するこ
とによって、トラップサイトに蓄積された電荷一つのみ
によってもチャネルをスクリーン（遮蔽）できるという
原理に着目し、創作されたものである。デバイ・スクリ
ーン長さは、下記式（１）のように表わされる。
【００８０】 ＬD＝（εｋBＴ／ｑ2ＮA）1/2 …（１） 前記式（１）中、εは前記第１の導電型半導体基板の誘
電定数であり、ｋBはボルツマン（Ｂｏｌｔｚｍａｎｎ'
ｓ）定数であり、Ｔは絶対温度であり、ｑは電荷量であ
り、ＮAは前記第１の導電型半導体基板における不純物
濃度である。
電定数であり、ｋBはボルツマン（Ｂｏｌｔｚｍａｎｎ'
ｓ）定数であり、Ｔは絶対温度であり、ｑは電荷量であ
り、ＮAは前記第１の導電型半導体基板における不純物
濃度である。
【００８１】また、基板における不純物濃度（ＮA）と
デバイ・スクリーン長さ（ＬD）との関係を表１に示
す。
デバイ・スクリーン長さ（ＬD）との関係を表１に示
す。
【００８２】
【表１】
【００８３】表１を参照すると、電荷のデバイ・スクリ
ーン長さは、基板における不純物濃度に依存しており、
基板における不純物濃度が高い程、デバイ・スクリーン
長さは小さくなっていることが分かる。したがって、例
えばＬDを１００ｎｍと仮定し、基板における不純物濃
度を１０15〜１０16ｃｍ-3の範囲とした場合には、その
ときのチャネル幅は１００ｎｍあるいはそれ以下にする
と都合がよい。このようにチャネル幅を調節した後、電
荷一つのみをトラップサイトに蓄積すると電荷一つのみ
がチャネルをスクリーン（遮蔽）して下記式（２）で表
わされるスレショルド電圧（しきい値電圧）ΔＶthを有
するものとなる。
ーン長さは、基板における不純物濃度に依存しており、
基板における不純物濃度が高い程、デバイ・スクリーン
長さは小さくなっていることが分かる。したがって、例
えばＬDを１００ｎｍと仮定し、基板における不純物濃
度を１０15〜１０16ｃｍ-3の範囲とした場合には、その
ときのチャネル幅は１００ｎｍあるいはそれ以下にする
と都合がよい。このようにチャネル幅を調節した後、電
荷一つのみをトラップサイトに蓄積すると電荷一つのみ
がチャネルをスクリーン（遮蔽）して下記式（２）で表
わされるスレショルド電圧（しきい値電圧）ΔＶthを有
するものとなる。
【００８４】 ΔＶth＝ｎｑ（ｔn＋ｔ0εn／ε0）／εn …（２） 前記式（２）中、ｎはトラップ密度を表わし、通常１０
11〜１０14／ｃｍ2であり、ｔnは窒化物厚さであり、ｔ
0は酸化物の厚さであり、ε0及びεnは、各々酸化物と
窒化物との誘電定数である。
11〜１０14／ｃｍ2であり、ｔnは窒化物厚さであり、ｔ
0は酸化物の厚さであり、ε0及びεnは、各々酸化物と
窒化物との誘電定数である。
【００８５】もし、トラップ密度が１０13／ｃｍ2であ
り、かつ有効厚さが３．５ｎｍである場合には、トラッ
プ当たり一つの電荷によるスレショルド電圧（しきい値
電圧）ΔＶthは１．５ボルトに達して、このことはサブ
スレショルド電流（副しきい値電流）を数十万分の１程
度に小さくすることができることを意味する。
り、かつ有効厚さが３．５ｎｍである場合には、トラッ
プ当たり一つの電荷によるスレショルド電圧（しきい値
電圧）ΔＶthは１．５ボルトに達して、このことはサブ
スレショルド電流（副しきい値電流）を数十万分の１程
度に小さくすることができることを意味する。
【００８６】すなわち、本発明に係るＭＮＯＳ（または
ＭＯＮＯＳ）メモリは、チャネル幅をデバイ・スクリー
ン長さに縮小すると単一の電荷による電荷蓄積の効果を
メモリに利用することができ、基板の不純物濃度を適切
に調節することによって、ナノメートルオーダーで微細
加工が行われる、いわゆる「ナノテクノロジー（Ｎａｎ
ｏｔｅｃｈ．）」を応用することなく、既存の技術を応
用して超高集積メモリを実現できるという大きな長所が
ある。
ＭＯＮＯＳ）メモリは、チャネル幅をデバイ・スクリー
ン長さに縮小すると単一の電荷による電荷蓄積の効果を
メモリに利用することができ、基板の不純物濃度を適切
に調節することによって、ナノメートルオーダーで微細
加工が行われる、いわゆる「ナノテクノロジー（Ｎａｎ
ｏｔｅｃｈ．）」を応用することなく、既存の技術を応
用して超高集積メモリを実現できるという大きな長所が
ある。
【００８７】さらに、本発明に係るＭＮＯＳ（またはＭ
ＯＮＯＳ）メモリにあっては、前記したＩＢＭ Ｃｏ．
Ｌｔｄ．が開示している技術（米国特許＃５７１４７６
６、＃５８０１４０１）のように、ナノメートルオーダ
ーで意図した構造を有するように作製された、いわゆる
ナノ結晶を形成させなくとも、本発明に係るＭＮＯＳ
（またはＭＯＮＯＳ）メモリを作製する際の蒸着中に形
成されたトラップサイトが、ＩＢＭ Ｃｏ．Ｌｔｄ．の
ナノ結晶と同様に動作することが可能である。したがっ
て、本発明に係るＭＮＯＳ（またはＭＯＮＯＳ）メモリ
は、単にチャネル幅をデバイ・スクリーン長さ程度に縮
小するのみで、単一電荷の電荷蓄積効果を充分に活用で
きるという大きな長所を有する。
ＯＮＯＳ）メモリにあっては、前記したＩＢＭ Ｃｏ．
Ｌｔｄ．が開示している技術（米国特許＃５７１４７６
６、＃５８０１４０１）のように、ナノメートルオーダ
ーで意図した構造を有するように作製された、いわゆる
ナノ結晶を形成させなくとも、本発明に係るＭＮＯＳ
（またはＭＯＮＯＳ）メモリを作製する際の蒸着中に形
成されたトラップサイトが、ＩＢＭ Ｃｏ．Ｌｔｄ．の
ナノ結晶と同様に動作することが可能である。したがっ
て、本発明に係るＭＮＯＳ（またはＭＯＮＯＳ）メモリ
は、単にチャネル幅をデバイ・スクリーン長さ程度に縮
小するのみで、単一電荷の電荷蓄積効果を充分に活用で
きるという大きな長所を有する。
【００８８】一例を挙げると、チャネル長さを１８０ｎ
ｍとし、チャネル幅を１００ｎｍとして製造する場合
に、およそ１８００個の電荷のみで情報の書込みを実行
することができるので、消費電力を著しく低減化するこ
とが可能である。しかし、直接トンネリングによって記
憶する場合には、状況によって情報の記憶時間が他のメ
モリに比べて短くなる可能性が懸念される。
ｍとし、チャネル幅を１００ｎｍとして製造する場合
に、およそ１８００個の電荷のみで情報の書込みを実行
することができるので、消費電力を著しく低減化するこ
とが可能である。しかし、直接トンネリングによって記
憶する場合には、状況によって情報の記憶時間が他のメ
モリに比べて短くなる可能性が懸念される。
【００８９】このため、一定の時間が過ぎた後、情報の
記憶のリフレッシュ作業を行うことが好ましい。特に、
確実に長期間に渡って情報の記憶を行うためには、情報
の記憶のリフレッシュ作業が必ず行うことが望ましい。
記憶のリフレッシュ作業を行うことが好ましい。特に、
確実に長期間に渡って情報の記憶を行うためには、情報
の記憶のリフレッシュ作業が必ず行うことが望ましい。
【００９０】情報の書込みを実行する際には、ワードラ
イン（すなわちゲートで構成されたライン）に連結され
たゲートに１５ボルト以内の電圧を印加し、またソース
とドレインとの間の電圧差を５ボルト以内とすれば、電
荷がトランジスタのチャネルでＣＨＥＩによってトンネ
リングされて数千個未満の電荷がトラップサイトに蓄積
されるようになる。
イン（すなわちゲートで構成されたライン）に連結され
たゲートに１５ボルト以内の電圧を印加し、またソース
とドレインとの間の電圧差を５ボルト以内とすれば、電
荷がトランジスタのチャネルでＣＨＥＩによってトンネ
リングされて数千個未満の電荷がトラップサイトに蓄積
されるようになる。
【００９１】あるいは、ソースとドレインとはオープン
させて、ワードラインに連結されたゲートに１５ボルト
以内の電圧を印加すると、基板の電荷がＦＮＴの作用を
受けて、数千個未満の電荷がトラップサイトに蓄積され
るようになる。
させて、ワードラインに連結されたゲートに１５ボルト
以内の電圧を印加すると、基板の電荷がＦＮＴの作用を
受けて、数千個未満の電荷がトラップサイトに蓄積され
るようになる。
【００９２】記憶された情報の読取りを実行するとき
は、ゲートに５ボルト未満の電圧を印加してソースとド
レインとの間に２ボルト以下の電圧を印加すると、トラ
ップサイトに電荷が蓄積されている場合にはオフ状態と
なって電流が流れず、あるいはトラップサイトに電荷が
蓄積されていない場合にはオン状態となってソースとド
レインとの間に電流が流れるようになる。このようなソ
ースとドレインとの間を流れる電流によって生じた電圧
スイングを、ビットラインに沿って連結されたセンスア
ンプ（Ａ）で検出することができる。
は、ゲートに５ボルト未満の電圧を印加してソースとド
レインとの間に２ボルト以下の電圧を印加すると、トラ
ップサイトに電荷が蓄積されている場合にはオフ状態と
なって電流が流れず、あるいはトラップサイトに電荷が
蓄積されていない場合にはオン状態となってソースとド
レインとの間に電流が流れるようになる。このようなソ
ースとドレインとの間を流れる電流によって生じた電圧
スイングを、ビットラインに沿って連結されたセンスア
ンプ（Ａ）で検出することができる。
【００９３】図４は、本発明に係るＭＮＯＳ系メモリの
典型的な電流−電圧（Ｉ−Ｖ）特性曲線である。トラッ
プサイトに電荷が蓄積されていないときのＩ−Ｖ特性曲
線は、一般によく知られたＦＥＴのＩ−Ｖ特性曲線が示
されていることが分かる。しかしながら、電荷がトラッ
プサイトに蓄積されるとスレショルド電圧（しきい値電
圧）の変化とともに単一電荷トランジスタの典型的なＩ
−Ｖ特性であるクーロン階段を示すようになる。すなわ
ち、このことは個々の電荷が各々トラップサイトに蓄積
されたことを意味するものである。
典型的な電流−電圧（Ｉ−Ｖ）特性曲線である。トラッ
プサイトに電荷が蓄積されていないときのＩ−Ｖ特性曲
線は、一般によく知られたＦＥＴのＩ−Ｖ特性曲線が示
されていることが分かる。しかしながら、電荷がトラッ
プサイトに蓄積されるとスレショルド電圧（しきい値電
圧）の変化とともに単一電荷トランジスタの典型的なＩ
−Ｖ特性であるクーロン階段を示すようになる。すなわ
ち、このことは個々の電荷が各々トラップサイトに蓄積
されたことを意味するものである。
【００９４】以上説明したように、本発明に係る単一電
荷蓄積ＭＮＯＳ（またはＭＯＮＯＳ）メモリは、ナノメ
ートルオーダーで大きさが制御されたナノ粒子を形成さ
せることなく、該ナノ粒子と同一効果を発揮することが
できるトラップサイトを利用するので、チャネル幅のみ
デバイ・スクリーン長さ以下に縮小することによって、
単一電荷蓄積によるスレショルド電圧（しきい値電圧）
の変化（ΔＶth）を有するようになるということに大特
徴を備える。
荷蓄積ＭＮＯＳ（またはＭＯＮＯＳ）メモリは、ナノメ
ートルオーダーで大きさが制御されたナノ粒子を形成さ
せることなく、該ナノ粒子と同一効果を発揮することが
できるトラップサイトを利用するので、チャネル幅のみ
デバイ・スクリーン長さ以下に縮小することによって、
単一電荷蓄積によるスレショルド電圧（しきい値電圧）
の変化（ΔＶth）を有するようになるということに大特
徴を備える。
【００９５】したがって、本発明に係る単一電荷蓄積Ｍ
ＮＯＳ（またはＭＯＮＯＳ）メモリは、ナノメートルオ
ーダーで制御して形成されたナノ粒子、あるいはナノメ
ートルオーダーのフローティングゲートの製作などが必
要なフローティングゲート型セットフラッシュメモリと
は異なり、既存のＦＥＴ技術をそのまま適用することが
できて超高集積（１６Ｇ以上）化が容易となり、かつ信
頼性が高いものとなる。
ＮＯＳ（またはＭＯＮＯＳ）メモリは、ナノメートルオ
ーダーで制御して形成されたナノ粒子、あるいはナノメ
ートルオーダーのフローティングゲートの製作などが必
要なフローティングゲート型セットフラッシュメモリと
は異なり、既存のＦＥＴ技術をそのまま適用することが
できて超高集積（１６Ｇ以上）化が容易となり、かつ信
頼性が高いものとなる。
【００９６】一般に、既存のＮＶＲＯＭ（フラッシュメ
モリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ）では、デジタル値
「０」を表示するために数万個の電荷をトラップサイト
に蓄積する必要があるが、本発明に係る単一電荷蓄積Ｍ
ＮＯＳ（またはＭＯＮＯＳ）メモリは、数千個未満の電
荷でデジタル値「０」を維持することができるため、消
費電力を大幅に低減化することができる。
モリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ）では、デジタル値
「０」を表示するために数万個の電荷をトラップサイト
に蓄積する必要があるが、本発明に係る単一電荷蓄積Ｍ
ＮＯＳ（またはＭＯＮＯＳ）メモリは、数千個未満の電
荷でデジタル値「０」を維持することができるため、消
費電力を大幅に低減化することができる。
【００９７】すなわち、消費電力（ｐｏｗｅｒ；Ｐ）
は、一般に下記式（３）で表わされるが、下記式（３）
からも明らかなように、既存のＮＶＲＯＭに比べて本発
明に係るＭＮＯＳ系メモリは、記憶状態を維持するため
に必要な電荷数が数十分の１程度と少ないために、デジ
タル値「０」を維持するために必要な消費電力は単純計
算によって単位セル当たり数十分の１程度以下に低減化
することができる。
は、一般に下記式（３）で表わされるが、下記式（３）
からも明らかなように、既存のＮＶＲＯＭに比べて本発
明に係るＭＮＯＳ系メモリは、記憶状態を維持するため
に必要な電荷数が数十分の１程度と少ないために、デジ
タル値「０」を維持するために必要な消費電力は単純計
算によって単位セル当たり数十分の１程度以下に低減化
することができる。
【００９８】 Ｐ＝ｃ＊ｖ2＊ｆ＝Ｑ＊ｖ＊ｆ＝ｎ＊ｑ＊ｖ＊ｆ …（３） 前記式（３）中、ｃは容量であり、ｖは動作電圧であ
り、ｆは周波数であり、Ｑは蓄積電荷量であり、ｎは電
荷の個数であり、qは電荷量である。
り、ｆは周波数であり、Ｑは蓄積電荷量であり、ｎは電
荷の個数であり、qは電荷量である。
【００９９】
【発明の効果】以上説明した通り、本発明に係るＭＮＯ
Ｓ系メモリによれば、数千個未満の電荷でメモリを動作
させるため、既存のＮＶＲＯＭに比べて情報の書込み動
作、または情報の記憶を消去する動作に要する時間を大
幅短くすることができて、しかもｎｓｅｃ（ナノ秒）オ
ーダーでの高速動作化が実現可能となる。
Ｓ系メモリによれば、数千個未満の電荷でメモリを動作
させるため、既存のＮＶＲＯＭに比べて情報の書込み動
作、または情報の記憶を消去する動作に要する時間を大
幅短くすることができて、しかもｎｓｅｃ（ナノ秒）オ
ーダーでの高速動作化が実現可能となる。
【０１００】さらに、本発明に係るＭＮＯＳ系メモリに
含まれる素子の金属配線を流れる電荷の数が、既存のＮ
ＶＲＯＭに比べて少ないためにエレクトロマイグレーシ
ョンによる金属配線切断の心配がない。特に、直接トン
ネリングによって電荷を蓄積させるためにホットキャリ
ヤによる素子の劣化の心配がないことは特筆すべきこと
である。
含まれる素子の金属配線を流れる電荷の数が、既存のＮ
ＶＲＯＭに比べて少ないためにエレクトロマイグレーシ
ョンによる金属配線切断の心配がない。特に、直接トン
ネリングによって電荷を蓄積させるためにホットキャリ
ヤによる素子の劣化の心配がないことは特筆すべきこと
である。
【０１０１】また、本発明に係るＭＮＯＳ系メモリに含
まれる素子が動作する際に、熱発生による問題が可及的
に低く抑えられる。したがって、既存のＮＶＲＯＭにお
いては、高集積化に伴って比較的大きな熱発生が生じる
という問題があったが、本発明に係るＭＮＯＳ系メモリ
にあっては、このような問題が解決されたのでテラビッ
ト（Ｔｂ）単位の高集積化も可能となる。
まれる素子が動作する際に、熱発生による問題が可及的
に低く抑えられる。したがって、既存のＮＶＲＯＭにお
いては、高集積化に伴って比較的大きな熱発生が生じる
という問題があったが、本発明に係るＭＮＯＳ系メモリ
にあっては、このような問題が解決されたのでテラビッ
ト（Ｔｂ）単位の高集積化も可能となる。
【０１０２】そして、本発明に係るＭＮＯＳ系メモリに
よれば、超高集積フラッシュメモリ、超高集積ＥＥＰＲ
ＯＭ及びＥＰＲＯＭ、ＤＲＡＭ、集積ＥＥＰＲＯＭある
いはＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等に適用可能であ
る。
よれば、超高集積フラッシュメモリ、超高集積ＥＥＰＲ
ＯＭ及びＥＰＲＯＭ、ＤＲＡＭ、集積ＥＥＰＲＯＭある
いはＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等に適用可能であ
る。
【図１】図１（Ａ）は、従来の代表的な不揮発性ＭＮＯ
Ｓメモリの断面の模式図である。図１（Ｂ）は、図１
（Ａ）の不揮発性ＭＮＯＳメモリの動作特性を示す電流
−電圧（Ｉ−Ｖ）特性曲線である。
Ｓメモリの断面の模式図である。図１（Ｂ）は、図１
（Ａ）の不揮発性ＭＮＯＳメモリの動作特性を示す電流
−電圧（Ｉ−Ｖ）特性曲線である。
【図２】図２（Ａ）は、本発明に係るＭＮＯＳメモリの
チャネル領域を具体的に示す分解斜視図である。図２
（Ｂ）は、図２（Ａ）のＭＮＯＳメモリをＡ−Ａ'ライ
ンに沿って切断した垂直断面の模式図である。
チャネル領域を具体的に示す分解斜視図である。図２
（Ｂ）は、図２（Ａ）のＭＮＯＳメモリをＡ−Ａ'ライ
ンに沿って切断した垂直断面の模式図である。
【図３】本発明に係るＭＯＮＯＳメモリの垂直断面の模
式図である。
式図である。
【図４】本発明に係るメモリの典型的な電流−電圧（Ｉ
−Ｖ）特性曲線である。
−Ｖ）特性曲線である。
２０ 基板 ２１ チャネル ２２ ソース ２３ ドレイン ２４ トンネルオキサイド層（酸化物層） ２５ 窒化物薄膜 ２６ ゲート ２７ トラップサイト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 炳 晩 大韓民国 京畿道 軍浦市 衿井洞 871 −11番地茶山アパート 301棟 1101号 (72)発明者 尹 錫 烈 大韓民国 ソウル特別市 松坡区 新川洞 ７番地 薔薇アパート 21棟 206号 (72)発明者 盧 亨 来 大韓民国 城南市 盆唐区 九美洞 111 番地 グランドビール 306棟 303号
Claims (24)
- 【請求項１】 第１の導電型半導体基板と、 前記第１の導電型半導体基板の上部に形成された反転層
のチャネルと、 前記第１の導電型半導体基板の上部に前記チャネルを挟
んでその両側に第２の導電型不純物がドーピングされた
ソース及びドレインと、 前記チャネル上に形成された酸化物層と、 前記酸化物層上に形成された窒化物層と、 前記窒化物層上に形成されたゲートと、 前記酸化物層と窒化物層との間に形成された、電荷が一
つずつ蓄積されるトラップサイトと、を備えたＭＮＯＳ
（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ ＯｘｉｄｅＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ）メモリにおいて、 前記チャネルの幅が、下記式（１）で表わされるデバイ
・スクリーン長さ（Ｄｅｂｙｅ Ｓｃｒｅｅｎ Ｌｅｎ
ｇｔｈ：デバイ遮蔽長）ＬDを越えないように形成され
たことを特徴とする単一電荷蓄積ＭＮＯＳメモリ。 ＬD＝（εｋBＴ／ｑ2ＮA）1/2 …（１） 前記式（１）中、ＬDはデバイ・スクリーン長さを表わ
し、εは前記第１の導電型半導体基板の誘電定数を表わ
し、ｋBはボルツマン定数を表わし、Ｔは絶対温度を表
わし、ｑは電荷量を表わし、ＮAは前記第１の導電型半
導体基板における不純物濃度を表わす。 - 【請求項２】 前記第１の導電型半導体基板は、ｐ型シ
リコン基板で構成され、かつ、前記第２の導電型はｎ+
型であることを特徴とする請求項１に記載の単一電荷蓄
積ＭＮＯＳメモリ。 - 【請求項３】 前記第１の導電型半導体基板を構成する
ｐ型シリコン基板中の不純物濃度ＮAは、１０13〜１０
17／ｃｍ3の範囲内にあることを特徴とする請求項２に
記載の単一電荷蓄積ＭＮＯＳメモリ。 - 【請求項４】 前記酸化物層は、層の厚さが１０ｎｍ以
下であることを特徴とする請求項２に記載の単一電荷蓄
積ＭＮＯＳメモリ。 - 【請求項５】 前記酸化物層は、層の厚さが１．５ｎｍ
以下である、自然酸化物、熱酸化物及び誘電定数３．５
以上の高誘電体の中から選ばれた一つで形成されたこと
を特徴とする請求項２に記載の単一電荷蓄積ＭＮＯＳメ
モリ。 - 【請求項６】 前記窒化物層は、層の厚さが１００ｎｍ
以下に形成された、あるいは、誘電定数３．５以上の高
誘電体膜で形成されたことを特徴とする請求項２に記載
の単一電荷蓄積ＭＮＯＳメモリ。 - 【請求項７】 前記酸化物層及び窒化物層の積層構造を
構成する窒化物／酸化物の組み合わせは、Ｓｉ3Ｎ4／Ｓ
ｉＯ2、ＴｉＯ2／ＳｉＯ2、Ｔａ2Ｏ5／ＳｉＯ2、ＳｉＯ
Ｎ／ＳｉＯ2、ＡｌＯＮ／ＳｉＯ2、ＡｌＮ／ＳｉＯ2、
Ａｌ2Ｏ3／ＳｉＯ2の中から選ばれた一つであることを
特徴とする請求項２から請求項５のいずれか１項に記載
の単一電荷蓄積ＭＮＯＳメモリ。 - 【請求項８】 前記ゲートは、Ａｌ、Ｗ、Ｃｏ、Ｔｉ、
ポリシリコン（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）の中から選
ばれた一つで形成されたことを特徴とする請求項２に記
載の単一電荷蓄積ＭＮＯＳメモリ。 - 【請求項９】 前記トラップサイトの密度は、１０10〜
１０15／ｃｍ2の範囲内で形成されたことを特徴とする
請求項１または請求項２に記載の単一電荷蓄積ＭＮＯＳ
メモリ。 - 【請求項１０】 第１の導電型半導体基板と、 前記第１の導電型半導体基板の上部に形成された反転層
のチャネルと、 前記第１の導電型半導体基板の上部に前記チャネルを挟
んでその両側に第２の導電型不純物がドーピングされた
ソース及びドレインと、 前記チャネル上に形成された第１の酸化物層と、 前記第１の酸化物層上に形成された窒化物層と、 前記窒化物層上に形成された第２の酸化物層と、 前記第２の酸化物層上に形成されたゲートと、 前記第１の酸化物層と窒化物層との間に形成された、電
荷が各々一つずつ蓄積されるトラップサイトと、を備え
たＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄ
ｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ
において、 前記チャネルの幅が、下記式（１）で表わされるデバイ
・スクリーン長さＬDを越えないように形成されたこと
を特徴とする単一電荷蓄積ＭＯＮＯＳメモリ。 ＬD＝（εｋBＴ／ｑ2ＮA）1/2 …（１） 前記式（１）中、ＬDはデバイ・スクリーン長さ、εは
前記第１の導電型半導体基板の誘電定数、ｋBはボルツ
マン定数、Ｔは絶対温度、ｑは電荷量、ＮAは前記第１
の導電型半導体基板における不純物濃度を表わす。 - 【請求項１１】 前記第１の導電型半導体基板は、ｐ型
シリコン基板で構成され、前記第２の導電型はｎ+型で
あることを特徴とする請求項１０に記載の単一電荷蓄積
ＭＯＮＯＳメモリ。 - 【請求項１２】 前記第１の導電型半導体基板を構成す
るｐ型シリコン基板中の不純物濃度ＮAは、１０13〜１
０17／ｃｍ3の範囲内にあることを特徴とする請求項１
１に記載の単一電荷蓄積ＭＯＮＯＳメモリ。 - 【請求項１３】 前記第１の酸化物層は、層の厚さが１
０ｎｍ以下に形成されたことを特徴とする請求項１１に
記載の単一電荷蓄積ＭＯＮＯＳメモリ。 - 【請求項１４】 前記第１の酸化物層は、層の厚さが
１．５ｎｍ以下の、自然酸化物、熱酸化物及び誘電定数
３．５以上の高誘電体の中から選ばれた一つで形成され
たことを特徴とする請求項１１に記載の単一電荷蓄積Ｍ
ＯＮＯＳメモリ。 - 【請求項１５】 前記窒化物層は、層の厚さが１００ｎ
ｍ以下に、あるいは、誘電定数が３．５以上の高誘電体
膜で形成され、 前記第２の酸化物層は、厚さが１００ｎｍ以下に形成さ
れたことを特徴とする請求項１１に記載の単一電荷蓄積
ＭＯＮＯＳメモリ。 - 【請求項１６】 前記第１の酸化物層、窒化物層及び第
２の酸化物層の積層構造を構成する酸化物／窒化物／酸
化物の組み合わせは、ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2、Ｓ
ｉＯ2／ＴｉＯ2／ＳｉＯ2、ＳｉＯ2／Ｔａ2Ｏ5／ＳｉＯ
2、ＳｉＯ2／ＳｉＯＮ／ＳｉＯ2、ＳｉＯ2／ＡｌＯＮ／
ＳｉＯ2、ＳｉＯ2／ＡｌＮ／ＳｉＯ 2、ＳｉＯ2／Ａｌ2
Ｏ3／ＳｉＯ2の中から選ばれた一つであることを特徴と
する請求項１１から請求項１４のいずれか１項に記載の
単一電荷蓄積ＭＯＮＯＳメモリ。 - 【請求項１７】 前記ゲートは、Ａｌ、Ｗ、Ｃｏ、Ｔ
ｉ、ポリシリコンの中から選ばれた一つで形成されたこ
とを特徴とする請求項１１に記載の単一電荷蓄積ＭＯＮ
ＯＳメモリ。 - 【請求項１８】 前記トラップサイトの密度は、１０10
〜１０15／ｃｍ2の範囲内で形成されたことを特徴とす
る請求項１０または請求項１１に記載の単一電荷蓄積Ｍ
ＯＮＯＳメモリ。 - 【請求項１９】 第１の導電型半導体基板と、 前記半導体基板の上部に形成された反転層のチャネル
と、 前記第１の導電型半導体基板の上部に前記チャネルを挟
んでその両側に第２の導電型（ｎ+）不純物がドーピン
グされたソース及びドレインと、 前記チャネル上に形成された酸化物層と、 前記酸化物層上に形成された窒化物層と、 前記窒化物層上に形成されたゲートと、 前記酸化物層と窒化物層との間に形成された、電荷が蓄
積されるトラップサイトと、を具備し、かつ、前記チャ
ネルの幅が、下記式（１）で表わされるデバイ・スクリ
ーン長さＬDを越えないように形成された単一電荷蓄積
ＭＮＯＳメモリを駆動する方法において、 前記単一電荷蓄積ＭＮＯＳメモリに含まれるメモリセル
のゲートを連結してワードラインとし、前記メモリセル
のドレインを連結してビットラインとし、このビットラ
インにセンスアンプを連結した状態で、 前記ワードラインに１５ボルト以下の電圧を印加して、
前記ドレインとソースとの間の電圧差が５ボルト以下の
電圧となるようにして電荷を前記トラップサイトに蓄積
させることによって情報の記憶を実行する記憶段階、及
び前記ワードラインに５ボルト未満の電圧を印加し、前
記ソースとドレインとの間に２ボルト以下の電圧を印加
して、前記ソースとドレインとの間に電流が流れている
か、流れていないかを前記センスアンプで感知すること
によって前記記憶段階によって記憶された情報の読取り
を実行する読取段階、を含むことを特徴とする単一電荷
蓄積ＭＮＯＳメモリの駆動方法。 ＬD＝（εｋBＴ／ｑ2ＮA）1/2 …（１） 前記式（１）中、ＬDはデバイ・スクリーン長さ、εは
前記第１の導電型半導体基板の誘電定数、ｋBはボルツ
マン定数、Ｔは絶対温度、ｑは電荷量、ＮAは前記第１
の導電型半導体基板における不純物濃度を表わす。 - 【請求項２０】 前記記憶段階は、前記ソースとドレイ
ンとをオープンさせて、前記ワードラインに１５ボルト
以下の電圧を印加することによって、電荷が前記トラッ
プサイトに蓄積されるように構成したことを特徴とする
請求項１９に記載の単一電荷蓄積ＭＮＯＳメモリの駆動
方法。 - 【請求項２１】 前記記憶段階は、一定の時間間隔で繰
り返して情報の記憶状態が消失することを防止するよう
に構成されたことを特徴とする請求項１９または請求項
２０に記載の単一電荷蓄積ＭＮＯＳメモリの駆動方法。 - 【請求項２２】 第１の導電型半導体基板と、 前記第１の導電型半導体基板の上部に形成された反転層
のチャネルと、 前記第１の導電型半導体基板の上部に前記チャネルを挟
んでその両側に第２の導電型不純物がドーピングされた
ソース及びドレインと、 前記チャネル上に形成された第１の酸化物層と、 前記第１の酸化物層上に形成された窒化物層と、 前記窒化物層上に形成された第２の酸化物層と、 前記第２の酸化物層上に形成されたゲートと、 前記第１の酸化物層と窒化物層との間に形成されて電荷
が蓄積されるトラップサイトと、を具備し、かつ、前記
チャネルの幅が、下記（１）で表わされるデバイ・スク
リーン長さＬDを越えないように形成された単一電荷蓄
積ＭＯＮＯＳメモリを駆動する方法において、 前記単一電荷蓄積ＭＯＮＯＳメモリに含まれるメモリセ
ルのゲートを連結してワードラインとし、前記メモリセ
ルのドレインを連結してビットラインとし、このビット
ラインにセンスアンプを連結した状態で、 前記ワードラインに１５ボルト以下の電圧を印加し、前
記ドレインとソースとの間の電圧差を５ボルト以下とし
て電荷が前記トラップサイトに蓄積されるようにして行
う情報の書込みを実行する記憶段階、及び前記ワードラ
インに５ボルト未満の電圧を印加し、前記ソースとドレ
インとの間の電圧を２ボルト以下として、前記ソースと
ドレインとの間で電流が流れているか、流れていないか
を前記センスアンプで感知するようにして前記記憶段階
によって記憶された情報の読取りを実行する読取段階、
を含むことを特徴とする単一電荷蓄積ＭＯＮＯＳメモリ
の駆動方法。 ＬD＝（εｋBＴ／ｑ2ＮA）1/2 …（１） 前記式（１）中、ＬDはデバイ・スクリーン長さであ
り、εは前記第１の導電型半導体基板の誘電定数であ
り、ｋBはボルツマン定数であり、Ｔは絶対温度であ
り、ｑは電荷量であり、ＮAは前記第１の導電型半導体
基板における不純物濃度である。 - 【請求項２３】 前記記憶段階は、前記ソースとドレイ
ンとをオープンさせて、前記ワードラインに１５ボルト
以下の電圧を印加することによって、電荷が前記トラッ
プサイトに蓄積されるようにして構成されたことを特徴
とする請求項２２に記載の単一電荷蓄積ＭＯＮＯＳメモ
リの駆動方法。 - 【請求項２４】 前記記憶段階は、一定の時間間隔で繰
り返して情報の記憶状態が消失することを防止するよう
に構成されたことを特徴とする請求項２２または請求項
２３に記載の単一電荷蓄積ＭＯＮＯＳメモリの駆動方
法。
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| A02 | Decision of refusal |
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