JP2001069747A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】電圧入力端子と電圧出力端子との間にアノード側端子を上記電圧入力端子側として電気的に直列に接続されているＮ個の整流素子と、
上記各整流素子のカソード側端子に一方の端子がそれぞれ電気的に接続されているＮ個のコンデンサと、
上記各コンデンサの他方の端子に出力端子がそれぞれ電気的に接続され、制御信号に応じて上記コンデンサの他方の端子を第１の電圧又は第２の電圧に駆動するＮ個の駆動回路と、
奇数段目の上記駆動回路に第１の制御信号を供給し、偶数段目の上記駆動回路に上記第１の制御信号と位相が逆の第２の制御信号を供給する信号供給回路と、
上記電圧出力端子の出力電圧を監視し、上記出力電圧が所定の値以上であるときに上記各駆動回路に禁止信号を出力する制御回路と、
を有し、上記駆動回路は上記コンデンサの他方の端子を上記第１の電圧又は上記第２の電圧に駆動する第１及び第２の駆動部を含み、上記第２の駆動部は上記禁止信号に応じて上記コンデンサの他方の端子の駆動を休止する昇圧回路。
【請求項２】Ｎ段目の整流素子のカソード側端子と上記電圧出力端子との間に電気的に接続されている逆流防止用ダイオードと、上記電圧出力端子と基準電位との間に電気的に接続されている出力用コンデンサとを有し、上記整流素子がダイオードで構成されている請求項１に記載の昇圧回路。
【請求項３】電圧入力端子と電圧出力端子との間にアノード側端子を上記電圧入力端子側として電気的に直列に接続されているＮ個の整流素子と、
上記各整流素子のカソード側端子に一方の端子がそれぞれ電気的に接続されているＮ個のコンデンサと、
奇数段目の上記コンデンサの他方の端子に第１の制御信号を供給し、偶数段目の上記コンデンサの他方の端子に上記第１の制御信号と位相が逆の第２の制御信号を供給する信号供給回路と、
を有し、上記奇数段目の各コンデンサの他方の端子に供給される上記各第１の制御信号には順次第１の遅延時間がそれぞれ与えられており、上記偶数段目の各コンデンサの他方の端子に供給される上記各第２の制御信号には順次第２の遅延時間がそれぞれ与えられている昇圧回路。
【請求項４】Ｎ段目の整流素子のカソード側端子と上記電圧出力端子との間に電気的に接続されている逆流防止用ダイオードと、上記電圧出力端子と基準電位との間に電気的に接続されている出力用コンデンサとを有し、上記整流素子がダイオードで構成されており、上記信号供給回路がリングオシレータで構成されている請求項３に記載の昇圧回路。
【請求項５】
直列に接続された複数の昇圧段を有する昇圧回路であって、
各昇圧段が、
昇圧段の入力に結合された第１の端子と昇圧段の出力に結合された第２の端子とを有する整流素子と、
第１の端子が上記整流素子の第２の端子に接続されたキャパシタと、
それぞれが上記キャパシタの第２の端子に結合された出力を有し、それぞれが制御信号に応答する第１及び第２の充放電回路を有し、上記キャパシタの第２の端子に結合された駆動回路と、
奇数番目の昇圧段の上記駆動回路を制御するための第１の制御信号と偶数番目の昇圧段の上記駆動回路を制御するための第２の制御信号とを生成する信号生成回路と、
第３の制御信号に応答して上記第２の充放電回路を非活性化するために上記第２の充放電回路に結合された非活性化回路と、
を有し、
昇圧回路の出力電圧を監視するために昇圧回路の出力に結合され、上記出力電圧が所定のしきい値になると上記第３の制御信号を生成する出力電圧監視回路を備える昇圧回路。
【請求項６】
上記第１の充放電回路と上記第２の充放電回路とが同様の構成である請求項５に記載の昇圧回路。
【請求項７】
上記出力電圧監視回路は、定常状態の出力電圧になったときに上記第２の充放電回路を非活性化する上記第３の制御信号を生成する請求項５又は６に記載の昇圧回路。
【請求項８】
上記出力電圧監視回路が、負荷電流に起因する出力電圧の変化に応答しない請求項５乃至７の何れかに記載の昇圧回路。
【請求項９】
複数の昇圧段を有する昇圧回路であって、
各昇圧段が整流素子とキャパシタと駆動回路とを有し、
上記駆動回路が、
それぞれが上記キャパシタに結合された出力を有し、それぞれが制御信号に応答する第１及び第２の充放電回路と、
昇圧回路の出力電圧が所定のレベルになったときに電圧監視回路から出力される出力信号に応答して上記第２の充放電回路を非活性化するために、上記第２の充放電回路に結合された非活性化回路と、
を備える昇圧回路。
【請求項１０】
上記第１の制御信号が１段目に印加される前に上記第１の制御信号が時間Δｔだけ遅延され、上記第１の制御信号が各奇数段の間に時間２Δｔだけ順次遅延され、上記第２の制御信号が各偶数段の間に時間２Δｔだけ順次遅延される請求項３に記載の昇圧回路。

【００２３】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の昇圧回路は、電圧入力端子と電圧出力端子との間にアノード側端子を上記電圧入力端子側として電気的に直列に接続されているＮ個の整流素子と、上記各整流素子のカソード側端子に一方の端子がそれぞれ電気的に接続されているＮ個のコンデンサと、上記各コンデンサの他方の端子に出力端子がそれぞれ電気的に接続され、制御信号に応じて上記コンデンサの他方の端子を第１の電圧又は第２の電圧に駆動するＮ個の駆動回路と、奇数段目の上記駆動回路に第１の制御信号を供給し、偶数段目の上記駆動回路に上記第１の制御信号と位相が逆の第２の制御信号を供給する信号供給回路と、上記電圧出力端子の出力電圧を監視し、上記出力電圧が所定の値以上であるときに上記各駆動回路に禁止信号を出力する制御回路とを有し、上記駆動回路は上記コンデンサの他方の端子を上記第１の電圧又は上記第２の電圧に駆動する第１及び第２の駆動部を含み、上記第２の駆動部は上記禁止信号に応じて上記コンデンサの他方の端子の駆動を休止する。
請求項２に記載の発明は、請求項１に記載の昇圧回路であって、Ｎ段目の整流素子のカソード側端子と上記電圧出力端子との間に電気的に接続されている逆流防止用ダイオードと、上記電圧出力端子と基準電位との間に電気的に接続されている出力用コンデンサとを有し、上記整流素子がダイオードで構成されている。
請求項３に記載の昇圧回路は、電圧入力端子と電圧出力端子との間にアノード側端子を上記電圧入力端子側として電気的に直列に接続されているＮ個の整流素子と、上記各整流素子のカソード側端子に一方の端子がそれぞれ電気的に接続されているＮ個のコンデンサと、奇数段目の上記コンデンサの他方の端子に第１の制御信号を供給し、偶数段目の上記コンデンサの他方の端子に上記第１の制御信号と位相が逆の第２の制御信号を供給する信号供給回路とを有し、上記奇数段目の各コンデンサの他方の端子に供給される上記各第１の制御信号には順次第１の遅延時間がそれぞれ与えられており、上記偶数段目の各コンデンサの他方の端子に供給される上記各第２の制御信号には順次第２の遅延時間がそれぞれ与えられている。
請求項４に記載の発明は、請求項３に記載の昇圧回路であって、Ｎ段目の整流素子のカソード側端子と上記電圧出力端子との間に電気的に接続されている逆流防止用ダイオードと、上記電圧出力端子と基準電位との間に電気的に接続されている出力用コンデンサとを有し、上記整流素子がダイオードで構成されており、上記信号供給回路がリングオシレータで構成されている。
請求項５記載の発明は、直列に接続された複数の昇圧段を有する昇圧回路であって、各昇圧段が、昇圧段の入力に結合された第１の端子と昇圧段の出力に結合された第２の端子とを有する整流素子と、第１の端子が上記整流素子の第２の端子に接続されたキャパシタと、それぞれが上記キャパシタの第２の端子に結合された出力を有し、それぞれが制御信号に応答する第１及び第２の充放電回路を有し、上記キャパシタの第２の端子に結合された駆動回路と、奇数番目の昇圧段の上記駆動回路を制御するための第１の制御信号と偶数番目の昇圧段の上記駆動回路を制御するための第２の制御信号とを生成する信号生成回路と、第３の制御信号に応答して上記第２の充放電回路を非活性化するために上記第２の充放電回路に結合された非活性化回路と、を有し、昇圧回路の出力電圧を監視するために昇圧回路の出力に結合され、上記出力電圧が所定のしきい値になると上記第３の制御信号を生成する出力電圧監視回路を備える昇圧回路である。
請求項６記載の発明は、請求項５に記載の昇圧回路であって、上記第１の充放電回路と上記第２の充放電回路とが同様の構成である昇圧回路である。
請求項７記載の発明は、請求項５又は６に記載の昇圧回路であって、上記出力電圧監視回路は、定常状態の出力電圧になったときに上記第２の充放電回路を非活性化する上記第３の制御信号を生成する昇圧回路である。
請求項８記載の発明は、請求項５乃至７の何れかに記載の昇圧回路であって、上記出力電圧監視回路が、負荷電流に起因する出力電圧の変化に応答しない昇圧回路である。
請求項９記載の発明は、複数の昇圧段を有する昇圧回路であって、各昇圧段が整流素子とキャパシタと駆動回路とを有し、上記駆動回路が、それぞれが上記キャパシタに結合された出力を有し、それぞれが制御信号に応答する第１及び第２の充放電回路と、昇圧回路の出力電圧が所定のレベルになったときに電圧監視回路から出力される出力信号に応答して上記第２の充放電回路を非活性化するために、上記第２の充放電回路に結合された非活性化回路と、を備える昇圧回路である。
請求項１０記載の発明は、請求項３に記載の昇圧回路であって、上記第１の制御信号が１段目に印加される前に上記第１の制御信号が時間Δｔだけ遅延され、上記第１の制御信号が各奇数段の間に時間２Δｔだけ順次遅延され、上記第２の制御信号が各偶数段の間に時間２Δｔだけ順次遅延される昇圧回路である。