JP2001069422A - デジタルｔｖ受像機の順次走査ビデオ信号処理におけるメモリ管理方法およびバッファリング・システム - Google Patents
デジタルｔｖ受像機の順次走査ビデオ信号処理におけるメモリ管理方法およびバッファリング・システムInfo
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- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs
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- Television Systems (AREA)
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Abstract
(57)【要約】
【課題】 順次、インターレース、ＣＣＩＲ ６０１／
６５６準拠、およびＭＰＥＧ準拠形式のビデオ信号を第
１と第２のバッファに分割されているビデオ・メモリに
バッファリングするメモリ管理方法（３２）を提供する
こと。 【解決手段】 この方法は、受信したビデオ信号の形式
（３６、４４）を識別し、ビデオ信号がインターレー
ス、ＣＣＩＲ ６０１／６５６準拠、またはＭＰＥＧ準
拠形式の場合に標準バッファリング・モードにより受信
したビデオ信号をビデオ・メモリにバッファリングし、
ビデオ信号がゲーム・コンソール、ビデオ・カセット・
レコーダ、ケーブルテキスト・ジェネレータなどにより
生成される２４０ｐ信号などの順次走査形式の場合にオ
ーバーライドバッファリングモード（４０、４６）によ
り受信したビデオ信号をビデオ・メモリにバッファリン
グするステップを含む。
６５６準拠、およびＭＰＥＧ準拠形式のビデオ信号を第
１と第２のバッファに分割されているビデオ・メモリに
バッファリングするメモリ管理方法（３２）を提供する
こと。 【解決手段】 この方法は、受信したビデオ信号の形式
（３６、４４）を識別し、ビデオ信号がインターレー
ス、ＣＣＩＲ ６０１／６５６準拠、またはＭＰＥＧ準
拠形式の場合に標準バッファリング・モードにより受信
したビデオ信号をビデオ・メモリにバッファリングし、
ビデオ信号がゲーム・コンソール、ビデオ・カセット・
レコーダ、ケーブルテキスト・ジェネレータなどにより
生成される２４０ｐ信号などの順次走査形式の場合にオ
ーバーライドバッファリングモード（４０、４６）によ
り受信したビデオ信号をビデオ・メモリにバッファリン
グするステップを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルＴＶ受像
機の順次ビデオ信号の処理におけるメモリ管理およびバ
ッファリング・システムに関するものである。
機の順次ビデオ信号の処理におけるメモリ管理およびバ
ッファリング・システムに関するものである。
【０００２】
【従来の技術】標準デジタルＴＶ受像機アーキテクチャ
では、デジタル化アナログ信号（ｄｉｇｉｔｉｚｅｄ
ａｎａｌｏｇ ｓｉｇｎａｌｓ）の処理にＭＰＥＧデジ
タル・ビデオ処理回路を再利用する。このアプローチは
デジタル化アナログ・インタレース信号（たとえば、４
８０ｉまたは１０８０ｉ垂直形式（ｖｅｒｔｉｃａｌｆ
ｏｒｍａｔｓ）のＮＴＳＣおよびＰＡＬ信号）の処理に
適している。
では、デジタル化アナログ信号（ｄｉｇｉｔｉｚｅｄ
ａｎａｌｏｇ ｓｉｇｎａｌｓ）の処理にＭＰＥＧデジ
タル・ビデオ処理回路を再利用する。このアプローチは
デジタル化アナログ・インタレース信号（たとえば、４
８０ｉまたは１０８０ｉ垂直形式（ｖｅｒｔｉｃａｌｆ
ｏｒｍａｔｓ）のＮＴＳＣおよびＰＡＬ信号）の処理に
適している。
【０００３】
【発明が解決しようとする課題】しかしながら、標準デ
ジタルＴＶ受像機はビデオ・カセット・レコーダ（ＶＣ
Ｒｓ）、ビデオ・ゲーム・コンソール（ｖｉｄｅｏ ｇ
ａｍｅ ｃｏｎｓｏｌｅｓ）、およびケーブル・システ
ム・テキスト・ジェネレータによって多くの場合出力さ
れる順次走査信号（ｐｒｏｇｒｅｓｓｉｖｅｌｙ ｓｃ
ａｎｎｅｄ ｓｉｇｎａｌｓ）（たとえば、２４０ｐ垂
直形式の順次走査信号）を処理することが困難である。
本発明はこの困難を克服することを目指している。
ジタルＴＶ受像機はビデオ・カセット・レコーダ（ＶＣ
Ｒｓ）、ビデオ・ゲーム・コンソール（ｖｉｄｅｏ ｇ
ａｍｅ ｃｏｎｓｏｌｅｓ）、およびケーブル・システ
ム・テキスト・ジェネレータによって多くの場合出力さ
れる順次走査信号（ｐｒｏｇｒｅｓｓｉｖｅｌｙ ｓｃ
ａｎｎｅｄ ｓｉｇｎａｌｓ）（たとえば、２４０ｐ垂
直形式の順次走査信号）を処理することが困難である。
本発明はこの困難を克服することを目指している。
【０００４】さまざまな形式のデジタルビデオデータ
（つまり、順次、インターレース、ＣＣＩＲ ６０１／
６５６準拠、およびＭＰＥＧ準拠形式）を、第１と第２
のバッファに分割されているビデオ・メモリにバッファ
リングするメモリ・マネージメント（メモリ管理）方
法。
（つまり、順次、インターレース、ＣＣＩＲ ６０１／
６５６準拠、およびＭＰＥＧ準拠形式）を、第１と第２
のバッファに分割されているビデオ・メモリにバッファ
リングするメモリ・マネージメント（メモリ管理）方
法。
【０００５】
【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、ビデオ
信号をメモリにバッファリングするメモリ管理方法であ
って、受信したビデオ信号の形式を識別するステップ
と、受信したビデオ信号が第１の形式の場合に標準バッ
ファリング・モードによりメモリ内に受信したビデオ信
号をバッファリングするステップと、受信したビデオ信
号が第２の形式である場合にメモリ内に受信したビデオ
信号をバッファリングする標準バッファリング・モード
を部分的にオーバーライドするステップを含むことを特
徴とするものである。
的を達成するために、請求項１に記載の発明は、ビデオ
信号をメモリにバッファリングするメモリ管理方法であ
って、受信したビデオ信号の形式を識別するステップ
と、受信したビデオ信号が第１の形式の場合に標準バッ
ファリング・モードによりメモリ内に受信したビデオ信
号をバッファリングするステップと、受信したビデオ信
号が第２の形式である場合にメモリ内に受信したビデオ
信号をバッファリングする標準バッファリング・モード
を部分的にオーバーライドするステップを含むことを特
徴とするものである。
【０００６】また、請求項２に記載の発明は、前記メモ
リ管理方法であって、前記第２の形式がデジタル化アナ
ログ順次（ｐ）形式であることを特徴とするものであ
る。
リ管理方法であって、前記第２の形式がデジタル化アナ
ログ順次（ｐ）形式であることを特徴とするものであ
る。
【０００７】また、請求項３に記載の発明は、前記メモ
リ管理方法であって、前記第２の形式が２４０ｐ垂直形
式であることを特徴とするものである。
リ管理方法であって、前記第２の形式が２４０ｐ垂直形
式であることを特徴とするものである。
【０００８】また、請求項４に記載の発明は、前記メモ
リ管理方法であって、前記第２の形式で受信した前記信
号はビデオ・ゲーム・コンソール、ビデオ・カセット・
レコーダ、およびケーブルテキスト・ジェネレータのい
ずれかにより生成されることを特徴とするものである。
リ管理方法であって、前記第２の形式で受信した前記信
号はビデオ・ゲーム・コンソール、ビデオ・カセット・
レコーダ、およびケーブルテキスト・ジェネレータのい
ずれかにより生成されることを特徴とするものである。
【０００９】また、請求項５に記載の発明は、前記メモ
リ管理方法であって、前記第１の形式はインターレース
形式、ＣＣＩＲ ６０１／６５６準拠形式、およびＭＰ
ＥＧ準拠形式のいずれかであることを特徴とするもので
ある。
リ管理方法であって、前記第１の形式はインターレース
形式、ＣＣＩＲ ６０１／６５６準拠形式、およびＭＰ
ＥＧ準拠形式のいずれかであることを特徴とするもので
ある。
【００１０】また、請求項６に記載の発明は、前記メモ
リ管理方法であって、前記メモリを第１のバッファと第
２のバッファに分割し、前記標準バッファリング・モー
ドを部分的にオーバーライドする前記ステップは、前記
受信したビデオ信号が前記第１または第２のバッファの
いずれかに書き込まれ、またそこから読み出されるだけ
となるような標準バッファリング・モードを、オーバー
ライドするステップを含むことを特徴とするものであ
る。
リ管理方法であって、前記メモリを第１のバッファと第
２のバッファに分割し、前記標準バッファリング・モー
ドを部分的にオーバーライドする前記ステップは、前記
受信したビデオ信号が前記第１または第２のバッファの
いずれかに書き込まれ、またそこから読み出されるだけ
となるような標準バッファリング・モードを、オーバー
ライドするステップを含むことを特徴とするものであ
る。
【００１１】また、請求項７に記載の発明は、前記メモ
リ管理方法であって、前記メモリを第１のバッファと第
２のバッファに分割し、前記標準バッファリング・モー
ドを部分的にオーバーライドする前記ステップは、前記
受信したビデオ信号が前記第１および第２のバッファに
交互に書き込まれ、またそこから読み出されるように前
記標準バッファリング・モードをオーバーライドするス
テップを含むことを特徴とするものである。
リ管理方法であって、前記メモリを第１のバッファと第
２のバッファに分割し、前記標準バッファリング・モー
ドを部分的にオーバーライドする前記ステップは、前記
受信したビデオ信号が前記第１および第２のバッファに
交互に書き込まれ、またそこから読み出されるように前
記標準バッファリング・モードをオーバーライドするス
テップを含むことを特徴とするものである。
【００１２】請求項８に記載の発明は、複数の形式を持
つビデオ信号を処理するためのデジタルテレビ受像機の
バッファリング・システムであって、前記ビデオ信号を
バッファリングするメモリと、第１のバッファリング・
モードと第２のバッファリング・モードにより前記ビデ
オ信号をバッファリングするようにメモリを適応させコ
ントローラであって、第２のバッファリング・モードは
第１のバッファリング・モードの部分的オーバーライド
であり、順次走査形式を持つビデオ信号のバッファリン
グに使用されるようにするコントローラを備えることを
特徴とするものである。
つビデオ信号を処理するためのデジタルテレビ受像機の
バッファリング・システムであって、前記ビデオ信号を
バッファリングするメモリと、第１のバッファリング・
モードと第２のバッファリング・モードにより前記ビデ
オ信号をバッファリングするようにメモリを適応させコ
ントローラであって、第２のバッファリング・モードは
第１のバッファリング・モードの部分的オーバーライド
であり、順次走査形式を持つビデオ信号のバッファリン
グに使用されるようにするコントローラを備えることを
特徴とするものである。
【００１３】また、請求項９に記載の発明は、前記バッ
ファリング・システムであって、前記コントローラは、
前記ビデオ信号がインターレース形式、ＣＣＩＲ ６０
１／６５６準拠形式、およびＭＰＥＧ準拠形式のいずれ
かであるときに前記第１のバッファリング・モードによ
りビデオ信号をバッファリングするようにメモリを適応
させることを特徴とするものである。
ファリング・システムであって、前記コントローラは、
前記ビデオ信号がインターレース形式、ＣＣＩＲ ６０
１／６５６準拠形式、およびＭＰＥＧ準拠形式のいずれ
かであるときに前記第１のバッファリング・モードによ
りビデオ信号をバッファリングするようにメモリを適応
させることを特徴とするものである。
【００１４】また、請求項１０に記載の発明は、前記バ
ッファリング・システムであって、前記順次走査形式が
２４０ｐ垂直形式であることを特徴とするものである。
ッファリング・システムであって、前記順次走査形式が
２４０ｐ垂直形式であることを特徴とするものである。
【００１５】また、請求項１１に記載の発明は、前記バ
ッファリング・システムであって、前記順次走査形式が
二値化アナログ順次走査形式であることを特徴とするも
のである。
ッファリング・システムであって、前記順次走査形式が
二値化アナログ順次走査形式であることを特徴とするも
のである。
【００１６】また、請求項１２に記載の発明は、前記バ
ッファリング・システムであって、順次走査形式を持つ
前記ビデオ信号がビデオ・ゲーム・コンソール、ビデオ
・カセット・レコーダ、およびケーブルテキスト・ジェ
ネレータのいずれかにより生成されることを特徴とする
ものである。
ッファリング・システムであって、順次走査形式を持つ
前記ビデオ信号がビデオ・ゲーム・コンソール、ビデオ
・カセット・レコーダ、およびケーブルテキスト・ジェ
ネレータのいずれかにより生成されることを特徴とする
ものである。
【００１７】また、請求項１３に記載の発明は、前記バ
ッファリング・システムであって、前記メモリを第１と
第２のバッファに分割し、前記順次走査形式を持つ前記
ビデオ信号が前記第１のバッファまたは第２のバッファ
のいずれかに書き込まれて読み出されるような前記第１
のバッファリング・モードを、前記第２のバッファリン
グ・モードは部分的にオーバーライドすることを特徴と
するものである。
ッファリング・システムであって、前記メモリを第１と
第２のバッファに分割し、前記順次走査形式を持つ前記
ビデオ信号が前記第１のバッファまたは第２のバッファ
のいずれかに書き込まれて読み出されるような前記第１
のバッファリング・モードを、前記第２のバッファリン
グ・モードは部分的にオーバーライドすることを特徴と
するものである。
【００１８】また、請求項１４に記載の発明は、前記バ
ッファリング・システムであって、前記メモリを第１と
第２のバッファに分割し、前記順次走査形式を持つ前記
ビデオ信号が前記第１のバッファおよび第２のバッファ
に交互に書き込まれそして読み出されるように、前記第
２のバッファリング・モードで前記第１のバッファリン
グ・モードを部分的にオーバーライドすることを特徴と
するものである。
ッファリング・システムであって、前記メモリを第１と
第２のバッファに分割し、前記順次走査形式を持つ前記
ビデオ信号が前記第１のバッファおよび第２のバッファ
に交互に書き込まれそして読み出されるように、前記第
２のバッファリング・モードで前記第１のバッファリン
グ・モードを部分的にオーバーライドすることを特徴と
するものである。
【００１９】また、請求項１５に記載の発明は、前記バ
ッファリング・システムであって、第１のバッファリン
グ・モードはメモリにビデオ信号をバッファリングする
標準バッファリング・モードであり、第２のバッファリ
ング・モードでは、前記順次走査形式を持つビデオ信号
がデータのフレームを失うことなく前記メモリにバッフ
ァリングされるように、前記第１のバッファリング・モ
ードを部分的にオーバーライドすることを特徴とするも
のである。
ッファリング・システムであって、第１のバッファリン
グ・モードはメモリにビデオ信号をバッファリングする
標準バッファリング・モードであり、第２のバッファリ
ング・モードでは、前記順次走査形式を持つビデオ信号
がデータのフレームを失うことなく前記メモリにバッフ
ァリングされるように、前記第１のバッファリング・モ
ードを部分的にオーバーライドすることを特徴とするも
のである。
【００２０】
【発明の実施の形態】本発明の他の特徴および利点は、
実施形態の方法として示す、次の説明からさらに明白に
なるであろう。
実施形態の方法として示す、次の説明からさらに明白に
なるであろう。
【００２１】図１には、標準デジタルＴＶ受像機のビデ
オ処理回路１０が示されている。ビデオ入力インターフ
ェース１２は、メモリ１４とメモリ・コントローラ１６
に結合されている。メモリ・コントローラ１６は、以下
に詳しく説明するように、メモリ１４内のＭＰＥＧ準拠
ビデオ・データ、ＣＣＩＲ６０１／６５６準拠ビデオ・
データ、およびデジタル化アナログ信号のバッファリン
グを制御する。ラスタ・ジェネレータ（ｒａｓｔｅｒ
ｇｅｎｅｒａｔｏｒ）２２はさらに、メモリ・コントロ
ーラ１６に結合され、また表示形式変換回路とＯＳＤ
（オンスクリーン・ディスプレイ）オーバーレイ回路を
含む表示ユニット２４にも結合されている。
オ処理回路１０が示されている。ビデオ入力インターフ
ェース１２は、メモリ１４とメモリ・コントローラ１６
に結合されている。メモリ・コントローラ１６は、以下
に詳しく説明するように、メモリ１４内のＭＰＥＧ準拠
ビデオ・データ、ＣＣＩＲ６０１／６５６準拠ビデオ・
データ、およびデジタル化アナログ信号のバッファリン
グを制御する。ラスタ・ジェネレータ（ｒａｓｔｅｒ
ｇｅｎｅｒａｔｏｒ）２２はさらに、メモリ・コントロ
ーラ１６に結合され、また表示形式変換回路とＯＳＤ
（オンスクリーン・ディスプレイ）オーバーレイ回路を
含む表示ユニット２４にも結合されている。
【００２２】ビデオ入力インターフェース１２は、入力
ビデオ信号の逆多重化、同期処理、およびフィールド・
タイプ検出を管理するビデオ入力ポートである。ビデオ
入力インターフェース１２は、２種類の動作モードを持
つ。１つはＣＣＩＲ６０１／６５６準拠ビット・ストリ
ームを受信するモードで、もう１つはデジタル化アナロ
グ信号を受信するモードである。第１のモードでは、ビ
デオ入力インターフェース１２は知られている上／下
（トップ／ボトム）フィールド指標をＣＣＩＲ６０１／
６５６準拠ビット・ストリームから抽出する。第２のモ
ードでは、ブランキング情報がビデオ入力インターフェ
ース１２のＨ同期とＶ同期入力で供給され、ビデオ入力
インターフェース１２は上／下（トップ／ボトム）フィ
ールド指標をＨ同期およびＶ同期入力の相対的タイミン
グから導き出す。具体的に述べると、インターレース信
号では、Ｖ同期入力がＨ同期入力に一致する場合と、連
続するＨ同期入力間に発生する場合とでＶ同期入力によ
り切り替えられる（トグルされる）。順次信号では、Ｖ
同期入力は、切り替える（トグルする）ことはせず、Ｈ
同期入力と一致する場合と、連続するＨ同期入力間に発
生する場合のどちらかでしょう。したがって、インター
レース信号のときに上（トップ）インジケータと下（ボ
トム）インジケータの交互に取り出され、順次信号のと
きは上（トップ）または下（ボトム）インジケータのい
ずれか一方が取り出される。上（トップ）／下（ボト
ム）フィールド指標が抽出（ＣＣＩＲ準拠ビット・スト
リームの場合）または導出（デジタル化アナログ信号の
場合）されると、ビデオ入力インターフェース１２は、
上（トップ）／下（ボトム）フィールド指標に基づいて
入力ＢｎｏｔＴ（Ｔ（トップ）でないＢ（ボトム））信
号を発生し、その信号をメモリ・コントローラ１６に受
け渡す。具体的に述べると、ビデオ入力インターフェー
ス１２内のフィールド・タイプ検出器（図には示されて
いない）は、下（ボトム）フィールド・インジケータに
応じて「ハイ（高）」入力ＢｎｏｔＴ信号を発生し、上
（トップ）フィールド・インジケータに応じて「ロー
（低）」入力ＢｎｏｔＴ信号を発生する。
ビデオ信号の逆多重化、同期処理、およびフィールド・
タイプ検出を管理するビデオ入力ポートである。ビデオ
入力インターフェース１２は、２種類の動作モードを持
つ。１つはＣＣＩＲ６０１／６５６準拠ビット・ストリ
ームを受信するモードで、もう１つはデジタル化アナロ
グ信号を受信するモードである。第１のモードでは、ビ
デオ入力インターフェース１２は知られている上／下
（トップ／ボトム）フィールド指標をＣＣＩＲ６０１／
６５６準拠ビット・ストリームから抽出する。第２のモ
ードでは、ブランキング情報がビデオ入力インターフェ
ース１２のＨ同期とＶ同期入力で供給され、ビデオ入力
インターフェース１２は上／下（トップ／ボトム）フィ
ールド指標をＨ同期およびＶ同期入力の相対的タイミン
グから導き出す。具体的に述べると、インターレース信
号では、Ｖ同期入力がＨ同期入力に一致する場合と、連
続するＨ同期入力間に発生する場合とでＶ同期入力によ
り切り替えられる（トグルされる）。順次信号では、Ｖ
同期入力は、切り替える（トグルする）ことはせず、Ｈ
同期入力と一致する場合と、連続するＨ同期入力間に発
生する場合のどちらかでしょう。したがって、インター
レース信号のときに上（トップ）インジケータと下（ボ
トム）インジケータの交互に取り出され、順次信号のと
きは上（トップ）または下（ボトム）インジケータのい
ずれか一方が取り出される。上（トップ）／下（ボト
ム）フィールド指標が抽出（ＣＣＩＲ準拠ビット・スト
リームの場合）または導出（デジタル化アナログ信号の
場合）されると、ビデオ入力インターフェース１２は、
上（トップ）／下（ボトム）フィールド指標に基づいて
入力ＢｎｏｔＴ（Ｔ（トップ）でないＢ（ボトム））信
号を発生し、その信号をメモリ・コントローラ１６に受
け渡す。具体的に述べると、ビデオ入力インターフェー
ス１２内のフィールド・タイプ検出器（図には示されて
いない）は、下（ボトム）フィールド・インジケータに
応じて「ハイ（高）」入力ＢｎｏｔＴ信号を発生し、上
（トップ）フィールド・インジケータに応じて「ロー
（低）」入力ＢｎｏｔＴ信号を発生する。
【００２３】ＭＰＥＧ準拠ビット・ストリームのデコー
ドを行うＭＰＥＧデコード回路（図面をわかりやすくす
るため示していない）は、当業者であればわかるよう
に、ビデオ入力インターフェース１２と別にすること
も、また一体にすることも可能であることに注意すべき
である。ＭＰＥＧ準拠ビット・ストリームのデコードの
際に、メモリ・コントローラ１６は、ＭＰＥＧデコード
回路によって発生した信号に応じて、メモリ１４を使用
し、受信した圧縮ビット・ストリームをバッファリング
し、アンカー・フレームを格納し、デコードされたビデ
オ・フレームを格納する。１フレーム分のビデオは、メ
モリ１４に格納された後、後述のＣＣＩＲ６０１／６５
６準拠インターレース・ビデオ信号の処理と同じように
して、表示ユニット２４によって処理される。
ドを行うＭＰＥＧデコード回路（図面をわかりやすくす
るため示していない）は、当業者であればわかるよう
に、ビデオ入力インターフェース１２と別にすること
も、また一体にすることも可能であることに注意すべき
である。ＭＰＥＧ準拠ビット・ストリームのデコードの
際に、メモリ・コントローラ１６は、ＭＰＥＧデコード
回路によって発生した信号に応じて、メモリ１４を使用
し、受信した圧縮ビット・ストリームをバッファリング
し、アンカー・フレームを格納し、デコードされたビデ
オ・フレームを格納する。１フレーム分のビデオは、メ
モリ１４に格納された後、後述のＣＣＩＲ６０１／６５
６準拠インターレース・ビデオ信号の処理と同じように
して、表示ユニット２４によって処理される。
【００２４】メモリ・コントローラ１６は、メモリ１４
との間で行うビデオ・データ（たとえば、ＭＰＥＧ準拠
データ、ＣＣＩＲ６０１／６５６準拠データ、インター
レースフィールド、および順次走査フレーム）の転送を
管理する。具体的に述べると、メモリ１４は２つのバッ
ファ（上（トップ）フィールド・メモリ１８と下（ボト
ム）フィールド・メモリ２０）に分割され、メモリ・コ
ントローラ１６は、ビデオ入力インターフェース１２に
よって送信された入力ＢｎｏｔＴ信号の状態に基づい
て、あるいは、ＭＰＥＧ準拠データストリームの受信の
場合には、ＭＰＥＧデコード回路で発生する信号に基づ
いて、バッファ１８および２０へのビデオ・データの入
力を管理する。メモリ・コントローラ１６はさらに、バ
ッファ１８および２０から、次々とデータを目的の表示
形式に変換し、目的のＯＳＤを組み合わせるように出力
データを処理する表示ユニット２４に、格納されている
ビデオ・データを出力する、動作を管理する。メモリ・
コントローラ１６は、ラスタ・ジェネレータ２２によっ
て送信されたラスタＢｎｏｔＴ信号の状態に基づいてバ
ッファ１８およびバッファ２０からビデオ・データを出
力する動作を管理する。
との間で行うビデオ・データ（たとえば、ＭＰＥＧ準拠
データ、ＣＣＩＲ６０１／６５６準拠データ、インター
レースフィールド、および順次走査フレーム）の転送を
管理する。具体的に述べると、メモリ１４は２つのバッ
ファ（上（トップ）フィールド・メモリ１８と下（ボト
ム）フィールド・メモリ２０）に分割され、メモリ・コ
ントローラ１６は、ビデオ入力インターフェース１２に
よって送信された入力ＢｎｏｔＴ信号の状態に基づい
て、あるいは、ＭＰＥＧ準拠データストリームの受信の
場合には、ＭＰＥＧデコード回路で発生する信号に基づ
いて、バッファ１８および２０へのビデオ・データの入
力を管理する。メモリ・コントローラ１６はさらに、バ
ッファ１８および２０から、次々とデータを目的の表示
形式に変換し、目的のＯＳＤを組み合わせるように出力
データを処理する表示ユニット２４に、格納されている
ビデオ・データを出力する、動作を管理する。メモリ・
コントローラ１６は、ラスタ・ジェネレータ２２によっ
て送信されたラスタＢｎｏｔＴ信号の状態に基づいてバ
ッファ１８およびバッファ２０からビデオ・データを出
力する動作を管理する。
【００２５】ラスタＢｎｏｔＴおよび入力ＢｎｏｔＴ信
号は、別々に生成され、位相ロックまたは周波数ロック
されてはいない。ビデオ入力インターフェース１２は、
ＣＣＩＲ６０１／６５６準拠ビット・ストリームから抽
出した上（トップ）／下（ボトム）フィールド・インジ
ケータまたはデジタル化アナログ信号（たとえば、イン
ターレースまたは順次信号）のＨ同期入力とＶ同期入力
との関係から取り出された上（トップ）／下（ボトム）
フィールド指標（インジケータ）に基づいて入力Ｂｎｏ
ｔＴ信号を発生する。ラスタ・ジェネレータ２２は、入
力ＢｎｏｔＴ信号と非同期にラスタＢｎｏｔＴ信号を発
生する。ラスタＢｎｏｔＴ信号は、ＶＣＸＯ派生ピクセ
ル・クロックから駆動されるカウンタによって生成され
る独立のラスタ信号である。ラスタＢｎｏｔＴ信号は、
ディスプレイ・ユニット２４の偏向システムに安定した
駆動信号を送り、メモリから取り出されたフィールドの
シーケンス（順序）を制御する。入力ＢｎｏｔＴ信号と
ラスタＢｎｏｔＴ信号との非同期の関係は、ＭＰＥＧ準
拠データ、ＣＣＩＲ６０１／６５６準拠データ、および
インターレース・ビデオ・データの格納および取り出し
の動作と干渉を起こさないが、以下に示すように、非同
期の関係は、順次走査ビデオ・データ（たとえば、２４
０ｐ垂直形式のビデオ・データ）の格納と取り出しの動
作と干渉を起こす。
号は、別々に生成され、位相ロックまたは周波数ロック
されてはいない。ビデオ入力インターフェース１２は、
ＣＣＩＲ６０１／６５６準拠ビット・ストリームから抽
出した上（トップ）／下（ボトム）フィールド・インジ
ケータまたはデジタル化アナログ信号（たとえば、イン
ターレースまたは順次信号）のＨ同期入力とＶ同期入力
との関係から取り出された上（トップ）／下（ボトム）
フィールド指標（インジケータ）に基づいて入力Ｂｎｏ
ｔＴ信号を発生する。ラスタ・ジェネレータ２２は、入
力ＢｎｏｔＴ信号と非同期にラスタＢｎｏｔＴ信号を発
生する。ラスタＢｎｏｔＴ信号は、ＶＣＸＯ派生ピクセ
ル・クロックから駆動されるカウンタによって生成され
る独立のラスタ信号である。ラスタＢｎｏｔＴ信号は、
ディスプレイ・ユニット２４の偏向システムに安定した
駆動信号を送り、メモリから取り出されたフィールドの
シーケンス（順序）を制御する。入力ＢｎｏｔＴ信号と
ラスタＢｎｏｔＴ信号との非同期の関係は、ＭＰＥＧ準
拠データ、ＣＣＩＲ６０１／６５６準拠データ、および
インターレース・ビデオ・データの格納および取り出し
の動作と干渉を起こさないが、以下に示すように、非同
期の関係は、順次走査ビデオ・データ（たとえば、２４
０ｐ垂直形式のビデオ・データ）の格納と取り出しの動
作と干渉を起こす。
【００２６】図２には、インターレース信号の格納およ
び取り出しのタイミング図が示されている。具体的に述
べると、入力ビデオ・データ、出力ビデオ・データ、入
力ＢｎｏｔＴ信号、およびラスタＢｎｏｔＴ信号の関係
が示されている。インデックスが付けられたフィールド
・シーケンスは、Ｔ＝上（トップ）フィールド・メモ
リ、Ｂ＝下（ボトム）フィールド・メモリとしたとき
に、入力および出力ビデオ信号データのメモリ位置を表
している。メモリ・コントローラ１６は、「ハイ」入力
ＢｎｏｔＴ信号を受信すると入力データを下（ボトム）
フィールド・メモリ２０に書き込み、「ロー」入力Ｂｎ
ｏｔＴ信号を受信すると入力データを上（トップ）フィ
ールド・メモリ１８に書き込む。同様に、メモリ・コン
トローラ１６は、「ハイ」ラスタＢｎｏｔＴ信号を受信
すると出力データを下（ボトム）メモリ１６から読み込
み、「ロー」ラスタＢｎｏｔＴ信号を受信すると出力デ
ータを上（トップ）フィールド・メモリ１８から読み込
む。図２に示されているように、入力ＢｎｏｔＴ信号と
ラスタＢｎｏｔＴ信号との非同期の関係は、インターレ
ース・ビデオ信号については、ビデオ・データの適切な
格納と取り出しと干渉を起こさない。
び取り出しのタイミング図が示されている。具体的に述
べると、入力ビデオ・データ、出力ビデオ・データ、入
力ＢｎｏｔＴ信号、およびラスタＢｎｏｔＴ信号の関係
が示されている。インデックスが付けられたフィールド
・シーケンスは、Ｔ＝上（トップ）フィールド・メモ
リ、Ｂ＝下（ボトム）フィールド・メモリとしたとき
に、入力および出力ビデオ信号データのメモリ位置を表
している。メモリ・コントローラ１６は、「ハイ」入力
ＢｎｏｔＴ信号を受信すると入力データを下（ボトム）
フィールド・メモリ２０に書き込み、「ロー」入力Ｂｎ
ｏｔＴ信号を受信すると入力データを上（トップ）フィ
ールド・メモリ１８に書き込む。同様に、メモリ・コン
トローラ１６は、「ハイ」ラスタＢｎｏｔＴ信号を受信
すると出力データを下（ボトム）メモリ１６から読み込
み、「ロー」ラスタＢｎｏｔＴ信号を受信すると出力デ
ータを上（トップ）フィールド・メモリ１８から読み込
む。図２に示されているように、入力ＢｎｏｔＴ信号と
ラスタＢｎｏｔＴ信号との非同期の関係は、インターレ
ース・ビデオ信号については、ビデオ・データの適切な
格納と取り出しと干渉を起こさない。
【００２７】図３には、インターレース・ビデオ信号の
後に順次ビデオ信号が続く場合のビデオ・データの格納
および取り出しを説明するタイミング図が示されてい
る。フィールド１−４は、インターレース・ビデオ・デ
ータのフィールドに対応し、図２の説明で述べたよう
に、上（トップ）フィールド・メモリ１８および下（ボ
トム）フィールド・メモリ２０に格納し、取り出す。フ
ィールド５は、順次走査ビデオ・データ（たとえば、ユ
ーザがオンにしたゲーム・コンソールまたはＶＣＲから
受信した順次ビデオ信号）の最初のフレームに対応す
る。フィールド５では、入力ＢｎｏｔＴ信号は「ハイ」
のままであり、このタイミング例の図の場合、順次走査
ビデオ・データはインターレース・ビデオ・データのフ
ィールド４の部分と同じＨ同期／Ｖ同期の関係を持つこ
とを示している。入力ＢｎｏｔＴは「ハイ」のままなの
で、メモリ・コントローラ１６は、順次走査ビデオ・デ
ータのフレームを下（ボトム）フィールド・メモリ２０
に書き込む。フィールド６および７では、順次走査ビデ
オ・データのフレームに関連付けられた上（トップ）／
下（ボトム）指標は変化しないため、メモリ・コントロ
ーラ１６は順次走査ビデオ・データのフレームを下（ボ
トム）フィールド・メモリ２０に連続して書き込む。ラ
スタＢｎｏｔＴ信号の受信に応じて、メモリ・コントロ
ーラ１６はメモリ１４（フィールド１−４）からインタ
ーレース・ビデオ・データのフィールドを正しく読み込
む。ただし、メモリ・コントローラ１６は、順次走査ビ
デオ・データのフレームをメモリ１４（フィールド５−
７）から不正に読み込む。具体的に述べると、ラスタ・
ジェネレータ２２から「ロー」ＢｎｏｔＴ信号を受信し
たことで、フィールド５と７においてメモリ・コントロ
ーラ１６はメモリ１４から古くなったビデオ・データを
読み込む（つまり、フィールド３のインターレース・ビ
デオ・データ）。この古くなったデータは、順次走査ビ
デオ・データの処理中に上（トップ）フィールド・メモ
リ１４から連続して読み出され、ユーザに対して表示さ
れるビデオ画像に著しい歪みを引き起こす。本発明はこ
の問題を是正することを目指した。
後に順次ビデオ信号が続く場合のビデオ・データの格納
および取り出しを説明するタイミング図が示されてい
る。フィールド１−４は、インターレース・ビデオ・デ
ータのフィールドに対応し、図２の説明で述べたよう
に、上（トップ）フィールド・メモリ１８および下（ボ
トム）フィールド・メモリ２０に格納し、取り出す。フ
ィールド５は、順次走査ビデオ・データ（たとえば、ユ
ーザがオンにしたゲーム・コンソールまたはＶＣＲから
受信した順次ビデオ信号）の最初のフレームに対応す
る。フィールド５では、入力ＢｎｏｔＴ信号は「ハイ」
のままであり、このタイミング例の図の場合、順次走査
ビデオ・データはインターレース・ビデオ・データのフ
ィールド４の部分と同じＨ同期／Ｖ同期の関係を持つこ
とを示している。入力ＢｎｏｔＴは「ハイ」のままなの
で、メモリ・コントローラ１６は、順次走査ビデオ・デ
ータのフレームを下（ボトム）フィールド・メモリ２０
に書き込む。フィールド６および７では、順次走査ビデ
オ・データのフレームに関連付けられた上（トップ）／
下（ボトム）指標は変化しないため、メモリ・コントロ
ーラ１６は順次走査ビデオ・データのフレームを下（ボ
トム）フィールド・メモリ２０に連続して書き込む。ラ
スタＢｎｏｔＴ信号の受信に応じて、メモリ・コントロ
ーラ１６はメモリ１４（フィールド１−４）からインタ
ーレース・ビデオ・データのフィールドを正しく読み込
む。ただし、メモリ・コントローラ１６は、順次走査ビ
デオ・データのフレームをメモリ１４（フィールド５−
７）から不正に読み込む。具体的に述べると、ラスタ・
ジェネレータ２２から「ロー」ＢｎｏｔＴ信号を受信し
たことで、フィールド５と７においてメモリ・コントロ
ーラ１６はメモリ１４から古くなったビデオ・データを
読み込む（つまり、フィールド３のインターレース・ビ
デオ・データ）。この古くなったデータは、順次走査ビ
デオ・データの処理中に上（トップ）フィールド・メモ
リ１４から連続して読み出され、ユーザに対して表示さ
れるビデオ画像に著しい歪みを引き起こす。本発明はこ
の問題を是正することを目指した。
【００２８】図４では、本発明のビデオ処理回路３０の
ブロック図が示されており、図１のビデオ処理要素１０
に結合されているシステム・マイクロ・コントローラ２
６を含む。具体的に述べると、システム・マイクロ・コ
ントローラ２６は、メモリ・コントローラ１６、ラスタ
・ジェネレータ２２、および表示ユニット２４に結合さ
れ、順次走査形式、インターレース形式、ＣＣＩＲ６０
１／６５６準拠形式、またはＭＰＥＧ準拠形式のビデオ
・データを正しくメモリ１４に格納し、取り出すことが
できる。
ブロック図が示されており、図１のビデオ処理要素１０
に結合されているシステム・マイクロ・コントローラ２
６を含む。具体的に述べると、システム・マイクロ・コ
ントローラ２６は、メモリ・コントローラ１６、ラスタ
・ジェネレータ２２、および表示ユニット２４に結合さ
れ、順次走査形式、インターレース形式、ＣＣＩＲ６０
１／６５６準拠形式、またはＭＰＥＧ準拠形式のビデオ
・データを正しくメモリ１４に格納し、取り出すことが
できる。
【００２９】図５には、図４とともに、順次走査ビデオ
・データを処理する方法３２が示されている。順次走査
ビデオ・データは、ビデオ・ゲーム・コンソール、ビデ
オ・カセット・レコーダ、ケーブル・システム・テキス
ト・ジェネレータなどにより生成される２４０ｐ入力で
あることがある。最初、システム・マイクロ・コントロ
ー２６はステップ３４で、メモリ・コントローラ１６で
受信した入力ＢｎｏｔＴ信号を読み込むことによりビデ
オ入力インターフェース１２で受信したビデオ・データ
の形式を決定する。上述のように、入力ＢｎｏｔＴ信号
は「ハイ」状態から「ロー」状態へ、「ロー」状態から
「ハイ」状態へ切り替わるときに、ビデオ形式は順次で
はない（たとえば、図３のフィールド１−４）。入力Ｂ
ｎｏｔＴ信号が連続する２期間以上一定のままであれば
（つまり、「ロー」または「ハイ」）、ビデオ形式は順
次である（たとえば、図３のフィールド５−７）。シス
テム・マイクロ・コントロー２６は、当業者であれば理
解できるように、ＭＰＥＧデコード回路によって生成さ
れた信号を監視することによりＭＰＥＧ準拠形式のビデ
オ・データが受信されたかどうかを判別することができ
ることに注意されたい。次に、ステップ３６で、システ
ム・マイクロ・コントローラ２６は、ビデオ・データが
順次走査形式かどうかを判別する。順次走査形式でなけ
れば、システム・マイクロ・コントローラ２６は、ステ
ップ３８で、上述の標準メモリ管理方法を使用してビデ
オ・データを処理し続ける。順次走査形式であれば、シ
ステム・マイクロ・コントローラ２６は、ステップ４０
で、詳細を後述するように、本発明に基づきメモリ管理
方法を修正または一部オーバーライドする。その後、ス
テップ４２で、システム・マイクロ・コントローラ２６
は、メモリ・コントローラ１６によって受信された入力
ＢｎｏｔＴ信号を監視し続けて、ビデオ・データがその
まま順次走査形式で受信されているかどうかを判別す
る。順次走査形式で受信されていなければ、システム・
マイクロ・コントローラ２６は、ステップ４４で、非順
次ビデオ・データの処理に使用される標準メモリ管理方
法に戻る。順次走査形式で受信されていれば、システム
・マイクロ・コントロー２６は、ステップ４６で、ステ
ップ４０の修正されたメモリ管理方法を使用して順次走
査ビデオ・データを処理し続けて、ステップ４２に戻
り、入力ＢｎｏｔＴ信号を監視する。
・データを処理する方法３２が示されている。順次走査
ビデオ・データは、ビデオ・ゲーム・コンソール、ビデ
オ・カセット・レコーダ、ケーブル・システム・テキス
ト・ジェネレータなどにより生成される２４０ｐ入力で
あることがある。最初、システム・マイクロ・コントロ
ー２６はステップ３４で、メモリ・コントローラ１６で
受信した入力ＢｎｏｔＴ信号を読み込むことによりビデ
オ入力インターフェース１２で受信したビデオ・データ
の形式を決定する。上述のように、入力ＢｎｏｔＴ信号
は「ハイ」状態から「ロー」状態へ、「ロー」状態から
「ハイ」状態へ切り替わるときに、ビデオ形式は順次で
はない（たとえば、図３のフィールド１−４）。入力Ｂ
ｎｏｔＴ信号が連続する２期間以上一定のままであれば
（つまり、「ロー」または「ハイ」）、ビデオ形式は順
次である（たとえば、図３のフィールド５−７）。シス
テム・マイクロ・コントロー２６は、当業者であれば理
解できるように、ＭＰＥＧデコード回路によって生成さ
れた信号を監視することによりＭＰＥＧ準拠形式のビデ
オ・データが受信されたかどうかを判別することができ
ることに注意されたい。次に、ステップ３６で、システ
ム・マイクロ・コントローラ２６は、ビデオ・データが
順次走査形式かどうかを判別する。順次走査形式でなけ
れば、システム・マイクロ・コントローラ２６は、ステ
ップ３８で、上述の標準メモリ管理方法を使用してビデ
オ・データを処理し続ける。順次走査形式であれば、シ
ステム・マイクロ・コントローラ２６は、ステップ４０
で、詳細を後述するように、本発明に基づきメモリ管理
方法を修正または一部オーバーライドする。その後、ス
テップ４２で、システム・マイクロ・コントローラ２６
は、メモリ・コントローラ１６によって受信された入力
ＢｎｏｔＴ信号を監視し続けて、ビデオ・データがその
まま順次走査形式で受信されているかどうかを判別す
る。順次走査形式で受信されていなければ、システム・
マイクロ・コントローラ２６は、ステップ４４で、非順
次ビデオ・データの処理に使用される標準メモリ管理方
法に戻る。順次走査形式で受信されていれば、システム
・マイクロ・コントロー２６は、ステップ４６で、ステ
ップ４０の修正されたメモリ管理方法を使用して順次走
査ビデオ・データを処理し続けて、ステップ４２に戻
り、入力ＢｎｏｔＴ信号を監視する。
【００３０】図６と図７には、図４とともに、本発明の
一メモリ管理方法５０が示されている。ビデオ入力イン
ターフェース１２によって受信されたビデオ・データの
形式が順次形式であると識別された後、システム・マイ
クロ・コントローラ２６は、ステップ５２で、入力Ｂｎ
ｏｔＴ信号の状態を監視して、順次走査ビデオ・データ
がどのメモリ・バッファ（つまり、上（トップ）フィー
ルド・メモリ１８または下（ボトム）フィールド・メモ
リ２０）に書き込まれているかを識別する。メモリが識
別されると、システム・マイクロ・コントローラ２６
は、ステップ５４で、メモリ・コントローラ１６が識別
されたメモリ・バッファ（つまり、上（トップ）フィー
ルド・メモリ１８または下（ボトム）フィールド・メモ
リ２０）から順次走査ビデオ・データを正しく読み取る
ようにラスタ・ジェネレータ２２を動的に再プログラム
する。図７のタイミング例の図に示されているように、
システム・マイクロ・コントロー２６は、順次ビデオ・
データが下（ボトム）フィールド・メモリ２０に書き込
んでいる（つまり、入力ＢｎｏｔＴ信号が「ハイ」であ
る）と判別した場合、システム・マイクロ・コントロー
ラ２６はラスタ・ジェネレータ２２を動的に再プログラ
ムして、「ハイ」ラスタＢｎｏＴ信号を出力する。「ハ
イ」ラスタＢｎｏｔＴ信号により強制的に、メモリ・コ
ントローラ１６は下（ボトム）フィールド・メモリ２０
から順次ビデオ・データを読み出す。システム・マイク
ロ・コントローラ２６は、ステップ５６で、さらに、メ
モリ１４の識別されたメモリ・バッファから受信した順
次走査ビデオ・データを処理するため表示ユニット２４
を動的に再プログラムする。たとえば、システム・マイ
クロ・コントローラ２６は、表示ユニット２４を動的に
再プログラムして、メモリ１４から受け取った２４０ｐ
信号を５４０ｐ、１０８０ｉ、またはモニタやＴＶによ
って要求されるその他の垂直形式に変換する。
一メモリ管理方法５０が示されている。ビデオ入力イン
ターフェース１２によって受信されたビデオ・データの
形式が順次形式であると識別された後、システム・マイ
クロ・コントローラ２６は、ステップ５２で、入力Ｂｎ
ｏｔＴ信号の状態を監視して、順次走査ビデオ・データ
がどのメモリ・バッファ（つまり、上（トップ）フィー
ルド・メモリ１８または下（ボトム）フィールド・メモ
リ２０）に書き込まれているかを識別する。メモリが識
別されると、システム・マイクロ・コントローラ２６
は、ステップ５４で、メモリ・コントローラ１６が識別
されたメモリ・バッファ（つまり、上（トップ）フィー
ルド・メモリ１８または下（ボトム）フィールド・メモ
リ２０）から順次走査ビデオ・データを正しく読み取る
ようにラスタ・ジェネレータ２２を動的に再プログラム
する。図７のタイミング例の図に示されているように、
システム・マイクロ・コントロー２６は、順次ビデオ・
データが下（ボトム）フィールド・メモリ２０に書き込
んでいる（つまり、入力ＢｎｏｔＴ信号が「ハイ」であ
る）と判別した場合、システム・マイクロ・コントロー
ラ２６はラスタ・ジェネレータ２２を動的に再プログラ
ムして、「ハイ」ラスタＢｎｏＴ信号を出力する。「ハ
イ」ラスタＢｎｏｔＴ信号により強制的に、メモリ・コ
ントローラ１６は下（ボトム）フィールド・メモリ２０
から順次ビデオ・データを読み出す。システム・マイク
ロ・コントローラ２６は、ステップ５６で、さらに、メ
モリ１４の識別されたメモリ・バッファから受信した順
次走査ビデオ・データを処理するため表示ユニット２４
を動的に再プログラムする。たとえば、システム・マイ
クロ・コントローラ２６は、表示ユニット２４を動的に
再プログラムして、メモリ１４から受け取った２４０ｐ
信号を５４０ｐ、１０８０ｉ、またはモニタやＴＶによ
って要求されるその他の垂直形式に変換する。
【００３１】図８には、図４とともに、本発明の他のメ
モリ管理方法６０が示されている。ビデオ入力インター
フェース１２によって受信されたビデオ・データの形式
が順次形式であると識別された後、システム・マイクロ
・コントローラ２６は、ステップ６２で、入力Ｂｎｏｔ
Ｔ信号の状態を監視して、順次走査ビデオ・データがど
のメモリ・バッファ（つまり、上（トップ）フィールド
・メモリ１８または下（ボトム）フィールド・メモリ２
０）に書き込まれているかを識別する。次に、ステップ
６４で、システム・マイクロ・コントローラ２６は、メ
モリ・コントローラ１６がメモリ１４の上（トップ）お
よび下（ボトム）フィールド・メモリ１８および２０に
順次走査ビデオ・データを交互に書き込むようにメモリ
・コントローラ１６を動的に管理する。
モリ管理方法６０が示されている。ビデオ入力インター
フェース１２によって受信されたビデオ・データの形式
が順次形式であると識別された後、システム・マイクロ
・コントローラ２６は、ステップ６２で、入力Ｂｎｏｔ
Ｔ信号の状態を監視して、順次走査ビデオ・データがど
のメモリ・バッファ（つまり、上（トップ）フィールド
・メモリ１８または下（ボトム）フィールド・メモリ２
０）に書き込まれているかを識別する。次に、ステップ
６４で、システム・マイクロ・コントローラ２６は、メ
モリ・コントローラ１６がメモリ１４の上（トップ）お
よび下（ボトム）フィールド・メモリ１８および２０に
順次走査ビデオ・データを交互に書き込むようにメモリ
・コントローラ１６を動的に管理する。
【００３２】メモリ・コントローラ１６に順次走査ビデ
オ・データを強制的に交互に書き込ませるために、シス
テム・マイクロ・コントローラ２６は入力ＢｎｏｔＴ信
号をオーバーライドする（無効にする）必要がある。前
述のように、ビデオ入力インターフェース１２内のフィ
ールド・タイプ検出器は入力ＢｎｏｔＴ信号を発生す
る。代表的なフィールド・タイプ検出器７０のブロック
図を図９に、フィールド・タイプ検出器７０のタイミン
グ図を図１０に示す。フィールド・タイプ検出器７０
は、ピクセル・クロックとＨ同期を入力として備え、出
力がフィールド・タイプ検出器ロジック７８に結合され
ている水平サンプル・カウンタ７２を含む。フィールド
・タイプ検出器ロジック７８の入力はさらに、第１のレ
ジスタ７４の出力に結合され、さらに、これはシステム
・マイクロ・コントローラ２６（図９には示されていな
い）に結合されている。同様に、フィールド・タイプ検
出器ロジック７８の他の入力は、第２のレジスタ７６の
出力に結合され、さらに、これはシステム・マイクロ・
コントロー２６（図９には示されていない）に結合され
ている。フィールド・タイプ検出器ロジック７８の出力
は、ラッチ８０の入力に結合されている。ラッチ８０
は、入力ＢｎｏｔＴ信号を発生し、Ｖ同期信号によって
トリガされる。
オ・データを強制的に交互に書き込ませるために、シス
テム・マイクロ・コントローラ２６は入力ＢｎｏｔＴ信
号をオーバーライドする（無効にする）必要がある。前
述のように、ビデオ入力インターフェース１２内のフィ
ールド・タイプ検出器は入力ＢｎｏｔＴ信号を発生す
る。代表的なフィールド・タイプ検出器７０のブロック
図を図９に、フィールド・タイプ検出器７０のタイミン
グ図を図１０に示す。フィールド・タイプ検出器７０
は、ピクセル・クロックとＨ同期を入力として備え、出
力がフィールド・タイプ検出器ロジック７８に結合され
ている水平サンプル・カウンタ７２を含む。フィールド
・タイプ検出器ロジック７８の入力はさらに、第１のレ
ジスタ７４の出力に結合され、さらに、これはシステム
・マイクロ・コントローラ２６（図９には示されていな
い）に結合されている。同様に、フィールド・タイプ検
出器ロジック７８の他の入力は、第２のレジスタ７６の
出力に結合され、さらに、これはシステム・マイクロ・
コントロー２６（図９には示されていない）に結合され
ている。フィールド・タイプ検出器ロジック７８の出力
は、ラッチ８０の入力に結合されている。ラッチ８０
は、入力ＢｎｏｔＴ信号を発生し、Ｖ同期信号によって
トリガされる。
【００３３】動作時に、水平サンプル・カウント７２
は、入力ピクセル・クロックによって駆動され、Ｈ同期
信号によってリセット、リスタートされる。カウンタ７
２の出力を、レジスタ７４および７６にそれぞれ格納さ
れているシステム・マイクロ・コントローラがプログラ
ム可能な値Ｌ１およびＬ２と比較する。標準動作時（入
力ＢｎｏｔＴがオーバーライドされていない場合）に、
カウンタ７２の出力が値Ｌ１と値Ｌ２の間にある場合
（時間ｔ１＜ｔ＜ｔ２のとき）、フィールド・タイプ検
出ロジック７８の出力は高となり、ラッチ８０からの入
力ＢｎｏｔＴ信号は「ハイ」となる。「ハイ」入力Ｂｎ
ｏｔＴ信号に応じて、メモリ・コントローラ１６はデー
タを下（ボトム）フィールド・メモリ２０に読み込む。
標準動作時に、カウンタ７２の出力が値Ｌ１よりも小さ
いか、値Ｌ２よりも大きい場合（時間ｔ＜ｔ１またはｔ
＞ｔ２のとき）、フィールド・タイプ検出ロジック７８
の出力は「ロー」となり、入力ＢｎｏｔＴ信号は「ロ
ー」となる。その結果、メモリ・コントローラ１６は、
ビデオ・データを上（トップ）フィールド・メモリ１８
に書き込む。
は、入力ピクセル・クロックによって駆動され、Ｈ同期
信号によってリセット、リスタートされる。カウンタ７
２の出力を、レジスタ７４および７６にそれぞれ格納さ
れているシステム・マイクロ・コントローラがプログラ
ム可能な値Ｌ１およびＬ２と比較する。標準動作時（入
力ＢｎｏｔＴがオーバーライドされていない場合）に、
カウンタ７２の出力が値Ｌ１と値Ｌ２の間にある場合
（時間ｔ１＜ｔ＜ｔ２のとき）、フィールド・タイプ検
出ロジック７８の出力は高となり、ラッチ８０からの入
力ＢｎｏｔＴ信号は「ハイ」となる。「ハイ」入力Ｂｎ
ｏｔＴ信号に応じて、メモリ・コントローラ１６はデー
タを下（ボトム）フィールド・メモリ２０に読み込む。
標準動作時に、カウンタ７２の出力が値Ｌ１よりも小さ
いか、値Ｌ２よりも大きい場合（時間ｔ＜ｔ１またはｔ
＞ｔ２のとき）、フィールド・タイプ検出ロジック７８
の出力は「ロー」となり、入力ＢｎｏｔＴ信号は「ロ
ー」となる。その結果、メモリ・コントローラ１６は、
ビデオ・データを上（トップ）フィールド・メモリ１８
に書き込む。
【００３４】上述のように、システム・マイクロ・コン
トローラ２６は、２つ以上の同一の入力ＢｎｏｔＴ信号
を監視して、順次走査ビデオ・データの存在を検出す
る。順次走査ビデオ信号が検出されると、レジスタ７４
と７６の値を調整し、入力ＢｎｏｔＴ信号を強制的に望
む状態（つまり、メモリ・コントローラ１６が、順次走
査ビデオ・データを上（トップ）および下（ボトム）の
メモリ１８および２０に交互に書き込むようにする状
態）にすることができる。
トローラ２６は、２つ以上の同一の入力ＢｎｏｔＴ信号
を監視して、順次走査ビデオ・データの存在を検出す
る。順次走査ビデオ信号が検出されると、レジスタ７４
と７６の値を調整し、入力ＢｎｏｔＴ信号を強制的に望
む状態（つまり、メモリ・コントローラ１６が、順次走
査ビデオ・データを上（トップ）および下（ボトム）の
メモリ１８および２０に交互に書き込むようにする状
態）にすることができる。
【００３５】図１１では、図９および図１０とともに、
オーバーライド・モードにおけるフィールド・タイプ検
出器７０の動作を説明するタイミング図が示されてい
る。１番から４番までのフィールドについては、入力信
号はインターレースされている。フィールド５では、入
力信号は順次走査信号となる。マイクロ・コントローラ
２６は順次走査信号を検出し、順次走査信号の第１のセ
グメント（たとえば、２４０ｐフレーム）が上（トッ
プ）フィールド・メモリ１８または下（ボトム）フィー
ルド・メモリ２０に格納されているかどうかを判別す
る。順次走査信号の第１のセグメントが下（ボトム）フ
ィールド・メモリ２０に格納されている場合（図のよう
に）、マイクロ・コントローラ２６はレジスタ７４と７
６を順次走査信号の次のセグメントの値と同じ値（たと
えば、Ｌ２）に設定する。これにより強制的に、フィー
ルド６で入力ＢｎｏｔＴは「ロー」になるが、それは、
両方のレジスタに同じ値が入っていると、カウンタの出
力が決してレジスタ７４中の値と７６中の値の間の値に
なりえないからである。入力ＢｎｏｔＴを強制的に「ロ
ー」にすると、フィールド６は上（トップ）フィールド
・メモリ１８の古いデータ（つまり、フィールド３に対
応するデータ）を上書きする。その後、システム・マイ
クロ・コントローラ２６は、入力ＢｎｏｔＴを「ハイ」
にする動作と入力ＢｎｏｔＴを強制的に「ロー」にする
操作を交互に行い、順次走査ビデオ・データを上（トッ
プ）および下（ボトム）フィールド・メモリ１８および
２０に書き込む。順次走査信号の第１のセグメントが上
（トップ）フィールド・メモリ１８（図１１には示され
ていない）に格納されている場合、マイクロ・コントロ
ーラ２６はレジスタ７４を「０」にセットし、レジスタ
７６をカウンタ７２がＨ同期入力によるリセットの前に
到達できる最大値以上の値にセットする。これにより、
カウンタの出力は決してレジスタ７４に格納されている
値未満になることも、レジスタ７６に格納されている値
以上になることもあり得ないため、強制的に、入力Ｂｎ
ｏｔＴは「ハイ」になる。入力ＢｎｏｔＴを強制的に
「ハイ」にすると、順次走査信号の次のセグメントは下
（ボトム）フィールド・メモリ２０に存在する古いデー
タを上書きする。その後、システム・マイクロ・コント
ローラ２６は、図１１に示されているのと同様の方法
で、上（トップ）フィールド・メモリ１８と下（ボト
ム）フィールド・メモリ２０に順次走査信号を交互に書
き込む。
オーバーライド・モードにおけるフィールド・タイプ検
出器７０の動作を説明するタイミング図が示されてい
る。１番から４番までのフィールドについては、入力信
号はインターレースされている。フィールド５では、入
力信号は順次走査信号となる。マイクロ・コントローラ
２６は順次走査信号を検出し、順次走査信号の第１のセ
グメント（たとえば、２４０ｐフレーム）が上（トッ
プ）フィールド・メモリ１８または下（ボトム）フィー
ルド・メモリ２０に格納されているかどうかを判別す
る。順次走査信号の第１のセグメントが下（ボトム）フ
ィールド・メモリ２０に格納されている場合（図のよう
に）、マイクロ・コントローラ２６はレジスタ７４と７
６を順次走査信号の次のセグメントの値と同じ値（たと
えば、Ｌ２）に設定する。これにより強制的に、フィー
ルド６で入力ＢｎｏｔＴは「ロー」になるが、それは、
両方のレジスタに同じ値が入っていると、カウンタの出
力が決してレジスタ７４中の値と７６中の値の間の値に
なりえないからである。入力ＢｎｏｔＴを強制的に「ロ
ー」にすると、フィールド６は上（トップ）フィールド
・メモリ１８の古いデータ（つまり、フィールド３に対
応するデータ）を上書きする。その後、システム・マイ
クロ・コントローラ２６は、入力ＢｎｏｔＴを「ハイ」
にする動作と入力ＢｎｏｔＴを強制的に「ロー」にする
操作を交互に行い、順次走査ビデオ・データを上（トッ
プ）および下（ボトム）フィールド・メモリ１８および
２０に書き込む。順次走査信号の第１のセグメントが上
（トップ）フィールド・メモリ１８（図１１には示され
ていない）に格納されている場合、マイクロ・コントロ
ーラ２６はレジスタ７４を「０」にセットし、レジスタ
７６をカウンタ７２がＨ同期入力によるリセットの前に
到達できる最大値以上の値にセットする。これにより、
カウンタの出力は決してレジスタ７４に格納されている
値未満になることも、レジスタ７６に格納されている値
以上になることもあり得ないため、強制的に、入力Ｂｎ
ｏｔＴは「ハイ」になる。入力ＢｎｏｔＴを強制的に
「ハイ」にすると、順次走査信号の次のセグメントは下
（ボトム）フィールド・メモリ２０に存在する古いデー
タを上書きする。その後、システム・マイクロ・コント
ローラ２６は、図１１に示されているのと同様の方法
で、上（トップ）フィールド・メモリ１８と下（ボト
ム）フィールド・メモリ２０に順次走査信号を交互に書
き込む。
【００３６】そこで、本発明の原理により、さまざまな
形式のデジタルビデオデータ（つまり、順次、インター
レース、ＣＣＩＲ ６０１／６５６準拠、およびＭＰＥ
Ｇ準拠形式）を第１と第２のバッファに分割されている
ビデオ・メモリにバッファリングするメモリ管理の方法
が実現される。
形式のデジタルビデオデータ（つまり、順次、インター
レース、ＣＣＩＲ ６０１／６５６準拠、およびＭＰＥ
Ｇ準拠形式）を第１と第２のバッファに分割されている
ビデオ・メモリにバッファリングするメモリ管理の方法
が実現される。
【００３７】本発明は、好ましい実施形態に関して述べ
たが、添付されている特許請求の範囲で定義されている
ように、さまざまな変更を実施形態に加えても本発明の
精神と範囲を逸脱することにならないことは明白であ
る。
たが、添付されている特許請求の範囲で定義されている
ように、さまざまな変更を実施形態に加えても本発明の
精神と範囲を逸脱することにならないことは明白であ
る。
【００３８】
【発明の効果】以上説明したように本発明によれば、シ
ステム・マイクロ・コントローラ２６は、２つ以上の同
一の入力ＢｎｏｔＴ信号を監視して順次走査ビデオ・デ
ータの存在を検出し、順次走査ビデオ信号が検出される
と、レジスタ７４と７６の値を調整し、入力ＢｎｏｔＴ
信号を強制的に望む状態（つまり、メモリ・コントロー
ラ１６が、順次走査ビデオ・データを上（トップ）およ
び下（ボトム）のメモリ１８および２０に交互に書き込
むようにする状態）にするので、さまざまな形式のデジ
タルビデオデータ、順次走査形式、インターレース形
式、ＣＣＩＲ６０１／６５６準拠形式、またはＭＰＥＧ
準拠形式のビデオ・データを正しくメモリ１４に格納
し、取り出すことができる。
ステム・マイクロ・コントローラ２６は、２つ以上の同
一の入力ＢｎｏｔＴ信号を監視して順次走査ビデオ・デ
ータの存在を検出し、順次走査ビデオ信号が検出される
と、レジスタ７４と７６の値を調整し、入力ＢｎｏｔＴ
信号を強制的に望む状態（つまり、メモリ・コントロー
ラ１６が、順次走査ビデオ・データを上（トップ）およ
び下（ボトム）のメモリ１８および２０に交互に書き込
むようにする状態）にするので、さまざまな形式のデジ
タルビデオデータ、順次走査形式、インターレース形
式、ＣＣＩＲ６０１／６５６準拠形式、またはＭＰＥＧ
準拠形式のビデオ・データを正しくメモリ１４に格納
し、取り出すことができる。
【図１】標準デジタルＴＶ受像機のビデオ処理回路の論
理システムブロック図である。
理システムブロック図である。
【図２】インターレース入力信号を処理する標準受像機
のタイミング図である。
のタイミング図である。
【図３】順次走査入力信号を処理する標準受像機のタイ
ミング図である。
ミング図である。
【図４】本発明によるビデオ処理回路の論理システムブ
ロック図である。
ロック図である。
【図５】本発明による順次走査ビデオ信号を処理する方
法を説明するフローチャートである。
法を説明するフローチャートである。
【図６】本発明によるビデオ・メモリ管理方法を説明す
るフローチャートである。
るフローチャートである。
【図７】図４のビデオ・メモリ管理方法により順次走査
入力信号を処理する改良されたシステムのタイミング図
である。
入力信号を処理する改良されたシステムのタイミング図
である。
【図８】本発明による他のメモリ管理方法を説明する流
れ図である。
れ図である。
【図９】図４のビデオインタフェースのフィールド・タ
イプ検出器回路（ｆｉｅｌｄｔｙｐｅ ｄｅｔｅｃｔｏ
ｒ ｃｉｒｃｕｉｔｒｙ）のブロック図である。
イプ検出器回路（ｆｉｅｌｄｔｙｐｅ ｄｅｔｅｃｔｏ
ｒ ｃｉｒｃｕｉｔｒｙ）のブロック図である。
【図１０】図９のフィールド・タイプ検出器回路のタイ
ミング図である。
ミング図である。
【図１１】図８の他のメモリ管理方法により順次走査入
力信号を処理する改良されたシステムのタイミング図で
ある。
力信号を処理する改良されたシステムのタイミング図で
ある。
１−４ フィールド ５ フィールド １０ ビデオ処理回路 １２ ビデオ入力インターフェース １４ メモリ １６ メモリ・コントローラ ２２ ラスタ・ジェネレータ １８、２０ バッファ ２４ 表示ユニット ２６ システム・マイクロ・コントロー ３０ ビデオ処理回路 ３２ 順次走査ビデオ・データを処理する方法 ５０ メモリ管理方法 ６０ メモリ管理方法 ７０ フィールド・タイプ検出器 ７２ 水平サンプル・カウンタ ７４ 第１のレジスタ ７６ 第２のレジスタ ８０ ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル エバン クラブ アメリカ合衆国 46033 インディアナ州 カーメル ソーンベリー ドライブ 323 (72)発明者 アンドリュー ケント フリックナー アメリカ合衆国 46032 インディアナ州 カーメル タマー ドライブ 10243 (72)発明者 ウェンフー リー アメリカ合衆国 46112 インディアナ州 ブラウンスビル リアン トレイル 306
Claims (15)
- 【請求項１】 ビデオ信号をメモリにバッファリングす
るメモリ管理方法であって、 受信したビデオ信号の形式を識別するステップと、 受信したビデオ信号が第１の形式の場合に標準バッファ
リング・モードによりメモリ内に受信したビデオ信号を
バッファリングするステップと、 受信したビデオ信号が第２の形式である場合にメモリ内
に受信したビデオ信号をバッファリングする標準バッフ
ァリング・モードを部分的にオーバーライドするステッ
プを含むことを特徴とするメモリ管理方法。 - 【請求項２】 前記第２の形式がデジタル化アナログ順
次（ｐ）形式であることを特徴とする請求項１に記載の
メモリ管理方法。 - 【請求項３】 前記第２の形式が２４０ｐ垂直形式であ
ることを特徴とする請求項１に記載のメモリ管理方法。 - 【請求項４】 前記第２の形式で受信した前記信号はビ
デオ・ゲーム・コンソール、ビデオ・カセット・レコー
ダ、およびケーブルテキスト・ジェネレータのいずれか
により生成されることを特徴とする請求項１に記載のメ
モリ管理方法。 - 【請求項５】 前記第１の形式はインターレース形式、
ＣＣＩＲ ６０１／６５６準拠形式、およびＭＰＥＧ準
拠形式のいずれかであることを特徴とする請求項１に記
載のメモリ管理方法。 - 【請求項６】 前記メモリを第１のバッファと第２のバ
ッファに分割し、前記標準バッファリング・モードを部
分的にオーバーライドする前記ステップは、 前記受信したビデオ信号が前記第１または第２のバッフ
ァのいずれかに書き込まれ、またそこから読み出される
だけとなるような標準バッファリング・モードを、オー
バーライドするステップを含むことを特徴とする請求項
１に記載のメモリ管理方法。 - 【請求項７】 前記メモリを第１のバッファと第２のバ
ッファに分割し、前記標準バッファリング・モードを部
分的にオーバーライドする前記ステップは、 前記受信したビデオ信号が前記第１および第２のバッフ
ァに交互に書き込まれ、またそこから読み出されるよう
に前記標準バッファリング・モードをオーバーライドす
るステップを含むことを特徴とする請求項１に記載のメ
モリ管理方法。 - 【請求項８】 複数の形式を持つビデオ信号を処理する
ためのデジタルテレビ受像機のバッファリング・システ
ムであって、 前記ビデオ信号をバッファリングするメモリと、 第１のバッファリング・モードと第２のバッファリング
・モードにより前記ビデオ信号をバッファリングするよ
うにメモリを適応させコントローラであって、第２のバ
ッファリング・モードは第１のバッファリング・モード
の部分的オーバーライドであり、順次走査形式を持つビ
デオ信号のバッファリングに使用されるようにするコン
トローラを備えることを特徴とするバッファリング・シ
ステム。 - 【請求項９】 前記コントローラは、前記ビデオ信号が
インターレース形式、ＣＣＩＲ ６０１／６５６準拠形
式、およびＭＰＥＧ準拠形式のいずれかであるときに前
記第１のバッファリング・モードによりビデオ信号をバ
ッファリングするようにメモリを適応させることを特徴
とする請求項８に記載のバッファリング・システム。 - 【請求項１０】 前記順次走査形式が２４０ｐ垂直形式
であることを特徴とする請求項８に記載のバッファリン
グ・システム。 - 【請求項１１】 前記順次走査形式が二値化アナログ順
次走査形式であることを特徴とする請求項８に記載のバ
ッファリング・システム。 - 【請求項１２】 順次走査形式を持つ前記ビデオ信号が
ビデオ・ゲーム・コンソール、ビデオ・カセット・レコ
ーダ、およびケーブルテキスト・ジェネレータのいずれ
かにより生成されることを特徴とする請求項８に記載の
バッファリング・システム。 - 【請求項１３】 前記メモリを第１と第２のバッファに
分割し、前記順次走査形式を持つ前記ビデオ信号が前記
第１のバッファまたは第２のバッファのいずれかに書き
込まれて読み出されるような前記第１のバッファリング
・モードを、前記第２のバッファリング・モードは部分
的にオーバーライドすることを特徴とする請求項８に記
載のバッファリング・システム。 - 【請求項１４】 前記メモリを第１と第２のバッファに
分割し、前記順次走査形式を持つ前記ビデオ信号が前記
第１のバッファおよび第２のバッファに交互に書き込ま
れそして読み出されるように、前記第２のバッファリン
グ・モードで前記第１のバッファリング・モードを部分
的にオーバーライドすることを特徴とする請求項８に記
載のバッファリング・システム。 - 【請求項１５】 第１のバッファリング・モードはメモ
リにビデオ信号をバッファリングする標準バッファリン
グ・モードであり、第２のバッファリング・モードで
は、前記順次走査形式を持つビデオ信号がデータのフレ
ームを失うことなく前記メモリにバッファリングされる
ように、前記第１のバッファリング・モードを部分的に
オーバーライドすることを特徴とする請求項８に記載の
バッファリング・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14415299P | 1999-07-15 | 1999-07-15 | |
| US60/144152 | 1999-07-15 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001069422A true JP2001069422A (ja) | 2001-03-16 |
| JP2001069422A5 JP2001069422A5 (ja) | 2009-01-08 |
| JP4515607B2 JP4515607B2 (ja) | 2010-08-04 |
Family
ID=22507311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000213844A Expired - Fee Related JP4515607B2 (ja) | 1999-07-15 | 2000-07-14 | デジタルｔｖ受像機の順次走査ビデオ信号処理におけるメモリ管理方法およびバッファリング・システム |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6633344B1 (ja) |
| EP (1) | EP1069768B1 (ja) |
| JP (1) | JP4515607B2 (ja) |
| KR (1) | KR100671985B1 (ja) |
| CN (1) | CN1226876C (ja) |
| DE (1) | DE60013968T2 (ja) |
| MX (1) | MXPA00006970A (ja) |
| MY (1) | MY125108A (ja) |
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-
2000
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- 2000-07-14 CN CNB001203746A patent/CN1226876C/zh not_active Expired - Fee Related
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