JP2001044205A - 銅配線層を有する半導体素子及びその製造方法 - Google Patents
銅配線層を有する半導体素子及びその製造方法Info
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- JP2001044205A JP2001044205A JP2000207239A JP2000207239A JP2001044205A JP 2001044205 A JP2001044205 A JP 2001044205A JP 2000207239 A JP2000207239 A JP 2000207239A JP 2000207239 A JP2000207239 A JP 2000207239A JP 2001044205 A JP2001044205 A JP 2001044205A
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 銅配線層を有する半導体素子及びその製造方
法を提供する。 【解決手段】 下地層上に形成され、その内部にコンタ
クトホールを有する層間絶縁膜と、前記コンタクトホー
ルの内壁に形成された拡散防止膜と、 前記拡散防止膜
を被覆するタングステンシード層と、前記タングステン
シード層上に形成され、前記コンタクトホールを充填す
る銅配線層とを含んでなることを特徴とする半導体素子
である。
法を提供する。 【解決手段】 下地層上に形成され、その内部にコンタ
クトホールを有する層間絶縁膜と、前記コンタクトホー
ルの内壁に形成された拡散防止膜と、 前記拡散防止膜
を被覆するタングステンシード層と、前記タングステン
シード層上に形成され、前記コンタクトホールを充填す
る銅配線層とを含んでなることを特徴とする半導体素子
である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の配線層
及びその製造方法に関するものであり、特に銅配線層を
有する半導体素子及びその製造方法に関するものであ
る。
及びその製造方法に関するものであり、特に銅配線層を
有する半導体素子及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】一般に、半導体素子のうち高速の要され
る論理素子を中心としてＲＣ遅延時間（ｒｅｓｉｓｔａ
ｎｃｅ−ｃａｐａｃｉｔａｎｃｅ ｄｅｌａｙ ｔｉｍ
ｅ）を短縮するために比抵抗の低い銅配線層を用いるこ
とになった。ところが、銅金属は蝕刻しにくいために、
コンタクトホールの埋込みと配線層を同時に形成する、
いわゆる“デュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃ
ｅｎｅ）”工程を用いて銅配線層を形成する。
る論理素子を中心としてＲＣ遅延時間（ｒｅｓｉｓｔａ
ｎｃｅ−ｃａｐａｃｉｔａｎｃｅ ｄｅｌａｙ ｔｉｍ
ｅ）を短縮するために比抵抗の低い銅配線層を用いるこ
とになった。ところが、銅金属は蝕刻しにくいために、
コンタクトホールの埋込みと配線層を同時に形成する、
いわゆる“デュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃ
ｅｎｅ）”工程を用いて銅配線層を形成する。
【０００３】図１〜図４はデュアルダマシン工程によっ
て従来の銅配線層を有する半導体素子の製造方法を示す
断面図である。
て従来の銅配線層を有する半導体素子の製造方法を示す
断面図である。
【０００４】図１を参照すれば、半導体基板１上にコン
タクトホール３を有する層間絶縁膜５ａ、５ｂを形成す
る。次いで、前記層間絶縁膜５ａ、５ｂの形成された半
導体基板１の全面に拡散防止膜７をＴａまたはＴａＮで
形成する。前記拡散防止膜７は物理蒸着法（ＰＶＤ）を
用いて３０ｎｍ以上の厚さに形成する。前記拡散防止膜
７は後に形成される銅配線層の銅が層間絶縁膜５ａ、５
ｂに拡散することを防止するために形成される。
タクトホール３を有する層間絶縁膜５ａ、５ｂを形成す
る。次いで、前記層間絶縁膜５ａ、５ｂの形成された半
導体基板１の全面に拡散防止膜７をＴａまたはＴａＮで
形成する。前記拡散防止膜７は物理蒸着法（ＰＶＤ）を
用いて３０ｎｍ以上の厚さに形成する。前記拡散防止膜
７は後に形成される銅配線層の銅が層間絶縁膜５ａ、５
ｂに拡散することを防止するために形成される。
【０００５】図２を参照すれば、前記拡散防止膜７上に
物理蒸着法を用いて銅シード層９を１５０ｎｍ以上の厚
さに形成する。前記銅シード層９は後に形成される銅配
線層を均一に形成し、銅配線層と拡散防止膜７との接触
を容易にするために形成される。
物理蒸着法を用いて銅シード層９を１５０ｎｍ以上の厚
さに形成する。前記銅シード層９は後に形成される銅配
線層を均一に形成し、銅配線層と拡散防止膜７との接触
を容易にするために形成される。
【０００６】図３を参照すれば、前記銅シード層９の形
成された結果物上に電気メッキ法により銅層１１を形成
して前記コンタクトホール３を充填する。
成された結果物上に電気メッキ法により銅層１１を形成
して前記コンタクトホール３を充填する。
【０００７】図４を参照すれば、前記銅層１１及び銅シ
ード層９を化学機械研磨（以下“ＣＭＰ”という）方法
で銅研磨溶液を用いて研磨する。次いで、ＴａまたはＴ
ａＮ研磨溶液を用いて前記拡散防止膜７を研磨する。こ
うなると、コンタクトホール３の内壁に銅シード層パタ
ーン９ａ及び拡散防止膜パターン７ａが形成され、コン
タクトホール３を充填する銅配線層１１ａが形成され
る。
ード層９を化学機械研磨（以下“ＣＭＰ”という）方法
で銅研磨溶液を用いて研磨する。次いで、ＴａまたはＴ
ａＮ研磨溶液を用いて前記拡散防止膜７を研磨する。こ
うなると、コンタクトホール３の内壁に銅シード層パタ
ーン９ａ及び拡散防止膜パターン７ａが形成され、コン
タクトホール３を充填する銅配線層１１ａが形成され
る。
【０００８】ところが、図２の銅シード層９は物理蒸着
法で形成するためにコンタクトホールの内壁側における
ステップカバレージ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が
１５％以下と不良であり、図２及び図３の“Ａ”で表し
たようなオーバーハング問題が発生する。従って、電気
メッキ法によって銅層１１を形成した後にはコンタクト
ホール３内に、図３及び図４に示したようなボイド１３
が発生してコンタクトホール３を充填しにくくなる。つ
まり、銅配線層１１ａ内にボイド１３が形成され、配線
の役割が果たせない。
法で形成するためにコンタクトホールの内壁側における
ステップカバレージ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が
１５％以下と不良であり、図２及び図３の“Ａ”で表し
たようなオーバーハング問題が発生する。従って、電気
メッキ法によって銅層１１を形成した後にはコンタクト
ホール３内に、図３及び図４に示したようなボイド１３
が発生してコンタクトホール３を充填しにくくなる。つ
まり、銅配線層１１ａ内にボイド１３が形成され、配線
の役割が果たせない。
【０００９】
【発明が解決しようとする課題】従って、本発明が解決
しようとする技術的課題は、前記問題点を改善してコン
タクトホールを完璧に充填しうる銅配線層を有する半導
体素子を提供することである。
しようとする技術的課題は、前記問題点を改善してコン
タクトホールを完璧に充填しうる銅配線層を有する半導
体素子を提供することである。
【００１０】また、本発明が解決しようとする他の技術
的課題は、前記銅配線層を有する半導体素子の好適な製
造方法を提供することである。
的課題は、前記銅配線層を有する半導体素子の好適な製
造方法を提供することである。
【００１１】
【課題を解決するための手段】すなわち本発明の前記技
術的課題は、下地層上に形成され、その内部にコンタク
トホールを有する層間絶縁膜と、前記コンタクトホール
の内壁に形成された拡散防止膜と、前記拡散防止膜を被
覆するタングステンシード層と、前記タングステンシー
ド層上に形成され、前記コンタクトホールを充填する銅
配線層とを含んでなることを特徴とする半導体素子によ
って達成される。
術的課題は、下地層上に形成され、その内部にコンタク
トホールを有する層間絶縁膜と、前記コンタクトホール
の内壁に形成された拡散防止膜と、前記拡散防止膜を被
覆するタングステンシード層と、前記タングステンシー
ド層上に形成され、前記コンタクトホールを充填する銅
配線層とを含んでなることを特徴とする半導体素子によ
って達成される。
【００１２】さらに本発明は、前記下地層は、半導体基
板または金属層であることを特徴とする前記半導体素子
である。
板または金属層であることを特徴とする前記半導体素子
である。
【００１３】さらに本発明は、前記拡散防止膜は、タン
グステン窒化膜よりなることを特徴とする前記半導体素
子である。
グステン窒化膜よりなることを特徴とする前記半導体素
子である。
【００１４】さらに本発明は、前記タングステン窒化膜
及びタングステンシード層は、インサイチュで形成され
ることを特徴とする前記半導体素子である。
及びタングステンシード層は、インサイチュで形成され
ることを特徴とする前記半導体素子である。
【００１５】さらに本発明は、前記タングステン窒化膜
及びタングステンシード層は、化学気相蒸着法で形成さ
れることを特徴とする前記半導体素子である。
及びタングステンシード層は、化学気相蒸着法で形成さ
れることを特徴とする前記半導体素子である。
【００１６】さらに本発明の前記他の技術的課題は、下
地層上にコンタクトホールを有する層間絶縁膜を形成す
る段階と、前記コンタクトホールの内壁に拡散防止膜を
形成する段階と、前記拡散防止膜を被覆するようにタン
グステンシード層を形成する段階と、前記タングステン
シード層上に前記コンタクトホールを埋込むように銅配
線層を形成する段階とを含んでなることを特徴とする半
導体素子の製造方法によって達成される。
地層上にコンタクトホールを有する層間絶縁膜を形成す
る段階と、前記コンタクトホールの内壁に拡散防止膜を
形成する段階と、前記拡散防止膜を被覆するようにタン
グステンシード層を形成する段階と、前記タングステン
シード層上に前記コンタクトホールを埋込むように銅配
線層を形成する段階とを含んでなることを特徴とする半
導体素子の製造方法によって達成される。
【００１７】さらに本発明は、前記下地層は、半導体基
板または金属層であることを特徴とする前記半導体素子
の製造方法である。
板または金属層であることを特徴とする前記半導体素子
の製造方法である。
【００１８】さらに本発明は、前記拡散防止膜は、タン
グステン窒化膜よりなることを特徴とする前記半導体素
子の製造方法である。
グステン窒化膜よりなることを特徴とする前記半導体素
子の製造方法である。
【００１９】さらに本発明は、前記拡散防止膜は、３０
０〜４００℃の温度で形成されることを特徴とする前記
半導体素子の製造方法である。
０〜４００℃の温度で形成されることを特徴とする前記
半導体素子の製造方法である。
【００２０】さらに本発明は、前記拡散防止膜は、５〜
３０ｎｍの厚さに形成されることを特徴とする前記半導
体素子の製造方法である。
３０ｎｍの厚さに形成されることを特徴とする前記半導
体素子の製造方法である。
【００２１】さらに本発明は、前記タングステン窒化膜
及びタングステンシード層は、インサイチュで形成する
ことを特徴とする前記半導体素子の製造方法である。
及びタングステンシード層は、インサイチュで形成する
ことを特徴とする前記半導体素子の製造方法である。
【００２２】さらに本発明は、前記タングステン窒化膜
及びタングステンシード層は、化学気相蒸着法で形成す
ることを特徴とする前記半導体素子の製造方法である。
及びタングステンシード層は、化学気相蒸着法で形成す
ることを特徴とする前記半導体素子の製造方法である。
【００２３】さらに本発明は、前記銅配線層は、電気メ
ッキ法で形成することを特徴とする前記半導体素子の製
造方法である。
ッキ法で形成することを特徴とする前記半導体素子の製
造方法である。
【００２４】さらに本発明は、前記タングステンシード
層は、３００〜４００℃の温度で形成されることを特徴
とする前記半導体素子の製造方法である。
層は、３００〜４００℃の温度で形成されることを特徴
とする前記半導体素子の製造方法である。
【００２５】さらに本発明は、前記タングステンシード
層は、３０〜１００ｎｍの厚さに形成されることを特徴
とする前記半導体素子の製造方法である。
層は、３０〜１００ｎｍの厚さに形成されることを特徴
とする前記半導体素子の製造方法である。
【００２６】さらに本発明は、前記銅配線層は、前記タ
ングステンシード層上に前記コンタクトホールを十分に
埋込む銅層を形成する段階と、前記銅層、タングステン
シード層及び拡散防止膜を化学機械的研磨する段階とか
らなることを特徴とする前記半導体素子の製造方法であ
る。
ングステンシード層上に前記コンタクトホールを十分に
埋込む銅層を形成する段階と、前記銅層、タングステン
シード層及び拡散防止膜を化学機械的研磨する段階とか
らなることを特徴とする前記半導体素子の製造方法であ
る。
【００２７】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳しく説明する。
明を詳しく説明する。
【００２８】図５は本発明の第一の実施形態に係る銅配
線層を有する半導体素子を示す断面図である。具体的
に、図５はデュアルダマシン工程によって形成された銅
配線層を有する半導体素子を示したものである。
線層を有する半導体素子を示す断面図である。具体的
に、図５はデュアルダマシン工程によって形成された銅
配線層を有する半導体素子を示したものである。
【００２９】具体的に、下地層２１、例えば半導体基板
または金属層上に、コンタクトホール２３ａ、２３ｂを
有する層間絶縁膜２５ａ、２５ｂが形成されている。す
なわち、前記層間絶縁膜２５ａ、２５ｂは下地層２１上
に第１コンタクトホール２３ａを有する第１層間絶縁膜
２５ａと、前記第１コンタクトホール２３ａより大きな
第２コンタクトホール２３ｂを有する第２層間絶縁膜２
５ｂとで構成される。ここで前記半導体基板として具体
的には、シリコン基板等が、また金属層として具体的に
は、銅またはアルミニウム金属層等が用いられる。
または金属層上に、コンタクトホール２３ａ、２３ｂを
有する層間絶縁膜２５ａ、２５ｂが形成されている。す
なわち、前記層間絶縁膜２５ａ、２５ｂは下地層２１上
に第１コンタクトホール２３ａを有する第１層間絶縁膜
２５ａと、前記第１コンタクトホール２３ａより大きな
第２コンタクトホール２３ｂを有する第２層間絶縁膜２
５ｂとで構成される。ここで前記半導体基板として具体
的には、シリコン基板等が、また金属層として具体的に
は、銅またはアルミニウム金属層等が用いられる。
【００３０】前記コンタクトホール２３ａ、２３ｂの内
壁には、後に形成される銅配線層の銅が層間絶縁膜２５
ａ、２５ｂや下地層２１に広がることを防止するため
に、拡散防止膜パターン２７ａ、例えばタングステン窒
化膜パターンが形成されている。特に、本発明は、前記
拡散防止膜パターン２７ａを従来と違って化学気相蒸着
法（ＣＶＤ）、例えばプラズマエンハンスト化学気相蒸
着法（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、以降、ＰＥ
−ＣＶＤと称する）で５〜３０ｎｍの厚さに形成する。
壁には、後に形成される銅配線層の銅が層間絶縁膜２５
ａ、２５ｂや下地層２１に広がることを防止するため
に、拡散防止膜パターン２７ａ、例えばタングステン窒
化膜パターンが形成されている。特に、本発明は、前記
拡散防止膜パターン２７ａを従来と違って化学気相蒸着
法（ＣＶＤ）、例えばプラズマエンハンスト化学気相蒸
着法（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、以降、ＰＥ
−ＣＶＤと称する）で５〜３０ｎｍの厚さに形成する。
【００３１】次に、前記拡散防止膜パターン２７ａを被
覆するようにタングステンシード層パターン２９ａが形
成されている。本発明の特徴である前記タングステンシ
ード層パターン２９ａは、続いて形成される銅配線層の
シード層として銅配線層を均一に形成し、銅配線層と拡
散防止膜パターン２７ａとの接触を容易にするために形
成される。特に、前記タングステンシード層パターン２
９ａは従来と違って化学気相蒸着法、例えばＰＥ−ＣＶ
Ｄで３０〜１００ｎｍの厚さに形成する。
覆するようにタングステンシード層パターン２９ａが形
成されている。本発明の特徴である前記タングステンシ
ード層パターン２９ａは、続いて形成される銅配線層の
シード層として銅配線層を均一に形成し、銅配線層と拡
散防止膜パターン２７ａとの接触を容易にするために形
成される。特に、前記タングステンシード層パターン２
９ａは従来と違って化学気相蒸着法、例えばＰＥ−ＣＶ
Ｄで３０〜１００ｎｍの厚さに形成する。
【００３２】このように拡散防止膜パターン２７ａ及び
タングステンシード層パターン２９ａを化学気相蒸着法
で形成すれば、従来のようにコンタクトホールの上部に
発生するオーバーハング問題を解決しうる。さらに、本
発明は拡散防止膜パターン２７ａをタングステン窒化膜
で形成する場合、タングステン窒化膜とタングステンシ
ード層パターン２９ａをインサイチュで、すなわち一つ
の装備で二種の工程を連続して行うことで工程を単純化
させうる。つまり、前記拡散防止膜パターン２７ａ及び
タングステンシード層パターン２９ａがオーバーハング
の問題がなく形成されるために、前記コンタクトホール
２３ａ、２３ｂをボイドを形成することなく銅配線層３
１ａで完璧に充填させうる。
タングステンシード層パターン２９ａを化学気相蒸着法
で形成すれば、従来のようにコンタクトホールの上部に
発生するオーバーハング問題を解決しうる。さらに、本
発明は拡散防止膜パターン２７ａをタングステン窒化膜
で形成する場合、タングステン窒化膜とタングステンシ
ード層パターン２９ａをインサイチュで、すなわち一つ
の装備で二種の工程を連続して行うことで工程を単純化
させうる。つまり、前記拡散防止膜パターン２７ａ及び
タングステンシード層パターン２９ａがオーバーハング
の問題がなく形成されるために、前記コンタクトホール
２３ａ、２３ｂをボイドを形成することなく銅配線層３
１ａで完璧に充填させうる。
【００３３】図６は本発明の第二の実施形態に係る銅配
線層５１ａを有する半導体素子を示す断面図である。具
体的に、図６は図５と比較すれば、単一ダマシン工程に
よって形成された銅配線層を有する半導体素子を示した
ものである。
線層５１ａを有する半導体素子を示す断面図である。具
体的に、図６は図５と比較すれば、単一ダマシン工程に
よって形成された銅配線層を有する半導体素子を示した
ものである。
【００３４】さらに詳しくは、下地層４１、例えば半導
体基板または金属層上にコンタクトホール４３を有する
層間絶縁膜４５が形成されている。前記コンタクトホー
ル４３の内壁には、続いて形成される銅配線層の銅が層
間絶縁膜４５や下地層４１に広がることを防止するため
に、拡散防止膜パターン４７ａ、例えばタングステン窒
化膜パターンが形成されている。特に、本発明は前記拡
散防止膜パターン４７ａを従来と違ってＣＶＤ、例えば
ＰＥ-ＣＶＤで５〜３０ｎｍの厚さに形成する。
体基板または金属層上にコンタクトホール４３を有する
層間絶縁膜４５が形成されている。前記コンタクトホー
ル４３の内壁には、続いて形成される銅配線層の銅が層
間絶縁膜４５や下地層４１に広がることを防止するため
に、拡散防止膜パターン４７ａ、例えばタングステン窒
化膜パターンが形成されている。特に、本発明は前記拡
散防止膜パターン４７ａを従来と違ってＣＶＤ、例えば
ＰＥ-ＣＶＤで５〜３０ｎｍの厚さに形成する。
【００３５】そして、前記拡散防止膜パターン４７ａを
被覆するようにタングステンシード層パターン４９ａが
形成されている。本発明の特徴である前記タングステン
シード層パターン４９ａは、続いて形成される銅配線層
のシード層として銅配線層を均一に形成し、銅配線層と
拡散防止膜パターン４７ａとの接触を容易にするために
形成される。特に、前記タングステンシード層パターン
４９ａは従来と違ってＣＶＤ、例えばＰＥ−ＣＶＤで３
０〜１００ｎｍの厚さに形成する。
被覆するようにタングステンシード層パターン４９ａが
形成されている。本発明の特徴である前記タングステン
シード層パターン４９ａは、続いて形成される銅配線層
のシード層として銅配線層を均一に形成し、銅配線層と
拡散防止膜パターン４７ａとの接触を容易にするために
形成される。特に、前記タングステンシード層パターン
４９ａは従来と違ってＣＶＤ、例えばＰＥ−ＣＶＤで３
０〜１００ｎｍの厚さに形成する。
【００３６】このように拡散防止膜パターン４７ａ及び
タングステンシード層パターン４９ａをＣＶＤで形成す
れば、従来のコンタクトホールの上部に発生するオーバ
ーハングの問題を解決しうる。さらに、本発明は拡散防
止膜パターン４７ａをタングステン窒化膜で形成する場
合、タングステン窒化膜とタングステンシード層パター
ン４９ａをインサイチュで形成して工程を単純化させう
る。つまり、前記コンタクトホール４３は前記拡散防止
膜パターン４７ａ及びタングステンシード層パターン４
９ａがオーバーハングの問題なしに形成されるために、
ボイド形成することなく銅配線層５１ａで完璧に充填さ
せうる。
タングステンシード層パターン４９ａをＣＶＤで形成す
れば、従来のコンタクトホールの上部に発生するオーバ
ーハングの問題を解決しうる。さらに、本発明は拡散防
止膜パターン４７ａをタングステン窒化膜で形成する場
合、タングステン窒化膜とタングステンシード層パター
ン４９ａをインサイチュで形成して工程を単純化させう
る。つまり、前記コンタクトホール４３は前記拡散防止
膜パターン４７ａ及びタングステンシード層パターン４
９ａがオーバーハングの問題なしに形成されるために、
ボイド形成することなく銅配線層５１ａで完璧に充填さ
せうる。
【００３７】次に、図７〜図９を参照しながら、図５に
示した銅配線層を有する半導体素子の製造方法を説明す
る。
示した銅配線層を有する半導体素子の製造方法を説明す
る。
【００３８】図７を参照すれば、下地層２１、例えば半
導体基板や金属層上にコンタクトホール（またはビアホ
ール）２３ａ、２３ｂを有する層間絶縁膜２５ａ、２５
ｂを形成する。すなわち、前記層間絶縁膜２５ａ、２５
ｂは下地層２１上に第１コンタクトホール２３ａを有す
る第１層間絶縁膜２５ａと、および前記第１コンタクト
ホール２３ａより大きな第２コンタクトホール２３ｂを
有する第２層間絶縁膜２５ｂで形成される。ここで、前
記第１層間絶縁膜２５ａ及び第２層間絶縁膜２５ｂは、
酸化膜を用いて写真蝕刻工程で形成される。
導体基板や金属層上にコンタクトホール（またはビアホ
ール）２３ａ、２３ｂを有する層間絶縁膜２５ａ、２５
ｂを形成する。すなわち、前記層間絶縁膜２５ａ、２５
ｂは下地層２１上に第１コンタクトホール２３ａを有す
る第１層間絶縁膜２５ａと、および前記第１コンタクト
ホール２３ａより大きな第２コンタクトホール２３ｂを
有する第２層間絶縁膜２５ｂで形成される。ここで、前
記第１層間絶縁膜２５ａ及び第２層間絶縁膜２５ｂは、
酸化膜を用いて写真蝕刻工程で形成される。
【００３９】図８を参照すれば、前記コンタクトホール
２３ａ、２３ｂの内壁を被覆するように拡散防止膜２
７、例えばタングステン窒化膜（ＷＮX、０．１≦Ｘ≦
１）を５〜３０ｎｍ、望ましくは５〜１０ｎｍの厚さに
形成する。前記拡散防止膜２７は３００〜４００℃、望
ましくは３００〜３５０℃の温度でＣＶＤ、例えばＰＥ
-ＣＶＤを用いて形成すると、ステップカバレージが７
０％以上に形成される。ここでステップカバレージと
は、ホール段差部位の膜厚の平坦部分の膜厚に対する比
率である。
２３ａ、２３ｂの内壁を被覆するように拡散防止膜２
７、例えばタングステン窒化膜（ＷＮX、０．１≦Ｘ≦
１）を５〜３０ｎｍ、望ましくは５〜１０ｎｍの厚さに
形成する。前記拡散防止膜２７は３００〜４００℃、望
ましくは３００〜３５０℃の温度でＣＶＤ、例えばＰＥ
-ＣＶＤを用いて形成すると、ステップカバレージが７
０％以上に形成される。ここでステップカバレージと
は、ホール段差部位の膜厚の平坦部分の膜厚に対する比
率である。
【００４０】次いで、前記拡散防止膜２７上に３００〜
４００℃、望ましくは３００〜３５０℃の温度でＣＶ
Ｄ、例えばＰＥ−ＣＶＤを用いて、銅配線層のシード層
としてタングステンシード層２９を３０〜１００ｎｍ、
望ましくは３０〜５０ｎｍの厚さに形成する。
４００℃、望ましくは３００〜３５０℃の温度でＣＶ
Ｄ、例えばＰＥ−ＣＶＤを用いて、銅配線層のシード層
としてタングステンシード層２９を３０〜１００ｎｍ、
望ましくは３０〜５０ｎｍの厚さに形成する。
【００４１】特に、本発明は拡散防止膜２７及びタング
ステンシード層２９をＣＶＤを用いて３５０℃以下の温
度で蒸着が可能であり、従来の物理蒸着法を用いる場合
より少なくとも５０％以上厚さを減少させ、かつ７０％
以上のステップカバレージが得られる。この効果によ
り、従来のようなオーバーハングの問題が発生せず、後
続の工程でコンタクトホール２３ａ、２３ｂをボイドを
形成することなく銅配線層で完璧に充填しうる。
ステンシード層２９をＣＶＤを用いて３５０℃以下の温
度で蒸着が可能であり、従来の物理蒸着法を用いる場合
より少なくとも５０％以上厚さを減少させ、かつ７０％
以上のステップカバレージが得られる。この効果によ
り、従来のようなオーバーハングの問題が発生せず、後
続の工程でコンタクトホール２３ａ、２３ｂをボイドを
形成することなく銅配線層で完璧に充填しうる。
【００４２】さらに、拡散防止膜２７をタングステン窒
化膜として形成する場合、タングステン窒化膜とタング
ステンシード層２９とをインサイチュで形成して工程を
単純化させうる。
化膜として形成する場合、タングステン窒化膜とタング
ステンシード層２９とをインサイチュで形成して工程を
単純化させうる。
【００４３】図９を参照すれば、前記タングステンシー
ド層２９が形成された結果物上に、電気メッキ法を用い
て銅層３１を形成して、前記コンタクトホール２３ａ、
２３ｂをボイドを形成することなく完璧に充填しうる。
ド層２９が形成された結果物上に、電気メッキ法を用い
て銅層３１を形成して、前記コンタクトホール２３ａ、
２３ｂをボイドを形成することなく完璧に充填しうる。
【００４４】次いで、図５に示されたように第２層間絶
縁膜２５ｂを蝕刻停止点として銅層３１を化学機械研磨
（ＣＭＰ）方法で研磨して、コンタクトホール２３ａ、
２３ｂを充填する銅配線層３１ａを形成する。この際、
第２層間絶縁膜２５ｂ上の拡散防止膜２７及びタングス
テンシード層２９も研磨されて、コンタクトホールの内
壁に拡散防止膜パターン２７ａ及びタングステンシード
層パターン２９ａが形成される。特に、本発明は前記化
学機械的研磨時に、銅研磨溶液を用いて銅層３１、タン
グステンシード層２９及び拡散防止膜２７を同時に研磨
するために従来と比較して工程を単純化しうる。
縁膜２５ｂを蝕刻停止点として銅層３１を化学機械研磨
（ＣＭＰ）方法で研磨して、コンタクトホール２３ａ、
２３ｂを充填する銅配線層３１ａを形成する。この際、
第２層間絶縁膜２５ｂ上の拡散防止膜２７及びタングス
テンシード層２９も研磨されて、コンタクトホールの内
壁に拡散防止膜パターン２７ａ及びタングステンシード
層パターン２９ａが形成される。特に、本発明は前記化
学機械的研磨時に、銅研磨溶液を用いて銅層３１、タン
グステンシード層２９及び拡散防止膜２７を同時に研磨
するために従来と比較して工程を単純化しうる。
【００４５】さらに図１０〜図１２を参照しながら、図
６に示した銅配線層を有する半導体素子の製造方法を示
す断面図である。
６に示した銅配線層を有する半導体素子の製造方法を示
す断面図である。
【００４６】図１０を参照すれば、下地層４１、例えば
半導体基板や金属層上にコンタクトホール（またはビア
ホール）４３を有する層間絶縁膜４５を形成する。前記
層間絶縁膜４５は酸化膜を用いて写真蝕刻工程で形成す
る。ここで下記に示すそれぞれの膜厚さの数値範囲およ
び各工程の温度範囲の限定理由は、上述の図５に示され
る半導体素子の製造方法で説明したとおりである。
半導体基板や金属層上にコンタクトホール（またはビア
ホール）４３を有する層間絶縁膜４５を形成する。前記
層間絶縁膜４５は酸化膜を用いて写真蝕刻工程で形成す
る。ここで下記に示すそれぞれの膜厚さの数値範囲およ
び各工程の温度範囲の限定理由は、上述の図５に示され
る半導体素子の製造方法で説明したとおりである。
【００４７】図１１を参照すれば、前記コンタクトホー
ル４３の内壁及び層間絶縁膜４５を被覆するように拡散
防止膜４７、例えばタングステン窒化膜（ＷＮX、０．
１≦Ｘ≦１）を５〜３０ｎｍ、望ましくは５〜１０ｎｍ
の厚さに形成する。前記拡散防止膜４７は３００〜４０
０℃、望ましくは３５０℃以下の温度でＣＶＤ、例えば
ＰＥ-ＣＶＤを用いて形成すると、ステップカバレージ
は７０％以上に形成することができる。
ル４３の内壁及び層間絶縁膜４５を被覆するように拡散
防止膜４７、例えばタングステン窒化膜（ＷＮX、０．
１≦Ｘ≦１）を５〜３０ｎｍ、望ましくは５〜１０ｎｍ
の厚さに形成する。前記拡散防止膜４７は３００〜４０
０℃、望ましくは３５０℃以下の温度でＣＶＤ、例えば
ＰＥ-ＣＶＤを用いて形成すると、ステップカバレージ
は７０％以上に形成することができる。
【００４８】次いで、前記拡散防止膜４７上に３００〜
４００℃、望ましくは３００〜３５０℃の温度でＣＶ
Ｄ、例えばＰＥＣＶＤを用いて、後の銅配線層のシード
層としてタングステンシード層４９を３０〜１００ｎ
ｍ、望ましくは３０〜５０ｎｍの厚さに形成する。
４００℃、望ましくは３００〜３５０℃の温度でＣＶ
Ｄ、例えばＰＥＣＶＤを用いて、後の銅配線層のシード
層としてタングステンシード層４９を３０〜１００ｎ
ｍ、望ましくは３０〜５０ｎｍの厚さに形成する。
【００４９】特に、本発明は拡散防止膜４７及びタング
ステンシード層４９をＣＶＤを用いて３５０℃以下の温
度で蒸着が可能であり、従来の物理蒸着法を用いる場合
より５０％以上薄い厚さである７０％以上のステップカ
バレージが得られる。この効果により、従来のようなオ
ーバーハングの問題が発生せず、後続工程においてコン
タクトホール４３をボイドを形成することなく銅配線層
で完璧に充填しうる。さらに、拡散防止膜４７をタング
ステン窒化膜で形成する場合、タングステン窒化膜とタ
ングステンシード層４９をインサイチュで形成して工程
を単純化させうる。
ステンシード層４９をＣＶＤを用いて３５０℃以下の温
度で蒸着が可能であり、従来の物理蒸着法を用いる場合
より５０％以上薄い厚さである７０％以上のステップカ
バレージが得られる。この効果により、従来のようなオ
ーバーハングの問題が発生せず、後続工程においてコン
タクトホール４３をボイドを形成することなく銅配線層
で完璧に充填しうる。さらに、拡散防止膜４７をタング
ステン窒化膜で形成する場合、タングステン窒化膜とタ
ングステンシード層４９をインサイチュで形成して工程
を単純化させうる。
【００５０】図１２を参照すれば、前記タングステンシ
ード層４９の形成された結果物上に電気メッキ法を用い
て銅層５１を形成して前記コンタクトホール４３をボイ
ドを形成することなく完璧に充填する。
ード層４９の形成された結果物上に電気メッキ法を用い
て銅層５１を形成して前記コンタクトホール４３をボイ
ドを形成することなく完璧に充填する。
【００５１】次いで、図６に示されたように、層間絶縁
膜４５を蝕刻停止点として銅層５１をＣＭＰ方法で研磨
してコンタクトホール４３を充填する銅配線層５１ａを
形成する。この際、層間絶縁膜４５上の拡散防止膜４７
及びタングステンシード層４９も研磨されてコンタクト
ホール４３の内壁に拡散防止膜パターン４７ａ及びタン
グステンシード層パターン４９ａが形成される。特に、
本発明は前記化学機械的研磨時、銅研磨溶液を用いて銅
層５１、タングステンシード層４９及び拡散防止膜４７
を同時に研磨するために従来に比べて工程を単純化しう
る。
膜４５を蝕刻停止点として銅層５１をＣＭＰ方法で研磨
してコンタクトホール４３を充填する銅配線層５１ａを
形成する。この際、層間絶縁膜４５上の拡散防止膜４７
及びタングステンシード層４９も研磨されてコンタクト
ホール４３の内壁に拡散防止膜パターン４７ａ及びタン
グステンシード層パターン４９ａが形成される。特に、
本発明は前記化学機械的研磨時、銅研磨溶液を用いて銅
層５１、タングステンシード層４９及び拡散防止膜４７
を同時に研磨するために従来に比べて工程を単純化しう
る。
【００５２】
【発明の効果】前述したように本発明は、銅配線層の形
成前にタングステンシード層を形成する。前記タングス
テンシード層は銅配線層を均一に形成して銅配線層と拡
散防止膜との接触を容易にするために形成される。特
に、本発明は拡散防止膜とタングステンシード層とを化
学気相蒸着法で形成するので、コンタクトホールの上部
でオーバーハングの問題が発生しなくてコンタクトホー
ルを銅配線層でボイド無しに完璧に充填しうる。さら
に、本発明の拡散防止膜をタングステン窒化膜で形成す
る場合、タングステン窒化膜とタングステンシード層と
をインサイチュで形成して工程を単純化させうる。
成前にタングステンシード層を形成する。前記タングス
テンシード層は銅配線層を均一に形成して銅配線層と拡
散防止膜との接触を容易にするために形成される。特
に、本発明は拡散防止膜とタングステンシード層とを化
学気相蒸着法で形成するので、コンタクトホールの上部
でオーバーハングの問題が発生しなくてコンタクトホー
ルを銅配線層でボイド無しに完璧に充填しうる。さら
に、本発明の拡散防止膜をタングステン窒化膜で形成す
る場合、タングステン窒化膜とタングステンシード層と
をインサイチュで形成して工程を単純化させうる。
【００５３】以上、上記の実施形態に基づいて本発明を
具体的に説明したが、本発明はこれに限定されず、本発
明の技術的思想内で当業者ならその変形や改良が可能で
ある。
具体的に説明したが、本発明はこれに限定されず、本発
明の技術的思想内で当業者ならその変形や改良が可能で
ある。
【図１】デュアルダマシン工程によって従来の銅配線層
を有する半導体素子の製造方法を示す断面図である。
を有する半導体素子の製造方法を示す断面図である。
【図２】デュアルダマシン工程によって従来の銅配線層
を有する半導体素子の製造方法を示す断面図である。
を有する半導体素子の製造方法を示す断面図である。
【図３】デュアルダマシン工程によって従来の銅配線層
を有する半導体素子の製造方法を示す断面図である。
を有する半導体素子の製造方法を示す断面図である。
【図４】デュアルダマシン工程によって従来の銅配線層
を有する半導体素子の製造方法を示す断面図である。
を有する半導体素子の製造方法を示す断面図である。
【図５】本発明の第一の実施形態に係る銅配線層を有す
る半導体素子を示す断面図である。
る半導体素子を示す断面図である。
【図６】本発明の第二の実施形態に係る銅配線層を有す
る半導体素子を示す断面図である。
る半導体素子を示す断面図である。
【図７】本発明の、図５に示した銅配線層を有する半導
体素子の製造方法を示す断面図である。
体素子の製造方法を示す断面図である。
【図８】本発明の、図５に示した銅配線層を有する半導
体素子の製造方法を示す断面図である。
体素子の製造方法を示す断面図である。
【図９】本発明の、図５に示した銅配線層を有する半導
体素子の製造方法を示す断面図である。
体素子の製造方法を示す断面図である。
【図１０】本発明の、図６に示した銅配線層を有する半
導体素子の製造方法を示す断面図である。
導体素子の製造方法を示す断面図である。
【図１１】本発明の、図６に示した銅配線層を有する半
導体素子の製造方法を示す断面図である。
導体素子の製造方法を示す断面図である。
【図１２】本発明の、図６に示した銅配線層を有する半
導体素子の製造方法を示す断面図である。
導体素子の製造方法を示す断面図である。
Ａ・・・オーバーハング １・・・半導体基板 ３、２３ａ、２３ｂ、４３・・・コンタクトホール ５ａ，５ｂ、２５ａ、２５ｂ、４５・・・層間絶縁膜 ７、２７、４７・・・拡散防止膜 ７ａ、４７ａ・・・拡散防止膜パターン ９・・・銅シード層 ９ａ、４９ａ・・・銅シード層パターン １１、３１、５１・・・銅層 １１ａ、３１ａ、５１ａ・・・銅配線層 １３・・・ボイド ２１、４１・・・下地層 ２７ａ・・・拡散防止膜パターン ２９、４９・・・タングステンシード層 ２９ａ・・・タングステンシード層パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/90 Ａ Ｃ (72)発明者 朴 基 ▲てつ▼ 大韓民国ソウル特別市冠岳区新林洞1686番 地 双竜アパート103棟305号 (72)発明者 李 鉉 ▲徳▼ 大韓民国ソウル特別市江南区開浦洞653番 地 現代アパート104棟603号
Claims (16)
- 【請求項１】 下地層上に形成され、その内部にコンタ
クトホールを有する層間絶縁膜と、 前記コンタクトホールの内壁に形成された拡散防止膜
と、 前記拡散防止膜を被覆するタングステンシード層と、 前記タングステンシード層上に形成され、前記コンタク
トホールを充填する銅配線層とを含んでなることを特徴
とする半導体素子。 - 【請求項２】 前記下地層は、半導体基板または金属層
であることを特徴とする請求項１に記載の半導体素子。 - 【請求項３】 前記拡散防止膜は、タングステン窒化膜
よりなることを特徴とする請求項１または２に記載の半
導体素子。 - 【請求項４】 前記タングステン窒化膜及びタングステ
ンシード層は、インサイチュで形成されることを特徴と
する請求項３に記載の半導体素子。 - 【請求項５】 前記タングステン窒化膜及びタングステ
ンシード層は、化学気相蒸着法で形成されることを特徴
とする請求項３または４に記載の半導体素子。 - 【請求項６】 下地層上にコンタクトホールを有する層
間絶縁膜を形成する段階と、 前記コンタクトホールの内壁に拡散防止膜を形成する段
階と、 前記拡散防止膜を被覆するようにタングステンシード層
を形成する段階と、 前記タングステンシード層上に前記コンタクトホールを
埋込むように銅配線層を形成する段階とを含んでなるこ
とを特徴とする半導体素子の製造方法。 - 【請求項７】 前記下地層は、半導体基板または金属層
であることを特徴とする請求項６に記載の半導体素子の
製造方法。 - 【請求項８】 前記拡散防止膜は、タングステン窒化膜
よりなることを特徴とする請求項６または７に記載の半
導体素子の製造方法。 - 【請求項９】 前記拡散防止膜は、３００〜４００℃の
温度で形成されることを特徴とする請求項６〜８のいず
れか一項に記載の半導体素子の製造方法。 - 【請求項１０】 前記拡散防止膜は、５〜３０ｎｍの厚
さに形成されることを特徴とする請求項６〜９のいずれ
か一項に記載の半導体素子の製造方法。 - 【請求項１１】 前記タングステン窒化膜及びタングス
テンシード層は、インサイチュで形成することを特徴と
する請求項８〜１０のいずれか一項に記載の半導体素子
の製造方法。 - 【請求項１２】 前記タングステン窒化膜及びタングス
テンシード層は、化学気相蒸着法で形成することを特徴
とする請求項８〜１１のいずれか一項に記載の半導体素
子の製造方法。 - 【請求項１３】 前記銅配線層は、電気メッキ法で形成
することを特徴とする請求項６〜１２のいずれか一項に
記載の半導体素子の製造方法。 - 【請求項１４】 前記タングステンシード層は、３００
〜４００℃の温度で形成されることを特徴とする請求項
６〜１３のいずれか一項に記載の半導体素子の製造方
法。 - 【請求項１５】 前記タングステンシード層は、３０〜
１００ｎｍの厚さに形成されることを特徴とする請求項
６〜１４のいずれか一項に記載の半導体素子の製造方
法。 - 【請求項１６】 前記銅配線層は、前記タングステンシ
ード層上に前記コンタクトホールを十分に埋込む銅層を
形成する段階と、前記銅層、タングステンシード層及び
拡散防止膜を化学機械的研磨する段階とからなることを
特徴とする請求項６〜１５のいずれか一項に記載の半導
体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990027248A KR100301057B1 (ko) | 1999-07-07 | 1999-07-07 | 구리 배선층을 갖는 반도체 소자 및 그 제조방법 |
| KR99P27248 | 1999-07-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044205A true JP2001044205A (ja) | 2001-02-16 |
Family
ID=19599925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000207239A Withdrawn JP2001044205A (ja) | 1999-07-07 | 2000-07-07 | 銅配線層を有する半導体素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001044205A (ja) |
| KR (1) | KR100301057B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343859A (ja) * | 2001-05-15 | 2002-11-29 | Mitsubishi Electric Corp | 配線間の接続構造及びその製造方法 |
| KR100760920B1 (ko) * | 2006-07-25 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 반도체 집적회로 소자에서 구리 배선을 형성하는 방법 |
| US7279790B2 (en) | 2001-08-29 | 2007-10-09 | Fujitsu Limited | Semiconductor device and a manufacturing method thereof |
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|---|---|---|---|---|
| KR100408182B1 (ko) * | 2001-02-20 | 2003-12-01 | 동부전자 주식회사 | 구리 배선용 장벽층 형성 방법 |
| KR100753422B1 (ko) | 2006-06-30 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| US20080254617A1 (en) * | 2007-04-10 | 2008-10-16 | Adetutu Olubunmi O | Void-free contact plug |
| US11342225B2 (en) | 2019-07-31 | 2022-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier-free approach for forming contact plugs |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2591450B2 (ja) * | 1993-11-10 | 1997-03-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0147596B1 (ko) * | 1994-07-27 | 1998-11-02 | 김광호 | 저저항 콘택을 갖는 비트라인 및 그 제조방법 |
| KR970052257A (ko) * | 1995-12-16 | 1997-07-29 | 김주용 | 금속 콘택 방법 |
| KR100215540B1 (ko) * | 1996-04-04 | 1999-08-16 | 박원훈 | 반도체 금속박막의 배선방법 |
| KR100197669B1 (ko) * | 1996-06-27 | 1999-06-15 | 김영환 | 반도체 소자의 금속배선 형성방법 |
| KR100430684B1 (ko) * | 1996-12-31 | 2004-07-30 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| US5933758A (en) * | 1997-05-12 | 1999-08-03 | Motorola, Inc. | Method for preventing electroplating of copper on an exposed surface at the edge exclusion of a semiconductor wafer |
-
1999
- 1999-07-07 KR KR1019990027248A patent/KR100301057B1/ko not_active IP Right Cessation
-
2000
- 2000-07-07 JP JP2000207239A patent/JP2001044205A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343859A (ja) * | 2001-05-15 | 2002-11-29 | Mitsubishi Electric Corp | 配線間の接続構造及びその製造方法 |
| US6624516B2 (en) | 2001-05-15 | 2003-09-23 | Mitsubishi Denki Kabushiki Kaisha | Structure for connecting interconnect lines with interposed layer including metal layers and metallic compound layer |
| US6780769B2 (en) | 2001-05-15 | 2004-08-24 | Renesas Technology Corp. | Method of manufacturing structure for connecting interconnect lines including metal layer with thickness larger than thickness of metallic compound layer |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010009082A (ko) | 2001-02-05 |
| KR100301057B1 (ko) | 2001-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071002 |