JP2001042954A - Regulator circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、入力電圧を安定化
するレギュレータ回路に係り、特に、出力特性の向上を
図ったものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a regulator circuit for stabilizing an input voltage, and more particularly to a regulator circuit having improved output characteristics.
【０００２】[0002]
【従来の技術】従来、この種の電圧安定化回路、すなわ
ちレギュレータ回路としては、例えば、図４に示された
ような構成を有してなるものが公知・周知となってい
る。以下、同図を参照しつつこの従来のレギュレータ回
路について説明すれば、まず、このレギュレータ回路
は、入力電圧端子１５と出力電圧端子１７との間に、出
力トランジスタＱ１が直列に接続されて設けられる一
方、この出力トランジスタＱ１の動作を制御するエラー
アンプ２が設けられている。そして、出力電圧Ｖoが、
第１及び第２の分圧抵抗器Ｒ1，Ｒ2により分圧されて、
エラーアンプ２において、第１の基準電圧Ｖrefと比較
されて、その比較結果が出力トランジスタＱ１のべース
に印加されることで、出力電圧Ｖoは、Ｖo＝(Ｒ1＋Ｒ2)
×Ｖref／Ｒ2で表される電圧に安定化されるようになっ
ている。また、電流制限回路２１が設けられており、電
流検出用抵抗器Ｒ3の電圧降下が制限基準電圧Ｖlimを越
えると比較器４から所定の信号が出力され、この出力信
号によって出力トランジスタＱ１が非動作状態とされる
ようになっている。2. Description of the Related Art Heretofore, as a voltage stabilizing circuit of this type, that is, a regulator circuit, for example, a circuit having a configuration as shown in FIG. Hereinafter, this conventional regulator circuit will be described with reference to the same drawing. First, this regulator circuit is provided between an input voltage terminal 15 and an output voltage terminal 17 with an output transistor Q1 connected in series. On the other hand, an error amplifier 2 for controlling the operation of the output transistor Q1 is provided. And the output voltage Vo is
Divided by the first and second voltage dividing resistors R1 and R2,
In the error amplifier 2, the output voltage Vo is compared with the first reference voltage Vref, and the comparison result is applied to the base of the output transistor Q1, so that the output voltage Vo becomes Vo = (R1 + R2).
The voltage is stabilized at a voltage represented by × Vref / R2. Further, a current limiting circuit 21 is provided. When the voltage drop of the current detecting resistor R3 exceeds the limiting reference voltage Vlim, a predetermined signal is output from the comparator 4, and the output signal causes the output transistor Q1 to be inactive. It is in a state.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来の回路においては、負荷ＲLに流れる電流によって生
ずる電流検出用抵抗器Ｒ3における電圧降下分だけ負荷
ＲLへの印加電圧が変化し、負荷に安定した正確な電圧
が得られないという問題があった。本発明は、上記実状
に鑑みてなされたもので、負荷に一定の電圧が印加され
るレギュレータ回路を提供するものである。However [0005] In the conventional circuit, the load R voltage drop in the current detecting resistor R3 caused by the current flowing in L by changing the voltage applied to the load R L, the load There is a problem that a stable and accurate voltage cannot be obtained. The present invention has been made in view of the above circumstances, and provides a regulator circuit in which a constant voltage is applied to a load.
【０００４】[0004]
【課題を解決するための手段】上記発明の目的を達成す
るため、本発明に係るレギュレータ回路は、入出力端子
間に直列接続された出力トランジスタを有し、前記出力
端子における出力電圧が第１の基準電圧となるよう制御
されるよう構成されてなる一方、負荷電流を検出する電
流検出用抵抗器を有し、当該電流検出用抵抗器における
電圧降下が第２の基準電圧を越えた場合に、前記出力ト
ランジスタを非動作状態とする電流制限手段が設けられ
てなるレギュレータ回路であって、前記第１の基準電圧
を出力する第１の基準電圧源は、その電圧発生の基準点
がバッファ回路を介して前記電流検出用抵抗器と前記負
荷との接続点に接続されてなるものである。In order to achieve the above object, a regulator circuit according to the present invention has an output transistor connected in series between input and output terminals, and an output voltage at the output terminal is equal to a first voltage. A current detection resistor for detecting a load current, and when a voltage drop in the current detection resistor exceeds a second reference voltage. A current limiting means for disabling the output transistor, wherein the first reference voltage source for outputting the first reference voltage has a reference point for generating the voltage which is a buffer circuit. Via a connection point between the current detection resistor and the load.
【０００５】かかる構成においては、出力トランジスタ
の動作を制御するエラーアンプに印加される第１の基準
電圧の基準点が、バッファ回路を介して電流検出用抵抗
器と負荷との接続点とされているため、従来と異なり、
電流検出用抵抗器における電圧降下の大きさによって第
１の基準電圧が変動するようなことがなくなり、そのた
め、負荷に安定した正確な電圧が得られることとなるも
のである。In such a configuration, the reference point of the first reference voltage applied to the error amplifier for controlling the operation of the output transistor is a connection point between the current detecting resistor and the load via the buffer circuit. Therefore, unlike before,
The first reference voltage does not fluctuate depending on the magnitude of the voltage drop in the current detecting resistor, and therefore, a stable and accurate voltage can be obtained at the load.
【０００６】[0006]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図３を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、図１を参照しつつ本発明の実施の
形態におけるレギュレータ回路の第１の回路構成例につ
いて説明する。まず、レギュレータ回路Ｓ1は、安定化
部１００と、出力電圧検出部１１０と、電流制限部１２
０とに大別されて構成されたものとなっている。安定化
部１００は、出力トランジスタ（図１においては「Ｑ
１」と表記）１と、エラーアンプ２と、第１の基準電圧
源１１と、バッファアンプ３とを主たる構成要素として
なるものである。ｎｐｎ形の出力トランジスタ１は、入
力電圧端子１５にコレクタが、出力電圧端子１７にエミ
ッタが、それぞれ接続されて、これら２つの端子１５，
１７間に直列接続されて設けられたものとなっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. The members, arrangements, and the like described below do not limit the present invention, and can be variously modified within the scope of the present invention. First, a first circuit configuration example of the regulator circuit according to the embodiment of the present invention will be described with reference to FIG. First, the regulator circuit S1 includes a stabilizing unit 100, an output voltage detecting unit 110, a current limiting unit 12
0. The stabilizing unit 100 includes an output transistor (in FIG. 1, “Q
1), an error amplifier 2, a first reference voltage source 11, and a buffer amplifier 3 as main components. The npn output transistor 1 has a collector connected to the input voltage terminal 15 and an emitter connected to the output voltage terminal 17.
17 and connected in series.
【０００７】エラーアンプ２は、例えば、いわゆる演算
増幅器を用いてなるもので、その非反転入力端子には、
第１の基準電圧源１１の正極側が接続されて第１の基準
電圧Ｖrefが印加されるようになっている一方、反転入
力端子は、後述する出力電圧検出部１１０に接続されて
いる。そして、このエラーアンプ２の出力端子は、先の
出力トランジスタＱ１のベースに接続されたものとなっ
ている。一方、バッファ回路としてのバッファアンプ３
は、例えば、いわゆる演算増幅器を用いてなるもので、
その反転入力端子と出力端子とが接続されると共に、出
力端子が第１の基準電圧源１１の負極側に接続されてい
る。そして、このバッファアンプ３の非反転入力端子
は、出力側グランド端子１８側に接続されるようになっ
ている。なお、出力電圧端子１７と出力側グランド端子
１８との間には、負荷（図１においては「ＲL」と表
記）１９が接続されるようになっている。The error amplifier 2 uses, for example, a so-called operational amplifier.
The positive side of the first reference voltage source 11 is connected to apply the first reference voltage Vref, while the inverting input terminal is connected to an output voltage detection unit 110 described later. The output terminal of the error amplifier 2 is connected to the base of the output transistor Q1. On the other hand, a buffer amplifier 3 as a buffer circuit
Is, for example, one using a so-called operational amplifier,
The inverting input terminal and the output terminal are connected, and the output terminal is connected to the negative side of the first reference voltage source 11. The non-inverting input terminal of the buffer amplifier 3 is connected to the output ground terminal 18 side. Note that a load (referred to as “ RL ” in FIG. 1) 19 is connected between the output voltage terminal 17 and the output-side ground terminal 18.
【０００８】出力電圧検出部１１０は、第１の分圧抵抗
器（図１においては「Ｒ1」と表記）５と、第２の分圧
抵抗器（図１においては「Ｒ2」と表記）６とを有し、
この第１及び第２の分圧抵抗器５，６が直列接続され
て、第１の分圧抵抗器５の一端が出力トランジスタ１の
エミッタに（換言すれば出力電圧端子１７に）、第２の
分圧抵抗器６の一端が出力側グランド端子１８に、それ
ぞれ接続されて構成されたものとなっている。そして、
第１の分圧抵抗器５と第２の分圧抵抗器６との接続点
は、先のエラーアンプ２の反転入力端子に接続されたも
のとなっており、出力電圧Ｖoに応じた分圧電圧がエラ
ーアンプ２の反転入力端子に印加されるようになってい
る。The output voltage detecting section 110 comprises a first voltage dividing resistor (denoted as “R1” in FIG. 1) 5 and a second voltage dividing resistor (denoted as “R2” in FIG. 1) 6 And
The first and second voltage dividing resistors 5 and 6 are connected in series, and one end of the first voltage dividing resistor 5 is connected to the emitter of the output transistor 1 (in other words, to the output voltage terminal 17), One end of the voltage dividing resistor 6 is connected to the output-side ground terminal 18, respectively. And
A connection point between the first voltage-dividing resistor 5 and the second voltage-dividing resistor 6 is connected to the inverting input terminal of the error amplifier 2, and the voltage is divided according to the output voltage Vo. The voltage is applied to the inverting input terminal of the error amplifier 2.
【０００９】電流制限手段としての電流制限部１２０
は、比較器４と、第２の基準電圧源１２と、電流検出用
抵抗器７とを有して構成されたものとなっている。ま
ず、電流検出用抵抗器７は、入力側グランド端子１６と
出力側グランド端子１８との間に直列に接続されたもの
となっている。一方、比較器４は、例えば、演算増幅器
を用いてなるもので、その反転入力端子は、先のバッフ
ァアンプ３の非反転入力端子及び第２の分圧抵抗器６の
一端と共に出力側グランド端子１８に接続されたものと
なっている。換言すれば、比較器４の反転入力端子と先
のバッファアンプ３の非反転入力端子は、電流検出用抵
抗器７の出力側グランド端子１８に接続された一端に接
続されている。また、比較器４の非反転入力端子には、
第２の基準電圧源１２の正極側が接続され、この第２の
基準電圧源１２の負極側は、入力側グランド端子１６に
接続されるものとなっており、非反転入力端子には、第
２の基準電圧Ｖlimが印加されるようになっている。The current limiting section 120 as current limiting means
Has a comparator 4, a second reference voltage source 12, and a current detecting resistor 7. First, the current detecting resistor 7 is connected in series between the input-side ground terminal 16 and the output-side ground terminal 18. On the other hand, the comparator 4 uses, for example, an operational amplifier. 18. In other words, the inverting input terminal of the comparator 4 and the non-inverting input terminal of the buffer amplifier 3 are connected to one end of the current detecting resistor 7 connected to the output-side ground terminal 18. The non-inverting input terminal of the comparator 4 has
The positive side of the second reference voltage source 12 is connected, the negative side of the second reference voltage source 12 is connected to the input side ground terminal 16, and the non-inverting input terminal is connected to the second side. Is applied.
【００１０】なお、出力トランジスタ１は、比較器４の
出力信号によって所定の場合に、非動作状態とされれば
よく、比較器４の出力信号に基づいて出力トランジスタ
１の動作を制御するようなそのような回路は、種々その
構成が可能である。そのため、図１においては、比較器
４の出力側から出力トランジスタ１に対し、比較結果に
応じた信号が出力されることを矢印の実線で示し、具体
的な回路構成は省略されたものとなっている。例えば、
具体的には、比較器４と出力トランジスタ１との間にｐ
ｎｐ形トランジスタ（図示せず）を設け、このトランジ
スタのコレクタを出力トランジスタ１のベースに、エミ
ッタをアースに、それぞれ接続する一方、ベースを比較
器４の出力側に接続したものとする。これによって、電
流検出用抵抗器７における電圧降下が第２の基準電圧Ｖ
limを越えて、比較器４から論理値Ｌｏｗに対応する信
号が出力されると、この出力信号によって先のトランジ
スタが導通状態となり、出力トランジスタ１のベースが
アースに接続され、出力トランジスタ１を非導通状態と
することができる。なお、比較器４が、例えば、ｎｐｎ
形のいわゆるオープンコレクタ出力を有する構成のもの
である場合には、比較器４の出力端子を、出力トランジ
スタ１のベースに直接接続することができ、比較器４か
ら論理値Ｌｏｗに対応する信号が出力されると、出力ト
ランジスタ１は、非導通状態とされることとなる。The output transistor 1 only needs to be brought into a non-operating state in a predetermined case by an output signal of the comparator 4, and controls the operation of the output transistor 1 based on the output signal of the comparator 4. Such a circuit can have various configurations. Therefore, in FIG. 1, a signal corresponding to the comparison result is output from the output side of the comparator 4 to the output transistor 1 by a solid line indicated by an arrow, and a specific circuit configuration is omitted. ing. For example,
Specifically, p is set between the comparator 4 and the output transistor 1.
It is assumed that an np transistor (not shown) is provided, and the collector of the transistor is connected to the base of the output transistor 1 and the emitter is connected to the ground, while the base is connected to the output side of the comparator 4. As a result, the voltage drop in the current detection resistor 7 is reduced to the second reference voltage V
When a signal corresponding to the logical value Low is output from the comparator 4 beyond lim, the previous transistor is turned on by this output signal, the base of the output transistor 1 is connected to the ground, and the output transistor 1 is turned off. It can be in a conductive state. The comparator 4 is, for example, npn
In the case of a configuration having a so-called open collector output, the output terminal of the comparator 4 can be directly connected to the base of the output transistor 1, and a signal corresponding to the logical value Low is output from the comparator 4. When output is performed, the output transistor 1 is turned off.
【００１１】次に、かかる構成における動作について説
明する。最初に、出力電圧の安定化動作について説明す
れば、これは、基本的には従来と変わるところがなく、
出力電圧Ｖoが、安定化部１００によりほぼ第１の基準
電圧Ｖrefとなるように制御されるようになっている。
すなわち、例えば、仮に出力電圧ＶoがＶrefより低下し
た場合、その電圧に対応する分圧電圧が第１及び第２の
分圧抵抗器５，６による分圧によりエラーアンプ２の反
転入力端子に印加され、エラーアンプ２からは、この反
転入力端子に印加された電圧とＶrefとの差に応じた正
極性の信号が出力トランジスタ１のベースに印加される
こととなる。したがって、この場合、出力トランジスタ
１のベース電流が増加され、出力電圧が上昇するよう制
御されることとなる。一方、出力電圧ＶoがＶref以上と
なった場合、上述したとは逆に、エラーアンプ２の出力
が負極性の信号となるため、出力トランジスタ１のベー
ス電流が減少するよう制御され、その結果出力電圧の上
昇が抑制されるようになっている。ここで、出力電圧Ｖ
oが安定な状態においては、第２の分圧抵抗器６に生ず
る分圧電圧は、第１の基準電圧Ｖrefに等しくなる。換
言すれば、出力電圧端子１７と出力側グランド端子１８
との間には、第１の基準電圧Ｖrefの｛（Ｒ1＋Ｒ2）／
Ｒ2｝倍の電圧が生ずることとなる。Next, the operation in this configuration will be described. First, the operation of stabilizing the output voltage will be described.
The output voltage Vo is controlled by the stabilizing unit 100 so as to be substantially equal to the first reference voltage Vref.
That is, for example, if the output voltage Vo is lower than Vref, a divided voltage corresponding to the output voltage Vo is applied to the inverting input terminal of the error amplifier 2 by voltage division by the first and second voltage dividing resistors 5 and 6. Then, from the error amplifier 2, a positive signal according to the difference between the voltage applied to the inverting input terminal and Vref is applied to the base of the output transistor 1. Therefore, in this case, the base current of the output transistor 1 is increased, and the output voltage is controlled to increase. On the other hand, when the output voltage Vo becomes equal to or higher than Vref, the output of the error amplifier 2 becomes a negative signal, contrary to the above, so that the base current of the output transistor 1 is controlled to decrease. The rise in voltage is suppressed. Here, the output voltage V
When o is stable, the divided voltage generated in the second voltage-dividing resistor 6 becomes equal to the first reference voltage Vref. In other words, the output voltage terminal 17 and the output-side ground terminal 18
｛(R1 + R2) / of the first reference voltage Vref.
This results in a voltage R2 生 ず る times higher.
【００１２】次に、電流制限動作について説明する。ま
ず、出力電圧Ｖoの発生により、第１及び第２の分圧抵
抗器５，６並びに負荷１９には、それぞれ電流が流れ
る。そして、これら第１及び第２の分圧抵抗器５，６並
びに負荷１９に流れた電流は、電流検出用抵抗器７に流
れ込み、それによって、電流検出用抵抗器７には、電圧
降下が生じることとなる。そして、この電流検出用抵抗
器７において生じた電圧が比較器４において、第２の基
準電圧Ｖlimと比較され、電流検出用抵抗器７に生じた
電圧が、第２の基準電圧Ｖlimを越えると比較器４から
は負極性の信号が出力され、この信号によって、出力ト
ランジスタ１が非動作状態とされるようになっている。Next, the current limiting operation will be described. First, due to the generation of the output voltage Vo, current flows through the first and second voltage dividing resistors 5 and 6 and the load 19, respectively. Then, the current flowing through the first and second voltage dividing resistors 5 and 6 and the load 19 flows into the current detecting resistor 7, whereby a voltage drop occurs in the current detecting resistor 7. It will be. Then, the voltage generated in the current detecting resistor 7 is compared with the second reference voltage Vlim in the comparator 4, and when the voltage generated in the current detecting resistor 7 exceeds the second reference voltage Vlim. The comparator 4 outputs a signal of negative polarity, and the output transistor 1 is made inactive by this signal.
【００１３】ここで、先の第１の基準電圧Ｖrefの電圧
発生基準点Ａ（図１参照）は、電流検出用抵抗器７の負
荷側の点Ｂ（図１参照）と、バッファアンプ３を介して
接続されているため、出力電圧端子１７と出力側グラン
ド端子１８との間の電圧は、Ｂ点の電位に関係なく一定
となる。したがって、負荷電流に影響されることなく、
負荷１９に、一定の電圧が印加されることとなる。The voltage generation reference point A (see FIG. 1) of the first reference voltage Vref is determined by connecting the point B (see FIG. 1) on the load side of the current detection resistor 7 and the buffer amplifier 3. Therefore, the voltage between the output voltage terminal 17 and the output-side ground terminal 18 is constant regardless of the potential at the point B. Therefore, without being affected by the load current,
A constant voltage is applied to the load 19.
【００１４】次に、第２の回路構成例におけるレギュレ
ータ回路Ｓ2について、図２を参照しつつ説明する。な
お、図１に示された構成要素と同一の構成要素について
は、同一の符号を付して、その詳細な説明を省略し、以
下、異なる点を中心に説明することとする。この第２の
回路構成例は、比較器４の反転入力端子をバッファアン
プ３の出力端子に接続した点のみが先の図１に示された
第１の回路構成例と異なるものである。換言すれば、先
の図１に示された第１の回路構成例においては、比較器
４の反転入力端子が、電流検出用抵抗器７の負荷側の点
Ｂに接続されたものであったのを、第１の基準電圧Ｖre
fの電圧発生基準点Ａ（図２参照）に接続されたものと
したものである。かかる構成においては、比較器４の反
転入力端子は、バッファアンプ３を介して実質的に点Ｂ
に接続されたと等価であるから、動作としては先の図１
に示された第１の回路構成例の場合と同一である。した
がって、ここでの詳細な動作説明は省略することとす
る。Next, the regulator circuit S2 in the second circuit configuration example will be described with reference to FIG. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described. This second circuit configuration example is different from the first circuit configuration example shown in FIG. 1 only in that the inverting input terminal of the comparator 4 is connected to the output terminal of the buffer amplifier 3. In other words, in the first circuit configuration example shown in FIG. 1, the inverting input terminal of the comparator 4 is connected to the point B on the load side of the current detecting resistor 7. To the first reference voltage Vre
This is assumed to be connected to the voltage generation reference point A of f (see FIG. 2). In such a configuration, the inverting input terminal of the comparator 4 is substantially connected to the point B via the buffer amplifier 3.
The operation is equivalent to that of FIG.
Are the same as those of the first circuit configuration example shown in FIG. Therefore, a detailed description of the operation here is omitted.
【００１５】次に、第３の回路構成例におけるレギュレ
ータ回路Ｓ3について、図３を参照しつつ説明する。な
お、図１に示された構成要素と同一の構成要素について
は、同一の符号を付して、その詳細な説明を省略し、以
下、異なる点を中心に説明することとする。この第３の
回路構成例は、第２の分圧抵抗器６の一端、すなわち、
第１の分圧抵抗器５と接続された一端と反対側の一端
を、バッファアンプ３の出力端、すなわち、第１の基準
電圧Ｖrefの電圧発生基準点Ａに接続した点のみが先の
図１に示された第１の回路構成例と異なるものである。Next, the regulator circuit S3 in the third circuit configuration example will be described with reference to FIG. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described. This third circuit configuration example includes one end of the second voltage-dividing resistor 6, that is,
Only the point at which the one end opposite to the one end connected to the first voltage-dividing resistor 5 is connected to the output end of the buffer amplifier 3, that is, the voltage generation reference point A of the first reference voltage Vref, is the same as the previous figure. 1 is different from the first circuit configuration example shown in FIG.
【００１６】かかる構成においては、第２の分圧抵抗器
６の一端は、バッファアンプ３を介して実質的に点Ｂに
接続されたと等価であるが、電流検出用抵抗器７には、
負荷１９からのみ電流が流れ込むこととなり、この点に
おいて図１に示された第１の回路構成例と異なる。電流
検出用抵抗器７には、負荷１９からの電流のみが流れ込
むことにより、負荷電流に応じた出力トランジスタ１の
遮断がより正確になされることとなる。なお、第２の分
圧抵抗器６の一端が上述のように、実質的に点Ｂに接続
されたと等価であるため、上述の電流検出用抵抗器７に
流れ込む電流が負荷電流のみとなることを除いて、他の
基本的な動作については、先の図１に示された第１の回
路構成例の場合と基本的に同一である。したがって、こ
こでの詳細な動作説明は省略することとする。In this configuration, one end of the second voltage-dividing resistor 6 is substantially equivalent to being connected to the point B via the buffer amplifier 3, but the current detecting resistor 7 has
Since the current flows only from the load 19, this is different from the first circuit configuration example shown in FIG. Since only the current from the load 19 flows into the current detecting resistor 7, the output transistor 1 is more accurately cut off according to the load current. Note that, as described above, one end of the second voltage-dividing resistor 6 is substantially equivalent to being connected to the point B, so that the current flowing into the current-detecting resistor 7 is only the load current. Except for the above, other basic operations are basically the same as those of the first circuit configuration example shown in FIG. Therefore, a detailed description of the operation here is omitted.
【００１７】なお、上記発明の実施の形態においては、
出力トランジスタ１は、いわゆるバイポーラ形のものを
用いたが、他の種類のトランジスタ、例えば、電界効果
トランジスタ等であってもよいものである。In the embodiment of the present invention,
The output transistor 1 is of a so-called bipolar type, but may be another type of transistor, for example, a field effect transistor.
【００１８】[0018]
【発明の効果】以上、述べたように、本発明によれば、
出力電圧を制御するために用いられる基準電圧の発生の
基準点を、バッファアンプを介して負荷のグランド側の
点としたので、従来と異なり、電流検出用抵抗器におけ
る電圧降下の大きさによって基準電圧が変動するような
ことがなくなり、そのため、負荷に安定した正確な電圧
が得られ、出力特性が安定した信頼性の高いレギュレー
タ回路を提供することができるという効果を奏するもの
である。As described above, according to the present invention,
Since the reference point for generating the reference voltage used to control the output voltage is set to the point on the ground side of the load via the buffer amplifier, the reference point differs from the conventional one according to the magnitude of the voltage drop in the current detection resistor. The voltage does not fluctuate, so that a stable and accurate voltage can be obtained at the load, and a highly reliable regulator circuit with stable output characteristics can be provided.
【図１】本発明の実施の形態におけるレギュレータ回路
の第１の回路構成例を示す回路図である。FIG. 1 is a circuit diagram showing a first circuit configuration example of a regulator circuit according to an embodiment of the present invention.
【図２】本発明の実施の形態におけるレギュレータ回路
の第２の回路構成例を示す回路図である。FIG. 2 is a circuit diagram illustrating a second circuit configuration example of the regulator circuit according to the embodiment of the present invention.
【図３】本発明の実施の形態におけるレギュレータ回路
の第３の回路構成例を示す回路図である。FIG. 3 is a circuit diagram showing a third circuit configuration example of the regulator circuit according to the embodiment of the present invention.
【図４】従来の回路構成例を示す回路図である。FIG. 4 is a circuit diagram showing a conventional circuit configuration example.
１…出力トランジスタ ２…エラーアンプ ３…バッファアンプ ４…比較器 ７…電流検出用抵抗器 １６…入力側グランド端子 １７…出力側グランド端子 １００…安定化部 １１０…出力電圧検出部 １２０…電流制限部 DESCRIPTION OF SYMBOLS 1 ... Output transistor 2 ... Error amplifier 3 ... Buffer amplifier 4 ... Comparator 7 ... Current detection resistor 16 ... Input side ground terminal 17 ... Output side ground terminal 100 ... Stabilization part 110 ... Output voltage detection part 120 ... Current limitation Department
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5G004 AA04 AB02 BA03 BA04 DA02 DC04 EA01 FA01 5H410 BB01 BB04 CC02 DD02 EA10 EA32 EB14 EB37 FF03 FF05 FF25 5H430 BB01 BB09 BB11 EE02 FF04 FF08 FF13 FF15 GG08 HH03 JJ07 LA22 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference)
Claims (4)
ンジスタを有し、前記出力端子における出力電圧が第１
の基準電圧となるよう制御されるよう構成されてなる一
方、 負荷電流を検出する電流検出用抵抗器を有し、当該電流
検出用抵抗器における電圧降下が第２の基準電圧を越え
た場合に、前記出力トランジスタを非動作状態とする電
流制限手段が設けられてなるレギュレータ回路であっ
て、 前記第１の基準電圧を出力する第１の基準電圧源は、そ
の電圧発生の基準点がバッファ回路を介して前記電流検
出用抵抗器と前記負荷との接続点に接続されてなること
を特徴とするレギュレータ回路。An output transistor connected in series between an input / output terminal and an output voltage at the output terminal;
A current detection resistor for detecting a load current, and when a voltage drop in the current detection resistor exceeds a second reference voltage. A current limiting means for disabling the output transistor, wherein the first reference voltage source for outputting the first reference voltage has a reference point for generating the voltage which is a buffer circuit. A regulator circuit connected to a connection point between the current detection resistor and the load via a resistor.
ンジスタを有し、前記出力端子における出力電圧が第１
の基準電圧となるよう制御されるよう構成されてなる一
方、 負荷電流を検出する電流検出用抵抗器を有し、当該電流
検出用抵抗器における電圧降下が第２の基準電圧を越え
た場合に、前記出力トランジスタを非動作状態とする電
流制限手段が設けられてなるレギュレータ回路であっ
て、 出力電圧を分圧する第１及び第２の分圧抵抗器と、前記
第１の基準電圧を出力する第１の基準電圧源と、エラー
アンプとを具備し、 前記エラーアンプの非反転入力端子には、前記第１の基
準電圧源の正極側が接続され、前記エラーアンプの反転
入力端子には、前記第１及び第２の分圧抵抗器の接続点
が接続され、前記エラーアンプの出力側は、前記出力ト
ランジスタのベースに接続される一方、 前記電流検出用抵抗器は、入力側グランド端子と出力側
グランド端子間に直列接続され、 前記電流制限手段は、前記第２の基準電圧を出力する第
２の基準電圧源と、比較器とを具備し、 前記比較器の反転入力端子は、前記電流検出用抵抗器と
出力側グランド端子に、前記比較器の非反転入力端子
は、前記第２の基準電圧源の正極側に、前記第２の基準
電圧源の負極側は前記入力側グランド端子に、それぞれ
接続されて、 前記電流検出用抵抗器における電圧降下が前記第２の基
準電圧を越えた場合に前記比較器から出力される信号に
よって前記出力トランジスタが非動作状態となるよう構
成されてなる一方、 前記第１の基準電圧源の負極側がバッファ回路を介し
て、前記電流検出用抵抗器と前記出力側グランド端子と
の接続点に接続されてなることを特徴とするレギュレー
タ回路。2. An output transistor connected in series between input and output terminals, wherein an output voltage at the output terminal is a first voltage.
A current detection resistor for detecting a load current, and when a voltage drop in the current detection resistor exceeds a second reference voltage. A current limiting means for disabling the output transistor, comprising: a first and a second voltage dividing resistor for dividing an output voltage; and outputting the first reference voltage. A first reference voltage source; and an error amplifier. A non-inverting input terminal of the error amplifier is connected to a positive electrode of the first reference voltage source. The connection point of the first and second voltage-dividing resistors is connected, and the output side of the error amplifier is connected to the base of the output transistor, while the current detection resistor is connected to the input-side ground terminal and the output. Side gra The current limiting means includes a second reference voltage source that outputs the second reference voltage, and a comparator. The inverting input terminal of the comparator includes the current detection circuit. The resistor for output and the ground terminal on the output side, the non-inverting input terminal of the comparator is on the positive side of the second reference voltage source, the negative side of the second reference voltage source is on the input side ground terminal, The output transistor is configured to be inactivated by a signal output from the comparator when a voltage drop in the current detection resistor exceeds the second reference voltage. A regulator circuit, wherein the negative side of the first reference voltage source is connected to a connection point between the current detection resistor and the output side ground terminal via a buffer circuit.
介して電流検出用抵抗器と前記出力側グランド端子との
接続点に接続されてなることを特徴とする請求項２記載
のレギュレータ回路。3. The regulator circuit according to claim 2, wherein an inverting input terminal of the comparator is connected via a buffer circuit to a connection point between the current detection resistor and the output-side ground terminal.
されて一端は、出力端子に接続される一方、他端は、バ
ッファ回路を介して電流検出用抵抗器と前記出力側グラ
ンド端子との接続点に接続されてなることを特徴とする
請求項２記載のレギュレータ回路。4. The first and second voltage dividing resistors are connected in series, and one end is connected to an output terminal, and the other end is connected to a current detecting resistor via a buffer circuit and the output side. 3. The regulator circuit according to claim 2, wherein the regulator circuit is connected to a connection point with a ground terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686728B2 (en) * | 2001-05-29 | 2004-02-03 | Sharp Kabushiki Kaisha | Dropper-type DC stabilized power supply circuit provided with difference amplifiers for supplying a stable output voltage |
| CN103346527A (en) * | 2013-06-14 | 2013-10-09 | 成都锐奕信息技术有限公司 | Wireless access point with overcurrent protection and overtemperature protection |
| CN113806269A (en) * | 2021-09-14 | 2021-12-17 | 深圳群芯微电子有限责任公司 | USB port constant voltage power supply circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101728549B1 (en) * | 2010-09-14 | 2017-04-19 | 엘지이노텍 주식회사 | Output current detection device of 3-phase motor drive using wire-wounded resistor of motor |
-
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| Publication number | Publication date |
|---|---|
| JP4221123B2 (en) | 2009-02-12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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