JPH11136105A - Voltage comparator circuit - Google Patents

Voltage comparator circuit

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JPH11136105A
JPH11136105A JP30188897A JP30188897A JPH11136105A JP H11136105 A JPH11136105 A JP H11136105A JP 30188897 A JP30188897 A JP 30188897A JP 30188897 A JP30188897 A JP 30188897A JP H11136105 A JPH11136105 A JP H11136105A
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transistor
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transistors
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Abstract

PROBLEM TO BE SOLVED: To supply a voltage comparator circuit with a wider dynamic range of output signals, capable of realizing a stable operation without being affected by the temperature characteristics of a transistor. SOLUTION: A differential pair is constituted of transistors Q1 and Q2, wherein a constant current i0 corresponding to a bias voltage Vbs is supplied to the differential pair by a current source composed of a transistor Q3 and a resistance element R3. By a transistor Q4 for which the bias voltage Vbs is applied to its base and a resistance element R20 connected between the emitter and a power supply voltage Vcc , a reference voltage supply circuit 20 is constituted. The emitter voltage of the transistor Q4 is inputted to the base of the transistor Q2 as a reference voltage Vref which is compared with an input voltage Vin applied to the base of the transistor Q1, thus a voltage Vout corresponding to a compared result is outputted. Thus, the transistor is free from saturation, and its characteristics not affected by temperature changes, so that the stable operation is realized.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、入力信号の電圧と
所定の基準電圧とを比較し、比較結果に応じた信号を供
給するバイポーラトランジスタIC回路からなる電圧比
較回路に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage comparison circuit comprising a bipolar transistor IC circuit for comparing a voltage of an input signal with a predetermined reference voltage and supplying a signal according to the comparison result.

【0002】[0002]

【従来の技術】電圧比較回路は、一般的に差動増幅回路
により構成され、差動増幅回路の一方の入力端子に、比
較対象となる電圧が入力され、他方の入力端子に比較用
の基準電圧が入力される。当該差動増幅回路により、入
力電圧と基準電圧とのレベルに応じて、所定のレベルを
有する電圧信号を出力する。例えば、入力電圧のレベル
が基準電圧より高い場合に、電圧Vout1が出力され、逆
に入力電圧のレベルが基準電圧より低い場合に、電圧V
out1と異なるレベルを持つ電圧Vout2が出力される。
2. Description of the Related Art A voltage comparison circuit is generally constituted by a differential amplifier circuit, a voltage to be compared is input to one input terminal of the differential amplifier circuit, and a reference voltage for comparison is input to the other input terminal. Voltage is input. The differential amplifier circuit outputs a voltage signal having a predetermined level according to the level of the input voltage and the reference voltage. For example, when the level of the input voltage is higher than the reference voltage, the voltage V out1 is output. Conversely, when the level of the input voltage is lower than the reference voltage, the voltage V out1 is output.
A voltage V out2 having a level different from out1 is output.

【0003】図3は、バイポーラトランジスタICに一
般的に使用されている電圧比較回路の一例を示してい
る。図示のように、本例の電圧比較回路は、バイアス電
圧発生回路10、差動増幅回路および基準電圧発生回路
20により構成されている。
FIG. 3 shows an example of a voltage comparison circuit generally used for a bipolar transistor IC. As shown, the voltage comparison circuit of the present example includes a bias voltage generation circuit 10, a differential amplifier circuit, and a reference voltage generation circuit 20.

【0004】バイアス電圧発生回路10は、ベース同士
が接続されているnpnトランジスタQ5,Q6、ベー
スがトランジスタQ5のコレクタに接続され、エミッタ
がトランジスタQ6のコレクタに接続されているトラン
ジスタQ7を有する。さらに、トランジスタQ5とQ6
のベース同士が、トランジスタQ6のコレクタに接続さ
れている。トランジスタQ5のコレクタが抵抗素子R4
を介して電源電圧VCCの供給線に接続され、トランジス
タQ5およびQ6のエミッタがそれぞれ抵抗素子R5お
よびR6を介して、接地されている。
The bias voltage generating circuit 10 has npn transistors Q5 and Q6 whose bases are connected to each other, and a transistor Q7 whose base is connected to the collector of the transistor Q5 and whose emitter is connected to the collector of the transistor Q6. Further, transistors Q5 and Q6
Are connected to the collector of the transistor Q6. The collector of the transistor Q5 is a resistor R4
Via connected to the supply line of the power supply voltage V CC, via respective emitter resistance elements R5 and R6 of the transistors Q5 and Q6, and is grounded.

【0005】バイアス電圧発生回路10において、電源
電圧VCCと接地電位GNDとの間に、2本の抵抗素子お
よび二つのトランジスタのベース・エミッタ間のPN接
合が介在しており、それぞれの抵抗素子の抵抗値および
トランジスタのベース・エミッタ間電圧に応じて、バイ
アス電圧、即ち、図示のトランジスタQ5とQ6のベー
ス電圧Vbsが決定される。なお、トランジスタQ5、Q
6およびQ7は、カレントミラー回路を構成している。
当該カレントミラー回路により、差動増幅回路に供給さ
れる動作電流が設定される。さらに、当該カレントミラ
ー回路により設定されたバイアス電圧Vbsに基づき、差
動増幅回路に供給される基準電圧Vref が設定される。
[0005] In the bias voltage generating circuit 10, between the power supply voltage V CC and the ground potential GND, PN junction between the base and emitter of the two resistance elements and the two transistors are interposed, each resistor element depending on the resistance and the base-emitter voltage of the transistor, the bias voltage, i.e., the base voltage V bs illustrated transistors Q5 and Q6 are determined. The transistors Q5, Q
6 and Q7 constitute a current mirror circuit.
The operating current supplied to the differential amplifier circuit is set by the current mirror circuit. Further, based on the bias voltage Vbs set by the current mirror circuit, a reference voltage Vref supplied to the differential amplifier circuit is set.

【0006】差動増幅回路は、図示のように、トランジ
スタQ1、Q2およびQ3により構成されている。トラ
ンジスタQ1のベースに入力電圧Vinが印加され、トラ
ンジスタQ2のベースに基準電圧発生回路20により生
成された基準電圧Vref が入力される。トランジスタQ
1とQ2のエミッタ同士が接続され、その接続点が、ト
ランジスタQ3のコレクタに接続されている。トランジ
スタQ1とQ2のコレクタがそれぞれ抵抗素子R1とR
2を介して、電源電圧VCCの供給線に接続され、トラン
ジスタQ3のベースに、バイアス電圧Vbsが印加され、
そのエミッタが抵抗素子R3を介して接地されている。
[0006] The differential amplifier circuit includes transistors Q1, Q2, and Q3 as shown in the figure. Based on the input voltage V in of the transistor Q1 is applied, the reference voltage V ref generated by the reference voltage generating circuit 20 to the base of the transistor Q2 is inputted. Transistor Q
The emitters of 1 and Q2 are connected to each other, and the connection point is connected to the collector of transistor Q3. The collectors of the transistors Q1 and Q2 are resistance elements R1 and R2, respectively.
Through 2, is connected to the supply line of the power supply voltage V CC, to the base of transistors Q3, the bias voltage V bs is applied,
Its emitter is grounded via a resistor R3.

【0007】基準電圧発生回路20は、図示のように、
トランジスタQ11とQ12、抵抗素子R11、R12
とR13により構成されている。トランジスタQ11の
ベースにバイアス電圧Vbsが印加され、エミッタが抵抗
素子R13を介して接地され、コレクタはトランジスタ
Q12のエミッタに接続されている。抵抗素子R11の
ベースが抵抗素子R11とR12との接続点に接続さ
れ、コレクタが電源電圧VCCの供給線に接続されてい
る。なお、抵抗素子R11とR12は、電源電圧VCC
接地電位GNDとの間に直列接続されている。
[0007] The reference voltage generation circuit 20
Transistors Q11 and Q12, resistance elements R11 and R12
And R13. The bias voltage V bs is applied to the base of the transistor Q11, the emitter is grounded via the resistor R13, and the collector is connected to the emitter of the transistor Q12. The base of resistance element R11 is connected to the connection point between resistance elements R11 and R12, and the collector is connected to the supply line of power supply voltage V CC . The resistance elements R11 and R12 are connected in series between the power supply voltage V CC and the ground potential GND.

【0008】このため、基準電圧発生回路20におい
て、抵抗素子R11とR12の抵抗値に応じて分圧電圧
0 の電圧値が決まる。これに応じて、基準電圧Vref
は、分圧電圧V0 よりトランジスタQ12のベース・エ
ミッタ間電圧Vbe分だけ低い電圧となる。即ち、分圧用
抵抗素子R11とR12の抵抗値を調整することによ
り、所定の基準電圧Vref が得られる。
[0008] Therefore, in the reference voltage generating circuit 20, the voltage value of the divided voltage V 0 is determined according to the resistance value of a resistance element R11 R12. In response, the reference voltage V ref
Is lower than the divided voltage V 0 by the base-emitter voltage V be of the transistor Q12. That is, a predetermined reference voltage Vref can be obtained by adjusting the resistance values of the voltage dividing resistance elements R11 and R12.

【0009】差動増幅回路において、入力電圧Vinと基
準電圧Vref がそれぞれトランジスタQ1とQ2に入力
されるので、例えば、入力電圧Vinが基準電圧Vref
り高い場合に、トランジスタQ3により供給された電流
がほとんどトランジスタQ1側に流れ、トランジスタQ
2側にほとんど電流が流れない。即ち、トランジスタQ
1のコレクタがローレベルに保持され、トランジスタQ
2のコレクタがハイレベルに保持される。逆に入力電圧
inが基準電圧Vref より低い場合に、トランジスタQ
3により供給された電流がほとんどトランジスタQ2側
に流れ、トランジスタQ1側にほとんど電流が流れな
い。これに応じて、トランジスタQ1のコレクタがハイ
レベルに保持され、トランジスタQ2のコレクタがロー
レベルに保持される。この結果、入力電圧Vinと基準電
圧Vref のレベルに応じて、差動増幅回路の出力電圧V
out が異なり、当該出力電圧Vout により電圧比較の結
果が分かる。
[0009] In the differential amplifier circuit, the input voltage V in and the reference voltage V ref is inputted to the respective transistors Q1 and Q2, for example, when the input voltage V in is higher than the reference voltage V ref, supplied by transistor Q3 Most of the generated current flows to the transistor Q1 side, and the transistor Q1
Almost no current flows on the two sides. That is, the transistor Q
1 is held at a low level and the transistor Q
2 is held high. If the input voltage V in is lower than the reference voltage V ref to the contrary, the transistor Q
3. Most of the current supplied by 3 flows to the transistor Q2 side, and almost no current flows to the transistor Q1 side. In response, the collector of transistor Q1 is held at a high level, and the collector of transistor Q2 is held at a low level. As a result, in accordance with the level of the input voltage V in and the reference voltage V ref, the output voltage V of the differential amplifier circuit
out is different, and the result of the voltage comparison can be seen from the output voltage Vout .

【0010】[0010]

【発明が解決しようとする課題】ところで、上述した従
来の電圧比較回路において、差動増幅回路の出力信号の
ダイナミックレンジを広く取りたい場合に、入力電圧V
inのスライス可能な範囲内で、比較電圧をできる限り低
くする必要がある。しかし、このときトランジスタの温
度特性などを十分考慮して電圧を設定しないと、差動増
幅回路に動作電流流を供給する電流源を構成するトラン
ジスタQ3が飽和し、差動増幅回路が正常に動作しなく
なるという不利益がある。
In the conventional voltage comparison circuit described above, when it is desired to widen the dynamic range of the output signal of the differential amplifier circuit, the input voltage V
The comparison voltage needs to be as low as possible within the slicable range of in. However, at this time, if the voltage is not set in consideration of the temperature characteristics of the transistor, the transistor Q3 constituting the current source for supplying the operating current to the differential amplifier circuit is saturated, and the differential amplifier circuit operates normally. There is a disadvantage that it will not be.

【0011】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、出力信号のダイナミックレンジ
を広く取得でき、トランジスタの温度特性に影響される
ことなく、常に安定した動作を実現可能な電圧比較回路
を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object thereof is to obtain a wide dynamic range of an output signal and to always realize stable operation without being affected by the temperature characteristics of a transistor. Another object of the present invention is to provide a simple voltage comparison circuit.

【0012】[0012]

【課題を解決するための手段】上記目的を達成するた
め、本発明の電圧比較回路は、入力電圧と所定の基準電
圧とを比較し、比較結果に応じて所定のレベルを有する
信号を出力する電圧比較回路であって、電源電圧に応じ
て、所定のバイアス電圧を発生するバイアス電圧発生回
路と、制御電極に上記入力電圧が印加される第1のトラ
ンジスタと、制御電極に上記基準電圧が印加される第2
のトランジスタとを有し、上記第1および第2のトラン
ジスタのエミッタ同士の接続点に上記バイアス電圧に応
じた動作電流が供給される差動増幅回路と、制御電極に
上記バイアス電圧が印加され、コレクタが上記第1およ
び第2のトランジスタのエミッタ同士の接続点に接続さ
れ、エミッタが負荷素子を介して接地されている第3の
トランジスタと、制御電極に上記バイアス電圧が印加さ
れ、コレクタが接地され、エミッタが抵抗素子を介して
電源電圧供給線に接続されている第4のトランジスタと
を有し、上記第4のトランジスタのエミッタ電圧が上記
基準電圧として上記差動増幅回路を構成する上記第2の
トランジスタの制御電極に印加される。
In order to achieve the above object, a voltage comparison circuit of the present invention compares an input voltage with a predetermined reference voltage and outputs a signal having a predetermined level according to the comparison result. A voltage comparison circuit for generating a predetermined bias voltage according to a power supply voltage, a first transistor to which the input voltage is applied to a control electrode, and an application of the reference voltage to a control electrode Second
A differential amplifier circuit, wherein an operating current according to the bias voltage is supplied to a connection point between the emitters of the first and second transistors, and the bias voltage is applied to a control electrode; A collector is connected to a connection point between the emitters of the first and second transistors, and a third transistor whose emitter is grounded via a load element, the bias voltage is applied to a control electrode, and the collector is grounded. A fourth transistor having an emitter connected to a power supply voltage line via a resistance element, wherein the emitter voltage of the fourth transistor constitutes the differential amplifier circuit as the reference voltage. 2 is applied to the control electrodes of the two transistors.

【0013】また、本発明では、好適には上記第4のト
ランジスタは、上記差動増幅回路を構成する上記第1お
よび第2のトランジスタとチャネル導電型が異なり、上
記バイアス電圧発生回路は、制御電極同士が接続され、
エミッタが接地され、コレクタがそれぞれ負荷素子を介
して電源電圧供給線に接続され、且つ一方のコレクタが
上記制御電極同士に接続されている第5および第6のト
ランジスタにより構成され、上記第5および第6のトラ
ンジスタの制御電極同士の電圧が上記バイアス電圧とし
て、外部に出力される。
In the present invention, preferably, the fourth transistor has a different channel conductivity type from the first and second transistors constituting the differential amplifier circuit, and the bias voltage generation circuit preferably controls The electrodes are connected,
The fifth and sixth transistors are configured such that an emitter is grounded, a collector is connected to a power supply voltage supply line via a load element, and one collector is connected to the control electrodes. The voltage between the control electrodes of the sixth transistor is output to the outside as the bias voltage.

【0014】また、本発明の電圧比較回路は、入力電圧
と所定の基準電圧とを比較し、比較結果に応じて所定の
レベルを有する信号を出力する電圧比較回路であって、
電源電圧に応じて、所定のバイアス電圧を発生するバイ
アス電圧発生回路と、制御電極に上記入力電圧が印加さ
れる第1のトランジスタと、制御電極に上記基準電圧が
印加される第2のトランジスタとを有し、上記第1およ
び第2のトランジスタのエミッタ同士の接続点に上記バ
イアス電圧に応じた動作電流が供給される差動増幅回路
と、制御電極に上記バイアス電圧が印加され、コレクタ
が上記第1および第2のトランジスタのエミッタ同士の
接続点に接続され、エミッタが負荷素子を介して接地さ
れている第3のトランジスタと、制御電極に上記バイア
ス電圧が印加され、コレクタが接地され、エミッタが直
列接続されている少なくとも二つの抵抗素子を介して電
源電圧供給線に接続されている第4のトランジスタとを
有し、上記直列に接続されている少なくとも二つの抵抗
素子間の接続点の電圧が上記基準電圧として上記差動増
幅回路を構成する上記第2のトランジスタの制御電極に
印加される。
The voltage comparison circuit according to the present invention is a voltage comparison circuit that compares an input voltage with a predetermined reference voltage and outputs a signal having a predetermined level according to the comparison result.
A bias voltage generation circuit for generating a predetermined bias voltage according to a power supply voltage, a first transistor having the input voltage applied to a control electrode, and a second transistor having the reference voltage applied to a control electrode. A differential amplifier circuit in which an operating current according to the bias voltage is supplied to a connection point between emitters of the first and second transistors, the bias voltage is applied to a control electrode, and the collector is A third transistor connected to the connection point between the emitters of the first and second transistors, the emitter being grounded via a load element, the bias voltage being applied to a control electrode, the collector being grounded, and the emitter being And a fourth transistor connected to a power supply voltage supply line via at least two resistance elements connected in series. Voltage at the connection point between at least two resistive elements being continued is applied to the control electrode of the second transistor constituting the differential amplifier circuit as the reference voltage.

【0015】さらに、本発明では、好適には、上記第4
のトランジスタのコレクタと接地電位間に、抵抗素子が
接続されている。また、上記バイアス電圧発生回路は、
制御電極同士が共通に接続され、エミッタがそれぞれ抵
抗素子を介して接地されている第5のトランジスタと第
6のトランジスタと、制御電極が上記第5のトランジス
タのコレクタに接続され、その接続点が抵抗素子を介し
て電源電圧供給線に接続され、エミッタが上記第6のト
ランジスタのコレクタに接続、コレクタが電源電圧供給
線に接続されている第7のトランジスタとを有する。
Further, in the present invention, preferably, the fourth type
Is connected between the collector of the transistor and the ground potential. Further, the bias voltage generation circuit includes:
A fifth transistor and a sixth transistor whose control electrodes are connected in common and whose emitters are respectively grounded via resistive elements, a control electrode is connected to the collector of the fifth transistor, and the connection point is A seventh transistor is connected to the power supply line via a resistance element, the emitter is connected to the collector of the sixth transistor, and the collector is connected to the power supply line.

【0016】本発明によれば、差動増幅回路を構成する
二つのトランジスタの一方の制御電極に入力電圧が印加
され、他方のトランジスタの制御電極に基準電圧が印加
され、入力電圧と基準電圧のレベルに応じて、差動増幅
回路の出力電圧のレベルが設定されるので、差動増幅回
路の出力電圧により入力電圧と基準電圧との比較結果が
分かる。
According to the present invention, the input voltage is applied to one control electrode of the two transistors constituting the differential amplifier circuit, and the reference voltage is applied to the control electrode of the other transistor. Since the level of the output voltage of the differential amplifier circuit is set according to the level, the comparison result between the input voltage and the reference voltage can be determined based on the output voltage of the differential amplifier circuit.

【0017】さらに、本発明によれば、差動増幅回路
は、制御電極にバイアス電圧発生回路により発生された
バイアス電圧が印加される第3のトランジスタからなる
電流源により動作電流が供給される。基準電圧発生回路
において、ベースに上記バイアス電圧が印加され、コレ
クタが抵抗素子を介して電源電圧供給線に接続されてい
る第4のトランジスタからなり、当該第4のトランジス
タのエミッタ電圧が基準電圧として差動増幅回路に供給
される。この結果、上記差動増幅回路に動作電流を供給
する第3のトランジスタのコレクタ・エミッタ間の電圧
は、バイアス電圧と関係なく、基準電圧供給回路を構成
する第4のトランジスタおよび差動増幅回路を構成する
トランジスタのベース・エミッタ間の電圧により決定さ
れるので、当該第3のトランジスタが温度変化などによ
って飽和状態になることが防止され、電圧比較回路が常
に安定した動作が得られる。
Further, according to the present invention, the differential amplifier circuit is supplied with the operating current from the current source including the third transistor to which the bias voltage generated by the bias voltage generating circuit is applied to the control electrode. In the reference voltage generation circuit, the bias voltage is applied to the base, and the collector includes a fourth transistor connected to the power supply voltage supply line via a resistance element. The emitter voltage of the fourth transistor is used as a reference voltage. It is supplied to a differential amplifier circuit. As a result, the voltage between the collector and the emitter of the third transistor that supplies the operating current to the differential amplifier circuit is equal to the voltage of the fourth transistor and the differential amplifier circuit that constitute the reference voltage supply circuit, regardless of the bias voltage. Since the third transistor is determined by the voltage between the base and the emitter of the transistor, the third transistor is prevented from becoming saturated due to a temperature change or the like, and the voltage comparison circuit can always operate stably.

【0018】[0018]

【発明の実施の形態】第1実施形態 図1は本発明に係る電圧比較回路の第1の実施形態を示
す回路図である。図示のように、本実施形態の電圧比較
回路は、バイアス電圧発生回路10、差動増幅回路およ
び基準電圧発生回路30により構成されている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a circuit diagram showing a first embodiment of a voltage comparison circuit according to the present invention. As illustrated, the voltage comparison circuit according to the present embodiment includes a bias voltage generation circuit 10, a differential amplifier circuit, and a reference voltage generation circuit 30.

【0019】差動増幅回路において、npnトランジス
タQ1とQ2が差動対を構成し、トランジスタQ1のベ
ースに比較対象となる入力電圧Vinが印加され、トラン
ジスタQ2のベースに基準電圧発生回路30により発生
された基準電圧Vref が印加される。トランジスタQ1
とQ2のエミッタ同士が接続し、接続点がnpnトラン
ジスタQ3のコレクタに接続されている。トランジスタ
Q3のベースにバイアス電圧発生回路10により発生さ
れたバイアス電圧Vbsが印加され、そのエミッタが抵抗
素子R3を介して接地されている。
[0019] In the differential amplifier circuit, npn transistors Q1 and Q2 form a differential pair, the input voltage V in to be compared to the base of the transistor Q1 is applied, the reference voltage generating circuit 30 to the base of transistor Q2 The generated reference voltage Vref is applied. Transistor Q1
And the emitter of Q2 are connected to each other, and the connection point is connected to the collector of npn transistor Q3. The bias voltage Vbs generated by the bias voltage generation circuit 10 is applied to the base of the transistor Q3, and the emitter is grounded via the resistor R3.

【0020】また、トランジスタQ1とQ2のコレクタ
がそれぞれ抵抗素子R1およびR2を介して、電源電圧
CCの供給線に接続されている。トランジスタQ1とQ
2のコレクタにより、差動増幅回路の出力端子が構成さ
れ、これらの出力端子間の電圧Vout が電圧比較回路の
出力電圧として、外部に出力される。
[0020] The collector of the transistor Q1 and Q2, respectively via a resistor element R1 and R2, is connected to the supply line of the power supply voltage V CC. Transistors Q1 and Q
The output terminals of the differential amplifier circuit are constituted by the two collectors, and the voltage Vout between these output terminals is output to the outside as the output voltage of the voltage comparison circuit.

【0021】バイアス電圧発生回路は、図示のように、
npnトランジスタQ5,Q6,Q7、さらに、抵抗素
子R4,R5およびR6により構成されている。トラン
ジスタQ5とQ6のベース同士が接続され、その接続点
がトランジスタQ6のコレクタに接続されている。ま
た、トランジスタQ5とQ6のエミッタがそれぞれ抵抗
素子R5とR6を介して接地されている。
As shown in the figure, the bias voltage generation circuit
It is composed of npn transistors Q5, Q6, Q7, and resistance elements R4, R5 and R6. The bases of the transistors Q5 and Q6 are connected to each other, and the connection point is connected to the collector of the transistor Q6. Further, the emitters of the transistors Q5 and Q6 are grounded via the resistance elements R5 and R6, respectively.

【0022】トランジスタQ7のコレクタが電源電圧V
CCの供給線に接続され、ベースがトランジスタQ5のコ
レクタに接続され、その接続点が抵抗素子R4を介し
て、電源電圧VCCの供給線に接続されている。また、ト
ランジスタQ7のエミッタがトランジスタQ6のコレク
タおよびトランジスタQ5,Q6のベースに共通に接続
されている。
The collector of the transistor Q7 has the power supply voltage V
It is connected to the supply line of CC , the base is connected to the collector of the transistor Q5, and the connection point is connected to the supply line of the power supply voltage V CC via the resistance element R4. The emitter of the transistor Q7 is commonly connected to the collector of the transistor Q6 and the bases of the transistors Q5 and Q6.

【0023】このように構成されているバイアス電圧発
生回路10において、トランジスタQ5,Q6およびQ
7の電流増幅率hfeが十分大きい場合に、トランジスタ
Q7のコレクタ電流と抵抗素子R4に流れる電流が近似
的に同じく、さらに、トランジスタQ5およびQ6のエ
ミッタ電流も近似的に同じと考えられる。即ち、トラン
ジスタQ5、Q6およびQ7は、カレントミラー回路を
構成している。当該カレントミラー回路により、差動増
幅回路に供給される動作電流が設定される。さらに、当
該カレントミラー回路により設定されたバイアス電圧V
bsに基づき、差動増幅回路に供給される基準電圧Vref
が設定される。
In the bias voltage generating circuit 10 thus configured, the transistors Q5, Q6 and Q
When the current amplification factor h fe of S7 is sufficiently large, it is considered that the collector current of the transistor Q7 and the current flowing through the resistor R4 are approximately the same, and the emitter currents of the transistors Q5 and Q6 are also approximately the same. That is, the transistors Q5, Q6, and Q7 constitute a current mirror circuit. The operating current supplied to the differential amplifier circuit is set by the current mirror circuit. Further, the bias voltage V set by the current mirror circuit is used.
bs , the reference voltage V ref supplied to the differential amplifier circuit
Is set.

【0024】ここで、抵抗素子R4の抵抗値をr4 、抵
抗素子R5およびR6の抵抗値を同じくr5 とし、さら
に、トランジスタQ5,Q6およびQ7のベース・エミ
ッタ間電圧はともにVbeとすると、バイアス電圧発生回
路10により発生されたバイアス電圧Vbsは、次式によ
り求められる。
Here, assuming that the resistance value of resistance element R4 is r 4 , the resistance values of resistance elements R5 and R6 are also r 5 , and the base-emitter voltages of transistors Q5, Q6 and Q7 are both V be. , The bias voltage V bs generated by the bias voltage generation circuit 10 is obtained by the following equation.

【0025】[0025]

【数1】 Vbs=Vbe+(VCC−2Vbe)・r5 /(r4 +r5 ) …(1)[Number 1] V bs = V be + (V CC -2V be) · r 5 / (r 4 + r 5) ... (1)

【0026】このように、バイアス電圧Vbsは、電源電
圧VCC、トランジスタのベース・エミッタ間電圧および
抵抗素子の抵抗値により決定される。
As described above, the bias voltage V bs is determined by the power supply voltage V cc , the voltage between the base and the emitter of the transistor, and the resistance value of the resistance element.

【0027】差動増幅回路において、トランジスタQ3
のベースに上述したバイアス電圧Vbsが印加されるの
で、トランジスタQ3のエミッタに流れる電流i0 が、
バイアス電圧Vbs、トランジスタQ3のベース・エミッ
タ電圧および抵抗素子R3の抵抗値により決定される。
ここで、トランジスタQ3のベース・エミッタ電圧をV
beとして、抵抗素子R3の抵抗値をr3 とすると、電流
0 は次式により求められる。
In the differential amplifier circuit, the transistor Q3
The bias voltage V bs described above to the base of the is applied, the current i 0 which flows into the emitter of the transistors Q3,
It is determined by the bias voltage Vbs , the base-emitter voltage of the transistor Q3, and the resistance of the resistor R3.
Here, the base-emitter voltage of the transistor Q3 is V
As it is, when the resistance value of the resistor element R3 and r 3, the current i 0 is calculated by the following equation.

【0028】[0028]

【数2】 i0 =(Vbs−Vbe)/r3 …(2)I 0 = (V bs −V be ) / r 3 (2)

【0029】即ち、バイアス電圧Vbsおよびトランジス
タQ3のベース・エミッタ電圧が決まれば、電流i0
決まる。このように、トランジスタQ3と抵抗素子R3
により、トランジスタQ1とQ2のエミッタ同士に動作
電流を供給する定電流源を構成する。当該定電流源によ
り、トランジスタQ1とQ2のエミッタ同士の接続点に
動作電流i0 が供給される。
[0029] That is, once the base-emitter voltage of the bias voltage V bs, and transistors Q3, current i 0 is determined. Thus, the transistor Q3 and the resistor R3
Thereby, a constant current source for supplying an operating current to the emitters of the transistors Q1 and Q2 is formed. By the constant current source, the operating current i 0 is supplied to the connection point between the emitters of the transistors Q1 and Q2.

【0030】差動増幅回路は、動作電流i0 を受けて動
作する。例えば、入力電圧Vinは基準電圧Vref より高
い場合に、トランジスタQ1側に電流i0 が流れ、トラ
ンジスタQ2側にほとんど電流が流れない。即ち、トラ
ンジスタQ1がオン状態、トランジスタQ2がオフ状態
にそれぞれ保持される。この場合に、トランジスタQ1
のコレクタ電圧V1 は、(VCC−r1 ・i0 )となり、
トランジスタQ2のコレクタ電圧Vは、電源電圧VCC
なる。即ち、この場合電圧比較回路の出力電圧V
out1は、次式により求まる。
The differential amplifier operates by receiving an operating current i 0 . For example, the input voltage V in when higher than the reference voltage V ref, the current i 0 flows to the transistor Q1 side, little current flows through the transistor Q2 side. That is, the transistor Q1 is kept on and the transistor Q2 is kept off. In this case, the transistor Q1
Collector voltage V 1 of, (V CC -r 1 · i 0) , and the
The collector voltage V of the transistor Q2 becomes the power supply voltage V CC . That is, in this case, the output voltage V of the voltage comparison circuit
out1 is obtained by the following equation.

【0031】[0031]

【数3】 Vout1=V1 −V2 =−r1 ・i0 …(3)V out1 = V 1 −V 2 = −r 1 · i 0 (3)

【0032】逆に、入力電圧Vinは基準電圧Vref より
低い場合に、トランジスタQ2側に電流i0 が流れ、ト
ランジスタQ1側にほとんど電流が流れない。即ち、ト
ランジスタQ1がオフ状態、トランジスタQ2がオン状
態にそれぞれ保持される。この場合に、トランジスタQ
1のコレクタ電圧V1 は、電源電圧VCCとなり、トラン
ジスタQ2のコレクタ電圧Vは、(VCC−r1 ・i0
となる。即ち、この場合電圧比較回路の出力電圧Vout2
は、次式により求まる。
[0032] Conversely, if the input voltage V in is lower than the reference voltage V ref, the current i 0 flows to the transistor Q2 side, little current flows through the transistor Q1 side. That is, the transistor Q1 is kept off and the transistor Q2 is kept on. In this case, the transistor Q
The collector voltage V 1 of the 1, next to the power supply voltage V CC, the collector voltage V of the transistor Q2 is, (V CC -r 1 · i 0)
Becomes That is, in this case, the output voltage V out2 of the voltage comparison circuit
Is obtained by the following equation.

【0033】[0033]

【数4】 Vout2=V1 −V2 =r1 ・i0 …(4)V out2 = V 1 −V 2 = r 1 · i 0 (4)

【0034】上述のように、入力電圧Vinと基準電圧V
ref のレベルに応じて、電圧比較回路の出力電圧Vout
のレベルが異なる。当該出力電圧Vout に応じて、入力
電圧Vinのレベルを判定することができる。
[0034] As described above, the input voltage V in and the reference voltage V
According to the level of ref , the output voltage V out of the voltage comparison circuit
Levels are different. In response to the output voltage V out, it is possible to determine the level of the input voltage V in.

【0035】基準電圧発生回路30は、抵抗素子R20
とpnpトランジスタQ4により構成されている。トラ
ンジスタQ4のベースにバイアス電圧Vbsが印加され、
そのコレクタが接地され、エミッタが抵抗素子R20を
介して電源電圧VCCの供給線に接続されている。トラン
ジスタQ4のエミッタ電圧が基準電圧Vref として、差
動増幅回路に供給される。
The reference voltage generating circuit 30 includes a resistor R20
And a pnp transistor Q4. A bias voltage Vbs is applied to the base of the transistor Q4,
Its collector is grounded, and its emitter is connected to the supply line of the power supply voltage V CC via the resistance element R20. The emitter voltage of the transistor Q4 is supplied to the differential amplifier as a reference voltage Vref .

【0036】ここで、pnpトトランジスタQ4のベー
ス・エミッタ間電圧を、差動増幅回路を構成するnpn
トランジスタQ1,Q2およびQ3と同じく、Vbeとす
ると、基準電圧Vref は、次式により求められる。
Here, the base-emitter voltage of the pnp transistor Q4 is changed to npn which constitutes a differential amplifier circuit.
As with the transistors Q1, Q2 and Q3, when the V BE, the reference voltage V ref is obtained by the following equation.

【0037】[0037]

【数5】 Vref =Vbs+Vbe …(5)V ref = V bs + V be (5)

【0038】即ち、基準電圧Vref は、バイアス電圧V
bsおよびpnpトランジスタQ4のベース・エミッタ間
電圧により決定される。
That is, the reference voltage Vref is equal to the bias voltage Vref.
bs and the base-emitter voltage of the pnp transistor Q4.

【0039】ここで、トランジスタQ3のエミッタ電圧
をVe とすると、(Ve =Vbs−Vbe)となる。入力電
圧Vinが基準電圧Vref より低い場合に、上述したよう
に、トランジスタQ1がオフ状態に、トランジスタQ2
がオン状態にそれぞれ保持される。この場合に、トラン
ジスタQ3のコレクタ電圧、即ち、トランジスタQ2の
エミッタ電圧は、(Vref −Vbe)となり、トランジス
タQ3のコレクタ・エミッタ間電圧Vceは次式により求
まる。
Here, assuming that the emitter voltage of the transistor Q3 is V e , (V e = V bs -V be ). If the input voltage V in is lower than the reference voltage V ref, the as described above, the transistor Q1 is turned off, the transistor Q2
Are kept on. In this case, the collector voltage of the transistor Q3, i.e., the emitter voltage of transistor Q2, (V ref -V be), and the collector-emitter voltage V ce of transistor Q3 is determined by the following equation.

【0040】[0040]

【数6】 Vce=(Vref −Vbe)−Ve =Vbe …(6)V ce = (V ref −V be ) −V e = V be (6)

【0041】即ち、温度変化に関係なく、トランジスタ
Q3のコレクタ・エミッタ間電圧Vceが常に一定のレベ
ルVbeに保持されているので、トランジスタQ3が飽和
することなく、差動増幅回路は安定して動作可能であ
る。
[0041] That is, regardless of the temperature changes, the collector-emitter voltage V ce of transistor Q3 is always maintained at a constant level V BE, without the transistor Q3 is saturated, the differential amplifier circuit is stable It is operable.

【0042】一方、入力電圧Vinが基準電圧Vref より
高い場合に、トランジスタQ1がオン状態、トランジス
タQ2がオフ状態にそれぞれ保持される。ここで、入力
電圧Vinと基準電圧Vref との差電圧をΔVとすると、
この場合のトランジスタQ3のコレクタ・エミッタ間電
圧Vceは、次式により表される。
On the other hand, the input voltage V in is higher than the reference voltage V ref, the transistor Q1 is turned on, the transistor Q2 is respectively held in the OFF state. Here, the differential voltage between the input voltage V in and the reference voltage V ref When [Delta] V,
In this case, the collector-emitter voltage Vce of the transistor Q3 is expressed by the following equation.

【0043】[0043]

【数7】 Vce=Vbe+ΔV …(7)V ce = V be + ΔV (7)

【0044】この場合にもトランジスタQ3が飽和する
ことなく、差動増幅回路が正常に動作することができ
る。このように、入力電圧Vinと基準電圧Vref との比
較結果に関わらず、何れの場合においても差動増幅回路
に動作電流を供給するトランジスタQ3が飽和すること
なく、正常に動作できる。さらに、基準電圧Vref を低
く設定することが可能であり、出力信号のダイナミック
レンジが広く取れる。
Also in this case, the differential amplifier circuit can operate normally without saturating the transistor Q3. Thus, regardless of the result of comparison between the input voltage V in and the reference voltage V ref, without transistor Q3 for supplying the operating current to the differential amplifier circuit is saturated in either case, it can operate normally. Further, the reference voltage Vref can be set low, and a wide dynamic range of the output signal can be obtained.

【0045】以上説明したように、本実施形態によれ
ば、トランジスタQ1、Q2およびQ3により差動増幅
回路を構成し、トランジスタQ3と抵抗素子R3からな
る定電流源はバイアス電圧Vbsに応じた定電流を差動増
幅回路に供給する。ベースにバイアス電圧Vbsが印加さ
れているトランジスタQ4およびそのエミッタと電源電
圧VCC間に接続されている抵抗素子R20により、基準
電圧供給回路20を構成し、トランジスタQ4のエミッ
タ電圧を基準電圧Vref としてトランジスタQ2のベー
スに入力し、トランジスタQ1のベースに印加される入
力電圧Vinと比較し、比較結果に応じた電圧Vout を出
力する。この結果、トランジスタの温度特性に影響され
ることなく、電流源を構成するトランジスタQ3が飽和
状態になることが回避され、差動増幅回路は常に安定し
た状態で動作することができる。
As described above, according to the present embodiment, a differential amplifier circuit is constituted by the transistors Q1, Q2 and Q3, and the constant current source including the transistor Q3 and the resistance element R3 corresponds to the bias voltage Vbs . A constant current is supplied to the differential amplifier circuit. The transistors Q4 and its emitter and the power supply voltage V CC resistive element R20 that is connected between the bias voltage V bs is applied to the base, it constitutes a reference voltage supply circuit 20, a reference voltage V emitter voltage of the transistor Q4 and input to the base of the transistor Q2 as ref, and compared to the input voltage V in applied to the base of the transistor Q1, and outputs the voltage V out in accordance with the comparison result. As a result, the transistor Q3 forming the current source is prevented from becoming saturated without being affected by the temperature characteristics of the transistor, and the differential amplifier circuit can always operate in a stable state.

【0046】第2実施形態 図2は本発明に係る電圧比較回路の第2の実施形態を示
す回路図である。なお、本実施形態においては、バイア
ス電圧発生回路および差動増幅回路の各部分は、図1に
示す本発明の第1の実施形態と同様であるため、ここ
で、差動増幅回路に定電流i0 を供給する電流源および
基準電圧発生回路40のみを図示している。
Second Embodiment FIG. 2 is a circuit diagram showing a second embodiment of the voltage comparison circuit according to the present invention. In this embodiment, since the components of the bias voltage generating circuit and the differential amplifier circuit are the same as those of the first embodiment of the present invention shown in FIG. Only the current source supplying i 0 and the reference voltage generation circuit 40 are shown.

【0047】図示のように、電流源は、トランジスタQ
3と抵抗素子R3により構成され、トランジスタQ3の
ベースにバイアス電圧Vbsが印加され、トランジスタQ
3のエミッタが抵抗素子R3を介して接地されている。
トランジスタQ3のコレクタに定電流i0 が流れる。電
流i0 が動作電流として差動増幅回路に供給される。な
お、電流i0 は、式(2)により求められる。
As shown, the current source is a transistor Q
3 and a resistance element R3. A bias voltage Vbs is applied to the base of the transistor Q3.
3 is grounded via a resistor R3.
Constant current i 0 to the collector of the transistor Q3 flows. The current i 0 is supplied to the differential amplifier circuit as an operation current. Note that the current i 0 is obtained by Expression (2).

【0048】基準電圧発生回路40は、図示のようにp
npトランジスタQ4aと抵抗素子R20,R21およ
びR22により構成されている。トランジスタQ4aの
ベースにバイアス電圧Vbsが印加され、コレクタが抵抗
素子R22を介して接地され、エミッタが直列接続され
ている抵抗素子R20とR21を介して、電源電圧VCC
の供給線に接続されている。なお、本実施形態では、抵
抗素子R22は抵抗値の小さいものであり、さらに、抵
抗素子R22を省略できる。即ち、トランジスタQ4a
のコレクタが直接接地してもよい。
As shown in the figure, the reference voltage generation circuit 40
It comprises an np transistor Q4a and resistance elements R20, R21 and R22. Base bias voltage V bs transistor Q4a is applied, a collector is grounded via the resistor R22, the emitter via a resistor R20 and R21 which are connected in series, the power supply voltage V CC
Connected to the supply line. In the present embodiment, the resistance element R22 has a small resistance value, and the resistance element R22 can be omitted. That is, the transistor Q4a
May be directly grounded.

【0049】抵抗素子R20とR21との接続点の電圧
が、基準電圧Vref として出力される。当該基準電圧V
ref は、差動増幅回路に供給され、トランジスタQ2の
ベースに印加される。ここで、トランジスタQ4aのベ
ース・エミッタ間電圧をVbeとし、さらに抵抗素子R2
1に生じた電圧降下をαとすれば、本実施形態における
基準電圧Vref は、次式により求められる。
The voltage at the connection point between the resistance elements R20 and R21 is output as a reference voltage Vref . The reference voltage V
ref is supplied to the differential amplifier circuit and applied to the base of the transistor Q2. Here, the base-emitter voltage of the transistor Q4a and V BE, further resistive element R2
Assuming that the voltage drop that occurs in 1 is α, the reference voltage V ref in the present embodiment is obtained by the following equation.

【0050】[0050]

【数8】 Vref =Vbs+Vbe+α …(8)V ref = V bs + V be + α (8)

【0051】このため、本実施形態においては、差動増
幅回路の電流源を構成するトランジスタQ3のコレクタ
・エミッタ間電圧は、上述した第1の実施形態に較べ
て、α分だけ大きくなるので、第1実施形態よりさらに
トランジスタQ3が飽和しにくくなり、差動増幅回路が
常に安定して動作することができる。
For this reason, in the present embodiment, the voltage between the collector and the emitter of the transistor Q3 constituting the current source of the differential amplifier circuit is increased by α compared to the above-described first embodiment. The transistor Q3 is less likely to be saturated than in the first embodiment, and the differential amplifier circuit can always operate stably.

【0052】以上説明したように、本実施形態によれ
ば、基準電圧発生回路40において、ベースにバイアス
電圧Vbsが印加されるpnpトランジスタQ4aを設け
て、トランジスタQ4aのエミッタを直列した抵抗素子
R20とR21を介して、電源電圧VCCに接続し、抵抗
素子R20とR21との接続点の電圧を基準電圧Vref
として差動増幅回路に供給するので、差動増幅回路に動
作電流i0 を供給するトランジスタQ3のコレクタ・エ
ミッタ間電圧は、抵抗素子R21の電圧降下分だけ大き
く保持されるので、トランジスタQ3が飽和しにくくな
り、温度と関係なく常に安定した動作が得られる。な
お、本実施形態は、上述した第1の実施形態に較べて、
基準電圧Vref をやや大きく設定されるので、出力信号
のダイナミックレンジもそれに応じて狭められるが、電
流源を構成するトランジスタQ3のコレクタ・エミッタ
間電圧が大きくなり、トランジスタの温度特性などに影
響されることなく、飽和しにくくなり、電圧比較回路の
動作安定性がさらに向上する。
[0052] As described above, according to this embodiment, the reference voltage generating circuit 40, provided with a pnp transistor Q4a the bias voltage V bs is applied to the base, the resistance element R20 in series with the emitter of the transistor Q4a And the power supply voltage V cc via R21 and the voltage at the connection point of the resistance elements R20 and R21 to the reference voltage V ref.
Since supplied to the differential amplifier circuit as a collector-emitter voltage of the operating current i 0 of the supply transistor Q3 in the differential amplifier circuit, the voltage is drop only increased retention of the resistance element R21, the transistor Q3 is saturated And stable operation is always obtained regardless of the temperature. This embodiment is different from the first embodiment described above in that
Since the reference voltage Vref is set to be slightly larger, the dynamic range of the output signal is also narrowed accordingly. However, the collector-emitter voltage of the transistor Q3 constituting the current source increases, which is affected by the temperature characteristics of the transistor. Without causing saturation, the operation stability of the voltage comparison circuit is further improved.

【0053】[0053]

【発明の効果】以上説明したように、本発明の電圧比較
回路によれば、出力信号のダイナミックレンジを広くで
き、トランジスタの温度特性に影響されることなく、常
に安定した動作を実現できる利点がある。
As described above, according to the voltage comparison circuit of the present invention, the dynamic range of the output signal can be widened and the stable operation can be always realized without being affected by the temperature characteristics of the transistor. is there.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る電圧比較回路の第1の実施形態を
示す回路図である。
FIG. 1 is a circuit diagram showing a first embodiment of a voltage comparison circuit according to the present invention.

【図2】電圧比較回路の第2の実施形態を示す回路図で
あり、基準電圧発生回路の構成を示す回路図である。
FIG. 2 is a circuit diagram showing a second embodiment of the voltage comparison circuit, and is a circuit diagram showing a configuration of a reference voltage generation circuit.

【図3】従来の電圧比較回路の一例を示す回路図であ
る。
FIG. 3 is a circuit diagram illustrating an example of a conventional voltage comparison circuit.

【符号の説明】[Explanation of symbols]

10…バイアス電圧発生回路、20,30,40…基準
電圧発生回路、Q1,Q2,Q3,Q5,Q6,Q7…
npnトランジスタ、Q4,Q4a…pnpトランジス
タ、R1,R2,R3,R4,R5,R5,R11,R
12,R13,R20,R21,R22…抵抗素子、V
CC…電源電圧、GND…接地電位。
10. Bias voltage generation circuit, 20, 30, 40 ... Reference voltage generation circuit, Q1, Q2, Q3, Q5, Q6, Q7 ...
npn transistor, Q4, Q4a ... pnp transistor, R1, R2, R3, R4, R5, R5, R11, R
12, R13, R20, R21, R22 ... resistance element, V
CC : power supply voltage, GND: ground potential.

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】入力電圧と所定の基準電圧とを比較し、比
較結果に応じて所定のレベルを有する信号を出力する電
圧比較回路であって、 電源電圧に応じて、所定のバイアス電圧を発生するバイ
アス電圧発生回路と、 制御電極に上記入力電圧が印加される第1のトランジス
タと、制御電極に上記基準電圧が印加される第2のトラ
ンジスタとを有し、上記第1および第2のトランジスタ
のエミッタ同士の接続点に上記バイアス電圧に応じた動
作電流が供給される差動増幅回路と、 制御電極に上記バイアス電圧が印加され、コレクタが上
記第1および第2のトランジスタのエミッタ同士の接続
点に接続され、エミッタが抵抗素子を介して接地されて
いる第3のトランジスタと、 制御電極に上記バイアス電圧が印加され、コレクタが接
地され、エミッタが負荷素子を介して電源電圧供給線に
接続されている第4のトランジスタとを有し、上記第4
のトランジスタのエミッタ電圧が上記基準電圧として上
記差動増幅回路を構成する上記第2のトランジスタの制
御電極に印加される電圧比較回路。
1. A voltage comparison circuit for comparing an input voltage with a predetermined reference voltage and outputting a signal having a predetermined level according to a result of the comparison, wherein the voltage comparison circuit generates a predetermined bias voltage according to a power supply voltage. A bias voltage generating circuit, a first transistor to which the input voltage is applied to a control electrode, and a second transistor to which the reference voltage is applied to a control electrode, wherein the first and second transistors A differential amplifier circuit in which an operating current according to the bias voltage is supplied to a connection point between the emitters of the first and second transistors; and a bias voltage is applied to a control electrode, and a collector connects the emitters of the first and second transistors. A third transistor which is connected to a point and whose emitter is grounded through a resistance element, the bias voltage is applied to the control electrode, the collector is grounded, and the A fourth transistor connected to a power supply voltage line via a load element;
A voltage comparison circuit in which an emitter voltage of the transistor is applied as a reference voltage to a control electrode of the second transistor constituting the differential amplifier circuit.
【請求項2】上記第4のトランジスタは、上記差動増幅
回路を構成する上記第1および第2のトランジスタとチ
ャネル導電型が異なる請求項1記載の電圧比較回路。
2. The voltage comparison circuit according to claim 1, wherein said fourth transistor has a channel conductivity type different from said first and second transistors constituting said differential amplifier circuit.
【請求項3】上記第4のトランジスタのコレクタと接地
電位間に、負荷素子が接続されている請求項1記載の電
圧比較回路。
3. The voltage comparison circuit according to claim 1, wherein a load element is connected between a collector of said fourth transistor and a ground potential.
【請求項4】上記バイアス電圧発生回路は、制御電極同
士が接続され、エミッタが接地され、コレクタがそれぞ
れ負荷素子を介して電源電圧供給線に接続され、且つ一
方のコレクタが上記制御電極同士に接続されている第5
および第6のトランジスタにより構成され、 上記第5および第6のトランジスタの制御電極同士の電
圧が上記バイアス電圧として、外部に出力される請求項
1記載の電圧比較回路。
4. The bias voltage generating circuit according to claim 1, wherein the control electrodes are connected to each other, an emitter is grounded, a collector is connected to a power supply voltage line via a load element, and one collector is connected to the control electrodes. Fifth connected
2. The voltage comparison circuit according to claim 1, wherein the voltage comparison circuit comprises a third transistor and a sixth transistor, and a voltage between control electrodes of the fifth and sixth transistors is output to the outside as the bias voltage.
【請求項5】上記バイアス電圧発生回路は、制御電極同
士が共通に接続され、エミッタがそれぞれ抵抗素子を介
して接地されている第5のトランジスタと第6のトラン
ジスタと、 制御電極が上記第5のトランジスタのコレクタに接続さ
れ、その接続点が負荷素子を介して電源電圧供給線に接
続され、エミッタが上記第6のトランジスタのコレクタ
に接続、コレクタが電源電圧供給線に接続されている第
7のトランジスタとを有する請求項1記載の電圧比較回
路。
5. A bias voltage generating circuit comprising: a fifth transistor and a sixth transistor in which control electrodes are connected in common and whose emitters are respectively grounded through a resistance element; And a connection point is connected to a power supply voltage supply line via a load element, an emitter is connected to the collector of the sixth transistor, and a collector is connected to the power supply voltage supply line. 2. The voltage comparison circuit according to claim 1, further comprising:
【請求項6】入力電圧と所定の基準電圧とを比較し、比
較結果に応じて所定のレベルを有する信号を出力する電
圧比較回路であって、 電源電圧に応じて、所定のバイアス電圧を発生するバイ
アス電圧発生回路と、 制御電極に上記入力電圧が印加される第1のトランジス
タと、制御電極に上記基準電圧が印加される第2のトラ
ンジスタとを有し、上記第1および第2のトランジスタ
のエミッタ同士の接続点に上記バイアス電圧に応じた動
作電流が供給される差動増幅回路と、 制御電極に上記バイアス電圧が印加され、コレクタが上
記第1および第2のトランジスタのエミッタ同士の接続
点に接続され、エミッタが負荷素子を介して接地されて
いる第3のトランジスタと、 制御電極に上記バイアス電圧が印加され、コレクタが接
地され、エミッタが直列接続されている少なくとも二つ
の抵抗素子を介して電源電圧供給線に接続されている第
4のトランジスタとを有し、上記直列に接続されている
少なくとも二つの抵抗素子間の接続点の電圧が上記基準
電圧として上記差動増幅回路を構成する上記第2のトラ
ンジスタの制御電極に印加される電圧比較回路。
6. A voltage comparison circuit for comparing an input voltage with a predetermined reference voltage and outputting a signal having a predetermined level according to a result of the comparison, wherein the voltage comparison circuit generates a predetermined bias voltage according to a power supply voltage. A bias voltage generating circuit, a first transistor to which the input voltage is applied to a control electrode, and a second transistor to which the reference voltage is applied to a control electrode, wherein the first and second transistors A differential amplifier circuit in which an operating current according to the bias voltage is supplied to a connection point between the emitters of the first and second transistors; and a bias voltage is applied to a control electrode, and a collector connects the emitters of the first and second transistors. A third transistor connected to a point, the emitter of which is grounded via a load element, the bias voltage applied to the control electrode, the collector grounded, and the emitter A fourth transistor connected to the power supply voltage line via at least two resistance elements connected in series with each other, and a connection point between the at least two resistance elements connected in series. A voltage comparison circuit in which a voltage is applied as a reference voltage to a control electrode of the second transistor constituting the differential amplifier circuit.
【請求項7】上記第4のトランジスタは、上記差動増幅
回路を構成する上記第1および第2のトランジスタとチ
ャネル導電型が異なる請求項6記載の電圧比較回路。
7. The voltage comparison circuit according to claim 6, wherein said fourth transistor has a different channel conductivity type from said first and second transistors constituting said differential amplifier circuit.
【請求項8】上記第4のトランジスタのコレクタと接地
電位間に、負荷素子が接続されている請求項6記載の電
圧比較回路。
8. The voltage comparison circuit according to claim 6, wherein a load element is connected between a collector of said fourth transistor and a ground potential.
【請求項9】上記バイアス電圧発生回路は、制御電極同
士が接続され、エミッタが接地され、コレクタがそれぞ
れ負荷素子を介して電源電圧供給線に接続され、且つ一
方のコレクタが上記制御電極同士に接続されている第5
および第6のトランジスタにより構成され、 上記第5および第6のトランジスタの制御電極同士の電
圧が上記バイアス電圧として、外部に出力されている請
求項6記載の電圧比較回路。
9. The bias voltage generating circuit, wherein control electrodes are connected to each other, an emitter is grounded, a collector is connected to a power supply voltage line via a load element, and one collector is connected to the control electrodes. Fifth connected
7. The voltage comparison circuit according to claim 6, further comprising a sixth transistor, wherein a voltage between control electrodes of the fifth and sixth transistors is output to the outside as the bias voltage. 8.
【請求項10】上記バイアス電圧発生回路は、制御電極
同士が共通に接続され、エミッタがそれぞれ抵抗素子を
介して接地されている第5のトランジスタと第6のトラ
ンジスタと、 制御電極が上記第5のトランジスタのコレクタに接続さ
れ、その接続点が抵抗素子を介して電源電圧供給線に接
続され、エミッタが上記第6のトランジスタのコレクタ
に接続、コレクタが電源電圧供給線に接続されている第
7のトランジスタとを有する請求項6記載の電圧比較回
路。
10. A bias voltage generating circuit comprising: a fifth transistor and a sixth transistor in which control electrodes are connected in common and whose emitters are each grounded via a resistance element; The transistor is connected to the power supply voltage supply line via a resistor, the emitter is connected to the collector of the sixth transistor, and the collector is connected to the power supply voltage supply line. 7. The voltage comparison circuit according to claim 6, comprising:
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* Cited by examiner, † Cited by third party
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CN1309165C (en) * 2004-05-20 2007-04-04 广达电脑股份有限公司 One way conducting device
CN110196397A (en) * 2018-02-27 2019-09-03 精工爱普生株式会社 Voltage detection circuit, semiconductor device and electronic equipment

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