JPH09331218A - Amplifier circuit and filter circuit - Google Patents

Amplifier circuit and filter circuit

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JPH09331218A
JPH09331218A JP8149293A JP14929396A JPH09331218A JP H09331218 A JPH09331218 A JP H09331218A JP 8149293 A JP8149293 A JP 8149293A JP 14929396 A JP14929396 A JP 14929396A JP H09331218 A JPH09331218 A JP H09331218A
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JP
Japan
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transistor
collector
voltage
current
base
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JP8149293A
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Japanese (ja)
Inventor
Keikiyuu Ooo
桂久 大尾
Takeshi Ikeda
猛 池田
Hideki Hirose
秀喜 広瀬
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide an amplifier circuit which can operate under a low voltage and has input and output dynamic ranges which can be widened easily. SOLUTION: A difference current Δi1 occurs in a resistance element R1 connected between the emitters of transistors Q1 and Q2 in accordance with an input signal voltage vin and the current Δi1 is inputted to the connecting points between the bases and collectors of transistors QD1 and QD3 constituting a current to voltage converting section 20 and generate the voltage signals corresponding to the input signal voltage Vin . The voltage signals are respectively inputted to the bases of transistors Q3 and Q4 constituting an output section 30 and the section 30 outputs the signals after amplification. Therefore, an amplifier circuit can operate under a low voltage and a DC bias can be set arbitrarily from the resistance value of the resistance element R2 of the section 20 and the current 2i1 flowing to the element R2 without giving any influence to the mutual conductance of the circuit. In addition, the input and output dynamic ranges of the circuit can be widened.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、例えば、ビデオ信
号等を増幅する増幅回路およびフィルタ回路に関するも
のである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an amplifier circuit and a filter circuit for amplifying, for example, a video signal.

【0002】[0002]

【従来の技術】図4は従来一般的に使われているビデオ
信号増幅回路の構成を示す回路図である。図示のよう
に、従来の増幅回路は電圧源V1 ,V2 、電流源I1
2 ,I3、npn型トランジスタQ1 ,Q2 ,Q3
4 ,Q5 ,Q6 、抵抗素子R1 ,R2 により構成され
ている。なお、電圧源V1 およびV2 の電圧値はともに
0 であり、電流源I1 の電流値は2i1 、電流源I2
の電流値は2i2 、電流源I3 の電流値はi2 であり、
抵抗素子R1 ,R2 の抵抗値はともにrE である。
2. Description of the Related Art FIG. 4 is a circuit diagram showing a structure of a video signal amplifier circuit which is generally used in the past. As shown, the conventional amplifier circuit has voltage sources V 1 , V 2 , a current source I 1 ,
I 2 , I 3 , npn-type transistors Q 1 , Q 2 , Q 3 ,
It is composed of Q 4 , Q 5 , Q 6 and resistance elements R 1 , R 2 . The voltage values of the voltage sources V 1 and V 2 are both v 0 , and the current value of the current source I 1 is 2i 1 and the current source I 2
Has a current value of 2i 2 , and the current source I 3 has a current value of i 2 ,
The resistance values of the resistance elements R 1 and R 2 are both r E.

【0003】トランジスタQ1 のコレクタが電源電圧V
CCの供給線1に接続され、ベースと接地線2との間に信
号源VIN、電圧源V1 が直列に接続されている。トラン
ジスタQ1 のエミッタが抵抗素子R1 を介してトランジ
スタQ2 のベースに接続されている。
The collector of the transistor Q 1 has a power supply voltage V
The signal source V IN and the voltage source V 1 are connected in series between the base and the ground line 2 and are connected to the CC supply line 1. The emitter of the transistor Q 1 is connected to the base of the transistor Q 2 via the resistance element R 1 .

【0004】トランジスタQ2 のベースとコレクタが共
通に接続され、即ち、トランジスタQ2 がダイオード接
続されている。トランジスタQ2 のコレクタおよびベー
スがトランジスタQ3 のベースに接続され、エミッタが
トランジスタQ5 のエミッタと共通に接続され、これら
の接続点が電流源I1 に接続されている。
The base and collector of the transistor Q 2 are commonly connected, that is, the transistor Q 2 is diode-connected. The collector and the base of the transistor Q 2 are connected to the base of the transistor Q 3 , the emitter is commonly connected to the emitter of the transistor Q 5 , and these connection points are connected to the current source I 1 .

【0005】トランジスタQ3 のコレクタが電源電圧V
CCの供給線1に接続され、エミッタがトランジスタQ4
のエミッタと共通に接続され、これらの接続点が電流源
2に接続されている。トランジスタQ4 のコレクタが
電流源I3 に接続され、これらの接続点が出力端子T
OUT に接続されている。
The collector of the transistor Q 3 has a power supply voltage V
It is connected to the CC supply line 1 and has an emitter connected to the transistor Q 4
Are commonly connected to the emitters of the above, and these connection points are connected to the current source I 2 . The collector of the transistor Q 4 is connected to the current source I 3 , and these connection points are connected to the output terminal T 3.
Connected to OUT .

【0006】トランジスタQ5 はトランジスタQ2 と同
様にダイオード接続され、コレクタとベースがトランジ
スタQ4 のベースに共通に接続され、さらに抵抗素子R
2 を介してトランジスタQ6 のエミッタに接続されてい
る。トランジスタQ6 のコレクタが電源電圧VCCの供給
線1に接続され、ベースと接地線2との間に電圧源V2
が接続されている。
The transistor Q 5 is diode-connected like the transistor Q 2 , the collector and the base are commonly connected to the base of the transistor Q 4 , and the resistance element R
It is connected via 2 to the emitter of the transistor Q 6 . The collector of the transistor Q 6 is connected to the supply line 1 of the power supply voltage V CC , and the voltage source V 2 is connected between the base and the ground line 2.
Is connected.

【0007】上述した増幅回路においては、例えば、信
号源VINから信号電圧vinが入力されていないとき、ト
ランジスタQ1 およびトランジスタQ6 のベースが電圧
源V 1 ,V2 により電圧v0 にバイアスされる。また、
ダイオード接続されたトランジスタQ2 ,Q5 が同様の
特性を持つように形成された場合には、抵抗素子R1
2 には同じ電流i1 が発生される。
In the above-mentioned amplifier circuit, for example,
Source VINFrom the signal voltage vinIs not entered,
Langista Q1And transistor Q6The base is voltage
Source V 1, V2Voltage v0Biased. Also,
Diode-connected transistor Q2, QFiveIs similar
When formed so as to have characteristics, the resistance element R1,
R2Have the same current i1Is generated.

【0008】トランジスタQ1 のベースに信号源VIN
より信号電圧vinが入力されたとき、信号電圧vinに応
じた変化電流Δi1 が抵抗素子R1 からダイオード接続
されたトランジスタQ2 に流れる。また、図4に示すよ
うに、これとは逆の方向で、抵抗素子R2 およびダイオ
ード接続されたトランジスタQ5 に同じ変化電流Δi 1
が流れる。これらの変化電流がダイオード接続されたト
ランジスタQ2 およびQ5 により差動電圧に変換され、
トランジスタQ3 ,Q4 のベースに入力される。
Transistor Q1Signal source V at the base ofINTo
Signal voltage vinIs input, the signal voltage vinIn response
Change current Δi1Is the resistance element R1To diode connection
Transistor Q2Flows to Also shown in FIG.
In the opposite direction, the resistance element R2And Daio
-Connected transistor QFiveSame change current Δi 1
Flows. These changing currents are diode-connected
Langista Q2And QFiveIs converted to a differential voltage by
Transistor QThree, QFourEntered in the base of.

【0009】トランジスタQ3 ,Q4 で構成された差動
増幅回路により、トランジスタQ3,Q4 のベースに入
力された差動電圧が増幅され、出力端子TOUT に出力さ
れる。
The [0009] transistors Q 3, Q 4 in configured differential amplifier circuit, the transistors Q 3, a differential voltage input to the base of Q 4 is amplified and outputted to the output terminal T OUT.

【0010】また、上述した増幅回路の相互コンダクタ
ンスgm は次式により与えられる。
The transconductance g m of the above-mentioned amplifier circuit is given by the following equation.

【数1】 gm = i2 /(rE ・i1 ) …(1)G m = i 2 / (r E · i 1 ) (1)

【0011】[0011]

【発明が解決しようとする課題】ところで、上述した従
来の増幅回路では入力ダイナミックレンジを広くとるこ
とができないという問題がある。図4に示す回路におい
ては、入力のダイナミックレンジを広くするには、抵抗
素子R1 の抵抗値rE または電流源I1 の電流値i1
大きく設定することが必要である。しかし、これらの値
を大きく設定することにより、抵抗素子R1 における電
圧降下が大きくなり、低電圧で動作する回路ではダイナ
ミックレンジを広くとることが困難である。
However, the conventional amplifier circuit described above has a problem that the input dynamic range cannot be widened. In the circuit shown in FIG. 4, in order to widen the input dynamic range, it is necessary to set the resistance value r E of the resistance element R 1 or the current value i 1 of the current source I 1 large. However, by setting these values increases, the voltage drop across the resistor element R 1 is increased, the circuit that operates at low voltage, it is difficult to widen the dynamic range.

【0012】また、出力ダイナミックレンジおよび入力
バイアスは抵抗素子R1 の抵抗値r E 、電流源I1 の電
流値i1 に各々関連し、相互コンダクタンスgm を変え
ずに、バイアス状態を任意に変更することは難しく、ダ
イナミックレンジを広げるための設計変更が回路の相互
コンダクタンスgm およびバイアス状態の変化を招く。
即ち、従来の増幅回路では入力ダイナミックレンジを広
げることが困難であり、その結果、出力ダイナミックレ
ンジの増加もほぼ不可能である。
Also, the output dynamic range and the input
Bias is resistance element R1Resistance value r E, Current source I1No electricity
Flow value i1Transconductance gmChange
It is difficult to change the bias state arbitrarily without
Design changes to widen the dynamic range
Conductance gmIn addition, the bias state is changed.
That is, the conventional amplifier circuit has a wide input dynamic range.
Of the output dynamic level.
It is almost impossible to increase the amount of change.

【0013】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧で動作でき、かつ回路の
相互コンダクタンスgm を変化させずに、バイアスを任
意に設定できることはもとより、回路の入力および出力
ダイナミックレンジを容易に広げることができる増幅回
路およびフィルタ回路を提供することにある。
The present invention has been made in view of such circumstances, and an object thereof is not only to operate at a low voltage but also to set an arbitrary bias without changing the mutual conductance g m of the circuit. An object of the present invention is to provide an amplifier circuit and a filter circuit that can easily widen the input and output dynamic range of the circuit.

【0014】[0014]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、コレクタが第1の電流源に接続され、ベ
ースが第1の電圧源に接続されている第1のトランジス
タと、コレクタが第2の電流源に接続され、ベースが第
2の電圧源に接続されている第2のトランジスタと、上
記第1および第2のトランジスタのエミッタ間に接続さ
れている第1の抵抗素子とからなる入力部と、上記第1
のトランジスタのコレクタと接続ノードとの間に、当該
コレクタから上記接続ノードに向かって順方向となるよ
うに直列に接続されている第1および第2のダイオード
と、上記第2のトランジスタのコレクタと上記接続ノー
ドとの間に、当該コレクタから上記接続ノードに向かっ
て順方向となるように直列に接続されている第3および
第4のダイオードと、上記接続ノードと基準電位との間
に接続されている第2の抵抗素子とからなる変換部と、
コレクタが電源に接続され、ベースが上記第1のダイオ
ードと第2のダイオードとの接続点に接続され、エミッ
タが第3の電流源に接続されている第3のトランジスタ
と、コレクタが第4の電流源に接続され、ベースが上記
第3のダイオードと第4のダイオードとの接続点に接続
され、エミッタが上記第3のトランジスタのエミッタと
共通に上記第3の電流源に接続されている第4のトラン
ジスタとからなる出力部とを有する。
To achieve the above object, the present invention provides a first transistor having a collector connected to a first current source and a base connected to a first voltage source, and a collector. A second transistor connected to a second current source and a base connected to a second voltage source, and a first resistance element connected between the emitters of the first and second transistors. An input section consisting of
First and second diodes connected in series between the collector of the transistor and the connection node in the forward direction from the collector to the connection node, and the collector of the second transistor. A third diode and a fourth diode connected in series with the connection node in a forward direction from the collector to the connection node, and connected between the connection node and the reference potential. A second resistance element, and a conversion section,
A collector is connected to a power source, a base is connected to a connection point between the first diode and the second diode, and an emitter is connected to a third current source. A third base connected to the current source, a base connected to a connection point between the third diode and the fourth diode, and an emitter connected to the third current source in common with the emitter of the third transistor; 4 transistors and an output section composed of four transistors.

【0015】また、本発明では、好適には上記第4の電
流源は上記第3の電流源の半分の電流を供給する。
Further, in the present invention, preferably, the fourth current source supplies half the current of the third current source.

【0016】さらに、本発明では、コレクタが第1の電
流源に接続され、ベースが第1の電圧源に接続されてい
る第1のトランジスタと、コレクタが第2の電流源に接
続されている第2のトランジスタと、上記第1および第
2のトランジスタのエミッタ間に接続されている第1の
抵抗素子とからなる入力部と、上記第1のトランジスタ
のコレクタと接続ノードとの間に、当該コレクタから上
記接続ノードに向かって順方向となるように直列に接続
されている第1および第2のダイオードと、上記第2の
トランジスタのコレクタと上記接続ノードとの間に、当
該コレクタから上記接続ノードに向かって順方向となる
ように直列に接続されている第3および第4のダイオー
ドと、上記接続ノードと基準電位との間に接続されてい
る第2の抵抗素子とからなる変換部と、コレクタが電源
に接続され、ベースが上記第1のダイオードと第2のダ
イオードとの接続点に接続され、エミッタが第3の電流
源に接続されている第3のトランジスタと、コレクタが
第4の電流源および上記入力部の第2のトランジスタの
ベースに接続され、ベースが上記第3のダイオードと第
4のダイオードとの接続点に接続され、エミッタが上記
第3のトランジスタのエミッタと共通に上記第3の電流
源に接続されている第4のトランジスタと、上記第4の
トランジスタのコレクタと基準電位間に接続されている
容量素子とからなる出力部とを有する。
Further, according to the present invention, a first transistor having a collector connected to the first current source and a base connected to the first voltage source, and a collector connected to the second current source. A second transistor and a first resistance element connected between the emitters of the first and second transistors, and an input section between the collector and the connection node of the first transistor. Between the first and second diodes connected in series in a forward direction from the collector to the connection node, and between the collector of the second transistor and the connection node, the connection from the collector Third and fourth diodes connected in series in a forward direction toward the node, and a second resistance element connected between the connection node and the reference potential A third transistor having a collector connected to a power source, a base connected to a connection point between the first diode and the second diode, and an emitter connected to a third current source. A collector connected to a fourth current source and a base of the second transistor of the input section, a base connected to a connection point of the third diode and a fourth diode, and an emitter of the third transistor. And an output section including a fourth transistor connected to the third current source in common with the emitter of, and a capacitive element connected between the collector of the fourth transistor and the reference potential.

【0017】本発明によれば、増幅回路の入力部に第1
の電圧源により供給された信号電圧が入力され、これに
応じて、例えば差動電流信号が発生され、変換部に入力
される。変換部を構成するダイオードにより、電流/電
圧変換が行われ、変換された電圧信号が出力部により増
幅され、出力される。
According to the present invention, the first portion is provided in the input portion of the amplifier circuit.
The signal voltage supplied by the voltage source is input, and, for example, a differential current signal is generated and input to the conversion unit in response to the signal voltage. Current / voltage conversion is performed by the diode that constitutes the conversion unit, and the converted voltage signal is amplified and output by the output unit.

【0018】変換部において、接続ノードと基準電位と
の間に接続された第2の抵抗素子の抵抗値およびそれに
流れる電流値により、回路のバイアスが決定されるの
で、回路の相互コンダクタンスgm に影響を与えること
なくバイアスを調整でき、入力および出力のダイナミッ
クレンジを広げることができる。
In the converter, the circuit bias is determined by the resistance value of the second resistance element connected between the connection node and the reference potential and the current value flowing through the second resistance element, so that the mutual conductance g m of the circuit is determined. The bias can be adjusted without affecting the dynamic range of the input and output.

【0019】[0019]

【発明の実施の形態】第1実施形態 図1は本発明に係る増幅回路の一の実施形態を示す回路
図である。図1に示すように、本例の増幅回路は電圧源
1 ,V2 、電流源I1 ,I2 ,…,I8 、npn型ト
ランジスタQ1 ,Q2 ,Q3 ,Q4 ,QD1,QD2
D3,QD4、抵抗素子R1 ,R2 により構成されてい
る。なお、電圧源V1 およびV2 の電圧値はともにv0
であり、電流源I1 〜I6の電流値はi1 、電流源I7
の電流値はi2 、電流源I8 の電流値は2i2 であり、
抵抗素子R1 の抵抗値はrE 、抵抗素子R2 の抵抗値は
2 である。また、図示のように、本例の増幅回路は入
力部10、電流/電圧変換部20および出力部30がカ
スケード接続されて構成されている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a circuit diagram showing one embodiment of an amplifier circuit according to the present invention. As shown in FIG. 1, the amplifying circuit of the present embodiment includes voltage sources V 1 , V 2 , current sources I 1 , I 2 ,..., I 8 , npn transistors Q 1 , Q 2 , Q 3 , Q 4 , Q D1 , QD2 ,
It comprises Q D3 , Q D4 and resistance elements R 1 , R 2 . The voltage values of the voltage sources V 1 and V 2 are both v 0
And the current values of the current sources I 1 to I 6 are i 1 and the current source I 7
Has a current value of i 2 and the current source I 8 has a current value of 2i 2 .
The resistance value of the resistance element R 1 is r E , and the resistance value of the resistance element R 2 is r 2 . As shown in the figure, the amplifier circuit of the present example is configured by cascade-connecting the input unit 10, the current / voltage conversion unit 20, and the output unit 30.

【0020】入力部10はトランジスタQ1 ,Q2 、電
流源I1 ,I2 ,I3 ,I4 および抵抗素子R1 により
構成されている。トランジスタQ1 ,Q2 のエミッタが
抵抗素子R1 を介して互いに接続されている。トランジ
スタQ1 のベースに直列に接続されている信号源VIN
よび電圧源V 1 により、電圧(vin+v0 )が供給され
る。ここで、vinは信号電圧を示している。トランジス
タQ2 のベースに電圧源V2 により電圧v0 が供給され
る。
The input section 10 is a transistor Q1, Q2, Electric
Source I1, I2, IThree, IFourAnd the resistance element R1By
It is configured. Transistor Q1, Q2The emitter is
Resistance element R1Are connected to each other via. Transi
Star Q1Signal source V connected in series to the base ofINOh
And voltage source V 1Voltage (vin+ V0) Is supplied
You. Where vinIndicates the signal voltage. Transis
Q2Voltage source V at the base of2Voltage v0Is supplied
You.

【0021】トランジスタQ1 のコレクタが電流源I1
に接続され、またエミッタと接地線2との間に電流源I
2 が接続されている。同様に、トランジスタQ2 コレク
タが電流源I3 に接続され、エミッタと接地線2との間
に電流源I4 が接続されている。
The collector of the transistor Q 1 is the current source I 1
And a current source I between the emitter and the ground line 2.
2 is connected. Similarly, the transistor Q 2 collector is connected to the current source I 3 , and the current source I 4 is connected between the emitter and the ground line 2.

【0022】電流/電圧変換部20はダイオード接続さ
れたトランジスタQD1,QD2,QD3,QD4および抵抗素
子R2 により構成されている。図1に示すように、トラ
ンジスタQD1のベースとコレクタとの接続点がトランジ
スタQ1 のコレクタに接続され、エミッタがトランジス
タQD2のベースとコレクタとの接続点に接続され、さら
にトランジスタQ4 のベースに接続されている。トラン
ジスタQD2のベースとコレクタとの接続点が接続ノード
ND1 に接続されている。
The current / voltage converter 20 is composed of diode-connected transistors Q D1 , Q D2 , Q D3 , Q D4 and a resistance element R 2 . As shown in FIG. 1, the connection point between the base and collector of the transistor Q D1 is connected to the collector of the transistor Q 1, the emitter is connected to a connection point between the base and collector of the transistor Q D2, further transistors Q 4 Connected to the base. The connection point between the base and collector of the transistor Q D2 is connected to the connection node ND 1 .

【0023】トランジスタQD3のベースとコレクタとの
接続点がトランジスタQ2 のコレクタに接続され、エミ
ッタがトランジスタQD4のベースとコレクタとの接続点
に接続され、さらにトランジスタQ3 のベースに接続さ
れている。トランジスタQD4のエミッタがトランジスタ
D2のエミッタと共通にノードND1 に接続されてい
る。ノードND1 が抵抗素子R2 を介して接地線2に接
続されている。また、トランジスタQD1のベースとコレ
クタとの接続点が電流源I5 に接続され、電流源I5
より電流i1 が供給される。同様に、トランジスタQD3
のベースとコレクタとの接続点が電流源I6 に接続さ
れ、電流源I6 により電流i1 が供給される。
The connection point between the base and collector of the transistor Q D3 is connected to the collector of the transistor Q 2 , the emitter is connected to the connection point of the base and collector of the transistor Q D4 , and further to the base of the transistor Q 3. ing. The emitter of the transistor Q D4 are commonly connected to the emitter of the transistor Q D2 to node ND 1. Node ND 1 is connected to the ground line 2 via the resistor element R 2. The connection point between the base and collector of the transistor Q D1 is connected to the current source I 5, current i 1 is supplied by the current source I 5. Similarly, transistor Q D3
The connection point between the base and the collector of is connected to the current source I 6 , and the current source I 6 supplies the current i 1 .

【0024】出力部30はトランジスタQ3 ,Q4 、電
流源I7 ,I8 により構成されている。トランジスタQ
3 のコレクタが電源電圧VCCの供給線1に接続され、ベ
ースがトランジスタQD3のベースとコレクタとの接続点
に接続され、トランジスタQ4のコレクタが電流源I7
に接続され、ベースがトランジスタQD1のベースとコレ
クタとの接続点に接続されている。トランジスタQ3
4 のエミッタが共通に接続され、その接続点と接地線
2との間に、電流源I8 が接続され、接地線2に向かっ
て電流2i2 が流れる。トランジスタQ4 のコレクタが
出力端子TOUT に接続されている。
The output section 30 is composed of transistors Q 3 and Q 4 and current sources I 7 and I 8 . Transistor Q
3 is connected to the supply line 1 of the power supply voltage V CC , the base is connected to the connection point between the base and the collector of the transistor Q D3 , and the collector of the transistor Q 4 is connected to the current source I 7
And the base is connected to a connection point between the base and the collector of the transistor QD1 . The transistors Q 3 ,
The emitters of Q 4 are commonly connected, a current source I 8 is connected between the connection point and the ground line 2, and a current 2 i 2 flows toward the ground line 2. The collector of the transistor Q 4 is connected to the output terminal T OUT.

【0025】以下、図1に示す増幅回路の動作について
説明する。信号源VINによりトランジスタQ1 のベース
に信号電圧vinが供給され、これに応じて、トランジス
タQ1 ,Q2 の両エミッタ間に接続されている抵抗素子
1 に次式に示す差電流Δi1 が発生する。
The operation of the amplifier circuit shown in FIG. 1 will be described below.
explain. Signal source VINTransistor Q1Base of
Signal voltage vinIs supplied and accordingly the Transis
Q1, Q2Resistor element connected between both emitters of
R 1The difference current Δi1Occurs.

【数2】 Δi1 =vin/rE …(2)Δi 1 = v in / r E (2)

【0026】トランジスタQ1 ,Q2 のコレクタに電流
源I1 とI3 により、電流i1 が供給されるので、図1
に示すように、抵抗素子R1 に生じた差電流Δi1 それ
ぞれ電流/電圧変換部20を構成しているトランジスタ
D1,QD3のベースコレクタとの接続点側に現れる。こ
のため、トランジスタQD2,QD4において、差電流Δi
1 に応じた電圧降下が生じる。この電圧降下がそれぞれ
トランジスタQ3 ,Q 4 のベースに入力され、トランジ
スタQ3 ,Q4 により増幅される。これにより、トラン
ジスタQ4 のコレクタ側に差電流Δi1 に比例した電流
Δi2 が発生し、出力端子TOUT から出力される。
Transistor Q1, Q2Current to the collector of
Source I1And IThreeThe current i1Is supplied as shown in FIG.
As shown in FIG.1Difference current Δi1That
Transistor configuring each current / voltage conversion unit 20
QD1, QD3Appears at the connection point side with the base collector of. This
Therefore, the transistor QD2, QD4, The difference current Δi
1A voltage drop occurs according to. This voltage drop is
Transistor QThree, Q FourThe base of the transition
Star QThree, QFourAmplified by As a result,
Jista QFourDifference current Δi on the collector side of1Current proportional to
Δi2Occurs, and the output terminal TOUTIs output from.

【0027】図1に示す回路例においては、回路の相互
コンダクタンスgm は次式により表記できる。
In the circuit example shown in FIG. 1, the mutual conductance g m of the circuit can be expressed by the following equation.

【数3】 gm = i2 /(rE ・i1 ) …(3) 即ち、本回路の相互コンダクタンスgm は図4に示す回
路の式(1)に表記した相互コンダクタンスgm と同様
である。
Equation 3] g m = i 2 / (r E · i 1) ... (3) that is, the mutual conductance g m of the circuit as well as the transconductance g m which is denoted in Formula (1) of the circuit shown in FIG. 4 Is.

【0028】しかし、本実施形態においては電流/電圧
変換部20を構成しているトランジスタQD2,QD4の直
流バイアスは抵抗素子R2 に生じた電圧降下およびトラ
ンジスタQD2またはQD4のベース/コレクタ電圧Vbe
より決定される。 抵抗素子R2 に電流2i1 が流れるの
で、直流バイアスは(2i1 ・r2 +V be)で決まる。
However, in this embodiment, the current / voltage is
Transistor Q constituting converter 20D2, QD4Directly
The current bias is the resistance element R2Voltage drop and
Register QD2Or QD4Base / collector voltage VbeTo
Determined by Resistance element R2Current 2i1Flows
And the DC bias is (2i1・ R2+ V be).

【0029】ここで、トランジスタQD2,QD4の直流バ
イアスを決める要素である抵抗素子R2 の抵抗値r2
増幅回路の相互コンダクタンスgm を示す式(3)に含
まれていないため、相互コンダクタンスgm に影響を与
えることなく、増幅回路の直流バイアスを任意に設定す
ることができる。
Since the resistance value r 2 of the resistance element R 2 which is a factor for determining the DC bias of the transistors Q D2 and Q D4 is not included in the equation (3) indicating the mutual conductance g m of the amplifier circuit, The DC bias of the amplifier circuit can be arbitrarily set without affecting the mutual conductance g m .

【0030】ここで、この増幅回路の入力および出力ダ
イナミックレンジについて考察する。この場合、図1の
電流源I1 ,I2 ,I3 ,I4 ,I7 ,I8 はベースに
所定の電圧が印加され、エミッタに抵抗素子が接続され
ているトランジスタにより構成されたものを想定して考
察する。差動増幅回路を構成しているトランジスタ
3 ,Q4 のベース電位を抵抗素子R2 の抵抗値r2
よびそれに流れる電流値2i1 により任意に設定でき、
増幅回路の入力部10を構成しているトランジスタ
1 ,Q2 のベース電位も次段を考慮せずに、ほぼ(G
ND+Vbe+VCES )から(VCC−VCES )までの間に
任意に設定できるため、増幅回路の入力ダイナミックレ
ンジを広くとることが可能となる。ここで、VCES は入
力部10を構成する電流源I1 および電流源I2 の飽和
時の電圧降下を示す。
Now consider the input and output dynamic range of this amplifier circuit. In this case, the current sources I 1 , I 2 , I 3 , I 4 , I 7 and I 8 of FIG. 1 are constituted by transistors having a predetermined voltage applied to the base and a resistor connected to the emitter. Let us assume that The base potentials of the transistors Q 3 and Q 4 forming the differential amplifier circuit can be arbitrarily set by the resistance value r 2 of the resistance element R 2 and the current value 2i 1 flowing through it.
The base potentials of the transistors Q 1 and Q 2 constituting the input section 10 of the amplifier circuit are also substantially (G) without considering the next stage.
Since it can be set arbitrarily between ND + Vbe + V CES ) and (V CC -V CES ), it is possible to widen the input dynamic range of the amplifier circuit. Here, V CES indicates a voltage drop when the current sources I 1 and I 2 constituting the input unit 10 are saturated.

【0031】また、出力部30においては、出力端子T
OUT に負荷抵抗を接続した場合を想定して考察する。ト
ランジスタQ3 ,Q4 のベース電位は(GND+2i1
・r2 +Vbe)から(VCC−Vbe−VCES )までの間に
任意に設定できるため、増幅回路の出力ダイナミックレ
ンジも広くとることが可能である。ただし、トランジス
タQ3 ,Q4 のベース電位は電流源が飽和しないように
考慮して設定することが必要であるので、ベース電位は
(GND+Vbe+VCES )から(VCC−Vbe−VCES
までの間で設定する必要がある。なお、ここで、VCES
は出力部30を構成する電流源I8 の飽和時電圧降下お
よび入力部10を構成する電流源I1 ,I2 の飽和時電
圧降下を示す。よって、本例においては、(2i1 ・r
2 >VCES )とする必要がある。
In the output section 30, the output terminal T
Consider the case where a load resistor is connected to OUT . The base potentials of the transistors Q 3 and Q 4 are (GND + 2i 1
Since it can be set arbitrarily between (r 2 + V be ) and (V CC -V be -V CES ), the output dynamic range of the amplifier circuit can be widened. However, since it is necessary to set the base potentials of the transistors Q 3 and Q 4 in consideration of not saturating the current source, the base potentials are changed from (GND + V be + V CES ) to (V CC −V be −V CES). )
It is necessary to set up between. Here, V CES
Indicates a voltage drop at the time of saturation of the current source I 8 constituting the output section 30 and a voltage drop at the time of saturation of the current sources I 1 and I 2 constituting the input section 10. Therefore, in this example, (2i 1 · r
2 > V CES ).

【0032】さらに、出力部30を構成するトランジス
タQ4 の飽和時電圧をVcesat4とすると、図1に示す回
路の出力ダイナミックレンジは(GND+VCES +V
cesat4)から(VCC−VCES )までの間に設定できる。
When the saturation voltage of the transistor Q 4 constituting the output section 30 is V cesat4 , the output dynamic range of the circuit shown in FIG. 1 is (GND + V CES + V
It can be set between cesat4 ) and (V CC -V CES ).

【0033】上述したように、トランジスタQ1 ,Q2
およびQ3 ,Q4 の直流バイアスを増幅回路の相互コン
ダクタンスgm を変えずに設定できるため、増幅回路の
入力ダイナミックレンジのみではなく、出力ダイナミッ
クレンジも広くとることができる。本例においては、入
力ダイナミックレンジは(GND+Vbe+VCES )から
(VCC−VCES )までの間に任意に設定でき、出力ダイ
ナミックレンジは(GND+VCES +Vcesat4)から
(VCC−VCES )までの間に任意に設定できる。
As described above, the transistors Q 1 and Q 2
And the DC bias of Q 3 and Q 4 can be set without changing the mutual conductance g m of the amplifier circuit, so that not only the input dynamic range of the amplifier circuit but also the output dynamic range can be widened. In the present embodiment, the input dynamic range can be set arbitrarily between the (GND + V be + V CES ) to (V CC -V CES), the output dynamic range from (GND + V CES + V cesat4 ) (V CC -V CES) Can be set arbitrarily until

【0034】本例においては、低電圧、例えば3Vの電
源電圧VCCで動作できる増幅回路が構成できる。また、
図1に示す増幅回路が複数段が直列に接続され、前段の
出力信号が入力信号として後段に供給することがによ
り、さらに利得が大きく得られる増幅回路を構成でき
る。
In this example, an amplifier circuit which can operate at a low voltage, for example, a power supply voltage V CC of 3V can be constructed. Also,
A plurality of stages of the amplifier circuit shown in FIG. 1 are connected in series, and the output signal of the preceding stage is supplied to the subsequent stage as an input signal, whereby an amplifying circuit with a larger gain can be configured.

【0035】以上説明したように、本実施形態によれ
ば、入力信号電圧vinに応じてトランジスタQ1 ,Q2
のエミッタ間に接続されている抵抗素子R1 に差電流Δ
1 を発生し、これを電流/電圧変換部20を構成して
いるトランジスタQD1,QD3のベースとコレクタとの接
続点に入力し、入力信号電圧vinに応じた電圧信号を発
生し、出力部30を構成しているトランジスタQ3 ,Q
4 のベースにそれぞれ入力し、出力部30で増幅して出
力するので、低電圧で動作でき、かつ回路の相互コンダ
クタンスgm に影響を与えずに、直流バイアスを任意に
設定でき、回路の入力および出力ダイナミックレンジを
広げることができる。
As described above, according to this embodiment, the transistors Q 1 and Q 2 are supplied in accordance with the input signal voltage v in.
Difference current to the resistance element R 1 which is connected between the emitters of Δ
The i 1 generated, which was input to the connection point between the base and collector of the transistor Q D1, Q D3 constituting the current / voltage converter 20 generates a voltage signal corresponding to the input signal voltage v in , Transistors Q 3 , Q
And input to the fourth base, since amplification and outputs at output 30, can operate at low voltage, and without affecting the transconductance g m of the circuit, can be arbitrarily set the DC bias input of the circuit And the output dynamic range can be expanded.

【0036】第2実施形態 図2は本発明に係るフィルタ回路の一実施形態を示す回
路図である。図2に示すように、本例の増幅回路は電圧
源V1 ,VR 、電流源I1 ’,I2’、npn型トラン
ジスタQ1 ,Q2 ,Q3 ,Q4 ,QD1,QD2,QD3,Q
D4,QI1,QI2,QI3、抵抗素子R1 ,R2 ,RI1,R
I2,RI3,RI4、pnp型トランジスタP1 、キャパシ
タC1 により構成されている。なお、電圧源V1 の電圧
値はv0 であり、電流源I1 ’,I2 ’の電流値は2i
1 、抵抗素子R1 の抵抗値はrE 、抵抗素子R2 の抵抗
値はr2 である。
Second Embodiment FIG. 2 is a circuit diagram showing an embodiment of the filter circuit according to the present invention. As shown in FIG. 2, the amplifier circuit of this example has voltage sources V 1 and V R , current sources I 1 ′ and I 2 ′, npn-type transistors Q 1 , Q 2 , Q 3 , Q 4 , Q D1 and Q D. D2 , Q D3 , Q
D4 , Q I1 , Q I2 , Q I3 , resistance elements R 1 , R 2 , R I1 , R
I2 , R I3 , R I4 , a pnp type transistor P 1 , and a capacitor C 1 . The voltage value of the voltage source V 1 is v 0 , and the current values of the current sources I 1 ′ and I 2 ′ are 2i.
1 , the resistance value of the resistance element R 1 is r E , and the resistance value of the resistance element R 2 is r 2 .

【0037】図2に示すように、本第2の実施形態の回
路例は図1に示す第1の実施形態の回路例とほぼ同様で
あり、以下、図2を参照しながら、本例と第1の実施形
態の異なる点を中心に説明する。なお、図2において
は、図1と同様な構成部分を同様な符号で表記する。
As shown in FIG. 2, the circuit example of the second embodiment is almost the same as the circuit example of the first embodiment shown in FIG. 1. Hereinafter, with reference to FIG. The difference from the first embodiment will be mainly described. Note that, in FIG. 2, the same components as those in FIG. 1 are denoted by the same reference numerals.

【0038】第1の実施形態と同様に、トランジスタQ
1 ,Q2 、電流源I1 ’,I2 ’、電流源を構成するQ
I1,QI2と抵抗素子RI1,RI2および抵抗素子R1 によ
り入力部10aが構成されているが、本例においては電
流源I1 ’により、トランジスタQ1 のコレクタおよび
トランジスタQD1のコレクタとベースとの接続点に電流
2i1 が供給され、電流源I2 ’により、トランジスタ
2 のコレクタおよびトランジスタQD2のコレクタとベ
ースとの接続点に電流2i1 が供給される。また、図1
に示す回路を同様に、トランジスタQ1 ,Q2 のエミッ
タ間に抵抗素子R1 が接続されている。トランジスタQ
1 のエミッタがトランジスタQI1のコレクタに接続さ
れ、トランジスタQ2 のエミッタがトランジスタQI2
コレクタに接続されている。トランジスタQI1のエミッ
タが抵抗素子RI1を介して接地線2に接続され、トラン
ジスタQI2のエミッタが抵抗素子RI2を介して接地線2
に接続されている。また、トランジスタQI1とQI2のベ
ースが電圧源VR に接続されている。
Similar to the first embodiment, the transistor Q
1 , Q 2 , current sources I 1 ′, I 2 ′, Q constituting a current source
Although the input section 10a is constituted by I1 , Q I2 , the resistance elements R I1 , R I2 and the resistance element R 1 , in the present example, the current source I 1 'provides a collector for the transistor Q 1 and a collector for the transistor Q D1 . a current is supplied 2i 1 to the connection point of the base, by the current source I 2 ', current 2i 1 is supplied to the connection point between the collector and the base of the collector and the transistor Q D2 of the transistor Q 2. Also, FIG.
Similarly, the resistance element R 1 is connected between the emitters of the transistors Q 1 and Q 2 in the circuit shown in FIG. Transistor Q
1 of emitter connected to the collector of the transistor Q I1, the emitter of the transistor Q 2 is connected to the collector of the transistor Q I2. The emitter of the transistor Q I1 is connected to the ground line 2 via the resistance element R I1, and the emitter of the transistor Q I2 is connected to the ground line 2 via the resistance element R I2.
It is connected to the. The bases of the transistors Q I1 and Q I2 are connected to the voltage source V R.

【0039】トランジスタQD1,QD2,QD3,QD4およ
び抵抗素子R2 により、電流/電圧変換部20aが構成
されている。トランジスタQD1,QD2,QD3,QD4はと
もにダイオード接続され、トランジスタQD2,QD4のエ
ミッタはノードND1 に共通に接続され、ノードND1
は抵抗素子R2 を介して接地線2に接続されている。ま
た、トランジスタQD2のベースとコレクタとの接続点が
トランジスタQ4 のベースに接続され、トランジスタQ
D4のベースとコレクタとの接続点がトランジスタQ3
ベースに接続されている。
The transistors Q D1 , Q D2 , Q D3 , Q D4 and the resistance element R 2 constitute a current / voltage converter 20a. Transistor Q D1, Q D2, Q D3 , Q D4 are both diode connected and the emitter of the transistor Q D2, Q D4 are commonly connected to the node ND 1, the node ND 1
Is connected to the ground line 2 via a resistance element R 2 . Also, the connection point between the base and collector of the transistor Q D2 is connected to the base of the transistor Q 4 ,
The connection point between the base and collector of the D4 is connected to the base of the transistor Q 3.

【0040】トランジスタQ3 ,Q4 、電流源を構成す
るトランジスタP1 、抵抗素子RI4、トランジスタ
I3、抵抗素子RI3により出力部30aが構成されてい
る。トランジスタQ3 ,Q4 のエミッタが共通にトラン
ジスタQI3のコレクタに接続され、トランジスタQI3
エミッタが抵抗素子RI3を介して接地線2に接続され、
ベースが電圧源VR に接続されている。さらに、トラン
ジスタQ4 のコレクタがトランジスタP1 のコレクタに
接続され、トランジスタP1 のエミッタが抵抗素子RI4
を介して電源電圧VCCの供給線1に接続され、ベースに
制御電圧vC が印加されている。トランジスタQ4 のコ
レクタが出力端子TOUT に接続され、さらに出力端子T
OUT が入力部10を構成しているトランジスタQ2 のベ
ースに接続され、帰還ループが形成されている。
Transistor QThree, QFour, Configure the current source
Transistor P1, Resistance element RI4, Transistor
QI3, Resistance element RI3The output unit 30a is configured by
You. Transistor QThree, QFourCommon emitter
Jista QI3Of the transistor QI3of
The emitter is a resistance element RI3Connected to the ground wire 2 via
Base is voltage source VRIt is connected to the. In addition, Tran
Jista QFourIs the transistor P1To the collector
Connected, transistor P1Is the resistor RI4
Through the power supply voltage VCCConnected to the supply line 1 of
Control voltage vCIs applied. Transistor QFourNo
Lector is output terminal TOUTConnected to the output terminal T
OUTIs a transistor Q that constitutes the input section 10.2The
And a feedback loop is formed.

【0041】トランジスタQI1,QI2および抵抗素子R
I1,RI2により電流源が構成されている。トランジスタ
1 のベースに信号電圧vinが入力されていないとき、
抵抗素子RI1,RI2の抵抗値および電圧源VR の電圧値
により、トランジスタQI1,QI2のコレクタに電流i1
が発生される。また、このとき、電流/電圧変換部20
aを構成するトランジスタQD1,QD3に電流i1 がそれ
ぞれ供給される。トランジスタQ1 のベースに信号電圧
inが入力されたとき、トランジスタQ 1 ,Q2 のエミ
ッタ間に接続されている抵抗素子R1 に差電流Δi1
発生される。
Transistor QI1, QI2And the resistance element R
I1, RI2The current source is constituted by. Transistor
Q1Signal voltage v at the base ofinIs not entered,
Resistance element RI1, RI2Resistance value and voltage source VRVoltage value
Causes transistor QI1, QI2Current i1
Is generated. At this time, the current / voltage conversion unit 20
Transistor Q forming aD1, QD3Current i1But it
Supplied respectively. Transistor Q1Signal voltage at the base of
vinIs input, the transistor Q 1, Q2Emi
Resistor R connected between1Difference current Δi1But
Is generated.

【0042】差電流Δi1 に応じた電流変化が電流/電
圧変換部20aに供給され、それにより、電圧に変換さ
れ、出力部30aを構成するトランジスタQ3 ,Q4
ベースに供給される。
A current change corresponding to the difference current Δi 1 is supplied to the current / voltage conversion unit 20a, thereby converted into a voltage and supplied to the bases of the transistors Q 3 and Q 4 forming the output unit 30a.

【0043】抵抗素子RI3の抵抗値および電圧源VR
電圧値によりトランジスタQI3のコレクタ電流が2i2
に設定されている。また、抵抗素子RI4およびトランジ
スタP1 のベースに印加されている制御電圧vC の電圧
値により、トランジスタP1のコレクタに電流i2 が発
生され、トランジスタQ4 のコレクタに供給される。
The collector current of the transistor Q I3 is 2i 2 depending on the resistance value of the resistance element R I3 and the voltage value of the voltage source V R.
Is set to Further, the voltage value of the control voltage v C, which is applied to the base of the resistance element R I4 and transistors P 1, current i 2 is generated at the collector of transistor P 1, it is supplied to the collector of the transistor Q 4.

【0044】トランジスタQ3 ,Q4 のベースに供給さ
れた電圧差が増幅され、トランジスタQ4 のコレクタ、
即ち、増幅回路の出力端子TOUT に信号電圧vout が出
力される。また、出力電圧vout が差動増幅回路を構成
するトランジスタQ2 のベースに帰還され、キャパシタ
1 とともに、例えばフィルタ回路が形成される。
The voltage difference supplied to the bases of the transistors Q 3 and Q 4 is amplified, and the collector of the transistor Q 4
That is, the signal voltage v out is output to the output terminal T OUT of the amplifier circuit. Further, the output voltage v out is fed back to the base of the transistor Q 2 forming the differential amplifier circuit, and, for example, a filter circuit is formed together with the capacitor C 1 .

【0045】なお、本実施形態におけるフィルタ回路の
入力および出力ダイナミックレンジは図1に示す増幅回
路と同様であり、電流/電圧変換部20aの抵抗素子R
2 の抵抗値および電流源I1 ’,I2 ’の電流値を調整
することにより、増幅回路の相互コンダクタンスgm
影響を与えることなく、回路の直流バイアスを任意に設
定でき、入力および出力ダイナミックレンジを広げるこ
とができる。以下、図3を参照しながら、図2に示すフ
ィルタ回路の入力および出力ダイナミックレンジについ
て説明する。
The input and output dynamic range of the filter circuit in this embodiment is the same as that of the amplifier circuit shown in FIG. 1, and the resistance element R of the current / voltage converter 20a is used.
By adjusting the resistance value of 2 and the current values of the current sources I 1 'and I 2 ', the DC bias of the circuit can be set arbitrarily without affecting the mutual conductance g m of the amplifier circuit, and the input and output can be set. The dynamic range can be expanded. The input and output dynamic range of the filter circuit shown in FIG. 2 will be described below with reference to FIG.

【0046】図3は図2に示すフィルタ回路の波形図で
ある。図3(a)は入力信号の波形図であり、図3
(b)は出力信号の波形図である。図3(a)に示すよ
うに、信号電圧vinがフィルタ回路に入力されていない
とき、電圧源V1 により、トランジスタQ1 のベース電
位VIN0 が、例えば、1.8Vにバイアスされる。
FIG. 3 is a waveform diagram of the filter circuit shown in FIG. FIG. 3A is a waveform diagram of the input signal.
(B) is a waveform diagram of the output signal. As shown in FIG. 3A, when the signal voltage v in is not input to the filter circuit, the voltage source V 1 biases the base potential V IN0 of the transistor Q 1 to, for example, 1.8V.

【0047】入力部10aにおいて、トランジスタQ1
のベース/エミッタ電圧はVbe1 、抵抗素子RI1に生じ
た電圧降下はVr1、トランジスタQI1の飽和電圧はV
cesat1とすると、入力信号の下限レベルVINL は次式に
より表される。
In the input section 10a, the transistor Q 1
Has a base / emitter voltage V be1 , a voltage drop across the resistance element R I1 is V r1 , and a saturation voltage of the transistor Q I1 is V
Assuming cesat1 , the lower limit level V INL of the input signal is expressed by the following equation.

【0048】[0048]

【数4】 VINL >Vr1+Vcesat1+Vbe1 …(4) トランジスタQ1 のベース/エミッタ電圧Vbe1 が0.
7V、抵抗素子RI1に生じた電圧降下Vr1が0.2V、
トランジスタQI1の飽和電圧Vcesat1が0.2Vの場
合、式(4)により、入力信号の下限レベルVINL
1.1Vである。
(4) V INL > V r1 + V cesat1 + V be1 (4) The base / emitter voltage V be1 of the transistor Q 1 is 0.
7 V, the voltage drop V r1 generated in the resistance element R I1 is 0.2 V,
When the saturation voltage V cesat1 of the transistor Q I1 is 0.2 V, the lower limit level V INL of the input signal is 1.1 V according to the equation (4).

【0049】入力信号の上限レベルVINH は電流源
1 ’を飽和しないように考慮する必要があるので、次
式により表される。
Since the upper limit level V INH of the input signal needs to be considered so as not to saturate the current source I 1 ′, it is expressed by the following equation.

【数5】 VINH <VCC−VCESI1 …(5) ここで、VCESI1 は電流源I1 ’の飽和時電圧である。
電源電圧VCCが、例えば、3Vの低電圧で、電流源
1 ’の飽和時電圧VCESI1 が、例えば0.4Vの場合
には、入力信号の上限レベルVINH は(VINH <2.6
V)を満たせばよい。
V INH <V CC −V CESI1 (5) where V CESI1 is the saturation voltage of the current source I 1 ′.
When the power supply voltage V CC is a low voltage of 3 V and the saturation voltage V CESI1 of the current source I 1 ′ is 0.4 V, the upper limit level V INH of the input signal is (V INH <2. 6
V) should be satisfied.

【0050】一方、出力部30aにおいては、トランジ
スタQ4 の飽和電圧はVcesat4、抵抗素子RI3に生じた
電圧降下はVr3、トランジスタQI3の飽和電圧はV
cesat3とすると、出力信号の下限レベルVOLは次式によ
り表される。
On the other hand, in the output section 30a, the saturation voltage of the transistor Q 4 is V cesat4 , the voltage drop occurring in the resistance element R I3 is V r3 , and the saturation voltage of the transistor Q I3 is V r .
Assuming cesat3 , the lower limit level V OL of the output signal is expressed by the following equation.

【0051】[0051]

【数6】 VOL>Vr3+Vcesat3+Vcesat4 …(6) トランジスタQ4 の飽和電圧はVcesat4が0.2V、抵
抗素子RI3に生じた電圧降下Vr3が0.2V、トランジ
スタQI3の飽和電圧Vcesat3が0.2Vの場合、式
(6)により、出力信号の下限レベルVOLは0.6Vで
ある。
(6) V OL > V r3 + V cesat3 + V cesat4 (6) The saturation voltage of the transistor Q 4 is 0.2 V for V cesat4 , 0.2 V for the voltage drop V r3 generated in the resistance element R I3 , and the transistor Q I3. When the saturation voltage V cesat3 is 0.2 V, the lower limit level V OL of the output signal is 0.6 V according to the equation (6).

【0052】トランジスタP1 の飽和電圧はVcesatP
抵抗素子RI4に生じた電圧降下はV r4とすると、出力信
号の上限レベルVOHは次式により表される。
Transistor P1Saturation voltage is VcesatP,
Resistance element RI4The voltage drop across r4Then the output signal
No. upper limit level VOHIs expressed by the following equation.

【数7】 VOH<VCC−Vr4−VcesatP …(7) トランジスタP1 の飽和電圧VcesatPが0.2V、抵抗
素子RI4に生じた電圧降下Vr4が0.2Vの場合、式
(7)により、出力信号の上限レベルVOHは2.6Vで
ある。
V OH <V CC −V r4 −V cesatP (7) When the saturation voltage V cesatP of the transistor P 1 is 0.2 V and the voltage drop V r4 generated in the resistance element R I4 is 0.2 V, From the equation (7), the upper limit level V OH of the output signal is 2.6V.

【0053】このように、図2のフィルタ回路の入力お
よび出力ダイナミックレンジは十分な状態に保持され
る。
In this way, the input and output dynamic range of the filter circuit of FIG. 2 is maintained in a sufficient state.

【0054】電流/電圧変換部20aにおいて、入力部
10aおよび出力部30a両方のバイアスが最適になる
ように抵抗素子R2 の抵抗値r2 を設定できる。
In the current / voltage conversion unit 20a, the resistance value r 2 of the resistance element R 2 can be set so that the bias of both the input unit 10a and the output unit 30a becomes optimum.

【0055】さらに、図2に示すフィルタ回路が複数
段、例えば8段を直列に接続し、前段の出力信号を後段
の入力信号として後段の入力端子に入力させることによ
り、低電圧、例えば、3Vの電源電圧VCCで動作するビ
デオ増幅回路を構成できる。
Further, the filter circuit shown in FIG. 2 has a plurality of stages, for example, eight stages, connected in series, and the output signal of the preceding stage is inputted to the input terminal of the succeeding stage as the input signal of the succeeding stage, whereby a low voltage, for example, 3V. It is possible to configure a video amplifier circuit that operates with the power supply voltage V CC of.

【0056】[0056]

【発明の効果】以上説明したように、本発明の増幅回路
およびフィルタ回路によれば、回路の相互コンダクタン
スgm に影響を与えずに、回路の入力および出力ダイナ
ミックレンジを広げることができ、かつ低電圧で動作可
能という利点がある。
As described above, according to the amplifier circuit and the filter circuit of the present invention, the input and output dynamic range of the circuit can be widened without affecting the mutual conductance g m of the circuit, and There is an advantage that it can operate at a low voltage.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係る増幅回路の一の実施形態を示す回
路図である。
FIG. 1 is a circuit diagram showing an embodiment of an amplifier circuit according to the present invention.

【図2】本発明に係るフィルタ回路の一の実施形態を示
す回路図である。
FIG. 2 is a circuit diagram showing an embodiment of a filter circuit according to the present invention.

【図3】図2に示すフィルタ回路の波形図である。FIG. 3 is a waveform diagram of the filter circuit shown in FIG.

【図4】従来の増幅回路の一例を示す回路図である。FIG. 4 is a circuit diagram showing an example of a conventional amplifier circuit.

【符号の説明】[Explanation of symbols]

1 ,V2 ,VR …電圧源、I1 ,I2 ,…,I8 ,I
1 ’,I2 ’…電流源、Q1 ,Q2 ,Q3 ,Q4
D1,QD2,QD3,QD4,QI1,QI2,QI3…npn型
トランジスタ、R1 ,R2 ,RI1,RI2,RI3,RI4
抵抗素子、P1 …pnp型トランジスタ、C1 …キャパ
シタ、VCC…電源電圧、GND…接地電位、1…電源電
圧VCCの供給線、2…接地線、10,10a…入力部、
20,20a…電流/電圧変換部、30,30a…出力
部。
V 1 , V 2 , V R ... Voltage source, I 1 , I 2 , ..., I 8 , I
1 ', I 2' ... current source, Q 1, Q 2, Q 3, Q 4,
Q D1 , Q D2 , Q D3 , Q D4 , Q I1 , Q I2 , Q I3 ... Npn type transistor, R 1 , R 2 , R I1 , R I2 , R I3 , R I4 ...
Resistance element, P 1 ... Pnp type transistor, C 1 ... Capacitor, V CC ... Power supply voltage, GND ... Ground potential, 1 ... Supply line of power supply voltage V CC , 2 ... Ground wire, 10, 10 a ... Input section,
20, 20a ... Current / voltage conversion unit, 30, 30a ... Output unit.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 コレクタが第1の電流源に接続され、ベ
ースが第1の電圧源に接続されている第1のトランジス
タと、コレクタが第2の電流源に接続され、ベースが第
2の電圧源に接続されている第2のトランジスタと、上
記第1および第2のトランジスタのエミッタ間に接続さ
れている第1の抵抗素子とからなる入力部と、 上記第1のトランジスタのコレクタと接続ノードとの間
に、当該コレクタから上記接続ノードに向かって順方向
となるように直列に接続されている第1および第2のダ
イオードと、上記第2のトランジスタのコレクタと上記
接続ノードとの間に、当該コレクタから上記接続ノード
に向かって順方向となるように直列に接続されている第
3および第4のダイオードと、上記接続ノードと基準電
位との間に接続されている第2の抵抗素子とからなる変
換部と、 コレクタが電源に接続され、ベースが上記第1のダイオ
ードと第2のダイオードとの接続点に接続され、エミッ
タが第3の電流源に接続されている第3のトランジスタ
と、コレクタが第4の電流源に接続され、ベースが上記
第3のダイオードと第4のダイオードとの接続点に接続
され、エミッタが上記第3のトランジスタのエミッタと
共通に上記第3の電流源に接続されている第4のトラン
ジスタとからなる出力部とを有する増幅回路。
1. A first transistor having a collector connected to a first current source and a base connected to a first voltage source, and a collector connected to a second current source and a base connected to a second current source. An input unit including a second transistor connected to a voltage source and a first resistance element connected between the emitters of the first and second transistors, and a collector of the first transistor Between the node and the first and second diodes connected in series so as to be forward from the collector toward the connection node, and between the collector of the second transistor and the connection node. Is connected between the connection node and the reference potential, and the third and fourth diodes connected in series in the forward direction from the collector to the connection node. A conversion unit composed of two resistance elements, a collector connected to a power supply, a base connected to a connection point between the first diode and the second diode, and an emitter connected to a third current source. The third transistor and the collector are connected to the fourth current source, the base is connected to the connection point between the third diode and the fourth diode, and the emitter is common to the emitter of the third transistor. An amplifier circuit having an output section including a fourth transistor connected to a third current source.
【請求項2】 上記第4の電流源は上記第3の電流源の
半分の電流を供給する請求項1記載の増幅回路。
2. The amplifier circuit according to claim 1, wherein the fourth current source supplies half the current of the third current source.
【請求項3】 コレクタが第1の電流源に接続され、ベ
ースが第1の電圧源に接続されている第1のトランジス
タと、コレクタが第2の電流源に接続されている第2の
トランジスタと、上記第1および第2のトランジスタの
エミッタ間に接続されている第1の抵抗素子とからなる
入力部と、 上記第1のトランジスタのコレクタと接続ノードとの間
に、当該コレクタから上記接続ノードに向かって順方向
となるように直列に接続されている第1および第2のダ
イオードと、上記第2のトランジスタのコレクタと上記
接続ノードとの間に、当該コレクタから上記接続ノード
に向かって順方向となるように直列に接続されている第
3および第4のダイオードと、上記接続ノードと基準電
位との間に接続されている第2の抵抗素子とからなる変
換部と、 コレクタが電源に接続され、ベースが上記第1のダイオ
ードと第2のダイオードとの接続点に接続され、エミッ
タが第3の電流源に接続されている第3のトランジスタ
と、コレクタが第4の電流源および上記入力部の第2の
トランジスタのベースに接続され、ベースが上記第3の
ダイオードと第4のダイオードとの接続点に接続され、
エミッタが上記第3のトランジスタのエミッタと共通に
上記第3の電流源に接続されている第4のトランジスタ
と、上記第4のトランジスタのコレクタと基準電位間に
接続されている容量素子とからなる出力部とを有するフ
ィルタ回路。
3. A first transistor having a collector connected to a first current source and a base connected to a first voltage source, and a second transistor having a collector connected to a second current source. And an input section including a first resistance element connected between the emitters of the first and second transistors, and a collector and the connection node between the collector and the connection node of the first transistor. Between the first and second diodes connected in series so as to be in the forward direction toward the node, and between the collector of the second transistor and the connection node, and from the collector toward the connection node. A conversion unit including third and fourth diodes connected in series so as to be in the forward direction, and a second resistance element connected between the connection node and the reference potential. A third transistor having a collector connected to a power source, a base connected to a connection point between the first diode and the second diode, an emitter connected to a third current source, and a collector connected to a fourth transistor. A current source and a base of the second transistor of the input section, the base of which is connected to a connection point of the third diode and the fourth diode;
The fourth transistor has an emitter connected to the third current source in common with the emitter of the third transistor, and a capacitive element connected between the collector of the fourth transistor and a reference potential. A filter circuit having an output section.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019071527A (en) * 2017-10-06 2019-05-09 ザインエレクトロニクス株式会社 Amplifier circuit

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* Cited by examiner, † Cited by third party
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JP2019071527A (en) * 2017-10-06 2019-05-09 ザインエレクトロニクス株式会社 Amplifier circuit

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