JP2001026150A - アドレス変換回路及びそれを用いた記録装置 - Google Patents

Abstract

(57)【要約】 【課題】 リトルエンディアン方式CPUであってもビッ
グエンディアン方式CPUであっても、共通の外部回路を
接続することを可能とする。 【解決手段】 ＣＰＵ６１と外部回路６３とをＣＰＵ６
１の１６ビット外部データバスを介して接続し、ＣＰＵ
６１と外部回路６３とのアドレス経路にアドレス変換回
路６２を設け、ＣＰＵ６１と外部回路６３のエンディア
ンが等しい場合はアドレスをスルーし、ＣＰＵ６１と外
部回路６３のエンディアンが異なる場合はアドレス４ｎ
と４ｎ＋２を切り分けるアドレスを反転することによ
り、アドレスを整合させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リトルエンディア
ン（little endian）方式CPUであつてもビッグエンディ
アン（big endian）方式CPUであつても、共通の外部回
路で制御するためのアドレス変換回路、及びそれを用い
た記録装置、特に記録媒体の搬送方向である副走査方向
に配列された複数のインクジェット記録素子を有する記
録ヘッドを前記搬送方向とは異なる主走査方向に走査し
てデータを記録するシリアルスキャン型インクジェット
の記録装置に関する。

【０００２】

【従来の技術】多バイトの数値をメモリ中へ格納する場
合の方式として、リトルエンディアン方式とビッグエン
ディアン方式がある。ここで、16ビット外部データバス
を有するリトルエンディアン方式CPUの16ビットレジス
タアクセスに関しての説明を行う。

【０００３】図1に16ビット外部データバスを有するリ
トルエンディアン方式CPUの16ビットレジスタアクセス
に関する例を挙げ、図に沿って説明を行う。なお、ここ
では16ビット外部データバスを有するリトルエンディア
ン方式CPUの16ビットレジスタアクセスは、偶数アドレ
スにしか行わない形式のものとする。

【０００４】同図の11は16ビット外部データバスを有す
るリトルエンディアン方式CPU内部の16ビットレジスタ
を表し、同図の12は外部回路のメモリアドレスを示す。
同図に示すようにCPUのアドレス4nのアクセスは外部回
路のメモリアドレス4nに行われ、CPUのアドレス4n＋2の
アクセスは外部回路のメモリアドレス4n＋2に行われ
る。

【０００５】図2に16ビット外部データバスを有するリ
トルエンディアン方式CPUのアドレス4nに対する32ビッ
トレジスタアクセスに関する例を挙げ、図に沿って説明
を行う。なお、ここでは16ビット外部データバスを有す
るリトルエンディアン方式CPUの32ビットレジスタアク
セスは、アドレス4nにしか行わない形式のものとする。

【０００６】同図の21は16ビット外部データバスを有す
るリトルエンディアン方式CPU内部の32ビットレジスタ
で、第0ビットが最下位ビットを表し第31ビットが最上
位ビットを表す。同図の22は外部回路のメモリアドレス
を表す。

【０００７】同図のように、16ビット外部データバスを
有するリトルエンディアン方式CPU内の32ビットレジス
タの第0ビットから第15ビットのデータは、外部回路の
メモリアドレス4nへのアクセスに使用され、第16ビット
から第31ビットのデータは外部回路のメモリアドレス4n
＋2へのアクセスに使用される。

【０００８】図3に16ビット外部データバスを有するビ
ッグエンディアン方式CPUの16ビットレジスタアクセス
に関する例を挙げ、図に沿って説明を行う。ここで、16
ビット外部データバスを有するビッグエンディアン方式
CPUの16ビットレジスタアクセスは、偶数アドレスにし
か行わない形式のものとする。

【０００９】同図の31は16ビット外部データバスを有す
るビッグエンディアン方式CPU内部の16ビットレジスタ
を表し、同図の32は外部回路のメモリアドレスを示す。
同図に示すようにCPUのアドレス4nのアクセスは外部回
路のメモリアドレス4nに行われ、CPUのアドレス4n＋2の
アクセスは外部回路のメモリアドレス4n＋2に行われ
る。

【００１０】図4に16ビット外部データバスを有するビ
ッグエンディアン方式CPUのアドレス4nに対する32ビッ
トレジスタアクセスに関する例を挙げ、図に沿って説明
を行う。なお、ここでは16ビット外部データバスを有す
るビッグエンディアン方式CPUの32ビットレジスタアク
セスは、アドレス4nにしか行わない形式のものとする。

【００１１】同図の41は16ビット外部データバスを有す
るビッグエンディアン方式CPU内部の32ビットレジスタ
で、第0ビットが最下位ビットを表し第31ビットが最上
位ビットを表す。同図の42は外部回路のメモリアドレス
を表す。

【００１２】同図のように、16ビット外部データバスを
有するビッグエンデイアン方式CPU内32ビットレジスタ
の第0ビットから第15ビットのデータは、外部回路のメ
モリアドレス4n＋2へのアクセスに使用され、第16ビッ
トから第31ビットのデータは外部回路のメモリアドレス
4nへのアクセスに使用される。

【００１３】

【発明が解決しようとする課題】16ビット外部データバ
スを有するビッグエンディアン方式CPUに対応した外部
回路に、16ビット外部データバスを有するリトルエンデ
ィアン方式のCPUを接続した場合、16ビットレジスタア
クセスに関しては図1と図3に示すように矛盾なく行える
ものの、32ビットレジスタアクセスに関しては下記の理
由により正常なデータ転送を行うことができない。

【００１４】16ビット外部データバスを有するビッグエ
ンディアン方式CPUに対応した外部回路に、16ビット外
部データバスを有するリトルエンディアン方式のCPUを
接続した場合のアドレス4nへの32ビット転送の説明を、
図5を参照して行う。

【００１５】同図の51はリトルエンディアン方式CPU内
部の32ビットレジスタを表し、図2で説明したように第0
ビットから第15ビットのデータは外部回路のメモリアド
レス4nへのアクセスに使用され、第16ビットから第31ビ
ットのデータは外部回路のメモリアドレス4n＋2へのア
クセスに使用される。

【００１６】ところが、図5の52に示すCPU外部の32ビッ
トレジスタはビッグエンディアン方式のCPUに対応した
回路であるため、メモリアドレス4n＋2へのアクセスは
第0ビットから第15ビットのデータに使用され、メモリ
アドレス4nへのアクセスは第16ビットから第31ビットの
データに使用される。つまりCPU内部レジスタの第0ビッ
トから第15ビットがCPU外部レジスタの第31ビットから
第16ビットと対応し、CPU内部レジスタの第31ビットか
ら第16ビットがCPU外部レジスタの第0ビットから第15ビ
ットと対応してしまうといった、食い違いが生じて正常
動作が行えない。

【００１７】このために従来は、16ビット外部データバ
スを有するリトルエンディアン方式CPUには16ビット外
部データバスを有するリトルエンディアン方式CPUに対
応した外部回路を、16ビット外部データバスを有するビ
ッグエンディアン方式CPUには16ビット外部データバス
を有するビッグエンディアン方式CPUに対応した外部回
路を、それぞれ作成する必要があるといった問題があっ
た。

【００１８】特に、外部回路を記録装置の各部を制御す
るゲートアレイとして構成した場合、この外部回路が両
タイプのCPUに接続することができれば、記録装置の設
計の自由度が高まり、また、外部回路を多様な記録装置
に共通して用いることも可能となるため望ましい。

【００１９】そこで、本発明はリトルエンディアン方式
CPUであってもビッグエンディアン方式CPUであっても、
共通の外部回路を接続することが可能なアドレス変換回
路及び、それを用いた記録装置を提供することを目的と
する。

【００２０】

【課題を解決するための手段】上記課題を解決するた
め、本発明はＣＰＵと外部回路とが当該ＣＰＵの１６ビ
ット外部データバスを介して接続され、当該ＣＰＵと前
記外部回路とのアドレス経路に設けられるアドレス変換
回路であって、前記ＣＰＵと前記外部回路のエンディア
ンが等しい場合はアドレスをスルーし、前記ＣＰＵと前
記外部回路のエンディアンが異なる場合は所定のアドレ
スを反転することを特徴とする。

【００２１】（作用）上記構成によれば、ＣＰＵと外部
回路のエンディアン方式の異同に応じて所定のアドレス
が変換されるので、16ビット外部データバスを有するリ
トルエンディアン方式CPUであっても16ビット外部デー
タバスを有するビッグエンディアン方式CPUであって
も、共通の外部回路を接続することが可能となる。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明に係
る一実施例を詳細に説明する。

【００２３】図７は、本発明の代表的な実施例であるイ
ンクジェットプリンタＩＪＲＡの構成の概要を示す外観
斜視図である。同図において、駆動モータ５０１３の正
逆回転に連動して駆動力伝達ギア５０１１，５００９を
介して回転するリードスクリュー５００５の螺旋溝５０
０４に対して係合するキャリッジＨＣはピン（不図示）
を有し、矢印ａ，ｂ方向に往復移動される。このキャリ
ッジＨＣには、インクジェットカートリッジＩＪＣが搭
載されている。５００２は紙押え板であり、キャリッジ
の移動方向に亙って紙をプラテン５０００に対して押圧
する。５００７，５００８はフォトカプラで、キャリッ
ジのレバー５００６のこの域での存在を確認して、モー
タ５０１３の回転方向切り換え等を行うためのホームポ
ジション検知手段である。５０１６は記録ヘッドの前面
をキャップするキャップ部材５０２２を支持する部材
で、５０１５はこのキャップ内を吸引する吸引手段で、
キャップ内開口５０２３を介して記録ヘッドの吸引回復
を行う。５０１７はクリーニングブレードで、５０１９
はこのブレードを前後方向に移動可能にする部材であ
り、本体支持板５０１８にこれらが支持されている。ブ
レードは、この形態でなく周知のクリーニングブレード
が本例に適用できることは言うまでもない。又、５０１
２は、吸引回復の吸引を開始するためのレバーで、キャ
リッジと係合するカム５０２０の移動に伴って移動し、
駆動モータからの駆動力がクラッチ切り換え等の公知の
伝達手段で移動制御される。

【００２４】これらのキャッピング、クリーニング、吸
引回復は、キャリッジがホームポジション側の領域に来
た時にリードスクリュー５００５の作用によってそれら
の対応位置で所望の処理が行えるように構成されている
が、周知のタイミングで所望の作動を行うようにすれ
ば、本例にはいずれも適用できる。

【００２５】次に、上述した装置の記録制御を実行する
ための制御構成について説明する。

【００２６】図８はインクジェットプリンタＩＪＲＡの
制御回路の構成を示すブロック図である。制御回路を示
す同図において、１７００は記録信号を入力するインタ
フェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０
１が実行する制御プログラムを格納するプログラムＲＯ
Ｍ、１７０３は各種データ（上記記録信号やヘッドに供
給される記録データ等）を保存しておくダイナミック型
のＲＡＭである。

【００２７】１７０４は記録ヘッド１７０８に対する記
録データの供給制御を行うゲートアレイであり、インタ
フェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間
のデータ転送制御も行う。１７１０は記録ヘッド１７０
８を搬送するためのキャリアモータ、１７０９は記録紙
搬送のための搬送モータである。１７０５はヘッドを駆
動するヘッドドライバ、１７０６，１７０７はそれぞれ
搬送モータ１７０９、キャリアモータ１７１０を駆動す
るためのモータドライバである。１７１１は上記ＭＰＵ
１７０１がリトルエンディアン方式のCPUであるのかビ
ッグエンディアン方式のCPUであるのかを設定するため
のディップスイッチである。

【００２８】上記制御構成の動作を説明すると、インタ
フェース１７００に記録信号が入るとゲートアレイ１７
０４とＭＰＵ１７０１との間で記録信号がプリント用の
記録データに変換される。そして、モータドライバ１７
０６、１７０７が駆動されると共に、ヘッドドライバ１
７０５に送られた記録データに従って記録ヘッドが駆動
され、印字が行われる。

【００２９】本発明は、特にインクジェット記録方式の
中でも、インク吐出を行わせるために利用されるエネル
ギーとして熱エネルギーを発生する手段（例えば電気熱
変換体やレーザ光等）を備え、前記熱エネルギーにより
インクの状態変化を生起させる方式のプリント装置につ
いて説明したが、かかる方式によれば記録の高密度化、
高精細化が達成できる。

【００３０】その代表的な構成や原理については、例え
ば、米国特許第４７２３１２９号明細書、同第４７４０
７９６号明細書に開示されている基本的な原理を用いて
行うものが好ましい。この方式はいわゆるオンデマンド
型、コンティニュアス型のいずれにも適用可能である
が、特に、オンデマンド型の場合には、液体（インク）
が保持されているシートや液路に対応して配置されてい
る電気熱変換体に、記録情報に対応していて膜沸騰を越
える急速な温度上昇を与える少なくとも１つの駆動信号
を印加することによって、電気熱変換体に熱エネルギー
を発生せしめ、記録ヘッドの熱作用面に膜沸騰を生じさ
せて、結果的にこの駆動信号に１対１で対応した液体
（インク）内の気泡を形成できるので有効である。この
気泡の成長、収縮により吐出用開口を介して液体（イン
ク）を吐出させて、少なくとも１つの滴を形成する。こ
の駆動信号をパルス形状をすると、即時適切に気泡の成
長収縮が行われるので、特に応答性に優れた液体（イン
ク）の吐出が達成でき、より好ましい。

【００３１】このパルス形状の駆動信号としては、米国
特許第４４６３３５９号明細書、同第４３４５２６２号
明細書に記載されているようなものが適している。な
お、上記熱作用面の温度上昇率に関する発明の米国特許
第４３１３１２４号明細書に記載されている条件を採用
すると、さらに優れた記録を行うことができる。記録ヘ
ッドの構成としては、上述の各明細書に開示されている
ような吐出口、液路、電気熱変換体の組み合わせ構成
（直線状液流路または直角液流路）の他に熱作用面が屈
曲する領域に配置されている構成を開示する米国特許第
４５５８３３３号明細書、米国特許第４４５９６００号
明細書を用いた構成も本発明に含まれるものである。加
えて、複数の電気熱変換体に対して、共通するスロット
を電気熱変換体の吐出部とする構成を開示する特開昭５
９−１２３６７０号公報や熱エネルギーの圧力波を吸収
する開口を吐出部に対応させる構成を開示する特開昭５
９−１３８４６１号公報に基づいた構成としても良い。

【００３２】装置本体に装着されることで、装置本体と
の電気的な接続や装置本体からのインクの供給が可能に
なる交換自在のチップタイプの記録ヘッド、あるいは記
録ヘッド自体に一体的にインクタンクが設けられたカー
トリッジタイプの記録ヘッドを用いてもよい。

【００３３】また、本発明の記録装置の構成として設け
られる、記録ヘッドに対しての回復手段、予備的な補助
手段等を付加することは本発明の効果を一層安定にでき
るので好ましいものである。これらを具体的に挙げれ
ば、記録ヘッドに対してのキャッピング手段、クリーニ
ング手段、加圧あるいは吸引手段、電気熱変換体あるい
はこれとは別の加熱素子あるいはこれらの組み合わせに
よる予備加熱手段、記録とは別の吐出を行う予備吐出モ
ードを行うことも安定した記録を行うために有効であ
る。

【００３４】さらに、記録装置の記録モードとしては黒
色等の主流色のみの記録モードだけではなく、記録ヘッ
ドを一体的に構成するか複数個の組み合わせによってで
も良いが、異なる色の複色カラー、または混色によるフ
ルカラーの少なくとも１つを備えた装置とすることもで
きる。以上説明した本発明実施例においては、インクを
液体として説明しているが、室温やそれ以下で固化する
インクであっても、室温で軟化もしくは液化するものを
用いても良く、あるいはインクジェット方式ではインク
自体を３０°Ｃ以上７０°Ｃ以下の範囲内で温度調整を
行ってインクの粘性を安定吐出範囲にあるように温度制
御するものが一般的であるから、使用記録信号付与時に
インクが液状をなすものであればよい。

【００３５】加えて、積極的に熱エネルギーによる昇温
をインクの固形状態から液体状態への状態変化のエネル
ギーとして使用せしめることで積極的に防止するため、
またはインクの蒸発を防止するため、放置状態で固化し
加熱によって液化するインクを用いても良い。いずれに
しても熱エネルギーの記録信号に応じた付与によってイ
ンクが液化し、液状インクが吐出されるものや、記録媒
体に到達する時点では既に固化し始めるもの等のよう
な、熱エネルギーの付与によって初めて液化する性質の
インクを使用する場合も本発明は適用可能である。この
ような場合インクは、特開昭５４−５６８４７号公報あ
るいは特開昭６０−７１２６０号公報に記載されるよう
な、多孔質シート凹部または貫通孔に液状または固形物
として保持された状態で、電気熱変換体に対して対向す
るような形態としてもよい。本発明においては、上述し
た各インクに対して最も有効なものは、上述した膜沸騰
方式を実行するものである。

【００３６】さらに加えて、本発明に係る記録装置の形
態としては、コンピュータ等の情報処理機器の画像出力
端末として一体または別体に設けられるものの他、リー
ダ等と組み合わせた複写装置、さらには送受信機能を有
するファクシミリ装置の形態を取るものであっても良
い。

【００３７】本実施形態の特徴部分を表す回路例を図6
に挙げる。同図の61は16ビット外部データバスを有する
CPUで、アドレス出力として後述する外部回路のアドレ
スエリアよりも1本分多くのアドレス出力o_Adr16〜0を
有する。o_Adr0が最下位アドレスビットであり、アドレ
ス2nとアドレス2n＋1を切り分けるビット（以後、単にC
PUの「最下位アドレスビット」と言う）、o_Adrl6がCPU
の最上位アドレスビットであり、アドレス＄00000〜＄0
FFFFとアドレス＄10000〜＄lFFFFを切り分けるビット
（以後、単にCPUの「最上位アドレスビット」と言う）
を示す。o_Adr15〜2、及びo_Adr0が、後述する外部回路
の入カアドレスi_Adr15〜2、及びi_Adr0に直接接続さ
れ、o_Adr16、及びo_Adrlが後述する排他論理和の入力
に接続されている。

【００３８】同図の62は排他論理和回路で、その入力が
前述のようにCPU61のアドレス出カo_Adr16、及びo_Adrl
に接続されており、その出力が後述する外部回路の入カ
アドレスi_Adrlに接続されている。図の63は16ビット外
部データバスを有するCPU外部回路で、アドレス入力と
してi_Adr15〜0を有する。i_Adr0が最下位アドレスビッ
ト、ｉ_Adr15が外部回路63の最上位アドレスビットであ
り、アドレス＄0000〜＄7FFFとアドレス＄8000〜＄FFFF
を切り分けるビット（以後、単に外部回路の「最上位ア
ドレスビット」と言う）を示す。前述のように、アドレ
スi_Adr15〜2、及びi_Adr0が、CPUの出カアドレスo_Adr
15〜2、及びo_Adr0に直接接続され、i_Adrlが排他論理
和回路62の出力に接続されている。CPU61のアドレスo_A
dr16は外部回路63にとっては余剰アドレスであって、後
述するアドレス変換の制御を司る。

【００３９】上記の構成では、o_Adr16が”0”のとき、
つまりアドレスが＄00000〜＄0FFFFの領域は、CPU61の
アドレス出力o_Adrlがそのまま外部回路63のアドレス入
力i_Adrlに入力され、o_Adr16が”l”のとき、つまり、
アドレスが＄10000〜＄lFFFFの領域は、CPU61のアドレ
ス出力o_Adrlの反転信号が外部回路63のアドレス入力i_
Adrlに入力される。

【００４０】つまり、アドレスが＄00000〜＄0FFFFの領
域では、CPU61のアドレス4nと外部回路63の4n、及びCPU
61のアドレス4n＋2と外部回路63の4n＋2がそれぞれ対応
する。また、アドレスが＄10000〜＄lFFFFの領域では、
CPU61のアドレス4nと外部回路63の4n＋2、及びCPU61の
アドレス4n＋2と外部回路63の4nがそれぞれ対応するこ
とになり、エンディアンが異なっていてもアドレスを整
合させることが可能となる。

【００４１】上記の回路構成において、CPU61のエンデ
ィアンと外部回路63のエンディアンが等しい場合には、
＄00000〜＄0FFFFの領域で全てのアクセスを行い、CPU6
1のエンディアンと外部回路63のエンディアンが異なる
場合には、＄00000〜＄0FFFFの領域で16ビットアクセス
を、＄10000〜＄lFFFFの領域で32ビットアクセスを行う
ようにすることで、同じエンディアンのCPUであっても
異なるエンディアンのCPUであっても、共通の外部回路
で矛盾なくメモリ転送が実行される。このアクセス領域
の変更は、上記スイッチ１７１１に設定されたエンディ
アンの方式をＭＰＵ１７０１が認識することにより行わ
れる。この場合、ＭＰＵ１７０１は外部回路のエンディ
アンの方式を予め認識している。

【００４２】なお、上記スイッチ１７１１に外部回路と
ＭＰＵ１７０１のエンディアン方式の異同を設定してお
いても良く、上記スイッチ１７１１に代えて上記ＲＯＭ
１７０２の所定領域にエンディアンの情報を格納する方
式でも良い。

【００４３】上述の実施形態によれば、異なるエンディ
アンのCPUであっても共通の外部回路63を使用すること
ができるので、共通の外部回路に各種ＣＰＵを用いて記
録装置を構成することができるため、設計の自由度を高
めることが可能となる。

【００４４】

【発明の効果】本発明によれば、異なるエンディアンの
CPUであっても共通の外部回路を使用することができ
る。

【図面の簡単な説明】

【図１】従来の16ビット外部データバスを有するリトル
エンディアン方式CPUの16ビットレジスタアクセスを説
明する図である。

【図２】従来の16ビット外部データバスを有するリトル
エンディアン方式CPUのアドレス4nに対する32ビットレ
ジスタアクセスを説明する図である。

【図３】従来の16ビット外部データバスを有するビッグ
エンディアン方式CPUの16ビットレジスタアクセスを説
明する図である。

【図４】従来の16ビット外部データバスを有するビッグ
エンデイアン方式CPUのアドレス4nに対する32ビットレ
ジスタアクセスを説明する図である。

【図５】従来のエンデイアン方式が互いに異なるCPUに
外部回路が接続された場合のアドレス4nに対する32ビッ
トレジスタアクセスを説明する図である。

【図６】実施形態のアドレス変換回路を示す回路図であ
る。

【図７】本発明が適用可能なインクジェット記録装置を
示す斜視図である。

【図８】本発明が適用可能なインクジェット記録装置を
示すブロック図である。

【符号の説明】

６１ ＣＰＵ ６２ 排他論理和回路 ６３ 外部回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと外部回路とが当該ＣＰＵの１６
   ビット外部データバスを介して接続され、当該ＣＰＵと
   前記外部回路とのアドレス経路に設けられるアドレス変
   換回路であって、 前記ＣＰＵと前記外部回路のエンディアンが等しい場合
   はアドレスをスルーし、前記ＣＰＵと前記外部回路のエ
   ンディアンが異なる場合は所定のアドレスを反転するこ
   とを特徴とするアドレス変換回路。
2. 【請求項２】 前記ＣＰＵのアドレスは前記外部回路が
   使用するアドレス線よりも少なくとも１本多くの余剰ア
   ドレス線を有し、当該余剰アドレス線に基づいて前記所
   定のアドレスを反転することを特徴とする請求項１記載
   のアドレス変換回路。
3. 【請求項３】 前記ＣＰＵの余剰アドレス線と、前記Ｃ
   ＰＵのアドレス４ｎ（ｎは整数）とアドレス４ｎ＋２を
   切り分けるアドレス線との排他論理和を、前記外部回路
   のアドレス４ｎとアドレス４ｎ＋２を切り分けるアドレ
   ス線に入力し、前記ＣＰＵの他のアドレス線をそのまま
   前記外部回路の他のアドレス線に入力することを特徴と
   する請求項２記載のアドレス変換回路。
4. 【請求項４】 複数の記録素子が配列された記録ヘッド
   を、配列方向とは異なる方向に走査して記録データを記
   録するシリアルスキャン型の記録装置において、 １６ビット外部データバスを有するＣＰＵと、 このＣＰＵと前記１６ビット外部データバスを介して接
   続される外部回路と、 この外部回路と前記ＣＰＵとのアドレス経路に設けられ
   るアドレス変換回路とを有し、 前記アドレス変換回路は、前記ＣＰＵと前記外部回路の
   エンディアンが等しい場合はアドレスをスルーし、前記
   ＣＰＵと前記外部回路のエンディアンが異なる場合は所
   定のアドレスを反転することを特徴とする記録装置。
5. 【請求項５】 前記ＣＰＵのエンディアンに関する情報
   を設定する設定手段を有し、該設定手段に設定される情
   報に基づいて前記アドレス変換回路が制御されることを
   特徴とする請求項４記載の記録装置。
6. 【請求項６】 前記記録素子はインクを吐出することを
   特徴とする請求項４記載の記録装置。