JP2001016138A - Ｃｄｍａ受信器 - Google Patents

Ｃｄｍａ受信器

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JP2001016138A
JP2001016138A JP2000149817A JP2000149817A JP2001016138A JP 2001016138 A JP2001016138 A JP 2001016138A JP 2000149817 A JP2000149817 A JP 2000149817A JP 2000149817 A JP2000149817 A JP 2000149817A JP 2001016138 A JP2001016138 A JP 2001016138A
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phase
correlator
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receiver
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JP2000149817A
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Tsuaochen Wan
ツァオチェン ワン
Tao Tsuan
タオ ツァン
Noriyoshi Ito
徳義 伊藤
Daiki Sugimoto
大樹 杉本
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Wipro Techno Centre Singapore Pte Ltd
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Oki Techno Center Singapore Pte Ltd
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    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
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    • H04B1/707—Spread spectrum techniques using direct sequence modulation
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  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

(57)【要約】 【課題】 符号分割多重接続(CDMA)受信機の標本化周波
数が低い場合でも、高い通信信頼性を実現する。 【解決手段】 符号化されたCDMA信号を受信する符号分
割多重接続（CDMA）受信機を開示する。この受信機は、
受信信号を標本化し標本化およびデジタル化した信号を
CDMA復号部に渡すアナログ・デジタル変換部を備え、こ
の変換部は標本化周波数で標本化クロック信号を受信
し、クロックの信号の位相は調整可能である。CDMA復号
部は複数組の相関器で構成され、各組の基本遅延が異な
っていて、各基本遅延は調整可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、CDMA（符号分割多
元接続）通信で使用する受信器に関する。
【０００２】
【従来の技術】ダイレクトシーケンス符号分割多元接続
(DS-CDMA) は、とくにセルラモバイル通信で使用される
デジタル通信の技術である。この技術では、データ信号
を擬似ランダムノイズコード(PN)として拡散波形と組み
合わせ、送信用の符号化された信号を形成する。この符
号の周波数（チップレート）は、データ信号の周波数
（ビットまたはシンボルレート）の倍数に等しく、デー
タ信号と拡散波形とを組み合せることで、ビット区間が
細かいチップ区間に分割される。
【０００３】受信器側では、このように処理された信号
を同じ拡散波形と組み合わせ、データ信号を取り出す。
この技術では、信号エネルギーを広帯域に拡散させるこ
とでデータ容量を拡大し、帯域幅を有効に使用し、狭帯
域で発生する干渉を緩和している。
【０００４】DS-CDMA では、送信機で発生する拡散波形
と受信器で発生する拡散波形とを同期させる必要があ
る。これらの２つの波形が１チップ区間でも同期してい
ないと、通信の信頼性は損なわれる。この同期化は、マ
ルチパスの影響により問題となることがある。これは、
基地局から移動局への無線チャネルが遅延量の異なる複
数パスで構成されていて、この遅延が移動局の移動によ
り、すなわちドップラシフト効果により変化するからで
ある。
【０００５】移動により主に引き起こされる急激なパス
変化量は、並列相関器またはマッチトフィルタで構成し
たサーチャを使用して処理する。一方、主に送信機と受
信器の間の基本同期クロックエラーまたはドップラシフ
トにより生ずる拡散波形の位相に現れる小さな変化量
は、複数のディレイロックループ(DLL) を使用して処理
する。各パスには受信器の「フィンガ」と称する部分が
割り当てられる。このフィンガにはDLL が組み込まれて
いて、当該パスからの受信信号の位相ゆらぎに正確に追
随し、ローカルに生成した各拡散波形を調整してそれら
のゆらぎを捕らえる。
【０００６】DS-CDMA システムは、受信信号を標本化し
て回復するためにアナログ・デジタル変換部を使用する
必要がある。現在のシステムでは、この変換部にはチッ
プレート(CHIP8CLK)の８倍のレートのクロックが含まれ
ている。各DLL は、このクロックを基準にして、ローカ
ルに生成した拡散波形の位相を調整する。したがって、
DLL の拡散波形の最小進みまたは遅れの単位は、チップ
区間(Tc)の1/8 である。したがって、DLL が完全に制御
されていれば、入力拡散波形とローカルに生成した拡散
波形の追随における各フィンガのタイミングエラーは1/
16 Tc 未満であり、このエラーによるビットエラーレー
ト(BER) パフォーマンス劣化は無視できる。しかし、ク
ロックの標本化レートが低下するとパフォーマンスは劣
化し、通信の信頼性が損なわれることにもなりかねな
い。
【０００７】
【発明が解決しようとする課題】大容量を確保しマルチ
メディアアプリケーションをサポートするために、広帯
域符号分割多元接続(WCDMA) を使用したシステムが提案
されている。このようなシステムでは、上述のシステム
より比較的広帯域を使用する。しかし、広帯域の環境で
動作するためには、それに合わせてチップレートも高く
しなければならない。内部モジュールの一部はクロック
の制御下で動作するため、このような高チップレート化
を採用すると、標本化クロックもそれに合わせて高速化
する必要があり、それにより著しく価格が上昇したり消
費電力も増大することになる。
【０００８】本発明の目的は、この問題を解消する信号
処理装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、次のよ
うな符号分割多元接続(CDMA)受信器が提供される。すな
わちこの受信器は、符号化されたCDMA信号を受信するも
のであり、受信器は、受信信号を標本化し標本化および
デジタル化した信号をCDMA復号手段に渡すアナログ・デ
ジタル変換部を含み、変換部は標本化周波数で標本化ク
ロック信号を受信し、クロック信号の位相は調整可能で
ある。
【００１０】好ましくは、復号手段は、信号と遅延量が
異なる拡散波形とを相関させ、相関づけられた信号から
エラー信号を生成し、エラー信号に従ってクロック信号
の位相を調整するための信号を生成するように構成され
ている。復号手段は複数組のの相関器を含んでよく、そ
の構成は、各組の第１の相関器が異なった基本遅延の拡
散波形を受信し、各組の第２の相関器が第１の相関器の
基本遅延より進んでいる拡散波形を、また各組の第３の
相関器が第１の相関器の基本遅延より遅れている拡散波
形を受信するように構成されている。また、この構成
は、各組のエラー信号成分を各組の相関器の出力から取
り出すように構成されていてよく、すべての組の成分を
加算してエラー信号を形成する。
【００１１】好ましくは、第２の相関器の出力の電力測
定値を第３の相関器の出力の電力測定値から減算し、エ
ラー信号成分とする。エラー信号が正である場合はクロ
ック信号の位相を進め、エラー信号が負である場合は遅
らせる。エラー信号の大きさが第１のしきい値を超えた
ときだけクロック信号の位相を調整する。
【００１２】基本遅延は調整可能である。また、好まし
くは、基本遅延は相関器の組の出力の基本電力に合わせ
て調整可能である。
【００１３】さらに、好ましくは、第１の相関器の出力
の電力測定値が第２または第３の相関器の出力の電力測
定値より大きく、その差が第２のしきい値を超えている
ときは、基本遅延を調整しない。第１の相関器の出力電
力測定値が第２および第３の相関器の出力電力測定値の
大きい方より小さくその差が第３のしきい値を超えてい
る場合で、かつ第２の相関器の出力電力測定値が第３の
相関器の出力電力測定値より大きい場合は、基本遅延の
位相を進め、そうでない場合は、この位相を遅らせる。
第１の相関器の出力電力測定値が第２および第３の相関
器の出力電力測定値の大きい方の値以上でその差が第３
のしきい値を超えていて、かつ第２の相関器の出力電力
測定値が第３の相関器の出力電力測定値より大きいとき
は、クロック信号の位相を遅らせるべき場合は基本遅延
の位相を進め、そうでない場合は基本遅延の位相を変更
しない。第１の相関器の出力電力測定値が第２および第
３の相関器の出力電力測定値の大きい方の値以上であっ
て、その差が第３のしきい値を超えていて、かつ第３の
相関器の出力電力測定値が第２の相関器の出力電力測定
値より大きいときは、クロック信号の位相を進めるべき
場合は基本遅延の位相を遅らせ、そうでない場合は基本
位相の位相を変更しない。好ましくは、第２および第３
のしきい値が同じである。
【００１４】ここに記載する本発明の実施例は次のよう
な信号処理装置を提供する。すなわち、この信号処理装
置では、所定の通信信頼性を維持しながら、たとえばチ
ップレートの２倍(CHIP2CLK)の低標本化周波数を使用で
きる。このような低標本化レートで発生するエラーを補
償するために、第１に、受信信号を標本化するためのク
ロック信号の位相を調整する。第２に、新しいアルゴリ
ズムを適用し、ローカル拡散波形を生成するために各DL
L が使用するクロック信号の位相を調整する。ここで、
位相の調整とは、クロック波形の立上りの位置を変更す
ることを意味する。自動周波数制御(AFC) で行なわれる
波形の周波数の変更ではない。これらの調整を行なうこ
とで、受信信号について好ましい標本化点を確立するこ
とができる。
【００１５】
【発明の実施の形態】本発明の実施例を、添付図面を参
照しながら、例を挙げて説明する。
【００１６】図１は、送信されたデータ信号を受信する
CDMA受信器を示すブロック図である。元のWCDMA 送信デ
ータ信号は、４位相偏移変調(QPSK)を使用して符号化し
変調した後、RF送信する。アンテナ２がこの信号を受け
取り、これを受信器４へ渡す。受信器は、このRF信号を
ベースバンド・アナログ信号に変換した後、各Ｉ（同
相）およびＱ（直交位相）データ信号を取り出し、これ
らをアナログ・デジタル変換部６へ渡す。A/D 変換部６
（これは実際には、Ｉ波形用モジュールとＱ波形用モジ
ュールの２つのA/D 変換モジュールで構成されている）
は、ＩおよびＱデータ信号を所定の標本化周波数で標本
化することで、それぞれデジタル信号に変換した後、低
域有限長インパルス応答(FIR) 波形整形フィルタ８に渡
す。このフィルタには、信号の整形移動平均を作成する
標準構成のＩおよびＱ信号用の２つのフィルタがそれぞ
れ備わっていて、標本化周波数でタイミング入力を受信
してフィルタ後の出力RIおよびRQを出力する。
【００１７】フィルタされた出力は並列相関器構成部30
0 に渡され、遅延量が異なる拡散波形との相関処理をと
られて、次の２つの用途の相関出力が作成される。最初
の用途は、ユーザ受信に使用される。これは、各種パス
の時間ダイバーシチを実現し相関出力を組み合わせるレ
イク組合せ部400 と、誤り訂正コーディングモジュール
500 と、音声復号モジュール600 とを経由して行なわれ
る。２番目の用途は、デジタル信号処理モジュール700
への入力である。このモジュールは、サーチャおよびデ
ィレイロックループ制御処理を実行し、タイミング制御
信号を出力する。クロック／拡散波形生成部800 は、こ
のタイミング制御信号に合わせてA/D 変換部６、フィル
タ８および並列相関器構成部300 への入力となる拡散波
形およびクロック信号を生成する。このように相関出力
は、ユーザ受信とデジタル信号処理に同時に使用され
る。
【００１８】図２は図１のCDMA受信器を示したもので、
図１のモジュールのうち、上述の実施例が関係するディ
レイロックループ(DLL) 制御に関するモジュールの各部
を重点的に示したものである。この点に関し、DLL に使
用される並列相関器構成部300 の部分９とデジタル信号
処理モジュール700 のDLL 制御構成部22の部分を詳細に
示している。
【００１９】CDMA信号の同期は、遅延量が異なる複数の
信号で構成される受信信号とローカルに生成された拡散
波形との相関を正確にとるためのものである。この処理
は次の２つのモードに分けて実行される。最初の初期サ
ーチモードでは、並列相関器構成部９を使用し、強信号
パスとその遅延量を判別する。次のトラッキングモード
では、並列相関器構成部９は検出された既存の強信号パ
スの位相に現れる小さな変化量を訂正する。以下では、
DLL 制御構成部22とクロック／拡散波形生成部24を使用
する検出信号パスの微同調調整を説明する。既存の信号
パスは、公知の方法ですでに確立されているものとす
る。
【００２０】並列相関器構成部９は、複数の相関器の組
で構成されている。各組には３つの相関器が備わってい
て、これらを英字Ｍ、Ｅ、およびＬで区別する。検出強
信号パス毎に、１組の相関器（フィンガ）を用意する。
図２では、２組の相関器が示されていて、フィンガ１に
はラベル10、12、14が付けられ、フィンガＮにはラベル
16、18、20が付けられている。これらの相関器の組から
の出力（各組には、Ｍ、Ｅ、およびＬのそれぞれについ
てＩおよびＱの出力があるため合計６つの出力）は、DL
L 制御構成部22へ渡される。DLL 制御構成部はクロック
／拡散波形生成部24へ入力信号を供給し、各相関器の組
(Finger 1 Control 〜 Finger N Control)とA/D 変換部
およびフィルタ８ (A/D Control)とのためのクロック信
号および拡散波形の位相を制御する。この生成部は、A/
D 変換部６とフィルタ８に対しクロック信号を送り、相
関器10〜20に対しクロック信号／拡散波形を送る。クロ
ック生成部は、とりわけ、A/D 変換部６については従来
技術のようなチップレートの８倍(CHIP8CLK)ではなくチ
ップレートの２倍(CHIP2CLK)のクロック信号を生成する
が、以下で説明するように、クロック信号の位相を調整
して補償の測定値を出力する。
【００２１】各相関器の構成を図３に示す。各相関器
は、RIおよびRQの積とローカルに生成した拡散波形Ｉお
よびＱとの複素数共役加算を実行して、信号を復調し、
入力拡散スペクトラム信号を逆拡散する。したがって、
４つの乗算器152 、154 、156および158 を用意する。
乗算器152 は信号RIとローカルに生成したＩ拡散波形PN
-Iとを乗算し、乗算器154 は信号RQとローカルに生成し
たＱ拡散波形PN-Qとを乗算する。同様に、乗算器156 は
RIとPN-Qとを乗算し、乗算器158 はRQとPN-Iとを乗算す
る。乗算器152 と154 の出力は加算素子160 で加算さ
れ、乗算器156 の出力を乗算器158 の出力から減算素子
162 で減算する。素子160 、162 の出力は、それぞれ合
計およびダンプ（Σ/D）モジュール164 、166 へ送られ
る。
【００２２】合計およびダンプモジュールは、タイミン
グクロック入力CHIPCLK を使用してチップレートでその
入力信号を標本化する。これらの標本値について、ビッ
ト（シンボル）レートの別なタイミングクロック入力SY
MCLKを使用してビット（シンボル）区間に渡り、その合
計を求め、ビットレート出力信号を出力する。
【００２３】各組の相関器Ｍ、Ｅ、Ｌは、ＩおよびＱ拡
散波形とクロック信号SYMCLKおよびCHIPCLK を受信す
る。これらのクロック信号は、生成部24により決まる異
なった基本遅延を受ける。各組の内部では、各相関器の
遅延は異なっているが、それらは、この基本遅延に基づ
く。相関器Ｍ（例えばフィンガ１の相関器10）の遅延は
基本遅延に相当し、相関器Ｅ（例えばフィンガ１の相関
器12）の遅延は基本遅延からチップ区間の半分Tc/2を引
いたものであり、相関器Ｌ（例えばフィンガ１の相関器
14）の遅延は基本遅延にチップ区間の半分Tc/2を加えた
ものである。したがって、各組では、相関器Ｍの遅延は
中央で、相関器Ｅの遅延はTc/2だけ進んでいて、相関器
Ｌの遅延はTc/2だけ遅れている。
【００２４】すべての相関器からの出力(C1-M-I & Q 〜
CN-L-I & Q) はDLL 制御構成部22へ送られ、ここで、出
力は最初に図４で示すように処理される。図４は、この
場合、フィンガ１に含まれる１組の相関器の制御構成を
示している。連接アキュムレータ40、42、44、46、48お
よび50は、Ｍ、ＥおよびＬ相関器のＩおよびＱ出力のそ
れぞれを合計する。すべての連接アキュムレータの合計
区間は同じであり、とくに無線周波数エラーの影響を最
小に抑えるように、パフォーマンス条件に従って選択す
る。各ＩおよびＱアキュムレータの対からの出力は、Ｉ
およびＱ信号絶対値を計算し合計することで、Ｍ、Ｅ、
およびＬ電力計算ブロック52、54、56へ送られる。この
技法は、ハードウェアが簡素化されるわりにはパフォー
マンスがそれほど低下しないため、平方値を合計I2+Q2
する方法より好ましい。しかし、電力をより正確に推定
しなければならない場合は、２乗法を使用することがで
きる。
【００２５】そこで、別な、非連接アキュムレータ58、
60、62が相関器Ｍ、ＥおよびＬの平均電力出力を判別す
る。非連接アキュムレータ58、60および62の合計区間は
同じであり、連接アキュムレータの合計区間およびシス
テム全体のパフォーマンス条件に従って選択する。この
点については、各フィンガのA/D 標本化クロックとCHIP
CLK およびSYMCLKの位相を、好ましい時間間隔で１度だ
け調整することが望ましい。
【００２６】アキュムレータ58の出力POWER-1 は、フィ
ンガ１の中間相関器M-1 の電力測定値である。アキュム
レータ60、62からの出力は差分モジュール64へ送られ、
そのモジュールで、フィンガ１の遅れ相関器Ｌの電力を
フィンガ１の進み相関器Ｅの電力から減算する。この出
力は、ループフィルタ66により平滑化され、平滑化出力
（エラー信号成分ERROR-1 ）は、フィンガ１から得られ
た値としてA/D 標本化クロック制御用の位相ロックルー
プＳ曲線を作成するために使用される。全フィンガ１〜
ＮのERROR 出力は、図５に示すように加算素子110 へ送
られて制御信号TOTAL-ERROR となり、この信号がA/D 論
理回路112 へ送られて図２に示す制御信号A/D-CONTROL
になり、A/D 標本化クロックの位相を変更し、こうして
受信信号の最善標本化点の決定に使用される。A/D 標本
化クロックの位相は、信号A/D-CONTROL の値に従い、Tc
/8単位で生成部24により進めたり遅れたりされる。
【００２７】A/D 論理回路112 は、TOTAL-ERROR としき
い値β（β>0）とを比較する。βの値を選択するとき
は、経験則から、エラーの合計が大きくない、つまり最
適に近い状態ときは、以下の表に示すように信号A/D-CO
NTROL がA/D 標本化クロックの位相を変更しないように
する。制御信号A/D CONTROL の実際の値は括弧に囲んで
示してある。
【００２８】
【表１】 TOTAL-ERROR A/D-CONTROL βより大 Tc/8 進める(1) （-1.0 xβ）より小 Tc/8 遅らせる(-1) その他 変更なし(0) 上述した方法でA/D 標本化クロックの位相を制御する以
外に、本発明の実施例では、クロック信号CHIPCLK およ
びSYMCLKの位相、および各フィンガ1-N の１組の相関器
のローカルに生成したＩおよびＱ拡散波形の位相の制御
も実行する。これについては、図６および図７を参照し
て以下に説明する。フィンガ１を例として使用するが、
同じ技法はすべてのフィンガについて使用可能である。
【００２９】図６に示すように、３種類の電力信号POWE
R-1 、EARLY POWER-1 およびLATE POWER-1と制御信号A/
D-CONTROL とがフィンガ論理モジュール120 に入力され
ると、このモジュールは、図７のフローチャートに示す
論理動作を実行する。この論理モジュールの本来の動作
は、フィンガの中間位相を、しきい値γを超えない範囲
で、３つの入力電力信号の基本電力の位相に変更するこ
とである。このしきい値は、すべての電力がほぼ同じ
（最適レベルに近いことを示す）であるときに位相が変
更されないようにするためのものである。
【００３０】ステップ200 で、各信号を受信する。ステ
ップ202 で、信号POWER-1 が信号EARLY POWER-1 とLATE
POWER-1のどちらか大きい方より大きく、その差がγを
超えていれば、POWER-1 が基本電力であることを示して
いる。したがって、フィンガ１の基本周波数の位相は変
更しない（制御信号 FINGER1-CONTROL=0）。そうでない
場合は、ステップ206 で、信号POWER-1 が信号EARLY PO
WER-1 とLATE POWER-1のどちらか大きい方より小さく、
その差がγを超えていれば、ステップ208 でEARLY POWE
R-1 とLATE POWER-1のどちらが大きいかを判別する。EA
RLY POWER-1 の方が大きい場合、フィンガ１の基本周波
数の位相をTc/2だけ進める（制御信号 FINGER1-CONTROL
=1）。LATE POWER-1の方が大きい場合は、フィンガ１の
基本周波数の位相をTc/2だけ遅らせる（制御信号 FINGE
R1-CONTROL=-1 ）。
【００３１】ステップ206 で、信号POWER-1 が信号EARL
Y POWER-1 とLATE POWER-1のどちらか大きい方と信号PO
WER-1 との差がγ以下であり、信号がほぼ同じサイズで
あることを示している場合は、ステップ214 でEARLY PO
WER-1 とLATE POWER-1のどちらが大きいかを判別する。
EARLY POWER-1 の方が大きい場合、ステップ216 で、信
号A/D CONTROL が-1でA/D 変換部標本化クロックの位相
を遅らせることを示しているかどうかを判別する。該当
する場合は、ステップ222 で、フィンガ１の基本周波数
の位相をTc/2だけ進ませる（制御信号 FINGER1-CONTROL
=1）。そうでない場合は、ステップ220 で、フィンガ１
の基本周波数の位相を変更しない（制御信号 FINGER1-C
ONTROL=0）。LATE POWER-1の方が大きい場合は、ステッ
プ218 で、信号A/D CONTROL が+1でA/D 変換部の標本化
クロックの位相を進めることを示しているかどうかを判
別する。該当する場合は、ステップ224 で、フィンガ１
の基本周波数の位相をTc/2だけ遅らせる（制御信号FING
ER1-CONTROL=-1）。そうでない場合は、ステップ226
で、フィンガ１の基本周波数の位相を変更しない（制御
信号 FINGER1-CONTROL=0）。
【００３２】本発明の実施例の効果を、図８および図９
を参照して以下に説明する。
【００３３】従来のシステムでは、A/D 標本化クロック
をチップレートの２倍の速度(CHIP2CLK)で標本化する
と、A/D 標本化クロックの位相は固定される。したがっ
て、図８ (1)、(3) および(4) に示すように、２つのパ
ス間の距離がTc/2の倍数で、かつすべてのパスがA/D 標
本化クロックの立上りエッジに一致する場合、チップレ
ートCHIP2CLKの２倍の標本化クロックを使用してもチッ
プレートCHIP8CLKの８倍の標本化クロックを使用して
も、パフォーマンス上の違いはない。しかし、図８(2)
および(4) に示すように、一部のパスがCHIP2CLKの立上
りエッジと一致しない場合は、顕著なBER 低下が発生す
る。
【００３４】本実施例では、A/D 変換部６へのクロック
信号入力の位相は固定せず、上述した制御論理回路によ
りTc/8単位で調整することで、好ましい標本化点を追随
できる。したがって、A/D 変換部６のクロック信号の位
相を図８(4) から図８(5) へ調整することで、図８(2)
に示すパスを追跡できるようになる。
【００３５】さらに、上述した実施例では、各フィンガ
のクロックおよび拡散波形の位相は、A/D 変換部６のク
ロック信号の位相と関係なく、Tc/2単位で調整可能であ
る。その結果、好ましい時間間隔で、各フィンガの位相
を次のように９段階で相対的に調整することが可能であ
る。
【００３６】
【表２】 A/D-CONTROL FINGER-CONTROL 動 作 0 1 1/2 Tc 進める 0 -1 1/2 Tc遅らせる 0 0 変更なし 1 1 (1/2+1/8) Tc進める 1 -1 (1/2-1/8) Tc遅らせる 1 0 1/8 Tc 進める -1 1 (1/2-1/8) Tc進める -1 -1 (1/2+1/8) Tc遅らせる -1 0 1/8 Tc遅らせる 本願発明者は、異なった標本化クロックCHIP8CLKとCHIP
2CLKを使用してシミュレーションを実行し、上述の実施
例のBER パフォーマンスを評価した。その位相は固定
し、CHIP2CLKについては位相を上述した方法で調整し
た。図９に示した一般的なケースを考察する。ここで
は、２つのパス間の距離はTc/2の倍数に等しい場合と等
しくない場合がある。条件として、シンボル（ビット）
レートが32 Kcps で、チップレートが4.096 Mcpsで、ナ
イキスト整形フィルタのロールオフ係数が0.22で、強パ
スが４つあって平均電力がそれぞれ同じであるものとす
る。このような場合、複数のAWGNすなわちレイリーフェ
ージングチャネルの下での固定位相CHIP8CLK標本化クロ
ックと比較すると、A/D 標本化クロックを調整すること
によるパフォーマンスの低下は、次のようになる。
【００３７】
【表３】 上述した実施例は、限定的に解釈すべきではない。例え
ば、A/D 標本化クロックの位相および各フィンガのCHIP
CLK 、SYMCLKおよび拡散波形の位相に対する調整をとも
に行なうように示した。しかし、A/D 標本化クロックの
位相の調整は独立して行なうこともできる。さらに、こ
の技法は、チップレートの４倍(CHIP4CLK)等の他のクロ
ック周波数に適用し、システムパフォーマンスを向上さ
せることができる。
【図面の簡単な説明】
【図１】送信データ信号を受信する本発明のCDMA受信器
の実施例を示すブロック図である。
【図２】並列相関器および（デジタル信号処理モジュー
ルの）DLL 制御構成を詳細に示す、図１と同様の模式ブ
ロック図である。
【図３】図２の相関器を示す模式図である。
【図４】相関器1-M 、1-E 、および1-L から入力を受信
し出力Error およびPower を出力する、図２のDLL 制御
構成の一部の模式図である。
【図５】図４のError 出力を処理する図２のDLL 制御構
成の一部を示す模式図である。
【図６】図４のPower 出力および図５のA/D-CONTROL 出
力を処理する図２のDLL 制御構成の一部を示す模式図で
ある。
【図７】図６のフィンガ論理回路の動作を示すフローチ
ャートである。
【図８】本発明の実施例の動作を示すタイミング図であ
る。
【図９】本発明の実施例の一般的なケースを示すタイミ
ング図である。
【符号の説明】
４ 受信器 ６ A/D 変換部 ８ FIR フィルタ ９ 並列相関器構成部 10、12、14、16、18、20 相関器 22 DLL 制御構成部 24 クロック／拡散波形生成部 40、42、44、46、48、50 連接アキュムレータ 52、54、56 電力計算ブロック 58、60、62 非連接ブロック 64 差分モジュール 66 ループフィルタ 110、160 加算素子 112 A/D 論理回路 120 フィンガ論理回路 300 並列相関器構成部 152、154、156、158 乗算器 162 減算素子 164、166 合計およびダンプモジュール 400 レイク 500 ECC 600 音声復号部 700 デジタル信号処理部 800 クロック／拡散波形生成部
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598114723 20 ＳＣＩＥＮＣＥ ＰＡＲＫ ＲＯＡ Ｄ， ＃02−06／10 ＴＥＬＥＴＥＣＨ ＰＡＲＫ， ＳＩＮＧＡＰＯＲＥ ＳＣＩ ＥＮＣＥ ＰＡＲＫ ２， ＳＩＮＧＡＰ ＯＲＥ 117674 (72)発明者 ワン ツァオチェン シンガポール 117674、 シンガポール サイエンスパーク ２、 テレテック パ ーク ＃02−06／10、 サイエンスパーク ロード 20 オキ テクノ センタ シ ンガポール ピーティーイー リミテッド 内 (72)発明者 ツァン タオ シンガポール 117674、 シンガポール サイエンスパーク ２、 テレテック パ ーク ＃02−06／10、 サイエンスパーク ロード 20 オキ テクノ センタ シ ンガポール ピーティーイー リミテッド 内 (72)発明者 伊藤 徳義 シンガポール 117674、 シンガポール サイエンスパーク ２、 テレテック パ ーク ＃02−06／10、 サイエンスパーク ロード 20 オキ テクノ センタ シ ンガポール ピーティーイー リミテッド 内 (72)発明者 杉本 大樹 シンガポール 117674、 シンガポール サイエンスパーク ２、 テレテック パ ーク ＃02−06／10、 サイエンスパーク ロード 20 オキ テクノ センタ シ ンガポール ピーティーイー リミテッド 内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 符号化された符号分割多元接続(CDMA)信
    号を受信するCDMA受信器において、該受信器は、前記受
    信信号を標本化し標本化およびデジタル化した信号をCD
    MA復号手段に渡すアナログ・デジタル変換部を含み、該
    変換部は、標本化周波数で標本化クロック信号を受け、
    該クロック信号の位相は調整可能であることを特徴とす
    る符号分割多元接続受信器。
  2. 【請求項２】 請求項１に記載の受信器において、前記
    復号手段は、前記信号と遅延量が異なる拡散波形とを相
    関させ、該相関づけられた信号からエラー信号を生成
    し、該エラー信号に従って前記クロック信号の位相を調
    整するための信号を生成するように構成されていること
    を特徴とする受信器。
  3. 【請求項３】 請求項２に記載の受信器において、前記
    復号手段は複数組の相関器を含み、各組の第１の相関器
    が異なった基本遅延の拡散波形を受信し、その構成は、
    各組の第２の相関器が第１の相関器の基本遅延より進ん
    でいる拡散波形を、また各組の第３の相関器が第１の相
    関器の基本遅延より遅れている拡散波形を受信するよう
    に構成されていることを特徴とする受信器。
  4. 【請求項４】 請求項３に記載の受信器において、前記
    構成は、各組のエラー信号成分を各組の相関器の出力か
    ら取り出すように構成され、すべての組の成分を加算し
    てエラー信号を形成することを特徴とする受信器。
  5. 【請求項５】 請求項４に記載の受信器において、第２
    の相関器の出力の電力測定値を第３の相関器の出力の電
    力測定値から減算して、前記エラー信号成分とすること
    を特徴とする受信器。
  6. 【請求項６】 請求項５に記載の受信器において、前記
    エラー信号が正である場合は前記クロック信号の位相を
    進め、該エラー信号が負である場合は遅らせることを特
    徴とする受信器。
  7. 【請求項７】 請求項６に記載の受信器において、前記
    エラー信号の大きさが第１のしきい値を超えたときだけ
    前記クロック信号の位相を調整することを特徴とする受
    信器。
  8. 【請求項８】 請求項４ないし７のいずれかに記載の受
    信器において、前記基本遅延は調整可能であることを特
    徴とする受信器。
  9. 【請求項９】 請求項８に記載の受信器において、第１
    の相関器の出力の電力測定値が第２または第３の相関器
    の出力の電力測定値より大きく、その差が第２のしきい
    値を超えているときは、前記基本遅延を調整しないこと
    を特徴とする受信器。
  10. 【請求項１０】 請求項９に記載の受信器において、第
    １の相関器の出力電力測定値が第２および第３の相関器
    の出力電力測定値のうちの大きい方より小さく、その差
    が第３のしきい値を超えている場合で、かつ第２の相関
    器の出力電力測定値が第３の相関器の出力電力測定値よ
    り大きい場合は、前記基本遅延の位相を進め、そうでな
    い場合は該位相を遅らせることを特徴とする受信器。
  11. 【請求項１１】 請求項10に記載の受信器において、第
    １の相関器の出力電力測定値が第２および第３の相関器
    の出力電力測定値のうちの大きい方の値以上であって、
    その差が第３のしきい値を超えていて、かつ第２の相関
    器の出力電力測定値が第３の相関器の出力電力測定値よ
    り大きいときは、前記クロック信号の位相を遅らせるべ
    き場合は、前記基本遅延の位相を進め、そうでない場合
    は該基本遅延の位相を変更しないことを特徴とする受信
    器。
  12. 【請求項１２】 請求項10または11に記載の受信器にお
    いて、第１の相関器の出力電力測定値が第２および第３
    の相関器の出力電力測定値のうちの大きい方の値以上で
    あって、その差が第３のしきい値を超えていて、かつ第
    ３の相関器の出力電力測定値が第２の相関器の出力電力
    測定値より大きいときは、前記クロック信号の位相を進
    めるべき場合は前記基本遅延の位相を遅らせ、そうでな
    い場合は前記基本位相の位相を変更しないことを特徴と
    する受信器。
  13. 【請求項１３】 請求項10ないし12のいずれかに記載の
    受信器において、第２および第３のしきい値が同じであ
    ることを特徴とする受信器。
  14. 【請求項１４】 請求項８に記載の受信器において、前
    記基本遅延は前記相関器の組の出力の優勢な電力に合わ
    せて調整可能であることを特徴とする受信器。
JP2000149817A 1999-05-28 2000-05-17 Ｃｄｍａ受信器 Withdrawn JP2001016138A (ja)

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