JP2001014882A - メモリデバイス、ビデオ信号生成デバイス、及びイメージ獲得デバイス - Google Patents

Abstract

(57)【要約】 【課題】 高い周波数で作動し、かつ少ない雑音を生成
するメモリデバイスを提供すること。 【解決手段】 本発明は、端子がスイッチＳＷ１を介し
て、入力信号Ｖｃｃｄを受け取るための入力端に接続さ
れた容量性エレメントＣ１を含むメモリデバイスに関す
る。本発明によれば、スイッチＳＷ１は、それらの主電
流経路が入力端と容量性エレメントＣ１の間で逆並列に
配置された第１及び第２のバイポーラトランジスタＴ
１，Ｔ２を有し、第１及び第２のトランジスタＴ１，Ｔ
２のベースに対して電流を交互に抽出または注入するた
めの制御手段も備える。本発明は、既知のメモリデバイ
スの場合と比較して、高いサンプリング周波数及び低い
雑音レベルにおいて入力信号Ｖｃｃｄの値の記憶を可能
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号を受取る
ための入力端子、及び出力信号を供給するための出力端
子を備えると共に、端子がデバイスの出力端子を構成
し、かつスイッチを介して入力端子に接続された容量性
エレメントを含んでいるメモリデバイスに関する。本発
明はさらに、メモリデバイスを用いるビデオ信号生成デ
バイス及びイメージ獲得デバイスに関する。

【０００２】

【従来の技術】この種デバイスは、例えばＣＣＤ型のセ
ンサのような光センサによって供給される信号に基づい
て信号処理ユニットの前においてビデオ信号を生成する
ために現在ビデオカメラで使用される。この種センサ
は、同一疑似周期内において基準レベルとビデオレベル
を逐次的に表す疑似周期信号を供給する。信号処理ユニ
ットによって用いられるビデオ信号はこれら２つのレベ
ル間の差を構成する。従って、通常、ビデオ信号を生成
するデバイスは、各疑似周期内において、それぞれ基準
レベル及びビデオレベルを記憶するための第１及び第２
のメモリデバイス、及び、両レベル間の差を実現するた
めの減算器を有する。

【０００３】この種の生成デバイスは米国特許第４９８
７３２１号明細書に記述されている。ＮＭＯＳ型トラン
ジスタは、周知の生成デバイスに含まれるメモリデバイ
スに用いられるスイッチを構成する。この型のトランジ
スタは、約１０ナノセカンド（ｎｓ）のオーダーの比較
的低いスイッチング速度を持つ。これは、その周波数が
約１００ＭＨｚを超過しない入力信号に関してのみ記憶
作用が正しく実施されることを意味する。さらに、ＮＭ
ＯＳトランジスタは、オンされる時に、その値が無視で
きないパスオン抵抗と称する抵抗を持つ。一例として、
以後標準諸元と称する諸元をもつＮＭＯＳトランジス
タ、即ち、ゲート幅が０．５ミクロン、ゲートの長さが
１００ミクロン、電源が３Ｖ以下であるＮＭＯＳトラン
ジスタの場合、そのパスオン抵抗は約１００オームのオ
ーダーである。この種パスオン抵抗は記憶された信号
内、従って、ビデオ信号内にノイズを生成する。このノ
イズは、ビデオ信号の満足な利用にとって有害であり得
る。スイッチの実装に際して大きい諸元のＮＭＯＳトラ
ンジスタを選定することによりこのノイズは補償できる
が、生成デバイスのシリコン表面及び電力消費量の観点
からこの種実施形態は高価である。

【０００４】

【発明が解決しようとする課題】本発明の目的は、その
実現に大きいシリコン表面を必要とすることなく比較的
高い周波数で作動し、かつ周知のデバイスよりも少ない
雑音しか生成しないメモリデバイスを提供することであ
り、それにより、前述の欠点を広範囲にわたって改善し
ようするものである。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、冒頭に記載したメモリデバイスにおい
て、スイッチは第１のバイポーラトランジスタ及び第２
のバイポラートランジスタを有し、第１のトランジスタ
及び第２のトランジスタの主電流経路は入力端子と出力
端子との間で逆並列に配置され、スイッチは第１のトラ
ンジスタ及び第２トランジスタのベースに対して交互に
電流を抽出または注入する制御手段を備えていることを
特徴とする。

【０００６】バイポーラトランジスタは、そのスイチッ
ングタイムがＭＯＳ型トランジスタの場合よりも本質的
に小さく、一層高い周波数で作動可能である。トランジ
スタは電流制御されるので、これらのスイチッングタイ
ムはさらに短縮される。それらの主電流経路が逆並列に
配置された２つのトランジスタを使用することにより、
容量性エレメントに対する最適の電流導通を保証する。
諸元が類似する場合、バイポーラトランジスタのパスオ
ン抵抗は、ＮＭＯＳ型トランジスタの場合よりも本質的
に小さく、バイポーラトランジスタの電力消費量とは関
係が無い。

【０００７】本発明の特定の実施形態において、上述の
制御手段は第１のトランジスタ及び第２のトランジスタ
のベースと第１及び第２の電源端子との間にそれぞれ配
列された第１及び第２の制御可能な電流源を有し、第１
のトランジスタのベース及び第２のトランジスタのベー
スは短絡されていることを特徴とする。

【０００８】この実施形態において、第１の電流源は、
第１及び第２トランジスタの導通を制御し、同時に、第
２の電流源は導通の遮断を制御する。第２の電流源は第
１及び第２のトランジスタのベースから電荷を直接抽出
するので、この導通／遮断は非常に迅速である。第１及
び第２の電流源は、当該技術分野における当業者にとっ
て周知の技法に従い、入力信号に基づいてメモリデバイ
スの外で生成される信号によって制御される。

【０００９】本発明の好ましい実施形態において、第１
の電流源と第２の電流源の同時導通を防止する手段を備
えるのはよい。

【００１０】この実施形態は、同時にアクティブ状態と
なった第１と第２の電流源により制御信号が生成される
一切の可能性を排除し、かつ、２つの電流源間のあらゆ
る短絡に対する免疫性をスイッチに付与する。

【００１１】本発明の変形例において、メモリデバイス
は、出力端子と第１及び第２トランジスタのベースとの
間に配列された第１及び第２のトランジスタのベース・
エミッタ間電圧の振幅が制限されることを可能にする電
圧調整エレメントを有することを特徴とする。

【００１２】例えばフォロワタイプであっても差し支え
ない電圧調整エレメントは、第１及び第２トランジスタ
のベースにおける電位の値が入力信号及び出力信号の直
流成分の場合と同じオーダーであることを保証する。従
って、第１及び第２トランジスタのベース・エミッタ間
電圧の振幅は低い状態を維持し、それによって、これら
のトランジスタの消耗を制限し、メモリデバイスの耐用
寿命を一層長くすることに貢献する。さらに、この調整
エレメントは、第１の電流源が導通していない時にバイ
ポーラトランジスタの導通が強過ぎるベース・エミッタ
間電圧によってトリガされることを防止する。

【００１３】アナログ信号の記憶に関係する任意ノタイ
プの用途に本発明が用いられる場合には、本発明の実施
は、光センサから入来する信号を処理する範囲内におい
て特に有利である。従って、本発明は、各疑似周期中
に、基準レベル及びビデオレベルを逐次的に提示する疑
似周期入力信号を受け取るための入力端、及び両レベル
間の差を表す出力信号を供給するための出力端を備える
と共に、各疑似周期中に、基準レベル及びビデオレベル
をそれぞれ記憶するための第１のメモリデバイス及び第
２のメモリデバイスと、両レベル間の差を実現するため
の減算器とを備えたビデオ信号生成デバイスにも関す
る。このデバイスは、第１のメモリデバイス及び第２の
メモリデバイスは請求項１に記載のメモリデバイスであ
ることを特徴とする。

【００１４】最も有利な実装形態の１つにおいて、本発
明は、例えばビデオカメラ又はデジタル写真カメラのよ
うなイメージ獲得デバイスにも関し、光を検出し、疑似
周期電子信号に変換するデバイスと、電子信号を受け取
り、かつ、ビデオ信号を供給するための入力段と、ビデ
オ信号を活用するための信号処理ユニットとを備えたイ
メージ獲得デバイスにおいて、入力段は上記のビデオ信
号生成デバイスを含んでいることを特徴とする。

【００１５】

【発明の実施の形態】図１は、各疑似周期の過程におけ
る基準レベルとビデオレベルを連続的に提示する疑似周
期入力信号Ｖｃｃｄの受取る入力端子及び両レベル間の
差を表す出力信号Ｖｖｉｄを供給する出力端子を備え
た、ビデオ信号Ｖｖｉｄを生成するビデオ信号生成デバ
イスＶＧＥＮを示すものである。この生成デバイスＶＧ
ＥＮは、入力信号Ｖｃｃｄを受け取り、かつ各疑似周期
中における基準レベルを記憶する第１のメモリデバイス
（ＳＷ１，Ｃ１）と、入力信号Ｖｃｃｄを受け取り、か
つ各疑似周期中におけるビデオレベルを記憶する第２の
メモリデバイス（ＳＷ２，Ｃ２）と、両レベル間の差を
実現し、かつ出力信号Ｖｖｉｄを供給する減算器ＳＵＢ
とを備えている。

【００１６】各メモリデバイスは容量性エレメントＣ
１，Ｃ２を有し、その端子は当該デバイスの出力端子を
構成し、かつ、入力信号ＶｃｃｄのレベルがスイッチＳ
Ｗ１に接続されている容量性エレメントＣ１により記憶
されなければならないレベルである時にはアクティブ状
態にあってスイッチＳＷ１またはＳＷ２の導通を制御す
るが、他の場合には非アクティブ状態にある信号Ｓｖｒ
ｅｆ，Ｓｖｓによって制御されるスイッチＳＷ１，ＳＷ
２を介して入力端子に接続される。各容量性エレメント
Ｃ１，Ｃ２は、その端子において電圧Ｖｒｅｆ，Ｖｓを
持ち、この電圧は一定であって、制御信号Ｓｖｒｅｆ，
Ｓｖｓが非アクティブ状態にある時に記憶されるレベル
を表す。

【００１７】図２は、本発明に基づくメモリデバイスＳ
Ｗ１，Ｃ１の電気回路図である。このメモリデバイスに
おいて、スイッチＳＷ１は第１及び第２のバイポーラト
ランジスタＴ１，Ｔ２を有し、それらのコレクタ・エミ
ッタ接合によって構成されるその主電流経路はメモリデ
バイスの入力端子と出力端子の間に逆並列に配置され、
スイッチＳＷ１は第１及び第２トランジスタＴ１，Ｔ２
のベースに対して電流を交互に抽出または注入するため
の制御手段も備える。この例において、これらの制御手
段は、第１と第２のトランジスタのベースの間及び電源
端子ＶＣＣとデバイスのアースとの間にそれぞれ配置さ
れた第１及び第２の制御可能な電流源Ｉ１，Ｉ２を含
む。この場合、第１と第２のトランジスタＴ１，Ｔ２の
ベース間は短絡されている。

【００１８】このメモリデバイスの動作について次に説
明する。

【００１９】第１と第２の電流源Ｉ１，Ｉ２の導通は、
第１と第２の制御信号ＳＩ１，ＳＩ２によって制御され
る。フォロワモードにおいて第１制御信号ＳＩ１が例え
ば論理レベル１においてアクティブ状態にあり、同時
に、第２制御信号Ｓ１２がアクティブ状態にない場合、
即ち、この例では論理レベル０である場合、第１電流源
Ｉ１は導通して、第１及び第２トランジスタＴ１，Ｔ２
のベースに電流を注入し、従って、これらのトランジス
タは導通可能になる。電圧Ｖｃｃｄが容量性エレメント
Ｃ１の端子電圧Ｖｒｅｆより高い場合には、容量性エレ
メントＣ１は正電流ＩＣ１によって充電される。次に、
第２のトランジスタＴ２がオンされる。逆に、電圧Ｖｃ
ｃｄが容量性エレメントＣ１の端子電圧Ｖｒｅｆより低
い場合には、エレメントＣ１は負電流ＩＣ１によって放
電される。次に、オンされるのは第１トランジスタＴ１
である。従って、第１電流源Ｉ１が導通している時は、
入力電圧Ｖｃｃｄは、容量性エレメントＣ１の端子にお
いてリコピーされる。

【００２０】第１の電流源Ｉ１が導通している時、パス
オン抵抗Ｒｏｎがメモリデバイスの入力端子と出力端子
の間に現れる。このパスオン抵抗は、Ｒｏｎ＝Ｖｃｅ
_ｓａｔ／ＩＣ１の形で表現可能である。ここに、Ｖｃｅ
_ｓａｔは、第１または第２のトランジスタＴ１又はＴ２
の飽和電圧、即ち、Ｒｏｎ＝５．Ｖｔ／βＩ１である。
βは第１または第２のトランジスタＴ１又はＴ２の利得
であり、Ｖｔはｋ・Ｔ／ｑに等しく、ここに、ｋはボル
ツマン定数であり、Ｔは絶対温度、ｑは電荷である。そ
の諸元が既に定義済みの標準諸元に等価であって、Ｉ１
＝３００μＡのバイポーラトランジスタに関して、２５
℃において、利得β＝５０の場合にＶｔ＝２６ｍＶであ
る場合に、パスオン抵抗Ｒｏｎは約１０オーム未満、即
ち、同様の諸元のＮＭＯＳ型トランジスタのパスオン抵
抗の１０分の１未満である。従って、本発明に基づくメ
モリデバイスが生成するノイズは、既知デバイスによっ
て生成されるノイズよりも遥かに低い。

【００２１】持続モードにおいて、第２の制御信号ＳＩ
２がアクティブ状態にあり、同時に第１の制御信号ＳＩ
１が非アクティブ状態にある場合、第２の電流源Ｉ２が
導通し、第１及び第２のトランジスタＴ１，Ｔ２のベー
スから電流が抽出されるので、トランジスタＴ１，Ｔ２
の導通がほぼ瞬間的に中断される。従って、容量性エレ
メントＣ１の端子に存在し、先行するフォロワモード期
間中における入力端子電圧Ｖｃｃｄを表す電圧Ｖｒｅｆ
は、次のフォロワモードまで記憶される。

【００２２】第１及び第２の制御信号ＳＩ１及びＳ１２
は、当該技術分野における当業者にとって周知の技法に
従い、相互に独立してメモリデバイス（ＳＷ１，Ｃ１）
から作り出すことが可能である。ただし、上記の例にお
いて、メモリデバイスは第１及び第２の電流源Ｉ１，Ｉ
２の同時導通を防止するための手段を有する。この実施
形態において、これらの手段は入力端子における一意的
な制御信号Ｓｖｒｅｆを受け取るロジックインバータＩ
ＮＶから成る。この場合、上記信号は第２の制御信号Ｓ
１２に対応し、上記手段の出力端子は第１の制御信号Ｓ
Ｉ１を供給する。従って、第１及び第２の制御信号ＳＩ
１，ＳＩ２は恒久的に逆モードにあり、結果的に、同時
にアクティブ状態にあることは不可能であり、２つの電
流源Ｉ１，Ｉ２の間の一切の短絡に対する免疫性をスイ
ッチＳＷ１に付与する。他の実施形態において、インバ
ータＩＮＶは、第１と第２の制御信号ＳＩ１，Ｓ１２と
の間に１８０°の移相を導入する遅延セルによって置き
換えることができる。

【００２３】更に、メモリデバイスは、出力端子と第１
及び第２のトランジスタＴ１，Ｔ２のベースとの間に配
置された電圧調整エレメントＢＦを有し、これによっ
て、第１及び第２のトランジスタＴ１，Ｔ２のベース・
エミッタ間電圧Ｖｂｅ１，Ｖｂｅ２の振幅を制限するこ
とができる。

【００２４】例えばフォロワ型であってもよい電圧調整
エレメントＢＦは、第１及び第２のトランジスタＴ１，
Ｔ２のベースにおける電位の値が、入力信号Ｖｃｃｄ及
び出力信号Ｖｒｅｆの直流成分の電位の値と同じオーダ
ーであることを保証する。従って、第１及び第２のトラ
ンジスタＴ１，Ｔ２のベース・エミッタ間電圧Ｖｂｅ
１，Ｖｂｅ２の振幅は低い状態を維持するはずであり、
これは、トランジスタの消耗を制限し、メモリデバイス
の耐用寿命の延長に貢献する。更に、この調整エレメン
トＢＦは、第１の電流源Ｉ１が導通したいない時に、ベ
ース・エミッタ電圧Ｖｂｅ１，Ｖｂｅ２が強過ぎるため
に第１及び第２トランジスタＴ１，Ｔ２の導通を不用意
にトリガすることを防止する。

【００２５】最後に、第１及び第２のトランジスタＴ１
及びＴ２に環状コレクタ構造を提供することは有利なは
ずである。この種の構造は、トランジスタのスイッチン
グ作用が強い電流パルスによって制御される時に、メモ
リデバイスが作成される集積回路の基板内において大量
の電荷が伝播することを防止する。この種の伝播現象
は、集積回路内に存在する寄生接合部の導通を引き起こ
すことがあり、この種の導通は危険であって、この回路
を破壊に導きかねない。

【００２６】図３は、本発明が用いられるビデオカメラ
を著しく概略図的に示す。このカメラは、光を検出し、
疑似周期電子信号Ｖｃｃｄに変換するためのデバイスＣ
ＣＤと、電子信号Ｖｃｃｄを受信し、ビデオ信号Ｖｖｉ
ｄを供給するための入力段ＦＥと、ビデオ信号Ｖｖｉｄ
を活用する信号処理ユニットＰＵとを有する。このユニ
ットは、ビデオ信号Ｖｖｉｄをデジタル処理するための
Ａ／Ｄコンバータを含むのがよい。

【００２７】このカメラにおいて、既に述べたように、
入力段ＦＥは、クロック発生器ＣＫＧから制御信号Ｓｖ
ｒｅｆ，Ｓｖｓを受け取る生成デバイスＶＧＥＮを含
む。これらの信号は、生成デバイスＶＧＥＮの入力信号
Ｖｃｃｄに基づいて生成される。

【００２８】図４は、本発明の理解を容易にするため
に、この種のカメラにおける信号の推移を示すものであ
る。

【００２９】生成デバイスＶＧＥＮの入力信号Ｖｃｃｄ
は周期Ｔの疑似周期である。この信号Ｖｃｃｄは、各疑
似周期の途中において、ゼロリセットレベルＲＺ、基準
レベルＲＥＦ、及び、ビデオレベルＶＩＤを連続的に提
示する。

【００３０】時刻０、即ち一般的態様における信号Ｖｃ
ｃｄの疑似周期の開始に際して、この信号はゼロリセッ
トレベルＲＺであるものと仮定する。この事象は、タイ
ムディレイをトリガするクロック発生器ＣＫＧによって
検出される。信号Ｖｃｃｄは、所定のタイムインターバ
ル（０〜ｔ１）期間中、ゼロリセットレベルＲＺに留ま
り、制御信号Ｓｖｒｅｆ及びＳｖｓはアクティブ状態に
あって、生成デバイスＶＧＥＮにおける第１及び第２の
メモリデバイスは持続モードにあることを意味する。従
って、生成デバイスＶＧＥＮによって供給されるビデオ
信号Ｖｖｉｄは先行疑似周期のビデオ信号である。時刻
ｔ１において、信号Ｖｃｃｄは基準レベルＲＥＦである
ものと仮定する。時刻ｔ１のすぐ後の所定の時刻ｔ’１
において、第１のタイムディレイが終了し、制御信号Ｓ
ｖｒｅｆがアクティブ状態でなくなる。次に、第１のメ
モリデバイスがフォロワモードに入り、その後で、第２
のメモリデバイスは依然として持続相にある。信号Ｖｃ
ｃｄがビデオレベルＶＩＤであるものと仮定した時、時
刻ｔ２のすぐ前を先行する所定の時刻ｔ’２において、
第２のタイムディレイが終了し、制御信号Ｓｖｒｅｆが
再び非アクティブ状態になり、第１のメモリデバイスが
再び持続モードに入り、従って、その出力信号は新規基
準レベルＲＥＦを表す。時刻ｔ２のすぐ後の所定の時刻
ｔ’１において、第３のタイムディレイが終了し、制御
信号Ｓｖｓは非アクティブ状態になる。次に、第２のメ
モリデバイスがフォロワモードに入り、同時に、第２メ
モリデバイスは持続モードにとどまる。信号Ｖｃｃｄが
次の疑似周期に入り、再びゼロリセットレベルＲＺにな
る時、時刻Ｔのすぐ前の所定の時刻ｔ”２において、第
４のタイムディレイが終了し、制御信号Ｓｖｓは再び非
アクティブ状態となり、第２のメモリデバイスは再び持
続モードに入り、従って、出力信号は新規ビデオレベル
ＶＩＤを表す。次に、インターバル（ｔ’１〜ｔ”２）
期間中、有利に抑制される減算器ＳＵＢは、周期（０〜
Ｔ）中における基準レベルＲＥＦとビデオレベルＶＩＤ
の間の差を表す新規なビデオ信号Ｖｖｉｄを供給する。

【図面の簡単な説明】

【図１】ビデオ信号を生成するデバイスの機能図であ
る。

【図２】本発明に基づくメモリデバイスの電気回路図で
ある。

【図３】本発明を使用するカメラの部分的機能図であ
る。

【図４】この種のカメラにおける信号の推移に関する一
連のタイムチャートである。

【符号の説明】

Ｃ１，Ｃ２ 容量性エレメント ＳＷ１，ＳＷ２ スイッチ Ｖｃｃｄ 入力信号 Ｔ１ 第１のバイポーラトランジスタ Ｔ２ 第２のバイポーラトランジスタ ＶＧＥＮ ビデオ信号生成デバイス Ｖｖｉｄ ビデオ信号 ＳＩ１ 第１の制御信号 ＳＩ２ 第２の制御信号

───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ

Claims (7)

【特許請求の範囲】
1. 【請求項１】入力信号を受取るための入力端子、及び出
   力信号を供給するための出力端子を備えると共に、端子
   が前記デバイスの出力端子を構成し、かつスイッチを介
   して前記入力端子に接続された容量性エレメントを含ん
   でいるメモリデバイスにおいて、前記スイッチは第１の
   バイポーラトランジスタ及び第２のバイポラートランジ
   スタを有し、前記第１のトランジスタ及び第２のトラン
   ジスタの主電流経路は前記入力端子と出力端子との間で
   逆並列に配置され、前記スイッチは前記第１のトランジ
   スタ及び第２トランジスタのベースに対して交互に電流
   を抽出または注入する制御手段を備えていることを特徴
   とするメモリデバイス。
2. 【請求項２】前記制御手段は第１のトランジスタ及び第
   ２のトランジスタのベースと第１及び第２の電源端子と
   の間にそれぞれ配列された第１及び第２の制御可能な電
   流源を有し、前記第１のトランジスタのベース及び第２
   のトランジスタのベースは短絡されていることを特徴と
   する請求項１に記載のメモリデバイス。
3. 【請求項３】前記第１の電流源と第２の電流源の同時導
   通を防止する手段を有することを特徴とする請求項２に
   記載のメモリデバイス。
4. 【請求項４】前記出力端子と前記第１及び第２トランジ
   スタのベースとの間に配列された前記第１及び第２のト
   ランジスタのベース・エミッタ間電圧の振幅が制限され
   ることを可能にする電圧調整エレメントを有することを
   特徴とする請求項２に記載のメモリデバイス。
5. 【請求項５】前記第１及び第２のトランジスタは環状構
   造のコレクタを備えたＮＰＮ型であることを特徴とする
   請求項１に記載のメモリデバイス。
6. 【請求項６】各疑似周期中に、基準レベル及びビデオレ
   ベルを逐次的に提示する疑似周期入力信号を受け取るた
   めの入力端、及び前記両レベル間の差を表す出力信号を
   供給するための出力端を備えると共に、 各疑似周期中に、基準レベル及びビデオレベルをそれぞ
   れ記憶するための第１のメモリデバイス及び第２のメモ
   リデバイスと、 前記両レベル間の差を実現するための減算器とを備えた
   ビデオ信号生成デバイスにおいて、 前記第１のメモリデバイス及び第２のメモリデバイスは
   請求項１に記載のメモリデバイスであることを特徴とす
   るビデオ信号生成デバイス。
7. 【請求項７】光を検出し、疑似周期電子信号に変換する
   デバイスと、 前記電子信号を受け取り、かつ、ビデオ信号を供給する
   ための入力段と、 前記ビデオ信号を活用するための信号処理ユニットとを
   備えたイメージ獲得デバイスにおいて、 前記入力段は請求項６に記載のビデオ信号生成デバイス
   を含んでいることを特徴とするイメージ獲得デバイス。