JP2001014040A - 電圧出力回路装置 - Google Patents
電圧出力回路装置Info
- Publication number
- JP2001014040A JP2001014040A JP11188342A JP18834299A JP2001014040A JP 2001014040 A JP2001014040 A JP 2001014040A JP 11188342 A JP11188342 A JP 11188342A JP 18834299 A JP18834299 A JP 18834299A JP 2001014040 A JP2001014040 A JP 2001014040A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- inputting
- elements
- fuse element
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Control Of Voltage And Current In General (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 チップ面積の縮小及びピン数の削減を実現し
た電圧出力回路装置を提供する。 【解決手段】 ヒューズ素子Ｈ−ｋ（ｋ＝１、２、…、
ｎ）に並列に接続されたトランジスタＴｒ−ｋと、抵抗
素子Ｒ−０、Ｒ−（ｎ＋１）にそれぞれ並列に接続され
たトランジスタＴｒ−０、Ｔｒ−（ｎ＋１）と、入力さ
れた信号に応じてトランジスタＴｒ−０〜Ｔｒ−（ｎ＋
１）のＯＮ／ＯＦＦを制御するデコーダＤとを設ける。
た電圧出力回路装置を提供する。 【解決手段】 ヒューズ素子Ｈ−ｋ（ｋ＝１、２、…、
ｎ）に並列に接続されたトランジスタＴｒ−ｋと、抵抗
素子Ｒ−０、Ｒ−（ｎ＋１）にそれぞれ並列に接続され
たトランジスタＴｒ−０、Ｔｒ−（ｎ＋１）と、入力さ
れた信号に応じてトランジスタＴｒ−０〜Ｔｒ−（ｎ＋
１）のＯＮ／ＯＦＦを制御するデコーダＤとを設ける。
Description
【０００１】
【発明の属する技術分野】出力する基準電圧等のアナロ
グ電圧の値を調整することができる電圧出力回路装置に
関するものである。
グ電圧の値を調整することができる電圧出力回路装置に
関するものである。
【０００２】
【従来の技術】出力電圧値を調整可能な電圧出力回路装
置の従来の一構成例を図３に示す。同図において、Ｒ−
０、Ｒ−１、Ｒ−２、…、Ｒ−ｉ、Ｒ−（ｉ＋１）、
…、Ｒ−（ｎ−１）、Ｒ−ｎ、Ｒ−（ｎ＋１）は高抵抗
な抵抗素子であり、Ｈ−１、Ｈ−２、…、Ｈ−ｉ、Ｈ−
（ｉ＋１）、…、Ｈ−（ｎ−１）、Ｈ−ｎは抵抗素子Ｒ
−０〜Ｒ−（ｎ＋１）に比して充分低い抵抗値を示すと
ともに、所定値以上の電流を所定時間以上流すことによ
って切断できるヒューズ素子である。
置の従来の一構成例を図３に示す。同図において、Ｒ−
０、Ｒ−１、Ｒ−２、…、Ｒ−ｉ、Ｒ−（ｉ＋１）、
…、Ｒ−（ｎ−１）、Ｒ−ｎ、Ｒ−（ｎ＋１）は高抵抗
な抵抗素子であり、Ｈ−１、Ｈ−２、…、Ｈ−ｉ、Ｈ−
（ｉ＋１）、…、Ｈ−（ｎ−１）、Ｈ−ｎは抵抗素子Ｒ
−０〜Ｒ−（ｎ＋１）に比して充分低い抵抗値を示すと
ともに、所定値以上の電流を所定時間以上流すことによ
って切断できるヒューズ素子である。
【０００３】抵抗素子Ｒ−０、Ｒ−１、Ｒ−２、…、Ｒ
−ｉ、Ｒ−（ｉ＋１）、…、Ｒ−（ｎ−１）、Ｒ−ｎ、
Ｒ−（ｎ＋１）は、電源電圧ＶDDを示す電位点とグラン
ド電圧ＧＮＤを示す電位点との間に直列に接続されてい
る。尚、抵抗素子Ｒ−０、Ｒ−１、Ｒ−２、…、Ｒ−
ｉ、Ｒ−（ｉ＋１）、…、Ｒ−（ｎ−１）、Ｒ−ｎ、Ｒ
−（ｎ＋１）の順に電源電圧ＶDD側に接続されている。
また、抵抗Ｒ−ｉ、Ｒ−（ｉ＋１）同士の接続点に出力
用のパッドＰ−ＯＵＴが接続されている。
−ｉ、Ｒ−（ｉ＋１）、…、Ｒ−（ｎ−１）、Ｒ−ｎ、
Ｒ−（ｎ＋１）は、電源電圧ＶDDを示す電位点とグラン
ド電圧ＧＮＤを示す電位点との間に直列に接続されてい
る。尚、抵抗素子Ｒ−０、Ｒ−１、Ｒ−２、…、Ｒ−
ｉ、Ｒ−（ｉ＋１）、…、Ｒ−（ｎ−１）、Ｒ−ｎ、Ｒ
−（ｎ＋１）の順に電源電圧ＶDD側に接続されている。
また、抵抗Ｒ−ｉ、Ｒ−（ｉ＋１）同士の接続点に出力
用のパッドＰ−ＯＵＴが接続されている。
【０００４】ヒューズ素子Ｈ−１、Ｈ−２、…、Ｈ−
ｉ、Ｈ−（ｉ＋１）、…、Ｈ−（ｎ−１）、Ｈ−ｎは、
抵抗素子Ｒ−１、Ｒ−２、…、Ｒ−ｉ、Ｒ−（ｉ＋
１）、…、Ｒ−（ｎ−１）、Ｒ−ｎに並列にそれぞれ接
続されている。
ｉ、Ｈ−（ｉ＋１）、…、Ｈ−（ｎ−１）、Ｈ−ｎは、
抵抗素子Ｒ−１、Ｒ−２、…、Ｒ−ｉ、Ｒ−（ｉ＋
１）、…、Ｒ−（ｎ−１）、Ｒ−ｎに並列にそれぞれ接
続されている。
【０００５】そして、各ヒューズ素子Ｈ−１、Ｈ−２、
…、Ｈ−ｉ、Ｈ−（ｉ＋１）、…、Ｈ−（ｎ−１）、Ｈ
−ｎの電源電圧ＶDD側にはパッドＰ−１、Ｐ−２、Ｐ−
３、…、Ｐ−ｉ、Ｐ−（ｉ＋１）、…、Ｐ−（ｎ−
１）、Ｐ−ｎがそれぞれ接続されており、また、ヒュー
ズ素子Ｈ−ｎのグランド電圧ＧＮＤ側にはパッドＰ−
（ｎ＋１）が接続されている。
…、Ｈ−ｉ、Ｈ−（ｉ＋１）、…、Ｈ−（ｎ−１）、Ｈ
−ｎの電源電圧ＶDD側にはパッドＰ−１、Ｐ−２、Ｐ−
３、…、Ｐ−ｉ、Ｐ−（ｉ＋１）、…、Ｐ−（ｎ−
１）、Ｐ−ｎがそれぞれ接続されており、また、ヒュー
ズ素子Ｈ−ｎのグランド電圧ＧＮＤ側にはパッドＰ−
（ｎ＋１）が接続されている。
【０００６】以上の構成により、出力端子ＯＵＴからは
電源電圧ＶDDが抵抗素子Ｒ−０〜Ｒ−（ｎ＋１）によっ
て分圧されて出力されるが、ヒューズ素子Ｈ−ｋ（但
し、ｋ＝１、２、…、ｎである）が切断されていない場
合は、ヒューズ素子Ｈ−ｋが低抵抗であるため、抵抗素
子Ｒ−ｋが短絡された状態であるのに対して、ヒューズ
素子Ｈ−ｋが切断されると、抵抗素子Ｒ−ｋの短絡が解
除されるので、電源電圧ＶDDが分圧される分圧比が変化
する。
電源電圧ＶDDが抵抗素子Ｒ−０〜Ｒ−（ｎ＋１）によっ
て分圧されて出力されるが、ヒューズ素子Ｈ−ｋ（但
し、ｋ＝１、２、…、ｎである）が切断されていない場
合は、ヒューズ素子Ｈ−ｋが低抵抗であるため、抵抗素
子Ｒ−ｋが短絡された状態であるのに対して、ヒューズ
素子Ｈ−ｋが切断されると、抵抗素子Ｒ−ｋの短絡が解
除されるので、電源電圧ＶDDが分圧される分圧比が変化
する。
【０００７】そして、パッドＰ−ｋとパッドＰ−（ｋ＋
１）との間に所定の電圧が印加されると、ヒューズ素子
Ｈ−ｋに所定の電流が流れ、ヒューズ素子Ｈ−ｋが切断
される。したがって、適切な２つのパッド間に所定の電
圧を印加することによって、出力電圧を所望の値に調整
することができる。
１）との間に所定の電圧が印加されると、ヒューズ素子
Ｈ−ｋに所定の電流が流れ、ヒューズ素子Ｈ−ｋが切断
される。したがって、適切な２つのパッド間に所定の電
圧を印加することによって、出力電圧を所望の値に調整
することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来例の電圧出力回路装置では、ヒューズ素子を切断する
ためのパッドが（ヒューズ素子の数＋１）個必要となる
ため、ヒューズ素子の数に比例してチップ面積が大きく
なるという問題があった。また、パッケージ後に出力電
圧の調整を可能とするためには、ヒューズ素子を切断す
るための各パッドをピンに接続しておけなければならな
いので、新たに（ヒューズ素子の数＋１）個のピンを増
設する必要があり、ヒューズ素子の数に比例してピン数
が増大するという問題があった。
来例の電圧出力回路装置では、ヒューズ素子を切断する
ためのパッドが（ヒューズ素子の数＋１）個必要となる
ため、ヒューズ素子の数に比例してチップ面積が大きく
なるという問題があった。また、パッケージ後に出力電
圧の調整を可能とするためには、ヒューズ素子を切断す
るための各パッドをピンに接続しておけなければならな
いので、新たに（ヒューズ素子の数＋１）個のピンを増
設する必要があり、ヒューズ素子の数に比例してピン数
が増大するという問題があった。
【０００９】そこで、本発明は、チップ面積の縮小及び
ピン数の削減を実現した電圧出力回路装置を提供するこ
とを目的とする。
ピン数の削減を実現した電圧出力回路装置を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、複数の抵抗素子で電源電圧を分圧して
得られたアナログ電圧を出力するとともに、所定値以上
の電流を流すことによって切断することができ、また、
前記抵抗素子に比して抵抗値が充分小さいヒューズ素子
が前記抵抗素子に並列に接続されており、前記ヒューズ
素子を切断することによって出力するアナログ電圧の値
を調整することができる集積回路装置である電圧出力回
路装置において、前記ヒューズ素子に並列に接続された
スイッチング素子と、入力された信号に応じて前記スイ
ッチング素子のＯＮ／ＯＦＦを制御する制御手段とを設
けている。
め、本発明では、複数の抵抗素子で電源電圧を分圧して
得られたアナログ電圧を出力するとともに、所定値以上
の電流を流すことによって切断することができ、また、
前記抵抗素子に比して抵抗値が充分小さいヒューズ素子
が前記抵抗素子に並列に接続されており、前記ヒューズ
素子を切断することによって出力するアナログ電圧の値
を調整することができる集積回路装置である電圧出力回
路装置において、前記ヒューズ素子に並列に接続された
スイッチング素子と、入力された信号に応じて前記スイ
ッチング素子のＯＮ／ＯＦＦを制御する制御手段とを設
けている。
【００１１】この構成により、信号入力によりヒューズ
素子を切断することができるようになるので、ヒューズ
素子を切断するために必要なパッドの数を、ヒューズ素
子の数に関係なく一定とすることができる。
素子を切断することができるようになるので、ヒューズ
素子を切断するために必要なパッドの数を、ヒューズ素
子の数に関係なく一定とすることができる。
【００１２】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
ある電圧出力回路装置の構成を示す図である。同図にお
いて、Ｔｒ−０、Ｔｒ−１、Ｔｒ−２、…、Ｔｒ−ｉ、
Ｔｒ−（ｉ＋１）、…、Ｔｒ−（ｎ−１）、Ｔｒ−ｎ、
Ｔｒ−（ｎ＋１）はスイッチング手段としてのＭＯＳ型
トランジスタである。Ｄはデコーダである。尚、従来技
術として図３に示した電圧出力回路装置と同一部分には
同一符号を付して説明を省略する。
を参照しながら説明する。図１は本発明の一実施形態で
ある電圧出力回路装置の構成を示す図である。同図にお
いて、Ｔｒ−０、Ｔｒ−１、Ｔｒ−２、…、Ｔｒ−ｉ、
Ｔｒ−（ｉ＋１）、…、Ｔｒ−（ｎ−１）、Ｔｒ−ｎ、
Ｔｒ−（ｎ＋１）はスイッチング手段としてのＭＯＳ型
トランジスタである。Ｄはデコーダである。尚、従来技
術として図３に示した電圧出力回路装置と同一部分には
同一符号を付して説明を省略する。
【００１３】トランジスタＴｒ−ｋ（但し、ｋ＝１、
２、…、ｎである）は、ヒューズ素子Ｈ−ｋに並列に接
続されている。トランジスタＴｒ−０、Ｔｒ−（ｎ＋
１）はそれぞれ抵抗素子Ｒ−０、Ｒ−（ｎ＋１）に並列
に接続されている。
２、…、ｎである）は、ヒューズ素子Ｈ−ｋに並列に接
続されている。トランジスタＴｒ−０、Ｔｒ−（ｎ＋
１）はそれぞれ抵抗素子Ｒ−０、Ｒ−（ｎ＋１）に並列
に接続されている。
【００１４】ここで、トランジスタＴｒ−０及びトラン
ジスタＴｒ−（ｎ＋１）がＯＦＦである場合には、抵抗
素子Ｒ−０及びＲ−（ｎ＋１）を介して直列に接続され
たｎ個のヒューズ素子Ｈ−１〜Ｈ−ｎに電流が流れる
が、抵抗Ｒ−０及びＲ−（ｎ＋１）の抵抗値が大きいた
め、その電流値は小さく、各ヒューズ素子が切断される
ことはない。
ジスタＴｒ−（ｎ＋１）がＯＦＦである場合には、抵抗
素子Ｒ−０及びＲ−（ｎ＋１）を介して直列に接続され
たｎ個のヒューズ素子Ｈ−１〜Ｈ−ｎに電流が流れる
が、抵抗Ｒ−０及びＲ−（ｎ＋１）の抵抗値が大きいた
め、その電流値は小さく、各ヒューズ素子が切断される
ことはない。
【００１５】尚、本実施形態では、トランジスタのみが
並列に接続された抵抗素子は、抵抗素子Ｒ−０及びＲ−
（ｎ＋１）の２つであるが、その他の２つの抵抗素子で
あってもよい。また、トランジスタのみが並列に接続さ
れた抵抗素子の数は、それらの抵抗素子を介して直列に
接続された複数のヒューズ素子に電流が流れても、各ヒ
ューズ素子が切断されないように、設定すればよい。
並列に接続された抵抗素子は、抵抗素子Ｒ−０及びＲ−
（ｎ＋１）の２つであるが、その他の２つの抵抗素子で
あってもよい。また、トランジスタのみが並列に接続さ
れた抵抗素子の数は、それらの抵抗素子を介して直列に
接続された複数のヒューズ素子に電流が流れても、各ヒ
ューズ素子が切断されないように、設定すればよい。
【００１６】一方、トランジスタＴｒ−０及びトランジ
スタＴｒ−（ｎ＋１）がＯＮすると、抵抗素子Ｒ−０及
びＲ−（ｎ＋１）が短絡され、直列に接続されたｎ個の
ヒューズ素子Ｈ−１〜Ｈ−ｎに電流が流れるが、ヒュー
ズ素子Ｈ−１〜Ｈ−ｎのうち、並列に接続されたトラン
ジスタがＯＮしているヒューズ素子についてはトランジ
スタで短絡されるため切断されないが、並列に接続され
たトランジスタがＯＦＦしているヒューズ素子について
は所定値以上の電流が流れて切断される。
スタＴｒ−（ｎ＋１）がＯＮすると、抵抗素子Ｒ−０及
びＲ−（ｎ＋１）が短絡され、直列に接続されたｎ個の
ヒューズ素子Ｈ−１〜Ｈ−ｎに電流が流れるが、ヒュー
ズ素子Ｈ−１〜Ｈ−ｎのうち、並列に接続されたトラン
ジスタがＯＮしているヒューズ素子についてはトランジ
スタで短絡されるため切断されないが、並列に接続され
たトランジスタがＯＦＦしているヒューズ素子について
は所定値以上の電流が流れて切断される。
【００１７】次に、デコーダＤについて説明する。デコ
ーダＤは、クロック信号ＣＬＫを入力する端子ＴCLK、
データ信号ＤＡＴＡを入力する端子ＴDATA、ストローブ
信号ＳＴＲＢを入力する端子ＴSTRB、及び、モード信号
ＭＯＤＥを入力する端子ＴMODEを有しており、これら４
つの入力端子に入力される信号に基づいてトランジスタ
Ｔｒ−０〜Ｔｒ−（ｎ＋１）のゲートに電圧を印加し
て、各トランジスタＴｒ−０〜Ｔｒ−（ｎ＋１）のＯＮ
／ＯＦＦを制御する。尚、クロック信号ＣＬＫ、データ
信号ＤＡＴＡ、ストローブ信号ＳＴＲＢ、及び、モード
信号ＭＯＤＥは１ビットのデジタル信号である。
ーダＤは、クロック信号ＣＬＫを入力する端子ＴCLK、
データ信号ＤＡＴＡを入力する端子ＴDATA、ストローブ
信号ＳＴＲＢを入力する端子ＴSTRB、及び、モード信号
ＭＯＤＥを入力する端子ＴMODEを有しており、これら４
つの入力端子に入力される信号に基づいてトランジスタ
Ｔｒ−０〜Ｔｒ−（ｎ＋１）のゲートに電圧を印加し
て、各トランジスタＴｒ−０〜Ｔｒ−（ｎ＋１）のＯＮ
／ＯＦＦを制御する。尚、クロック信号ＣＬＫ、データ
信号ＤＡＴＡ、ストローブ信号ＳＴＲＢ、及び、モード
信号ＭＯＤＥは１ビットのデジタル信号である。
【００１８】具体的には、モード信号ＭＯＤＥが通常モ
ードを示すとき（例えばモード信号ＭＯＤＥがローレベ
ルであるとき）には、トランジスタＴｒ−０〜Ｔｒ−
（ｎ＋１）の全てをＯＦＦにする。
ードを示すとき（例えばモード信号ＭＯＤＥがローレベ
ルであるとき）には、トランジスタＴｒ−０〜Ｔｒ−
（ｎ＋１）の全てをＯＦＦにする。
【００１９】一方、モード信号ＭＯＤＥが設定モードを
示すとき（例えばモード信号ＭＯＤＥがハイレベルであ
るとき）には、以下のような動作を行う。まず、データ
信号ＤＡＴＡをクロック信号ＣＬＫに同期して取り込ん
で記憶するとともに、記憶した内容に基づいて切断すべ
きヒューズ素子を把握し、切断すべきヒューズ素子に並
列に接続されたトランジスタの全てをＯＦＦにし、それ
以外のヒューズ素子をＯＮにする。そして、ストローブ
信号ＳＴＲＢに同期して（例えばストローブ信号ＳＴＲ
Ｂのローレベルからハイレベルへの立ち上がりで）、ト
ランジスタＴｒ−０及びＴｒ−（ｎ＋１）をＯＮにす
る。
示すとき（例えばモード信号ＭＯＤＥがハイレベルであ
るとき）には、以下のような動作を行う。まず、データ
信号ＤＡＴＡをクロック信号ＣＬＫに同期して取り込ん
で記憶するとともに、記憶した内容に基づいて切断すべ
きヒューズ素子を把握し、切断すべきヒューズ素子に並
列に接続されたトランジスタの全てをＯＦＦにし、それ
以外のヒューズ素子をＯＮにする。そして、ストローブ
信号ＳＴＲＢに同期して（例えばストローブ信号ＳＴＲ
Ｂのローレベルからハイレベルへの立ち上がりで）、ト
ランジスタＴｒ−０及びＴｒ−（ｎ＋１）をＯＮにす
る。
【００２０】以上の構成により、本実施形態の電圧出力
回路装置では、例えば図２に示すようなタイミングでク
ロック信号ＣＬＫ、データ信号ＤＡＴＡ、ストローブ信
号ＳＴＲＢ、及び、モード信号ＭＯＤＥをデコーダＤに
入力すると、クロック信号ＣＬＫの各立ち上がり（図２
中のＥ点）でデータ信号ＤＡＴＡが示すデータＤ0、
Ｄ1、…、ＤNが取り込まれて記憶され、図２中のＣ点ま
でに、トランジスタＴｒ−１〜Ｔｒ−ｎのうち、切断す
べきヒューズ素子に並列に接続されたトランジスタがＯ
ＦＦになるとともに、その他のトランジスタがＯＮにな
り、そして、図２中のＣ点でトランジスタＴｒ−０及び
Ｔｒ−（ｎ＋１）がＯＮになり、切断すべきヒューズ素
子の全てが一度に切断される。尚、切断すべきヒューズ
素子は、記憶されたデータＤ0、Ｄ1、…、ＤNに基づい
て把握される。
回路装置では、例えば図２に示すようなタイミングでク
ロック信号ＣＬＫ、データ信号ＤＡＴＡ、ストローブ信
号ＳＴＲＢ、及び、モード信号ＭＯＤＥをデコーダＤに
入力すると、クロック信号ＣＬＫの各立ち上がり（図２
中のＥ点）でデータ信号ＤＡＴＡが示すデータＤ0、
Ｄ1、…、ＤNが取り込まれて記憶され、図２中のＣ点ま
でに、トランジスタＴｒ−１〜Ｔｒ−ｎのうち、切断す
べきヒューズ素子に並列に接続されたトランジスタがＯ
ＦＦになるとともに、その他のトランジスタがＯＮにな
り、そして、図２中のＣ点でトランジスタＴｒ−０及び
Ｔｒ−（ｎ＋１）がＯＮになり、切断すべきヒューズ素
子の全てが一度に切断される。尚、切断すべきヒューズ
素子は、記憶されたデータＤ0、Ｄ1、…、ＤNに基づい
て把握される。
【００２１】したがって、クロック信号ＣＬＫ、データ
信号ＤＡＴＡ、ストローブ信号ＳＴＲＢ、及び、モード
信号ＭＯＤＥの４つの信号を適切なタイミングで入力
し、且つ、データ信号ＤＡＴＡとして適切な信号を入力
することによって、出力電圧を所望の値に調整すること
ができる。
信号ＤＡＴＡ、ストローブ信号ＳＴＲＢ、及び、モード
信号ＭＯＤＥの４つの信号を適切なタイミングで入力
し、且つ、データ信号ＤＡＴＡとして適切な信号を入力
することによって、出力電圧を所望の値に調整すること
ができる。
【００２２】このように、信号入力によってヒューズ素
子を切断することができるようになるので、ヒューズ素
子を切断するために必要となるパッドとしては、ヒュー
ズ素子の数に関係なく、デコーダＤに入力する４つの信
号ＣＬＫ、ＤＡＴＡ、ＳＴＲＢ、ＭＯＤＥ信号をそれぞ
れ入力するための４つのパッドＰ−ＣＬＫ、Ｐ−ＤＡＴ
Ａ、Ｐ−ＳＴＲＢ、Ｐ−ＭＯＤＥで済むので、チップ面
積を縮小することができる。また、パッケージ後に出力
電圧の調整を可能とする場合も、４つのパッドに接続さ
れる４つのピンを増設するだけでよいので、ピン数を削
減することができる。
子を切断することができるようになるので、ヒューズ素
子を切断するために必要となるパッドとしては、ヒュー
ズ素子の数に関係なく、デコーダＤに入力する４つの信
号ＣＬＫ、ＤＡＴＡ、ＳＴＲＢ、ＭＯＤＥ信号をそれぞ
れ入力するための４つのパッドＰ−ＣＬＫ、Ｐ−ＤＡＴ
Ａ、Ｐ−ＳＴＲＢ、Ｐ−ＭＯＤＥで済むので、チップ面
積を縮小することができる。また、パッケージ後に出力
電圧の調整を可能とする場合も、４つのパッドに接続さ
れる４つのピンを増設するだけでよいので、ピン数を削
減することができる。
【００２３】尚、本実施形態の電圧出力回路装置では、
切断すべきヒューズ素子の全てを一度に切断するように
なっているが、例えば、トランジスタＴｒ−１〜Ｔｒ−
ｎを全てＯＮにした状態で、トランジスタＴｒ−０及び
Ｔｒ−（ｎ＋１）をＯＮにし、その後、トランジスタＴ
ｒ−１〜Ｔｒ−ｎのうち、切断すべきヒューズ素子に並
列に接続されたトランジスタを１つずつ順次ＯＦＦにす
ることによって、ヒューズ素子を１つずつ切断するよう
にしてもよい。
切断すべきヒューズ素子の全てを一度に切断するように
なっているが、例えば、トランジスタＴｒ−１〜Ｔｒ−
ｎを全てＯＮにした状態で、トランジスタＴｒ−０及び
Ｔｒ−（ｎ＋１）をＯＮにし、その後、トランジスタＴ
ｒ−１〜Ｔｒ−ｎのうち、切断すべきヒューズ素子に並
列に接続されたトランジスタを１つずつ順次ＯＦＦにす
ることによって、ヒューズ素子を１つずつ切断するよう
にしてもよい。
【００２４】その他には、ヒューズ素子の数が多く、あ
るいは、電源電圧ＶDDが低く、切断すべきヒューズ素子
の全てを一度に切断しようとすると、ヒューズ素子を切
断するのに充分な電流が流れない虞がある場合は、切断
すべきヒューズ素子の数が閾値を越えているか否かを判
定し、閾値を越えていない場合は、切断すべきヒューズ
素子の全てを一度に切断し、一方、閾値を越えている場
合は、切断すべきヒューズ素子の数に応じた回数に分け
てヒューズ素子を順次切断するようにしてもよい。
るいは、電源電圧ＶDDが低く、切断すべきヒューズ素子
の全てを一度に切断しようとすると、ヒューズ素子を切
断するのに充分な電流が流れない虞がある場合は、切断
すべきヒューズ素子の数が閾値を越えているか否かを判
定し、閾値を越えていない場合は、切断すべきヒューズ
素子の全てを一度に切断し、一方、閾値を越えている場
合は、切断すべきヒューズ素子の数に応じた回数に分け
てヒューズ素子を順次切断するようにしてもよい。
【００２５】
【発明の効果】以上説明したように、本発明の電圧出力
回路装置によれば、信号入力によりヒューズ素子を切断
することができるようになるので、ヒューズ素子を切断
するために必要なパッドの数を、ヒューズ素子の数に関
係なく一定とすることができ、これにより、チップ面積
の縮小及びピン数の削減を実現することができる。ま
た、パッケージ後でもヒューズ素子を切断することが可
能なので、実装後でもトリミングすることが可能とな
る。さらに、一度電圧値を設定した後でも、切断してい
ないヒューズ素子を用いて電圧値の再設定も可能なの
で、経時的な変化を減少させることも可能になる。
回路装置によれば、信号入力によりヒューズ素子を切断
することができるようになるので、ヒューズ素子を切断
するために必要なパッドの数を、ヒューズ素子の数に関
係なく一定とすることができ、これにより、チップ面積
の縮小及びピン数の削減を実現することができる。ま
た、パッケージ後でもヒューズ素子を切断することが可
能なので、実装後でもトリミングすることが可能とな
る。さらに、一度電圧値を設定した後でも、切断してい
ないヒューズ素子を用いて電圧値の再設定も可能なの
で、経時的な変化を減少させることも可能になる。
【図１】 本発明の一実施形態である電圧出力回路装置
の構成を示す図である。
の構成を示す図である。
【図２】 デコーダに入力される各信号のタイミングチ
ャートである。
ャートである。
【図３】 従来例の電圧出力回路装置の構成を示す図で
ある。
ある。
Ｒ−０〜Ｒ−（ｎ＋１） 抵抗素子（高抵抗） Ｈ−１〜Ｈ−ｎ ヒューズ素子（低抵抗） Ｔｒ−０〜Ｔｒ（ｎ＋１） トランジスタ Ｄ デコーダ
Claims (1)
- 【請求項１】 複数の抵抗素子で電源電圧を分圧して得
られたアナログ電圧を出力するとともに、所定値以上の
電流を流すことによって切断することができ、また、前
記抵抗素子に比して抵抗値が充分小さいヒューズ素子が
前記抵抗素子に並列に接続されており、前記ヒューズ素
子を切断することによって出力するアナログ電圧の値を
調整することができる集積回路装置である電圧出力回路
装置において、 前記ヒューズ素子に並列に接続されたスイッチング素子
と、入力された信号に応じて前記スイッチング素子のＯ
Ｎ／ＯＦＦを制御する制御手段とを有することを特徴と
する電圧出力回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18834299A JP3856599B2 (ja) | 1999-07-02 | 1999-07-02 | 電圧出力回路装置 |
| US09/605,055 US6359428B1 (en) | 1999-07-02 | 2000-06-28 | Semiconductor integrated circuit device having an output voltage setting function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18834299A JP3856599B2 (ja) | 1999-07-02 | 1999-07-02 | 電圧出力回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001014040A true JP2001014040A (ja) | 2001-01-19 |
| JP3856599B2 JP3856599B2 (ja) | 2006-12-13 |
Family
ID=16221950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18834299A Expired - Fee Related JP3856599B2 (ja) | 1999-07-02 | 1999-07-02 | 電圧出力回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6359428B1 (ja) |
| JP (1) | JP3856599B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007086980A (ja) * | 2005-09-21 | 2007-04-05 | Ricoh Co Ltd | トランジスタ駆動回路、トランジスタ駆動方法及び定電圧回路 |
| JP2007306654A (ja) * | 2006-05-09 | 2007-11-22 | Rohm Co Ltd | 充電制御回路、充電電流補正方法ならびにそれらを用いた充電回路および電子機器 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621324B2 (en) * | 2002-02-19 | 2003-09-16 | International Business Machines Corporation | Redundant antifuse segments for improved programming efficiency |
| JP3843974B2 (ja) * | 2003-09-29 | 2006-11-08 | セイコーエプソン株式会社 | 表示駆動回路 |
| CN101093400B (zh) * | 2006-06-19 | 2011-07-06 | 群联电子股份有限公司 | 可程序的侦测调整器 |
| US7721119B2 (en) | 2006-08-24 | 2010-05-18 | International Business Machines Corporation | System and method to optimize multi-core microprocessor performance using voltage offsets |
| TWI328150B (en) * | 2007-03-06 | 2010-08-01 | Neotec Semiconductor Ltd | Binary bidirectional trimming circuit |
| CN101644937B (zh) * | 2008-08-04 | 2011-11-16 | 新德科技股份有限公司 | 一种利用可调式熔丝调整参考电压的电路 |
| JP5437871B2 (ja) * | 2010-03-18 | 2014-03-12 | セイコーインスツル株式会社 | 分圧回路及び半導体装置 |
| TWI484313B (zh) * | 2013-08-05 | 2015-05-11 | Nuvoton Technology Corp | 參考電壓產生電路及其具負電荷保護機制之電壓調整裝置 |
| US20200373109A1 (en) * | 2019-05-21 | 2020-11-26 | Rosemount Aerospace, Inc. | Fuse assembly and method of making |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2701836B2 (ja) * | 1985-03-14 | 1998-01-21 | オムロン株式会社 | 回路折抗値調整方法 |
| US5838076A (en) * | 1996-11-21 | 1998-11-17 | Pacesetter, Inc. | Digitally controlled trim circuit |
| JP2871661B1 (ja) * | 1998-01-10 | 1999-03-17 | ローム株式会社 | 半導体装置 |
-
1999
- 1999-07-02 JP JP18834299A patent/JP3856599B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-28 US US09/605,055 patent/US6359428B1/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007086980A (ja) * | 2005-09-21 | 2007-04-05 | Ricoh Co Ltd | トランジスタ駆動回路、トランジスタ駆動方法及び定電圧回路 |
| JP2007306654A (ja) * | 2006-05-09 | 2007-11-22 | Rohm Co Ltd | 充電制御回路、充電電流補正方法ならびにそれらを用いた充電回路および電子機器 |
| US7898217B2 (en) | 2006-05-09 | 2011-03-01 | Rohm Co., Ltd. | Charge control circuit |
| JP4668836B2 (ja) * | 2006-05-09 | 2011-04-13 | ローム株式会社 | 充電制御回路ならびにそれらを用いた充電回路および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6359428B1 (en) | 2002-03-19 |
| JP3856599B2 (ja) | 2006-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4825099A (en) | Feedback-controlled current output driver having reduced current surge | |
| US6771097B1 (en) | Series terminated CMOS output driver with impedance calibration | |
| US7541787B2 (en) | Transistor drive circuit, constant voltage circuit, and method thereof using a plurality of error amplifying circuits to effectively drive a power transistor | |
| JP2001014040A (ja) | 電圧出力回路装置 | |
| JP6324687B2 (ja) | モータ駆動回路 | |
| TW201037974A (en) | System and method for using an integrated circuit pin as both a current limiting input and an open-drain output | |
| US7508236B2 (en) | Line driver device | |
| US9429629B1 (en) | Electronic loads | |
| US6380777B1 (en) | Output driver having controlled slew rate | |
| WO2020217925A1 (ja) | 半導体集積回路装置および半導体集積回路装置の検査方法 | |
| US8587358B2 (en) | Semiconductor integrated circuit including variable resistor circuit | |
| JP2004510381A (ja) | 電子回路においてデータ依存性のある電源電流を補償する手段 | |
| US6580359B1 (en) | Selectable input buffer control system | |
| JPH0432092A (ja) | 半導体集積メモリ回路 | |
| US7609105B2 (en) | Voltage level generating device | |
| JP2003124799A5 (ja) | ||
| US20240136005A1 (en) | Semiconductor device and voltage application method | |
| JP2000022517A (ja) | 低消費電力ドライバ回路 | |
| JP3065440B2 (ja) | 電源出力補正法 | |
| US6882183B2 (en) | Multi-level output circuit | |
| JP2004096036A (ja) | 抵抗装置、該抵抗装置のトリミング方法、及び電源回路 | |
| JPH02283123A (ja) | 半導体装置 | |
| JP2023020994A (ja) | 高電圧保護とインピーダンス制御とを備えたマルチドライバアーキテクチャの装置 | |
| JPH0349417A (ja) | 半導体集積回路 | |
| JP5353684B2 (ja) | 電気回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060828 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060912 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060912 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |