JP2001013909A - プラズマディスプレイパネルの駆動方法 - Google Patents
プラズマディスプレイパネルの駆動方法Info
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Abstract
(57)【要約】
【課題】 ＡＬＩＳ方式により駆動されるＰＤＰにおい
て、走査電極を駆動する駆動素子数を低減して装置の小
型化及び低コスト化を図る。 【解決手段】 ＰＤＰの複数の走査電極を、複数のブロ
ックに分割し、１つのブロックを、電極ｘ１〜ｘ６と電
極ｙ１〜ｙ６から構成し、さらに電極ｘ１〜ｘ６に異な
るタイミングで走査パルスを印加する素子１ＸＸ〜６Ｘ
Ｘを各ブロック共通に設け、かつ電極ｙ１，ｙ３，ｙ５
を駆動する素子１ＹＹと、電極ｙ２，ｙ４，ｙ６を駆動
する素子２ＹＹを各ブロック毎に設け、奇数フィールド
表示の場合は、素子１ＹＹ及び２ＹＹの各出力タイミン
グをそれぞれ素子１ＸＸ，３ＸＸ，５ＸＸ及び２ＸＸ，
４ＸＸ，６ＸＸのタイミングに一致させ、偶数フィール
ド表示の場合は、素子１ＹＹ及び２ＹＹの各出力タイミ
ングをそれぞれ素子２ＸＸ，４ＸＸ，６ＸＸ及び１Ｘ
Ｘ，３ＸＸ，５ＸＸのタイミングに一致させる。
て、走査電極を駆動する駆動素子数を低減して装置の小
型化及び低コスト化を図る。 【解決手段】 ＰＤＰの複数の走査電極を、複数のブロ
ックに分割し、１つのブロックを、電極ｘ１〜ｘ６と電
極ｙ１〜ｙ６から構成し、さらに電極ｘ１〜ｘ６に異な
るタイミングで走査パルスを印加する素子１ＸＸ〜６Ｘ
Ｘを各ブロック共通に設け、かつ電極ｙ１，ｙ３，ｙ５
を駆動する素子１ＹＹと、電極ｙ２，ｙ４，ｙ６を駆動
する素子２ＹＹを各ブロック毎に設け、奇数フィールド
表示の場合は、素子１ＹＹ及び２ＹＹの各出力タイミン
グをそれぞれ素子１ＸＸ，３ＸＸ，５ＸＸ及び２ＸＸ，
４ＸＸ，６ＸＸのタイミングに一致させ、偶数フィール
ド表示の場合は、素子１ＹＹ及び２ＹＹの各出力タイミ
ングをそれぞれ素子２ＸＸ，４ＸＸ，６ＸＸ及び１Ｘ
Ｘ，３ＸＸ，５ＸＸのタイミングに一致させる。
Description
【０００１】
【発明の属する技術分野】本発明は、表面表示装置の１
つであるプラズマディスプレイパネルに関し、特にイン
ターレース表示を行うプラズマディスプレイパネルの駆
動方法に関する。
つであるプラズマディスプレイパネルに関し、特にイン
ターレース表示を行うプラズマディスプレイパネルの駆
動方法に関する。
【０００２】
【従来の技術】近年、プラズマディスプレイパネル（以
下、ＰＤＰ）では、ハイビジョン向けやＨＤＴＶ（ｈｉ
ｇｈ ｄｅｆｉｎｉｔｉｏｎ ｔｅｌｅｖｉｓｉｏｎ）
向けのＰＤＰを実現するために、ＡＬＩＳ方式（Ａｌｔ
ｅｒｎａｔｅ Ｌｉｇｈｔｉｎｇ ｏｆ Ｓｕｒｆａｃ
ｅ Ｍｅｔｈｏｄ）と呼ばれる駆動方式が導入されつつ
ある。
下、ＰＤＰ）では、ハイビジョン向けやＨＤＴＶ（ｈｉ
ｇｈ ｄｅｆｉｎｉｔｉｏｎ ｔｅｌｅｖｉｓｉｏｎ）
向けのＰＤＰを実現するために、ＡＬＩＳ方式（Ａｌｔ
ｅｒｎａｔｅ Ｌｉｇｈｔｉｎｇ ｏｆ Ｓｕｒｆａｃ
ｅ Ｍｅｔｈｏｄ）と呼ばれる駆動方式が導入されつつ
ある。
【０００３】図４はこのようなＰＤＰの構造を模式的に
示す断面図である。ＰＤＰ１には、表示電極１３ａ〜１
３ｆが保護膜１４により覆われた前面基板１１と、アド
レス電極１５が蛍光体１６により覆われた背面基板１２
とが放電空間を介して対向して設けられている。そし
て、例えば表示電極１３ａとアドレス電極１５間に電圧
が印加されると、表示電極１３ａとアドレス電極１５の
間の放電空間においてアドレス放電が行われて壁電荷が
形成され、続いて隣接する各表示電極１３ａ，１３ｂ間
に電圧が印加されて維持放電が行われる。
示す断面図である。ＰＤＰ１には、表示電極１３ａ〜１
３ｆが保護膜１４により覆われた前面基板１１と、アド
レス電極１５が蛍光体１６により覆われた背面基板１２
とが放電空間を介して対向して設けられている。そし
て、例えば表示電極１３ａとアドレス電極１５間に電圧
が印加されると、表示電極１３ａとアドレス電極１５の
間の放電空間においてアドレス放電が行われて壁電荷が
形成され、続いて隣接する各表示電極１３ａ，１３ｂ間
に電圧が印加されて維持放電が行われる。
【０００４】図５はこうしたＰＤＰ１の平面の構成を示
す図であり、各表示電極１３ａ〜１３ｆが平行に配置さ
れていると共に、各表示電極１３ａ〜１３ｆに直交して
各アドレス電極１５が配置されている。ここで、それぞ
れ隣接する２つの表示電極１３を順に表示ラインＬ１〜
Ｌ５とすると、前記ＡＬＩＳ方式のＰＤＰでは奇数の表
示ラインＬ１，Ｌ３，Ｌ５に対する表示と、偶数の表示
ラインＬ２，Ｌ４に対する表示とが交互に行われる。
す図であり、各表示電極１３ａ〜１３ｆが平行に配置さ
れていると共に、各表示電極１３ａ〜１３ｆに直交して
各アドレス電極１５が配置されている。ここで、それぞ
れ隣接する２つの表示電極１３を順に表示ラインＬ１〜
Ｌ５とすると、前記ＡＬＩＳ方式のＰＤＰでは奇数の表
示ラインＬ１，Ｌ３，Ｌ５に対する表示と、偶数の表示
ラインＬ２，Ｌ４に対する表示とが交互に行われる。
【０００５】ところで、奇数の表示ラインの表示を行う
場合は、選択したアドレス電極１５との間でアドレス放
電を行った後、図６（ａ）に示すように表示電極１３
ａ，１３ｂ間に電圧Ｖｓを印加して維持放電を行うこと
により奇数の表示ラインＬ１の表示を行う。また、奇数
の表示ラインＬ３については選択したアドレス電極１５
との間でアドレス放電を行った後、表示ラインＬ１と同
時に、表示電極１３ｄ，１３ｃ間に電圧Ｖｓを印加して
維持放電を行うことにより表示を行う。この場合、表示
を行わない偶数ラインＬ２に位置する表示電極１３ｂ，
１３ｃは同電位のグランドレベルに設定する。
場合は、選択したアドレス電極１５との間でアドレス放
電を行った後、図６（ａ）に示すように表示電極１３
ａ，１３ｂ間に電圧Ｖｓを印加して維持放電を行うこと
により奇数の表示ラインＬ１の表示を行う。また、奇数
の表示ラインＬ３については選択したアドレス電極１５
との間でアドレス放電を行った後、表示ラインＬ１と同
時に、表示電極１３ｄ，１３ｃ間に電圧Ｖｓを印加して
維持放電を行うことにより表示を行う。この場合、表示
を行わない偶数ラインＬ２に位置する表示電極１３ｂ，
１３ｃは同電位のグランドレベルに設定する。
【０００６】一方、偶数の表示ラインＬ２の表示を行う
場合は、選択したアドレス電極１５との間でアドレス放
電を行った後、図６（ｂ）に示すように表示電極１３ｂ
に電圧Ｖｓを印加して維持放電を行うことにより表示を
行う。このとき、表示を行わない奇数ラインＬ１の表示
電極１３ａ，１３ｂは同電位の電圧Ｖｓに設定され、奇
数ラインＬ３の表示電極１３ｃ，１３ｄも同電位のグラ
ンドレベルに設定される。
場合は、選択したアドレス電極１５との間でアドレス放
電を行った後、図６（ｂ）に示すように表示電極１３ｂ
に電圧Ｖｓを印加して維持放電を行うことにより表示を
行う。このとき、表示を行わない奇数ラインＬ１の表示
電極１３ａ，１３ｂは同電位の電圧Ｖｓに設定され、奇
数ラインＬ３の表示電極１３ｃ，１３ｄも同電位のグラ
ンドレベルに設定される。
【０００７】図７はＰＤＰ及びＰＤＰの電極を駆動する
駆動回路の構成を示すブロック図である。図中のｘ１〜
ｘ９及びｙ１〜ｙ８は表示電極（即ち、図５の表示電極
１３ａ，１３ｃ，１３ｅ及び表示電極１３ｂ，１３ｄ，
１３ｆに相当）を示し、ｘ１とｙ１，ｘ２とｙ２，ｘ３
とｙ３といったような隣接する２つの表示電極により上
述の表示ラインが構成される。また、２１はアドレス駆
動用ＩＣであり、各アドレス電極１５を駆動する駆動素
子Ａ１〜Ａ７からなる。また、２２は走査電極である表
示電極ｙ１〜ｙ８を駆動する走査駆動用ＩＣであり、各
表示電極ｙ１〜ｙ８をそれぞれ駆動する駆動素子Ｓ１〜
Ｓ８からなる。
駆動回路の構成を示すブロック図である。図中のｘ１〜
ｘ９及びｙ１〜ｙ８は表示電極（即ち、図５の表示電極
１３ａ，１３ｃ，１３ｅ及び表示電極１３ｂ，１３ｄ，
１３ｆに相当）を示し、ｘ１とｙ１，ｘ２とｙ２，ｘ３
とｙ３といったような隣接する２つの表示電極により上
述の表示ラインが構成される。また、２１はアドレス駆
動用ＩＣであり、各アドレス電極１５を駆動する駆動素
子Ａ１〜Ａ７からなる。また、２２は走査電極である表
示電極ｙ１〜ｙ８を駆動する走査駆動用ＩＣであり、各
表示電極ｙ１〜ｙ８をそれぞれ駆動する駆動素子Ｓ１〜
Ｓ８からなる。
【０００８】なお、図７において、駆動回路３１ａは各
表示電極ｘ１，ｘ３，ｘ５，・・・に接続されこれらの
表示電極を駆動する。また、駆動回路３２ａは各表示電
極ｘ２，ｘ４，ｘ６，・・・に接続されこれらの表示電
極を駆動する。さらに、駆動回路４１ａは各駆動素子Ｓ
１，Ｓ３，Ｓ５，・・・に接続されてこれらを駆動する
とともに、駆動回路４１ｂは各駆動素子Ｓ２，Ｓ４，Ｓ
６，・・・に接続されてこれらを駆動する。図７では、
駆動素子Ａ３に接続されたアドレス電極１５とそれぞれ
直交する表示ラインＬ１（即ち、表示電極ｘ１とｙ１か
らなる表示ライン），表示ラインＬ２（即ち、表示電極
ｘ２とｙ２からなる表示ライン）及び表示ラインＬ３
（即ち、表示電極ｘ３とｙ３からなる表示ライン）にそ
れぞれ電圧が印加され、符号ｔａ，ｔｂ，ｔｃで示され
る位置でアドレス放電及び維持放電が行われる例を示し
ている。
表示電極ｘ１，ｘ３，ｘ５，・・・に接続されこれらの
表示電極を駆動する。また、駆動回路３２ａは各表示電
極ｘ２，ｘ４，ｘ６，・・・に接続されこれらの表示電
極を駆動する。さらに、駆動回路４１ａは各駆動素子Ｓ
１，Ｓ３，Ｓ５，・・・に接続されてこれらを駆動する
とともに、駆動回路４１ｂは各駆動素子Ｓ２，Ｓ４，Ｓ
６，・・・に接続されてこれらを駆動する。図７では、
駆動素子Ａ３に接続されたアドレス電極１５とそれぞれ
直交する表示ラインＬ１（即ち、表示電極ｘ１とｙ１か
らなる表示ライン），表示ラインＬ２（即ち、表示電極
ｘ２とｙ２からなる表示ライン）及び表示ラインＬ３
（即ち、表示電極ｘ３とｙ３からなる表示ライン）にそ
れぞれ電圧が印加され、符号ｔａ，ｔｂ，ｔｃで示され
る位置でアドレス放電及び維持放電が行われる例を示し
ている。
【０００９】図８は、図７に示す各駆動回路の表示電極
の駆動タイミングを示すタイムチャートである。まず、
アドレス放電を行い点灯する画素を選択するアドレス期
間から始まる。ここで、奇数表示ラインである表示ライ
ンＬ１の表示を行う場合、表示ラインＬ１の一方の表示
電極ｙ１に図８（ａ）の時点で走査パルスを加えてア
ドレス電極１５との間でアドレス放電を引き起こす。そ
の直後に表示ラインＬ１の他方の電極ｘ１に高電圧を加
えることにより、アドレス電極１５と電極ｙ１間で発生
したアドレス放電は終了する。
の駆動タイミングを示すタイムチャートである。まず、
アドレス放電を行い点灯する画素を選択するアドレス期
間から始まる。ここで、奇数表示ラインである表示ライ
ンＬ１の表示を行う場合、表示ラインＬ１の一方の表示
電極ｙ１に図８（ａ）の時点で走査パルスを加えてア
ドレス電極１５との間でアドレス放電を引き起こす。そ
の直後に表示ラインＬ１の他方の電極ｘ１に高電圧を加
えることにより、アドレス電極１５と電極ｙ１間で発生
したアドレス放電は終了する。
【００１０】続いて電極ｘ１と電極ｙ１間で放電が行わ
れ、壁電荷と呼ばれる維持放電に必要な電荷が電極ｘ１
とｙ１間に形成される。ここで表示が行われない表示ラ
インＬ２には壁電荷が形成されないように表示ラインＬ
２の他方の電極ｘ２の電位を低くする。
れ、壁電荷と呼ばれる維持放電に必要な電荷が電極ｘ１
とｙ１間に形成される。ここで表示が行われない表示ラ
インＬ２には壁電荷が形成されないように表示ラインＬ
２の他方の電極ｘ２の電位を低くする。
【００１１】次に維持放電を行い、パネル全面を発光さ
せる表示期間に移る。この場合、ラインＬ２に放電が発
生しないように０Ｖにする。そして、電極ｘ１に電圧Ｖ
ｓの維持パルスを印加し、電極ｙ１を０Ｖにして電極ｘ
１，ｙ１間で維持放電を発生させる（図８（ｂ）の時点
）。このときラインＬ２の電極ｙ２は電極ｙ１と同様
に０Ｖにする。この結果、ラインＬ２に加わる電位差は
０Ｖとなり、放電は生じない。
せる表示期間に移る。この場合、ラインＬ２に放電が発
生しないように０Ｖにする。そして、電極ｘ１に電圧Ｖ
ｓの維持パルスを印加し、電極ｙ１を０Ｖにして電極ｘ
１，ｙ１間で維持放電を発生させる（図８（ｂ）の時点
）。このときラインＬ２の電極ｙ２は電極ｙ１と同様
に０Ｖにする。この結果、ラインＬ２に加わる電位差は
０Ｖとなり、放電は生じない。
【００１２】一方、奇数ラインである表示ラインＬ３に
ついては、図８（ｂ）の時点で表示電極ｙ３に走査パ
ルスを加えてアドレス電極１５との間でアドレス放電を
発生させた後、アドレス電極１５と電極ｙ３間で発生し
たアドレス放電を終了させ、その後壁電荷を電極ｘ３と
ｙ３間に形成させる。そして表示ラインＬ３と同時のタ
イミングの時点で電極ｙ３に電圧Ｖｓの維持パルスを
加えることによって維持放電を発生させる。この維持放
電時には、表示ラインＬ１と同様、偶数ラインの電極間
の電位差が常に０Ｖになるように交互に維持パルスが印
加される。こうして奇数ラインの表示が行われた後、次
には同様に偶数の表示ラインＬ２，Ｌ４について同様の
タイミングで表示が行われる。
ついては、図８（ｂ）の時点で表示電極ｙ３に走査パ
ルスを加えてアドレス電極１５との間でアドレス放電を
発生させた後、アドレス電極１５と電極ｙ３間で発生し
たアドレス放電を終了させ、その後壁電荷を電極ｘ３と
ｙ３間に形成させる。そして表示ラインＬ３と同時のタ
イミングの時点で電極ｙ３に電圧Ｖｓの維持パルスを
加えることによって維持放電を発生させる。この維持放
電時には、表示ラインＬ１と同様、偶数ラインの電極間
の電位差が常に０Ｖになるように交互に維持パルスが印
加される。こうして奇数ラインの表示が行われた後、次
には同様に偶数の表示ラインＬ２，Ｌ４について同様の
タイミングで表示が行われる。
【００１３】
【発明が解決しようとする課題】このようにインターレ
ース表示を行うためのＡＬＩＳ駆動方式に基づくＰＤＰ
装置では、図７に示すように、表示ラインの一方の表示
電極ｘを奇数と偶数に分離し、それぞれ個別の駆動回路
３１ａ，３１ｂにより駆動すると共に、表示ラインの他
方の表示電極である走査用の電極ｙについては、走査用
駆動用ＩＣ２２を介して個別の駆動回路４１ａ，４１ｂ
により駆動している。
ース表示を行うためのＡＬＩＳ駆動方式に基づくＰＤＰ
装置では、図７に示すように、表示ラインの一方の表示
電極ｘを奇数と偶数に分離し、それぞれ個別の駆動回路
３１ａ，３１ｂにより駆動すると共に、表示ラインの他
方の表示電極である走査用の電極ｙについては、走査用
駆動用ＩＣ２２を介して個別の駆動回路４１ａ，４１ｂ
により駆動している。
【００１４】このため、通常のＰＤＰ装置で例えば１０
２４本の走査線数がある場合には走査駆動用ＩＣ２２の
駆動素子数も同数の１０２４個要していたものを、その
半数の５１２個の駆動素子を有するＩＣで実現できる。
しかしながら、こうしたＡＬＩＳ方式によるＰＤＰ装置
において、さらに駆動素子数を低減して装置の小型化及
び低コスト化を図りたいという要望がある。したがって
本発明は、ＰＤＰを駆動する駆動素子の数を低減し装置
の小型化及び低コスト化を図ることを目的とする。
２４本の走査線数がある場合には走査駆動用ＩＣ２２の
駆動素子数も同数の１０２４個要していたものを、その
半数の５１２個の駆動素子を有するＩＣで実現できる。
しかしながら、こうしたＡＬＩＳ方式によるＰＤＰ装置
において、さらに駆動素子数を低減して装置の小型化及
び低コスト化を図りたいという要望がある。したがって
本発明は、ＰＤＰを駆動する駆動素子の数を低減し装置
の小型化及び低コスト化を図ることを目的とする。
【００１５】
【課題を解決するための手段】このような課題を解決す
るために本発明は、ＰＤＰの複数の走査電極を、複数の
ブロックに分割すると共に、１つのブロックを、第１及
び第２の奇数電極と、第１及び第２の各奇数電極間に交
互に配置され第１及び第２の各奇数電極と対になる第１
及び第２の偶数電極とから構成し、かつ第１及び第２の
奇数電極に対しそれぞれ異なるタイミングで走査パルス
を出力する第１及び第２の奇数電極駆動素子を各ブロッ
ク共通に設けるとともに、第１の偶数電極を駆動する第
１の偶数電極駆動素子と、第２の偶数電極を駆動する第
２の偶数電極駆動素子とを各ブロック毎に設け、第１の
偶数電極駆動素子の第１の偶数電極に対する走査パルス
の印加タイミングを第１及び第２の奇数電極駆動素子の
何れか一方の出力タイミングに一致させるとともに、第
２の偶数電極駆動素子の第２の偶数電極に対する走査パ
ルスの印加タイミングを第１及び第２の奇数電極駆動素
子の何れか他方の出力タイミングに一致させるようにし
たことにより特徴づけられる。
るために本発明は、ＰＤＰの複数の走査電極を、複数の
ブロックに分割すると共に、１つのブロックを、第１及
び第２の奇数電極と、第１及び第２の各奇数電極間に交
互に配置され第１及び第２の各奇数電極と対になる第１
及び第２の偶数電極とから構成し、かつ第１及び第２の
奇数電極に対しそれぞれ異なるタイミングで走査パルス
を出力する第１及び第２の奇数電極駆動素子を各ブロッ
ク共通に設けるとともに、第１の偶数電極を駆動する第
１の偶数電極駆動素子と、第２の偶数電極を駆動する第
２の偶数電極駆動素子とを各ブロック毎に設け、第１の
偶数電極駆動素子の第１の偶数電極に対する走査パルス
の印加タイミングを第１及び第２の奇数電極駆動素子の
何れか一方の出力タイミングに一致させるとともに、第
２の偶数電極駆動素子の第２の偶数電極に対する走査パ
ルスの印加タイミングを第１及び第２の奇数電極駆動素
子の何れか他方の出力タイミングに一致させるようにし
たことにより特徴づけられる。
【００１６】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明を適用したＰＤＰ装置の構
成を示すブロック図であり、ＡＬＩＳ方式のＰＤＰ装置
を示すものである。図１において、このＰＤＰは表示電
極である走査電極ｘ１〜ｘ１９，ｙ１〜ｙ１８とこの走
査電極ｘ１〜ｘ１９，ｙ１〜ｙ１８と直交するアドレス
電極１５とからなる。ここで、各走査電極ｘ１〜ｘ１９
とｙ１〜ｙ１８とは対に設けられる。即ち、走査電極ｘ
１とｙ１、走査電極ｘ２とｙ２、走査電極ｘ３とｙ３と
が対に設けられる。図１の例では、説明を簡単にするた
めに各走査電極に接続される走査線が３６本の例を示し
ているが走査線数を例えば１０２４本としても同様であ
る。
して説明する。図１は本発明を適用したＰＤＰ装置の構
成を示すブロック図であり、ＡＬＩＳ方式のＰＤＰ装置
を示すものである。図１において、このＰＤＰは表示電
極である走査電極ｘ１〜ｘ１９，ｙ１〜ｙ１８とこの走
査電極ｘ１〜ｘ１９，ｙ１〜ｙ１８と直交するアドレス
電極１５とからなる。ここで、各走査電極ｘ１〜ｘ１９
とｙ１〜ｙ１８とは対に設けられる。即ち、走査電極ｘ
１とｙ１、走査電極ｘ２とｙ２、走査電極ｘ３とｙ３と
が対に設けられる。図１の例では、説明を簡単にするた
めに各走査電極に接続される走査線が３６本の例を示し
ているが走査線数を例えば１０２４本としても同様であ
る。
【００１７】図１において、このＰＤＰ装置にはアドレ
ス電極１５を駆動するためのアドレス駆動用ＩＣ２１が
設けられ、アドレス駆動用ＩＣ２１内のアドレス電極駆
動素子ａ１〜ａ７は各アドレス電極１５を個別に駆動す
る。また、ＰＤＰ装置には走査電極ｘ１〜ｘ１９を駆動
するための駆動回路３１ａ，３１ｂと、走査電極ｙ１〜
ｙ１８を駆動するための駆動回路４１ａ，４１ｂが設け
られている。
ス電極１５を駆動するためのアドレス駆動用ＩＣ２１が
設けられ、アドレス駆動用ＩＣ２１内のアドレス電極駆
動素子ａ１〜ａ７は各アドレス電極１５を個別に駆動す
る。また、ＰＤＰ装置には走査電極ｘ１〜ｘ１９を駆動
するための駆動回路３１ａ，３１ｂと、走査電極ｙ１〜
ｙ１８を駆動するための駆動回路４１ａ，４１ｂが設け
られている。
【００１８】さらに、駆動回路３１ａ，３１ｂと走査電
極ｘ１〜ｘ１９間には、走査駆動用ＩＣ５１が設けら
れ、走査駆動用ＩＣ５１は各駆動回路３１ａ，３１ｂか
らの駆動信号に基づき走査電極ｘ１〜ｘ１９を各個に駆
動する。走査駆動用ＩＣ５１は、走査電極駆動素子１Ｘ
Ｘ〜６ＸＸからなり、これらの駆動素子のうち駆動素子
１ＸＸ，３ＸＸ，５ＸＸは駆動回路３１ａに接続され、
駆動素子２ＸＸ，４ＸＸ，６ＸＸは駆動回路３１ｂに接
続される。
極ｘ１〜ｘ１９間には、走査駆動用ＩＣ５１が設けら
れ、走査駆動用ＩＣ５１は各駆動回路３１ａ，３１ｂか
らの駆動信号に基づき走査電極ｘ１〜ｘ１９を各個に駆
動する。走査駆動用ＩＣ５１は、走査電極駆動素子１Ｘ
Ｘ〜６ＸＸからなり、これらの駆動素子のうち駆動素子
１ＸＸ，３ＸＸ，５ＸＸは駆動回路３１ａに接続され、
駆動素子２ＸＸ，４ＸＸ，６ＸＸは駆動回路３１ｂに接
続される。
【００１９】ここで、駆動素子１ＸＸの出力側は走査電
極ｘ１，ｘ７，ｘ１３，ｘ１９に接続されると共に、駆
動素子２ＸＸの出力側は走査電極ｘ２，ｘ８，ｘ１４に
接続される。また、駆動素子３ＸＸの出力側は走査電極
ｘ３，ｘ９，ｘ１５に接続されると共に、駆動素子４Ｘ
Ｘの出力側は走査電極ｘ４，ｘ１０，ｘ１６に接続され
る。さらに、駆動素子５ＸＸの出力側は走査電極ｘ５，
ｘ１１，ｘ１７に接続されると共に、駆動素子６ＸＸの
出力側は走査電極ｘ６，ｘ１２，ｘ１８に接続される。
極ｘ１，ｘ７，ｘ１３，ｘ１９に接続されると共に、駆
動素子２ＸＸの出力側は走査電極ｘ２，ｘ８，ｘ１４に
接続される。また、駆動素子３ＸＸの出力側は走査電極
ｘ３，ｘ９，ｘ１５に接続されると共に、駆動素子４Ｘ
Ｘの出力側は走査電極ｘ４，ｘ１０，ｘ１６に接続され
る。さらに、駆動素子５ＸＸの出力側は走査電極ｘ５，
ｘ１１，ｘ１７に接続されると共に、駆動素子６ＸＸの
出力側は走査電極ｘ６，ｘ１２，ｘ１８に接続される。
【００２０】このように、走査駆動用ＩＣ５１の各駆動
素子１ＸＸ〜６ＸＸと各走査電極ｘ１〜ｘ１９とを接続
することにより、駆動素子１ＸＸの駆動出力で各走査電
極ｘ１，ｘ７，ｘ１３，ｘ１９を同時に駆動できる。ま
た、駆動素子２ＸＸの駆動出力で各走査電極ｘ２，ｘ
８，ｘ１４を同時に駆動できる。また、駆動素子３ＸＸ
の駆動出力で走査電極ｘ３，ｘ９，ｘ１５を同時に駆動
できる。また、駆動素子４ＸＸの駆動出力で走査電極ｘ
４，ｘ１０，ｘ１６を同時に駆動できる。また、駆動素
子５ＸＸの駆動出力で走査電極ｘ５，ｘ１１，ｘ１７を
同時に駆動できる。さらに、駆動素子６ＸＸの駆動出力
で走査電極ｘ６，ｘ１２，ｘ１８を同時に駆動できる。
素子１ＸＸ〜６ＸＸと各走査電極ｘ１〜ｘ１９とを接続
することにより、駆動素子１ＸＸの駆動出力で各走査電
極ｘ１，ｘ７，ｘ１３，ｘ１９を同時に駆動できる。ま
た、駆動素子２ＸＸの駆動出力で各走査電極ｘ２，ｘ
８，ｘ１４を同時に駆動できる。また、駆動素子３ＸＸ
の駆動出力で走査電極ｘ３，ｘ９，ｘ１５を同時に駆動
できる。また、駆動素子４ＸＸの駆動出力で走査電極ｘ
４，ｘ１０，ｘ１６を同時に駆動できる。また、駆動素
子５ＸＸの駆動出力で走査電極ｘ５，ｘ１１，ｘ１７を
同時に駆動できる。さらに、駆動素子６ＸＸの駆動出力
で走査電極ｘ６，ｘ１２，ｘ１８を同時に駆動できる。
【００２１】一方、駆動回路４１ａ，４１ｂと走査電極
ｙ１〜ｙ１８間には、走査駆動用ＩＣ５２が設けられ、
走査駆動用ＩＣ５２は各駆動回路４１ａ，４１ｂからの
駆動信号に基づき走査電極ｙ１〜ｙ１８を各個に駆動す
る。走査駆動用ＩＣ５２は、走査電極駆動素子１ＹＹ〜
６ＹＹからなり、これらの駆動素子のうち駆動素子１Ｙ
Ｙ，３ＹＹ，５ＹＹは駆動回路４１ａに接続され、駆動
素子２ＹＹ，４ＹＹ，６ＹＹは駆動回路４１ｂに接続さ
れる。
ｙ１〜ｙ１８間には、走査駆動用ＩＣ５２が設けられ、
走査駆動用ＩＣ５２は各駆動回路４１ａ，４１ｂからの
駆動信号に基づき走査電極ｙ１〜ｙ１８を各個に駆動す
る。走査駆動用ＩＣ５２は、走査電極駆動素子１ＹＹ〜
６ＹＹからなり、これらの駆動素子のうち駆動素子１Ｙ
Ｙ，３ＹＹ，５ＹＹは駆動回路４１ａに接続され、駆動
素子２ＹＹ，４ＹＹ，６ＹＹは駆動回路４１ｂに接続さ
れる。
【００２２】ここで、駆動素子１ＹＹの出力側は走査電
極ｙ１，ｙ３，ｙ５に接続されるとともに、駆動素子２
ＹＹの出力側は走査電極ｙ２，ｙ４，ｙ６に接続され
る。また、駆動素子３ＹＹの出力側は走査電極ｙ７，ｙ
９，ｙ１１に接続されるとともに、駆動素子４ＹＹの出
力側は走査電極ｙ８，ｙ１０，ｙ１２に接続される。さ
らに、駆動素子５ＹＹの出力側は走査電極ｙ１３，ｙ１
５，ｙ１７に接続されると共に、駆動素子６ＹＹの出力
側は走査電極ｙ１４，ｙ１６，ｙ１８に接続される。
極ｙ１，ｙ３，ｙ５に接続されるとともに、駆動素子２
ＹＹの出力側は走査電極ｙ２，ｙ４，ｙ６に接続され
る。また、駆動素子３ＹＹの出力側は走査電極ｙ７，ｙ
９，ｙ１１に接続されるとともに、駆動素子４ＹＹの出
力側は走査電極ｙ８，ｙ１０，ｙ１２に接続される。さ
らに、駆動素子５ＹＹの出力側は走査電極ｙ１３，ｙ１
５，ｙ１７に接続されると共に、駆動素子６ＹＹの出力
側は走査電極ｙ１４，ｙ１６，ｙ１８に接続される。
【００２３】このように、走査駆動用ＩＣ５２の各駆動
素子１ＹＹ〜６ＹＹと各走査電極ｙ１〜ｙ１８を接続す
ることにより、駆動素子１ＹＹの駆動出力で走査電極ｙ
１，ｙ３，ｙ５を駆動できる。また、駆動素子２ＹＹの
出力で走査電極ｙ２，ｙ４，ｙ６を駆動できる。また、
駆動素子３ＹＹの出力で走査電極ｙ７，ｙ９，ｙ１１を
駆動できる。また、駆動素子４ＹＹの出力で走査電極ｙ
８，ｙ１０，ｙ１２を駆動できる。さらに、駆動素子５
ＹＹの出力により走査電極ｙ１３，ｙ１５，ｙ１７を駆
動できると共に、駆動素子６ＹＹの出力により走査電極
ｙ１４，ｙ１６，ｙ１８を駆動できる。
素子１ＹＹ〜６ＹＹと各走査電極ｙ１〜ｙ１８を接続す
ることにより、駆動素子１ＹＹの駆動出力で走査電極ｙ
１，ｙ３，ｙ５を駆動できる。また、駆動素子２ＹＹの
出力で走査電極ｙ２，ｙ４，ｙ６を駆動できる。また、
駆動素子３ＹＹの出力で走査電極ｙ７，ｙ９，ｙ１１を
駆動できる。また、駆動素子４ＹＹの出力で走査電極ｙ
８，ｙ１０，ｙ１２を駆動できる。さらに、駆動素子５
ＹＹの出力により走査電極ｙ１３，ｙ１５，ｙ１７を駆
動できると共に、駆動素子６ＹＹの出力により走査電極
ｙ１４，ｙ１６，ｙ１８を駆動できる。
【００２４】以上のように走査駆動用ＩＣ５１の各駆動
素子１ＸＸ〜６ＸＸと各走査電極ｘ１〜ｘ１９とを接続
し、かつ走査駆動用ＩＣ５２の各駆動素子１ＹＹ〜６Ｙ
Ｙと各走査電極ｙ１〜ｙ１８を接続することにより、従
来、各走査電極ｙ１〜ｙ１８毎に設けていた１８個の駆
動素子が１２個になり、６個低減することができる。
素子１ＸＸ〜６ＸＸと各走査電極ｘ１〜ｘ１９とを接続
し、かつ走査駆動用ＩＣ５２の各駆動素子１ＹＹ〜６Ｙ
Ｙと各走査電極ｙ１〜ｙ１８を接続することにより、従
来、各走査電極ｙ１〜ｙ１８毎に設けていた１８個の駆
動素子が１２個になり、６個低減することができる。
【００２５】図２，図３は、以上のように構成されたＰ
ＤＰ装置の各駆動素子の駆動タイミングを示すタイムチ
ャートであり、図２は奇数フィールド（即ち図５の表示
ラインＬ１，Ｌ３，Ｌ５に相当）の走査放電の場合の各
駆動素子の駆動電圧波形、図３は偶数フィールド（即ち
図５の表示ラインＬ２，Ｌ４に相当）の走査放電の場合
の各駆動素子の駆動電圧波形を示すものである。まず図
２に示す奇数フィールドの場合の駆動例から説明する。
ＤＰ装置の各駆動素子の駆動タイミングを示すタイムチ
ャートであり、図２は奇数フィールド（即ち図５の表示
ラインＬ１，Ｌ３，Ｌ５に相当）の走査放電の場合の各
駆動素子の駆動電圧波形、図３は偶数フィールド（即ち
図５の表示ラインＬ２，Ｌ４に相当）の走査放電の場合
の各駆動素子の駆動電圧波形を示すものである。まず図
２に示す奇数フィールドの場合の駆動例から説明する。
【００２６】走査駆動用ＩＣ５１の各駆動素子１ＸＸ〜
６ＸＸからは、それぞれ駆動回路３１ａ，３１ｂの制御
に基づき、図２の（ａ）〜（ｆ）に示すように、一定周
期Ｔで順次負のパルスが出力され、この負パルスにより
各駆動素子１ＸＸ〜６ＸＸに接続されている各走査電極
ｘ１〜ｘ１９が駆動されている。これに対し、駆動回路
４１ａは、走査駆動用ＩＣ５２の駆動素子１ＹＹに対し
て、それぞれ駆動素子１ＸＸ，３ＸＸ，５ＸＸの出力タ
イミングで正パルスを出力させ、この正パルスにより駆
動素子１ＹＹに接続されている各走査電極ｙ１，ｙ３，
ｙ５を駆動する（図２（ｇ））。続いて、駆動回路４１
ｂは、駆動素子２ＹＹに対して、それぞれ駆動素子２Ｘ
Ｘ，４ＸＸ，６ＸＸの出力タイミングで正パルスを出力
させ、駆動素子２ＹＹに接続されている各走査電極ｙ
２，ｙ４，ｙ６を駆動する（図２（ｈ））。
６ＸＸからは、それぞれ駆動回路３１ａ，３１ｂの制御
に基づき、図２の（ａ）〜（ｆ）に示すように、一定周
期Ｔで順次負のパルスが出力され、この負パルスにより
各駆動素子１ＸＸ〜６ＸＸに接続されている各走査電極
ｘ１〜ｘ１９が駆動されている。これに対し、駆動回路
４１ａは、走査駆動用ＩＣ５２の駆動素子１ＹＹに対し
て、それぞれ駆動素子１ＸＸ，３ＸＸ，５ＸＸの出力タ
イミングで正パルスを出力させ、この正パルスにより駆
動素子１ＹＹに接続されている各走査電極ｙ１，ｙ３，
ｙ５を駆動する（図２（ｇ））。続いて、駆動回路４１
ｂは、駆動素子２ＹＹに対して、それぞれ駆動素子２Ｘ
Ｘ，４ＸＸ，６ＸＸの出力タイミングで正パルスを出力
させ、駆動素子２ＹＹに接続されている各走査電極ｙ
２，ｙ４，ｙ６を駆動する（図２（ｈ））。
【００２７】駆動回路４１ｂによる制御の後、駆動回路
４１ａは、駆動素子３ＹＹに対し次の周期の各駆動素子
１ＸＸ，３ＸＸ，５ＸＸの出力タイミングで正パルスを
出力させ、この正パルスにより駆動素子３ＹＹに接続さ
れている各走査電極ｙ７，ｙ９，ｙ１１を駆動する（図
２（ｉ））。続いて、駆動回路４１ｂは、駆動素子４Ｙ
Ｙに対して、それぞれ駆動素子２ＸＸ，４ＸＸ，６ＸＸ
の出力タイミングで正パルスを出力させ、駆動素子４Ｙ
Ｙに接続されている各走査電極ｙ８，ｙ１０，ｙ１２を
駆動する（図２（ｊ））。この駆動回路４１ｂによる制
御の後、駆動回路４１ａは、駆動素子５ＹＹに対し次の
周期の各駆動素子１ＸＸ，３ＸＸ，５ＸＸの出力タイミ
ングで正パルスを出力させ、この正パルスにより駆動素
子５ＹＹに接続されている走査電極ｙ１３，ｙ１５，ｙ
１７を同時に駆動する（図２（ｋ））。続いて、駆動回
路４１ｂは、駆動素子６ＹＹに対して、それぞれ駆動素
子２ＸＸ，４ＸＸ，６ＸＸの出力タイミングで正パルス
を出力させ、駆動素子６ＹＹに接続されている各走査電
極ｙ１４，ｙ１６，ｙ１８を同時に駆動する（図２
（ｌ））。
４１ａは、駆動素子３ＹＹに対し次の周期の各駆動素子
１ＸＸ，３ＸＸ，５ＸＸの出力タイミングで正パルスを
出力させ、この正パルスにより駆動素子３ＹＹに接続さ
れている各走査電極ｙ７，ｙ９，ｙ１１を駆動する（図
２（ｉ））。続いて、駆動回路４１ｂは、駆動素子４Ｙ
Ｙに対して、それぞれ駆動素子２ＸＸ，４ＸＸ，６ＸＸ
の出力タイミングで正パルスを出力させ、駆動素子４Ｙ
Ｙに接続されている各走査電極ｙ８，ｙ１０，ｙ１２を
駆動する（図２（ｊ））。この駆動回路４１ｂによる制
御の後、駆動回路４１ａは、駆動素子５ＹＹに対し次の
周期の各駆動素子１ＸＸ，３ＸＸ，５ＸＸの出力タイミ
ングで正パルスを出力させ、この正パルスにより駆動素
子５ＹＹに接続されている走査電極ｙ１３，ｙ１５，ｙ
１７を同時に駆動する（図２（ｋ））。続いて、駆動回
路４１ｂは、駆動素子６ＹＹに対して、それぞれ駆動素
子２ＸＸ，４ＸＸ，６ＸＸの出力タイミングで正パルス
を出力させ、駆動素子６ＹＹに接続されている各走査電
極ｙ１４，ｙ１６，ｙ１８を同時に駆動する（図２
（ｌ））。
【００２８】ここで、各走査電極ｘ１〜ｘ１９，ｙ１〜
ｙ１８においては、それぞれ対となる走査電極ｘとｙと
に負パルス及び正パルスが印加されたときに各電極間で
放電が発生する。図２の奇数フィールドの駆動例では、
駆動素子１ＸＸから負パルスが発生し（図２（ａ））、
かつ駆動素子１ＹＹから同時に正パルスが発生して（図
２（ｇ））、駆動素子１ＸＸ，１ＹＹにそれぞれ接続さ
れた対の走査電極ｘ１，ｙ１間に放電（走査放電）が発
生した例であり、その放電の直後にアドレス駆動用ＩＣ
２１の例えば駆動素子ａ２から対応のアドレス電極１５
にアドレスパルスが印加されると、図１の符号ｔ１に示
すアドレスにアドレス放電が発生し、放電空間内の図４
に示す保護膜１４等の誘電体に壁電荷が蓄積される。そ
して引き続き維持放電が行われて符号ｔ１に示す位置が
発光する。
ｙ１８においては、それぞれ対となる走査電極ｘとｙと
に負パルス及び正パルスが印加されたときに各電極間で
放電が発生する。図２の奇数フィールドの駆動例では、
駆動素子１ＸＸから負パルスが発生し（図２（ａ））、
かつ駆動素子１ＹＹから同時に正パルスが発生して（図
２（ｇ））、駆動素子１ＸＸ，１ＹＹにそれぞれ接続さ
れた対の走査電極ｘ１，ｙ１間に放電（走査放電）が発
生した例であり、その放電の直後にアドレス駆動用ＩＣ
２１の例えば駆動素子ａ２から対応のアドレス電極１５
にアドレスパルスが印加されると、図１の符号ｔ１に示
すアドレスにアドレス放電が発生し、放電空間内の図４
に示す保護膜１４等の誘電体に壁電荷が蓄積される。そ
して引き続き維持放電が行われて符号ｔ１に示す位置が
発光する。
【００２９】さらに、図２に示すように駆動素子４ＸＸ
から負パルスが発生し（図２（ｄ））、かつ駆動素子２
ＹＹから同時に正パルスが発生して（図２（ｈ））、駆
動素子４ＸＸ，２ＹＹにそれぞれ接続された対の走査電
極ｘ４，ｙ４間に放電が発生し、このときアドレス駆動
用ＩＣ２１の駆動素子ａ２から対応のアドレス電極１５
にアドレスパルスが印加されていれば、図１の符号ｔ４
に示すアドレスにアドレス放電が発生し、壁電荷が蓄積
される。そして引き続き維持放電が行われて符号ｔ４に
示す位置が発光する。
から負パルスが発生し（図２（ｄ））、かつ駆動素子２
ＹＹから同時に正パルスが発生して（図２（ｈ））、駆
動素子４ＸＸ，２ＹＹにそれぞれ接続された対の走査電
極ｘ４，ｙ４間に放電が発生し、このときアドレス駆動
用ＩＣ２１の駆動素子ａ２から対応のアドレス電極１５
にアドレスパルスが印加されていれば、図１の符号ｔ４
に示すアドレスにアドレス放電が発生し、壁電荷が蓄積
される。そして引き続き維持放電が行われて符号ｔ４に
示す位置が発光する。
【００３０】次に図３に示す奇数フィールドの場合の駆
動例について説明する。走査駆動用ＩＣ５１の各駆動素
子１ＸＸ〜６ＸＸから、それぞれ図２と同様、駆動回路
３１ａ，３１ｂの制御により図３の（ａ）〜（ｆ）に示
すように、一定周期Ｔで順次負パルスが出力され、この
負パルスにより各駆動素子１ＸＸ〜６ＸＸに接続されて
いる各走査電極ｘ１〜ｘ１９が駆動されている。これに
対し、駆動回路４１ａは、走査駆動用ＩＣ５２の駆動素
子１ＹＹに対して、それぞれ駆動素子２ＸＸ，４ＸＸ，
６ＸＸの出力タイミングで正パルスを出力させ、この正
パルスにより駆動素子１ＹＹに接続されている各走査電
極ｙ１，ｙ３，ｙ５を駆動する（図３（ｇ））。続い
て、駆動回路４１ｂは、駆動素子２ＹＹに対して、それ
ぞれ駆動素子３ＸＸ，５ＸＸ，及び次の周期の駆動素子
１ＸＸの出力タイミングで正パルスを出力させ、駆動素
子２ＹＹに接続されている各走査電極ｙ２，ｙ４，ｙ６
を駆動する（図３（ｈ））。
動例について説明する。走査駆動用ＩＣ５１の各駆動素
子１ＸＸ〜６ＸＸから、それぞれ図２と同様、駆動回路
３１ａ，３１ｂの制御により図３の（ａ）〜（ｆ）に示
すように、一定周期Ｔで順次負パルスが出力され、この
負パルスにより各駆動素子１ＸＸ〜６ＸＸに接続されて
いる各走査電極ｘ１〜ｘ１９が駆動されている。これに
対し、駆動回路４１ａは、走査駆動用ＩＣ５２の駆動素
子１ＹＹに対して、それぞれ駆動素子２ＸＸ，４ＸＸ，
６ＸＸの出力タイミングで正パルスを出力させ、この正
パルスにより駆動素子１ＹＹに接続されている各走査電
極ｙ１，ｙ３，ｙ５を駆動する（図３（ｇ））。続い
て、駆動回路４１ｂは、駆動素子２ＹＹに対して、それ
ぞれ駆動素子３ＸＸ，５ＸＸ，及び次の周期の駆動素子
１ＸＸの出力タイミングで正パルスを出力させ、駆動素
子２ＹＹに接続されている各走査電極ｙ２，ｙ４，ｙ６
を駆動する（図３（ｈ））。
【００３１】駆動回路４１ｂによる制御の後、駆動回路
４１ａは、駆動素子３ＹＹに対し各駆動素子２ＸＸ，４
ＸＸ，６ＸＸの出力タイミングで正パルスを出力させ、
この正パルスにより駆動素子３ＹＹに接続されている各
走査電極ｙ７，ｙ９，ｙ１１を駆動する（図３
（ｉ））。続いて、駆動回路４１ｂは、駆動素子４ＹＹ
に対して、それぞれ駆動素子３ＸＸ，５ＸＸ，及び次周
期の駆動素子ＸＸ１の出力タイミングで正パルスを出力
させ、駆動素子４ＹＹに接続されている各走査電極ｙ
８，ｙ１０，ｙ１２を駆動する（図３（ｊ））。この駆
動回路４１ｂによる制御の後、駆動回路４１ａは、駆動
素子５ＹＹに対し各駆動素子２ＸＸ，４ＸＸ，６ＸＸの
出力タイミングで正パルスを出力させ、この正パルスに
より駆動素子５ＹＹに接続されている走査電極ｙ１３，
ｙ１５，ｙ１７を同時に駆動する（図３（ｋ））。続い
て、駆動回路４１ｂは、駆動素子６ＹＹに対して、駆動
素子３ＸＸ，５ＸＸ，次周期の駆動素子１ＸＸの出力タ
イミングで正パルスを出力させ、駆動素子６ＹＹに接続
されている各走査電極ｙ１４，ｙ１６，ｙ１８を同時に
駆動する（図３（ｌ））。
４１ａは、駆動素子３ＹＹに対し各駆動素子２ＸＸ，４
ＸＸ，６ＸＸの出力タイミングで正パルスを出力させ、
この正パルスにより駆動素子３ＹＹに接続されている各
走査電極ｙ７，ｙ９，ｙ１１を駆動する（図３
（ｉ））。続いて、駆動回路４１ｂは、駆動素子４ＹＹ
に対して、それぞれ駆動素子３ＸＸ，５ＸＸ，及び次周
期の駆動素子ＸＸ１の出力タイミングで正パルスを出力
させ、駆動素子４ＹＹに接続されている各走査電極ｙ
８，ｙ１０，ｙ１２を駆動する（図３（ｊ））。この駆
動回路４１ｂによる制御の後、駆動回路４１ａは、駆動
素子５ＹＹに対し各駆動素子２ＸＸ，４ＸＸ，６ＸＸの
出力タイミングで正パルスを出力させ、この正パルスに
より駆動素子５ＹＹに接続されている走査電極ｙ１３，
ｙ１５，ｙ１７を同時に駆動する（図３（ｋ））。続い
て、駆動回路４１ｂは、駆動素子６ＹＹに対して、駆動
素子３ＸＸ，５ＸＸ，次周期の駆動素子１ＸＸの出力タ
イミングで正パルスを出力させ、駆動素子６ＹＹに接続
されている各走査電極ｙ１４，ｙ１６，ｙ１８を同時に
駆動する（図３（ｌ））。
【００３２】ここで、図３の偶数フィールドの駆動例で
は、駆動素子２ＸＸから負パルスが発生し（図３
（ｂ））、かつ駆動素子１ＹＹから同時に正パルスが発
生して（図３（ｇ））、駆動素子２ＸＸ，１ＹＹにそれ
ぞれ接続された対の走査電極ｘ２，ｙ１間に放電（走査
放電）が発生した例であり、その放電の直後にアドレス
駆動用ＩＣ２１の例えば駆動素子ａ４から対応のアドレ
ス電極１５にアドレスパルスが印加されると、図１の符
号ｔ１０１に示すアドレスにアドレス放電が発生し、放
電空間内の誘電体に壁電荷が蓄積される。そして引き続
き維持放電が行われて符号ｔ１０１に示す位置が発光す
る。
は、駆動素子２ＸＸから負パルスが発生し（図３
（ｂ））、かつ駆動素子１ＹＹから同時に正パルスが発
生して（図３（ｇ））、駆動素子２ＸＸ，１ＹＹにそれ
ぞれ接続された対の走査電極ｘ２，ｙ１間に放電（走査
放電）が発生した例であり、その放電の直後にアドレス
駆動用ＩＣ２１の例えば駆動素子ａ４から対応のアドレ
ス電極１５にアドレスパルスが印加されると、図１の符
号ｔ１０１に示すアドレスにアドレス放電が発生し、放
電空間内の誘電体に壁電荷が蓄積される。そして引き続
き維持放電が行われて符号ｔ１０１に示す位置が発光す
る。
【００３３】さらに、図３に示すように駆動素子５ＸＸ
から負パルスが発生し（図３（ｅ））、かつ駆動素子２
ＹＹから同時に正パルスが発生して（図３（ｈ））、駆
動素子５ＸＸ，２ＹＹにそれぞれ接続された対の走査電
極ｘ５，ｙ４間に放電が発生し、このときアドレス駆動
用ＩＣ２１の駆動素子ａ４から対応のアドレス電極１５
にアドレスパルスが印加されていれば、図１の符号ｔ１
０４に示すアドレスにアドレス放電が発生し、壁電荷が
蓄積される。そして引き続き維持放電が行われて符号ｔ
１０４に示す位置が発光する。このようにして全ての走
査電極（即ち、全ての走査線）上で走査放電を発生しア
ドレス放電を行うことが可能である。
から負パルスが発生し（図３（ｅ））、かつ駆動素子２
ＹＹから同時に正パルスが発生して（図３（ｈ））、駆
動素子５ＸＸ，２ＹＹにそれぞれ接続された対の走査電
極ｘ５，ｙ４間に放電が発生し、このときアドレス駆動
用ＩＣ２１の駆動素子ａ４から対応のアドレス電極１５
にアドレスパルスが印加されていれば、図１の符号ｔ１
０４に示すアドレスにアドレス放電が発生し、壁電荷が
蓄積される。そして引き続き維持放電が行われて符号ｔ
１０４に示す位置が発光する。このようにして全ての走
査電極（即ち、全ての走査線）上で走査放電を発生しア
ドレス放電を行うことが可能である。
【００３４】このように、本実施の形態では、ＰＤＰの
複数の走査電極を、３つのブロック（即ち、電極ｘ１〜
ｘ６と電極ｙ１〜ｙ６からなるブロック、電極ｘ７〜
ｘ１２と電極ｙ６〜ｙ１２からなるブロック、電極ｘ
１３〜ｘ１８と電極ｙ１３〜ｙ１８からなるブロック
）に分割し、かつ１つのブロックを、第１の奇数電極
（例えばｘ１，ｘ３，ｘ５）及び第２の奇数電極（例え
ばｘ２，ｘ４，ｘ６）と、第１及び第２の各奇数電極間
に交互に配置されそれぞれ第１及び第２の各奇数電極と
対になる第１の偶数電極（例えばｙ１，ｙ３，ｙ５）及
び第２の偶数電極（例えばｙ２，ｙ４，ｙ６）とから構
成し、さらに第１及び第２の奇数電極に対しそれぞれ異
なるタイミングで走査パルスを出力する第１の奇数電極
駆動素子（１ＸＸ，３ＸＸ，５ＸＸ）及び第２の奇数電
極駆動素子（２ＸＸ，４ＸＸ，６ＸＸ）を各ブロック共
通に設けるとともに、第１の偶数電極を駆動する第１の
偶数電極駆動素子（１ＹＹ）と、第２の偶数電極を駆動
する第２の偶数電極駆動素子（２ＹＹ）とを各ブロック
毎に設け、ＰＤＰの奇数フィールドを表示する場合は、
第１の偶数電極駆動素子の第１の偶数電極に対する各走
査パルスの印加タイミングを第１の奇数電極駆動素子の
出力タイミングに一致させるとともに、第２の偶数電極
駆動素子の第２の偶数電極に対する各走査パルスの印加
タイミングを第２の奇数電極駆動素子の出力タイミング
に一致させる一方、ＰＤＰの偶数フィールドを表示する
場合は、第１の偶数電極駆動素子の第１の偶数電極に対
する各走査パルスの印加タイミングを第２の奇数電極駆
動素子の出力タイミングに一致させるとともに、第２の
偶数電極駆動素子の第２の偶数電極に対する各走査パル
スの印加タイミングを第１の奇数電極駆動素子の出力タ
イミングに一致させるようにしたものである。
複数の走査電極を、３つのブロック（即ち、電極ｘ１〜
ｘ６と電極ｙ１〜ｙ６からなるブロック、電極ｘ７〜
ｘ１２と電極ｙ６〜ｙ１２からなるブロック、電極ｘ
１３〜ｘ１８と電極ｙ１３〜ｙ１８からなるブロック
）に分割し、かつ１つのブロックを、第１の奇数電極
（例えばｘ１，ｘ３，ｘ５）及び第２の奇数電極（例え
ばｘ２，ｘ４，ｘ６）と、第１及び第２の各奇数電極間
に交互に配置されそれぞれ第１及び第２の各奇数電極と
対になる第１の偶数電極（例えばｙ１，ｙ３，ｙ５）及
び第２の偶数電極（例えばｙ２，ｙ４，ｙ６）とから構
成し、さらに第１及び第２の奇数電極に対しそれぞれ異
なるタイミングで走査パルスを出力する第１の奇数電極
駆動素子（１ＸＸ，３ＸＸ，５ＸＸ）及び第２の奇数電
極駆動素子（２ＸＸ，４ＸＸ，６ＸＸ）を各ブロック共
通に設けるとともに、第１の偶数電極を駆動する第１の
偶数電極駆動素子（１ＹＹ）と、第２の偶数電極を駆動
する第２の偶数電極駆動素子（２ＹＹ）とを各ブロック
毎に設け、ＰＤＰの奇数フィールドを表示する場合は、
第１の偶数電極駆動素子の第１の偶数電極に対する各走
査パルスの印加タイミングを第１の奇数電極駆動素子の
出力タイミングに一致させるとともに、第２の偶数電極
駆動素子の第２の偶数電極に対する各走査パルスの印加
タイミングを第２の奇数電極駆動素子の出力タイミング
に一致させる一方、ＰＤＰの偶数フィールドを表示する
場合は、第１の偶数電極駆動素子の第１の偶数電極に対
する各走査パルスの印加タイミングを第２の奇数電極駆
動素子の出力タイミングに一致させるとともに、第２の
偶数電極駆動素子の第２の偶数電極に対する各走査パル
スの印加タイミングを第１の奇数電極駆動素子の出力タ
イミングに一致させるようにしたものである。
【００３５】この結果、前述したように、従来、走査電
極ｙ１〜ｙ１８毎に設けていた１８個の駆動素子を１２
個に低減できる。また、例えば走査線の数（即ち走査電
極数）が１０２４本のインターレース表示のＰＤＰにお
いては５１２個の走査線駆動素子を要していたものを、
６４個の走査線駆動素子で実現できる。
極ｙ１〜ｙ１８毎に設けていた１８個の駆動素子を１２
個に低減できる。また、例えば走査線の数（即ち走査電
極数）が１０２４本のインターレース表示のＰＤＰにお
いては５１２個の走査線駆動素子を要していたものを、
６４個の走査線駆動素子で実現できる。
【００３６】
【発明の効果】以上説明したように本発明によれば、Ｐ
ＤＰの複数の走査電極を、複数のブロックに分割すると
共に、１つのブロックを、第１及び第２の奇数電極と、
第１及び第２の各奇数電極間に交互に配置され第１及び
第２の各奇数電極と対になる第１及び第２の偶数電極と
から構成し、かつ第１及び第２の奇数電極に対しそれぞ
れ異なるタイミングで走査パルスを出力する第１及び第
２の奇数電極駆動素子を各ブロック共通に設けるととも
に、第１の偶数電極を駆動する第１の偶数電極駆動素子
と、第２の偶数電極を駆動する第２の偶数電極駆動素子
とを各ブロック毎に設け、第１の偶数電極駆動素子の第
１の偶数電極に対する走査パルスの印加タイミングを第
１及び第２の奇数電極駆動素子の何れか一方の出力タイ
ミングに一致させるとともに、第２の偶数電極駆動素子
の第２の偶数電極に対する走査パルスの印加タイミング
を第１及び第２の奇数電極駆動素子の何れか他方の出力
タイミングに一致させるようにしたので、ＰＤＰを駆動
する駆動素子の数が低減でき、したがってＰＤＰ装置の
小型化及び低コスト化が可能になる。
ＤＰの複数の走査電極を、複数のブロックに分割すると
共に、１つのブロックを、第１及び第２の奇数電極と、
第１及び第２の各奇数電極間に交互に配置され第１及び
第２の各奇数電極と対になる第１及び第２の偶数電極と
から構成し、かつ第１及び第２の奇数電極に対しそれぞ
れ異なるタイミングで走査パルスを出力する第１及び第
２の奇数電極駆動素子を各ブロック共通に設けるととも
に、第１の偶数電極を駆動する第１の偶数電極駆動素子
と、第２の偶数電極を駆動する第２の偶数電極駆動素子
とを各ブロック毎に設け、第１の偶数電極駆動素子の第
１の偶数電極に対する走査パルスの印加タイミングを第
１及び第２の奇数電極駆動素子の何れか一方の出力タイ
ミングに一致させるとともに、第２の偶数電極駆動素子
の第２の偶数電極に対する走査パルスの印加タイミング
を第１及び第２の奇数電極駆動素子の何れか他方の出力
タイミングに一致させるようにしたので、ＰＤＰを駆動
する駆動素子の数が低減でき、したがってＰＤＰ装置の
小型化及び低コスト化が可能になる。
【図１】 本発明を適用したＰＤＰの構成を示すブロッ
ク図である。
ク図である。
【図２】 前記ＰＤＰの奇数フィールドの表示動作を示
すタイムチャートである。
すタイムチャートである。
【図３】 前記ＰＤＰの偶数フィールドの表示動作を示
すタイムチャートである。
すタイムチャートである。
【図４】 ＰＤＰの構造を模式的に示す断面図である。
【図５】 ＰＤＰのアドレス電極と走査電極の配置例を
示す図である。
示す図である。
【図６】 ＰＤＰの表示動作を説明する図である。
【図７】 従来のＰＤＰの構成を示すブロック図であ
る。
る。
【図８】 従来のＰＤＰの表示動作を示すタイムチャー
トである。
トである。
２１…アドレス駆動用ＩＣ、３１ａ，３１ｂ，４１ａ，
４１ｂ…駆動回路、５１，５２…走査駆動用ＩＣ、ｘ１
〜ｘ１９，ｙ１〜ｙ１８…走査電極、１５…アドレス電
極、１ＸＸ〜６ＸＸ，１ＹＹ〜６ＹＹ…走査電極駆動素
子、ａ１〜ａ７…アドレス電極駆動素子。
４１ｂ…駆動回路、５１，５２…走査駆動用ＩＣ、ｘ１
〜ｘ１９，ｙ１〜ｙ１８…走査電極、１５…アドレス電
極、１ＸＸ〜６ＸＸ，１ＹＹ〜６ＹＹ…走査電極駆動素
子、ａ１〜ａ７…アドレス電極駆動素子。
Claims (3)
- 【請求項１】 複数のアドレス電極と、放電空間を介し
各アドレス電極に直交して配設された複数の走査電極と
を備え、複数の走査電極に走査パルスを印加するととも
に複数のアドレス電極にアドレスパルスを印加し、各パ
ルスが印加された走査電極とアドレス電極との交点に位
置する放電空間に放電を行って前記交点位置を表示する
プラズマディスプレイパネルにおいて、 前記複数の走査電極は、複数のブロックに分割されると
共に、１つのブロックは、第１及び第２の奇数電極と、
第１及び第２の各奇数電極間に交互に配置されそれぞれ
第１及び第２の各奇数電極と対になる第１及び第２の偶
数電極とから構成され、 かつ第１及び第２の奇数電極に対しそれぞれ異なるタイ
ミングで走査パルスを出力する第１及び第２の奇数電極
駆動素子を各ブロック共通に設けるとともに、第１の偶
数電極に走査パルスを印加する第１の偶数電極駆動素子
と、第２の偶数電極に走査パルスを印加する第２の偶数
電極駆動素子とを各ブロック毎に設け、 第１の偶数電極駆動素子の第１の偶数電極に対する走査
パルスの印加タイミングを第１及び第２の奇数電極駆動
素子の何れか一方の出力タイミングに一致させるととも
に、第２の偶数電極駆動素子の第２の偶数電極に対する
走査パルスの印加タイミングを第１及び第２の奇数電極
駆動素子の何れか他方の出力タイミングに一致させるよ
うにしたことを特徴とするプラズマディスプレイパネル
の駆動方法。 - 【請求項２】 請求項１において、 第１の奇数電極と第１の偶数電極間を示す奇数フィール
ドの表示を行う場合は、第１及び第２の偶数電極駆動素
子の第１及び第２の偶数電極に対する走査パルスの印加
タイミングをそれぞれ第１及び第２の奇数電極駆動素子
の出力タイミングに一致させる一方、第１の偶数電極と
第２の奇数電極間を示す偶数フィールドの表示を行う場
合は、第１及び第２の偶数電極駆動素子の第１及び第２
の偶数電極に対する走査パルスの印加タイミングをそれ
ぞれ第２及び第１の奇数電極駆動素子の出力タイミング
に一致させることを特徴とするプラズマディスプレイパ
ネルの駆動方法。 - 【請求項３】 請求項１において、 第１及び第２の奇数電極駆動素子から出力される走査パ
ルスは負のパルス、第１及び第２の偶数電極駆動素子か
ら出力される走査パルスは正のパルスであることを特徴
とするプラズマディスプレイパネルの駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11169361A JP2001013909A (ja) | 1999-06-16 | 1999-06-16 | プラズマディスプレイパネルの駆動方法 |
| KR1020000031991A KR100339601B1 (ko) | 1999-06-16 | 2000-06-10 | 플라즈마 디스플레이 패널의 구동방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11169361A JP2001013909A (ja) | 1999-06-16 | 1999-06-16 | プラズマディスプレイパネルの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001013909A true JP2001013909A (ja) | 2001-01-19 |
Family
ID=15885165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11169361A Withdrawn JP2001013909A (ja) | 1999-06-16 | 1999-06-16 | プラズマディスプレイパネルの駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001013909A (ja) |
| KR (1) | KR100339601B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636188B1 (en) * | 2000-03-28 | 2003-10-21 | Fujitsu Hitachi Plasma Display Limited | Method of driving plasma display panel and plasma display apparatus |
| US7605779B2 (en) | 2003-10-08 | 2009-10-20 | Samsung Sdi Co., Ltd. | Panel driving method for sustain period and display panel using the same |
| CN101266747B (zh) * | 2002-08-30 | 2010-07-07 | 株式会社日立制作所 | 驱动等离子显示板的方法 |
| CN101241672B (zh) * | 2006-04-11 | 2010-12-01 | 日立等离子显示器股份有限公司 | 等离子体显示装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377401B1 (ko) * | 2000-11-14 | 2003-03-26 | 삼성에스디아이 주식회사 | 논리곱 및 라인 중첩 방법들을 포함하는 플라즈마디스플레이 패널의 구동방법 |
| KR101700495B1 (ko) | 2015-02-25 | 2017-01-26 | 양정자 | 홍색 패각을 갖는 전복종묘 양식방법 |
| KR101746273B1 (ko) | 2015-02-25 | 2017-06-12 | 양정자 | 홍조색소(β-carotene)를 포함하는 전복 종묘용 사료조성물 제조방법 |
-
1999
- 1999-06-16 JP JP11169361A patent/JP2001013909A/ja not_active Withdrawn
-
2000
- 2000-06-10 KR KR1020000031991A patent/KR100339601B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636188B1 (en) * | 2000-03-28 | 2003-10-21 | Fujitsu Hitachi Plasma Display Limited | Method of driving plasma display panel and plasma display apparatus |
| CN101266747B (zh) * | 2002-08-30 | 2010-07-07 | 株式会社日立制作所 | 驱动等离子显示板的方法 |
| US7605779B2 (en) | 2003-10-08 | 2009-10-20 | Samsung Sdi Co., Ltd. | Panel driving method for sustain period and display panel using the same |
| CN101241672B (zh) * | 2006-04-11 | 2010-12-01 | 日立等离子显示器股份有限公司 | 等离子体显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100339601B1 (ko) | 2002-06-05 |
| KR20010007343A (ko) | 2001-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |