JP2002202753A

JP2002202753A - プラズマディスプレイパネルの駆動方法およびプラズマディスプレイパネルの駆動装置

Info

Publication number: JP2002202753A
Application number: JP2001325694A
Authority: JP
Inventors: Kunihiro Mima; 邦啓美馬
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-10-25
Filing date: 2001-10-23
Publication date: 2002-07-19

Abstract

(57)【要約】【課題】一対のスキャン電極およびサステイン電極か
らなる表示電極が複数対列設され、スキャン電極とサス
テイン電極の並び順が異なることによって、隣の表示電
極と同じ電極が隣に配されているＰＤＰにおいては、ア
ドレス放電時に放電ミスが発生する可能性がある。【解決手段】ａ群サステイン電極３ａの属するセルに
アドレス放電を行う場合、ａ群サステイン電極３ａには
電圧Ｖａを印加する。他方、このａ群サステイン電極３
ａと隣り合うｂ群サステイン電極３ｂに対しては、電圧
Ｖａよりも低い電圧Ｖｅを印加する。これによって、ア
ドレス放電を行うセルのスキャン電極４とｂ群サステイ
ン電極３ｂとの間の電位差が従来よりも小さくなり、誤
放電を抑制するとともにこれに伴なうアドレス放電ミス
の発生を抑制することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、コンピュ
ータおよびテレビなどの画像表示に用いられるプラズマ
ディスプレイパネルに関し、特に、マトリクス表示方式
の面放電型プラズマディスプレイの駆動方法および駆動
装置に関する。

【０００２】

【従来の技術】近年、コンピュータやテレビなどの画像
表示に用いられている面放電型のプラズマディスプレイ
パネル（Plasma Display Panel 、以下、「ＰＤＰ」と
いう。）においては、マトリクス表示方式が一般的に用
いられている。マトリクス表示方式として代表的な面放
電型ＰＤＰは、スキャン電極およびサステイン電極が交
互に平行に列設された前面パネルと、アドレス電極が平
行に列設された背面パネルとがギャップ材を介して並行
に、かつスキャン電極およびサステイン電極と、アドレ
ス電極が直交するように配されることにより３つの電極
の交差領域にセルが形成されたＰＤＰにおいて、点灯す
べきセルにおけるスキャン電極とアドレス電極とにアド
レスパルスを印加してアドレス放電を行うことにより壁
電荷を形成した後、当該壁電荷の形成されたセルにおけ
るスキャン電極とサステイン電極に交互に維持放電パル
スを印加することによって面放電を生じさせる方式であ
る。このような方式によれば、スキャン電極とサステイ
ン電極間の維持放電回数を設定することによってＰＤＰ
の輝度を任意に変化させることができる。ところが、上
記ＰＤＰにおいては、スキャン電極とサステイン電極と
が交互に列設されており、スキャン電極においては、隣
のセルに属するサステイン電極と隣あう構造のため、維
持放電時に隣のセルとの間において不要な面放電が生じ
る可能性があった。

【０００３】このような問題を解決するため、特開平８
−２１２９３３号公報には、スキャン電極およびサステ
イン電極を交互に配置するのではなく、その配置順をセ
ル毎に交互に入れ替えることによって、各セル間におい
て隣り合う電極に同じ電極を配する技術が開示されてい
る。これによれば、維持放電時においても隣合うセルの
電極が同じ電位となるので、隣のセルとの間においては
維持放電時における不要な面放電の発生が抑制される。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来技術によれば、アドレス放電時に放電ミスが生じる可
能性がある。すなわち、一般的にアドレス放電時は、ス
キャン電極とアドレス電極との間で生じた放電が、スキ
ャン電極とサステイン電極との間の放電を誘発すること
によって壁電荷を形成するようになっているが、上記公
報の技術によれば、サステイン電極が隣のセルにおける
サステイン電極と隣り合う構造となっているため、アド
レス放電が隣のサステイン電極にまで及んでしまう可能
性がある。その場合、当該放電によって隣のセルにおい
ては、サステイン電極付近の壁電荷量が変化してしまい
（誤放電）、隣のセルのアドレス放電を正常に行うこと
ができなくなる可能性がある。特に、高精細なＰＤＰの
場合には、セル間の距離が短いため隣のセルにおける壁
電荷量が変化し易く、その可能性がさらに高まる。

【０００５】本発明は、上記課題に鑑み、各セルと隣り
合うセルにおいて、サステイン電極がセル間で隣り合う
ＰＤＰに対して、アドレス放電ミスを抑制することがで
きるＰＤＰの駆動方法およびＰＤＰの駆動装置を提供す
ることを目的としている。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＰＤＰの駆動方法は、一対の第１行電
極および第２行電極からなる表示電極が複数対列設され
るとともに、前記表示電極と放電空間を介して交差する
ように列電極が配設されて当該交差領域にセルが形成さ
れ、かつ表示電極のうち少なくとも１つにおいて、第１
行電極と第２行電極の並び順が逆にされたＰＤＰの駆動
方法であって、前記第１行電極および列電極に電圧を印
加してのアドレス放電時においては、アドレス放電を行
うセルにおける第２行電極に印加する電圧と、隣接セル
の第２行電極であって、前記アドレス放電を行うセルに
おける第２行電極の隣に配された第２行電極に印加する
電圧とに電位差を生じさせることを特徴とする。

【０００７】これによれば、上記のように第２行電極間
で電位差を生じさせることによって例えば、アドレス放
電を行うセルの第１行電極と第２行電極の電位差より
も、当該第２行電極と隣り合う第２行電極と前記第１行
電極の間の電位差を小さくできるので、アドレス放電時
に誤放電によって生じる隣のセルの壁電荷を変化させる
ことがなくなり、アドレス放電ミスの発生を抑制でき
る。

【０００８】一般的には、アドレス放電時においては、
第１行電極に負の電圧を印加するため、前記アドレス放
電を行うセルの第２行電極に印加する電圧よりも、当該
第２行電極の隣に配された第２行電極に印加する電圧が
低くされていることが望ましい。ここで、ＰＤＰの全て
のセルを、第２行電極が隣り合う二つのセルのうち、一
方のセルグループと、他方のセルグループとに分け、ア
ドレス放電は、一方のセルグループおよび他方のセルグ
ループにおいて同一セルグループ内で連続して実行する
よう設定されていれば、アドレス放電時における第２行
電極に印加する電圧を変更する回数が少なくなるため、
第２行電極におけるパネル静電容量負荷の充放電に要す
る消費電力、すなわち放電に寄与しない無効電力を低く
することができ、消費電力を抑制することができる。

【０００９】本発明に係るＰＤＰの駆動装置は、一対の
第１行電極および第２行電極からなる表示電極が複数対
列設されるとともに、前記表示電極と放電空間を介して
交差するように列電極が配設されて当該交差領域にセル
が形成され、かつ隣り合う表示電極において、第１行電
極と第２行電極の並び順が逆にされたＰＤＰの駆動装置
であって、前記第１行電極に電圧を印加する第１行電極
駆動部と、前記第２行電極に電圧を印加する第２行電極
駆動部と、前記列電極に電圧を印加する列電極駆動部と
を備え、アドレス放電時において、前記第１行電極駆動
部および前記列電極駆動部は、前記第１行電極および列
電極のそれぞれに電圧を印加して選択されたセルに対す
るアドレス放電を実行し、前記第１行電極駆動部および
第２行電極駆動部は、前記第１行電極および第２行電極
に対して電圧を印加して前記アドレス放電されたセルに
対して維持放電を実行し、さらに、前記第２行電極駆動
部は、第２行電極が隣り合うセルグループのうち、一方
のセルグループの第２行電極に電圧を印加する一の電極
印加部と、他方のセルグループの第２行電極に、前記一
の電極印加部が印加する電圧と電位差を有する電圧を印
加する他の電極印加部とに分割されており、前記一の電
極印加部および他の電極印加部の駆動タイミングを調整
する電極駆動タイミングパルス発生部を備えることを特
徴とする。

【００１０】これによれば、上記のように第２行電極間
で電位差を生じさせることができるので、例えば、アド
レス放電を行うセルの第１行電極と第２行電極の電位差
よりも、当該第２行電極と隣り合う第２行電極と前記第
１行電極の間の電位差が下げるようにすれば、アドレス
放電ミスの発生を抑制することができる。また、ＰＤＰ
の全てのセルを、第２行電極が隣り合う二つのセルグル
ープのうち、一方のセルグループと、他方のセルグルー
プとに分け、前記駆動タイミングパルス発生部は、一方
のセルグループの第２行電極と、他方のセルグループの
第２行電極とが、ＰＤＰのどの位置のセルに配設されて
いるかを示す情報が記憶されたセル構造記憶部と、アド
レス放電を行うセルの位置を検出する検出部と、前記検
出部によって検出されたセルの位置に対して、前記セル
構造記憶部に記憶された情報を参照し、アドレス放電を
行うセルの第２行電極が、一方のセルグループに属する
か、他方のセルグループに属するかを識別して駆動タイ
ミングを調整するセル構造識別部とを備えるようにすれ
ば、ＰＤＰにおいて第１行電極および第２行電極の配置
順序が異なる領域があったとしても、各領域における各
行電極の配置順序に応じて上記第２行電極間の電位差を
保持することができる。

【００１１】またＰＤＰの全てのセルを、第２行電極が
隣り合う二つのセルグループのうち、一方のセルグルー
プと、他方のセルグループとに分け、前記第１行電極駆
動部は、前記一方のセルグループおよび他方のセルグル
ープにおいて同一セルグループ内で連続してアドレス放
電を実行するように電圧を印加するようにしてもよい。

【００１２】このようなＰＤＰの駆動装置によれば、ア
ドレス放電時における第２行電極に印加する電圧を変更
する回数を少なくすることができるため、パネル静電容
量負荷の充放電に要する消費電力、すなわち放電に寄与
しない無効電力を低くすることができ、消費電力を抑制
することができる。具体的には、前記第１行電極駆動部
が、前記一方のセルグループの第１行電極にスキャンパ
ルスを印加する一の電極印加部と、前記他方のセルグル
ープの第１行電極にスキャンパルスを印加する他の電極
印加部とを備えるようにすれば、同一セルグループのア
ドレス放電を連続して実行することができる。

【００１３】さらに、前記第２行電極駆動部における一
の電極印加部と、他の電極印加部は、互いに位相が半周
期ずれた電圧を印加するようにして実施することができ
る。

【００１４】

【発明の実施の形態】以下、本発明に係る一実施の形態
について図面を参照しながら説明する。本願発明の以下
に示す実施の形態および図面は、例示を目的とし、本発
明は、これらに限定されるものではない。（第１の実施の形態）〈ＰＤＰ１００の構成〉図１は、
本発明の駆動方法および駆動装置を適用するＰＤＰ１０
０における前面ガラス基板１を取り除いた概略平面図で
あり、図２は、ＰＤＰ１００の画像表示領域１０１にお
ける要部断面斜視図である。なお、図１においてはサス
テイン電極３、スキャン電極４、アドレス電極７の本数
などについては分かり易くするため一部省略して図示し
ている。両図を参照しながらＰＤＰ１００の構造につい
て説明する。

【００１５】図１に示すように、ＰＤＰ１００は、前面
ガラス基板１（不図示）と、背面ガラス基板２と、ｎ本
（ここでは、ｎを偶数とする）のサステイン電極３（ｉ
本目を示す場合はその数字を付す。）と、ｎ本のスキャ
ン電極４（ｉ本目を示す場合はその数字を付す。）と、
ｍ本のアドレス電極７（ｊ本目を示す場合はその数字を
付す。）、および斜線で示す気密シール層１１などから
なり、各電極３，４，７の交差領域においてセルＵが形
成される３電極構造の電極マトリクスを有している。

【００１６】前面ガラス基板１と背面ガラス基板２と
は、図２に示すように、互いに間隙をおいて平行に対峙
して配置された構成をしている。この前面ガラス基板１
の対向面上には、各ｎ本のサステイン電極３およびスキ
ャン電極４（本図においては各２本のみ表示してい
る。）がｙ方向（行方向）を長手にしてｘ方向（列方
向）に平行に列設され、これらの電極は一対でひとつの
表示電極となる。ここで、ｉライン目の表示電極におい
ては、ＰＤＰのｘ方向に隣りあう（ｉ−１）ライン目お
よび（ｉ＋１）ライン目の表示電極と、サステイン電極
３およびスキャン電極４が隣り合う構造となっている。
このため、各セルＵにおいては、サステイン電極３がセ
ルのｘ方向下側に配置されたもの（本実施の形態ではｉ
＝奇数ライン目のものであり、以下、これらの電極群を
ａ群という。）と、ｘ方向上側に配置されたもの（本実
施の形態ではｉ＝偶数ライン目のものであり、以下、こ
れらの電極群をｂ群という。）とに分けられる。このサ
ステイン電極３においては、図１に示すように、奇数列
のａ群同士および偶数列のｂ群同士の電極はそれぞれ電
気的に連結されたａ群サステイン電極３ａ、ｂ群サステ
イン電極３ｂとなっており、他方スキャン電極４におい
ては各電極が独立した構成となっている。当該各電極
３，４は、図２に示すように、ガラスなどからなる誘電
体層５で被覆され、さらにＭｇＯ保護膜６で被覆され
る。

【００１７】他方、背面ガラス基板２の対向面上には、
ｍ本のストライプ状のアドレス電極７（本図においては
４本のみ図示している。）が列設されるとともに、その
表面を覆うガラスなどからなる誘電体層８が形成され、
さらにアドレス電極７に隣接するようにリブ９が形成さ
れる。また、隣り合うリブ９の間には、赤色（Ｒ）、緑
色（Ｇ）、青色（Ｂ）の蛍光体１０Ｒ，１０Ｇ，１０Ｂ
がアドレス電極７を被覆するように塗り分けられてい
る。

【００１８】このような構成要素が形成された前面ガラ
ス基板１と背面ガラス基板２は、リブ９を介してギャッ
プを保ちながら組み合わされて、その間隙に放電空間１
２を形成するとともに、図１に示すように、各ガラス基
板１，２の周縁部付近が気密シール層１１によって封止
される。放電空間１２には、例えば、Ｎｅが主体とな
り、バッファガスとして微量のキセノンを含む不活性ガ
スが封入された構造となっている。

【００１９】以上の構成により、前面ガラス基板１と背
面ガラス基板２の間の空間において、各電極３，４とア
ドレス電極７の交差するところに放電セルが形成され、
図１に点領域で示す画像表示領域１０１に画像を表示す
ることができるようになる。〈ＰＤＰ駆動装置２００の
全体構成〉図３は、本発明に係るＰＤＰ駆動装置２００
の構成を示す回路ブロック図である。

【００２０】同図に示すように、ＰＤＰ駆動装置２００
は、レベル調整部２１、Ａ／Ｄ変換部２２、フレームメ
モリ２３、出力信号処理部２４、メモリ制御部２５、同
期信号分離部２６、タイミングパルス発生部２７，パネ
ル駆動タイミングパルス発生部２８，群電極駆動タイミ
ングパルス発生部２９、サステイン電極駆動部３００、
スキャン電極駆動部３３０、アドレス電極駆動部３５を
備え、駆動対象のＰＤＰ１００に接続されている。

【００２１】レベル調整部２１は、外部の受信装置によ
って受信された、映像信号と同期信号を含むアナログの
入力信号に対して、そのペレスタルレベル（黒のレベ
ル）やホワイトバランスレベル（ＲＧＢレベルのバラン
スを取る）のレベル調整を施した後、これをＡ／Ｄ変換
部２２へ送信する。Ａ／Ｄ変換部２２は、レベル調整さ
れた入力信号（アナログ）における映像信号を赤色
（Ｒ）、緑色（Ｇ）、青色（Ｂ）に対応する映像データ
をデジタルの映像データに変換するとともに、タイミン
グパルス発生部２７から送信されてきたタイミングパル
スに応じてその映像データをフレームメモリ２３に出力
する。

【００２２】フレームメモリ２３は、図示しないサブフ
フレームデータ生成部を備え、送信されてくる映像デー
タから各ピクセルの赤色（Ｒ）、緑色（Ｇ）、青色
（Ｂ）の輝度レベル（階調レベル）を示す多値のサブフ
レームデータを生成し、１フレームごとに各サブフレー
ムの映像データを分割して一旦格納する。そして、メモ
リ制御部２５から送信されてくるタイミングパルスに応
じて出力信号処理部２４に映像データを出力する。

【００２３】出力信号処理部２４は、ＰＤＰ１００の各
アドレス電極７と接続されており、入力されてきた映像
データをアドレス電極７の複数本に対応するデータ毎に
処理して、これを順次アドレス電極駆動部３５に出力す
る。メモリ制御部２５は、フレームメモリに格納された
映像データを出力信号処理部２４に出力するタイミング
を制御するために、タイミングパルス発生部２７から送
信されてくるタイミングパルスに基づいてフレームメモ
リ２３にタイミングパルスを送信する。

【００２４】他方、入力されてきた入力信号は、同期信
号分離部２６にも入力され、ここで、アナログの入力信
号における同期信号を分離抽出したのち、これをタイミ
ングパルス発生部２７に送信する。タイミングパルス発
生部２７は、入力されてきた同期信号に基づき、Ａ／Ｄ
変換部２２、メモリ制御部２５、パネル駆動タイミング
パルス発生部２８にその駆動タイミングとなるタイミン
グパルスを送信する。

【００２５】パネル駆動タイミングパルス発生部２８
は、サステイン電極印加部３０、スキャン電極印加部３
３、スキャンパルス発生部３４、アドレス電極駆動部３
５、群電極駆動タイミングパルス発生部２９と接続され
ており、入力されてきた同期信号に基づき、接続されて
いる各部の駆動タイミングとなるタイミングパルスを送
信する。

【００２６】群電極駆動タイミングパルス発生部２９
は、パネル駆動タイミングパルス発生部２８から送信さ
れてきたタイミングパルスに基づき、ａ群電極印加部３
１、ｂ群電極印加部３２を予め決められたパターン（本
第１の実施の形態ではａ群電極印加部３１、ｂ群電極印
加部３２を交互に駆動するパターン）で駆動するタイミ
ングパルスを各群電極印加部３１，３２に送信する。な
お、上記パネル駆動タイミングパルス発生部２８、群電
極駆動タイミングパルス発生部２９は、ＬＳＩに組み込
まれた構成となっている。

【００２７】サステイン電極駆動部３００は、サステイ
ン電極印加部３０と、ａ群電極印加部３１、ｂ群電極印
加部３２がそれぞれフローティンググランド方式で直列
に接続され、サステイン電極印加部３０とａ群電極印加
部３１、およびサステイン電極印加部３０とｂ群電極印
加部３２の出力を加算できるように構成されている。こ
のような電圧を加算する接続回路については公知であっ
て、特開平９−３１１６６１号公報などに開示されてい
る。そのため、この詳細な構成については説明を省略す
る。

【００２８】サステイン電極印加部３０は、これに電圧
を印加する電源３０Ｄ（電圧Ｖａ（＝Ｖｃ））を備え、
ａ群電極印加部３１、ｂ群電極印加部３２と接続されて
おり、アドレス期間においてパネル駆動タイミングパル
ス発生部２８から送信されてくるタイミングパルスに応
じて、ＰＤＰ１００におけるａ群サステイン電極３ａ，
ｂ群サステイン電極３ｂに印加するベースとなる電圧Ｖ
ａを上記各群電極印加部３１，３２に印加する。また、
維持放電期間では維持放電パルスを発生する。

【００２９】ａ群電極印加部３１およびｂ群電極印加部
３２は、電源３０Ｄと点αにおいてフローティンググラ
ウンド方式で接続された各電源３１Ｄ，３２Ｄを備え、
ＰＤＰ１００のａ群サステイン電極３ａ、ｂ群サステイ
ン電極３ｂとそれぞれ接続されている。各群電極印加部
３１，３２は、群電極駆動タイミングパルス発生部２９
から送信されてきたタイミングパルスに応じて、サステ
イン電極印加部３０から印加されたベース電圧Ｖａに負
極性の電圧−（Ｖａ−Ｖｅ）を重畳することによって、
ａ群サステイン電極３ａおよびｂ群サステイン電極３ｂ
にそれぞれ必要な電圧を印加する。

【００３０】スキャン電極駆動部３３０は、スキャン電
極印加部３３と、スキャンパルス発生部３４がそれぞれ
フローティンググランド方式で直列に接続され、これら
の出力電圧を加算できるように構成されている。このよ
うな電圧を加算する接続回路については公知であって、
ＰＣＴ／ＪＰ９９／０３８７３号公報などに開示されて
いる。そのため、この詳細な構成については説明を省略
する。

【００３１】スキャン電極印加部３３は、電圧を印加す
るための電源３３Ｄ（電圧Ｖｂ＋Ｖｃ）を備え、スキャ
ンパルス発生部３４に接続されており、パネル駆動タイ
ミングパルス発生部２８から送信されてくるタイミング
パルスに応じて、一般的に行われる初期化期間における
初期化パルスや、維持期間においてスキャン電極４に印
加する維持放電パルスを発生する。

【００３２】スキャンパルス発生部３４は、電源３３Ｄ
とフローティンググラウンド方式で接続された電源３４
Ｄ（電圧−Ｖｂ）を備え、ＰＤＰ１００の各スキャン電
極４と接続されており、アドレス期間においてパネル駆
動タイミングパルス発生部２８から送信されてくるタイ
ミングパルスに応じて、スキャンパルス（電圧―Ｖｂ）
をスキャン電極４（１），４（２），…４（ｎ）に対し
て順に印加する（このとき、スキャン電極印加部３３は
駆動せず０Ｖに保持）。

【００３３】アドレス電極駆動部３５は、電圧を印加す
るための電源３５Ｄ（電圧Ｖｄ）、およびＰＤＰ１００
の各アドレス電極７と接続されており、基本的には、特
開平７−３２５５５２号公報などに記載されているもの
と同様の構成を用いることができ、パネル駆動タイミン
グパルス発生部２８から送信されてくるタイミングパル
スに応じて出力信号処理部２４から送られてくるデータ
に相当する各アドレス電極７に対し、アドレスパルスを
印加する。

【００３４】〈一般的なＰＤＰの駆動方法〉ここで、Ｐ
ＤＰ駆動装置２００の駆動方法を説明する前に、まず、
ＰＤＰに画像を表示する際の一般的な駆動方法について
説明する。ＰＤＰにおける多階調を表示するための駆動
方式としては、１フレームを複数のサブフレームに分割
し、各サブフレームにおける点灯／消灯を組み合わせて
中間階調を表現する「フレーム内時分割階調表示方式」が
一般に用いられている。

【００３５】図４は、「フレーム内時分割階調表示方式」
を用いた駆動方法におけるサブフレームでのタイミング
チャートの一例を示す図であって、横軸は時間、縦軸は
電圧を示している。同図に示す駆動方法では、サブフレ
ーム５０は、全てのセルにアドレスを行うための一定時
間をもつアドレス期間５１と、点灯すべきセルの輝度の
相対比に対応した時間の長さをもつサステイン期間５２
と、全てのセルの壁電荷を消去し、維持放電を止めるイ
レース期間５３とから構成される。

【００３６】例えば、図１に示すＰＤＰ１００に画像表
示させる際には、アドレス期間５１において、１ライン
毎に、スキャン電極４を１からｎ番目まで順にスキャン
パルスＰｓｃｎ（電圧−Ｖｂ、時間Ｔｂ）を印加する。
このとき、全てのサステイン電極３に対して電圧Ｖａを
アドレス期間５１を通して印加するとともに、点灯した
いセルに属するアドレス電極７に対してアドレスパルス
Ｐｗ（電圧Ｖｄ，時間Ｔｂ）を印加する。これによっ
て、点灯したいセルにおけるスキャン電極４とアドレス
電極７の間で微少放電が発生する。この微小放電によっ
て、サステイン電極３とスキャン電極４との間において
も微小放電（以下、これらの放電を合わせてアドレス放
電という。）が誘発され、当該セルには壁電荷が蓄積さ
れる。その後、サステイン期間５２において、サステイ
ン電極３およびスキャン電極４には、電圧Ｖｃかつ周期
Ｔ０をもつ矩形波のサステインパルス５２１，５２２
が、それぞれ半周期ずれた状態でパネル全面同時に印加
され、壁電荷が形成されている放電セルにおいては繰り
返し発生する放電が維持される。この放電により、ＰＤ
Ｐ１００内に封入された放電ガスから紫外線が発生し、
各蛍光体１０Ｒ，１０Ｇ，１０Ｂ（図２）を励起発光さ
せる。この後、イレース期間５３において、全てのサス
テイン電極３に対してイレースパルスＰｅ（例えば電圧
Ｖｃ）を印加することによって壁電荷が消去される。

【００３７】ところで、本実施の形態の図１では、サス
テイン電極３がｂ群サステイン電極３ｂと、ａ群サステ
イン電極３ａとが独立して駆動できるように区分されて
いるが、これらが分割されずに電気的に共通化されて接
続するものである場合、全てのサステイン電極の電位が
同一となるので、以下に示すように、サステイン電極が
隣接する箇所でアドレス放電時に放電ミスが発生する可
能性がある。

【００３８】図５は、アドレス期間５１においてスキャ
ン電極４（ｉ）にアドレス放電を行うときの状態を示す
ため、ＰＤＰを側面からみた場合のサステイン電極３、
スキャン電極４、アドレス電極７の配置図であり、
（ａ）〜（ｄ）の番号順に進行する。一般的にはアドレ
ス期間５１（図４）の前にスキャン電極４に正極性のス
キャンパルスを印加して初期化放電（不図示）が行われ
ているので、図５（ａ）に示すように、スキャン電極４
（ｉ）には負の電荷が形成され、サステイン電極３
（ｉ）およびアドレス電極７には正の電荷が形成されて
いる。ここで、スキャン電極４（ｉ）に電圧−Ｖｂ、ア
ドレス電極７（ｊ）に電圧Ｖｄが印加されると、図５
（ｂ）に示すように、図中で示す放電が生じる。そし
て、トリガとなるこの放電に誘発され、略同時に図中
で示すようにスキャン電極４（ｉ）とサステイン電極
３（ｉ）との間においても放電が生じる。このときに
は、サステイン電極３すべてに電圧Ｖａが印加されてい
るため、スキャン電極４（ｉ）と隣のセルに属するサス
テイン電極３（ｉ＋１）との間の電位差も放電開始電圧
以上となり、図５（ｃ）に示すの放電が生じる可能性
がある。なお、一連の図５中〜で示す放電を段階的
に示しているが、実際には略同時に生じている。

【００３９】上記〜の放電は、各電極における電荷
の反転を生じさせ、各電極付近においては図５（ｄ）に
示すような電荷の状態となるのであるが、で示す放電
は、まだアドレス放電を行っていない、ｉ＋１ライン目
のセルにおけるサステイン電極３（ｉ＋１）に負の電荷
を形成させ、当該セルにおける電荷量に変化を生じさせ
ている。このように、アドレス放電を行う前に電荷量に
変化が生じたセルのアドレス放電時（ｔｉ＋１〜ｔｉ＋
２）には、図５（ｄ）に示すようにの放電は生じるも
のの、サステイン電極３（ｉ＋１）とスキャン電極４
（ｉ＋１）に形成されている電荷がともに負となるの
で、図中で示す放電が生じず、正常にアドレス放電が
できない可能性がある。

【００４０】〈ＰＤＰ１００の駆動方法〉次に、本第１
の実施の形態に係る、ＰＤＰ１００の駆動方法について
説明する。図６は、第１の実施の形態に係る、ＰＤＰ１
００の駆動方法を示すため、「フレーム内時分割階調表
示方式」を用いた駆動方法におけるサブフレーム６０で
のタイミングチャートの一例を示す図であって、横軸は
時間、縦軸は電圧を示している。なお、図６におけるタ
イミングチャートは、図４を用いて説明したタイミング
チャートとサステイン電極に印加するパルスが異なるの
みであり、図４と同じ記号のものについては同じもので
あるのでその説明については省略する。

【００４１】同図に示すように、本第１の実施の形態に
係るＰＤＰ１００の駆動方法は、アドレス期間６１にお
いて、全てのサステイン電極３に対して同時に同じ電圧
を印加するのではなく、ａ群サステイン電極３ａおよび
ｂ群サステイン電極３ｂに対して異なる電圧のパルスを
印加する点が異なっている。アドレス期間６１におい
て、ａ群サステイン電極３ａとｂ群サステイン電極３ｂ
に対して印加するパルスＰａ，Ｐｂは、各電圧Ｖａを時
間Ｔｂの期間加えるものであり、各群サステイン電極３
ａ，３ｂにはパルスＰａ，Ｐｂが交互に印加される。こ
こで、アドレス期間６１においてａ群サステイン電極３
ａに印加されるパルスＰａは、ｂ群サステイン電極３ｂ
に印加されるパルスＰｂに対して、その位相が互いに半
周期ずれて印加されるようになっており、各パルスＰ
ａ，Ｐｂを加えないときには各群サステイン電極３ａ、
３ｂに電圧Ｖｅ（Ｖｅ＜Ｖａ）が印加される。

【００４２】すなわち、奇数（ｉ）ライン目（ｉ＝奇
数）の表示電極にアドレス放電を行うときには、そのス
キャン電極４（ｉ）に電圧（−Ｖｂ）を印加するととも
に、この電極と対をなすａ群サステイン電極３ａに電圧
Ｖａを印加する一方、この電極３ａと隣合うｂ群サステ
イン電極３ｂに対しては電圧Ｖａよりも低い電圧Ｖｅを
印加するようにしている。また、互いに半周期ずれた矩
形波のため、ａ群サステイン電極３ａとｂ群サステイン
電極との間の電位差を一定かつ大きな値に設定し易い。

【００４３】図７は、アドレス放電時における放電の様
子を説明するためのサステイン電極、スキャン電極、ア
ドレス電極の配置を示す図である。同図に示すように、
表示電極のｉライン目にアドレス放電を行う場合には、
当該セルのサステイン電極３（ｉ）に電圧Ｖａを印加す
るとともに、隣のセルに属する（ｉ＋１）ライン目のサ
ステイン電極３（ｉ＋１）には電圧Ｖａよりも低い電圧
Ｖｅが印加されるので、スキャン電極４（ｉ）とサステ
イン電極３（ｉ＋１）との電位差が従来よりも低下し、
図中の放電が従来よりも生じにくくなる。

【００４４】逆に、偶数ライン目の表示電極にアドレス
放電を行うときには、図６に示すように、ｂ群のサステ
イン電極３ｂに電圧Ｖａを印加する一方、ａ群のサステ
イン電極３ｂに対しては電圧Ｖａよりも低い電圧Ｖｅを
印加するようになっており、これによって上記と同様、
図７中、で示すような隣のセルの壁電荷を変化させる
誤放電、およびそれに伴なう放電ミスの発生が抑制され
る。

【００４５】このように放電ミス発生を抑制するために
は、図７に示す、スキャン電極４（ｉ）とサステイン電
極３（ｉ＋１）の電位差（Ｖｅ−（−Ｖｂ））を、スキ
ャン電極４（ｉ）とサステイン電極３（ｉ）との間にお
ける放電開始電圧よりも低くするように異ならせれば、
上記の放電が起こりにくくなると考えられる。そのた
め、サステイン電極３（ｉ＋１）に対して電圧を印加す
るのではなく、アースすることによって電位差を低くす
ることも可能であり、アドレス放電時にスキャン電極４
に正極性の電圧を印加するとともにサステイン電極３に
負極性の電圧を印加する場合には、アドレス放電を行う
サステイン電極３（ｉ）よりもその隣のサステイン電極
３（ｉ＋１）に対して高い電圧（絶対値が低い電圧）を
印加することも考えられる。

【００４６】このようにサステイン電極３の電圧を、ア
ドレスを行うラインのサステイン電極と隣り合う同じ電
極、すなわち奇数列（ａ群）と偶数列（ｂ群）で異なる
ようにするために、本第１の実施の形態におけるＰＤＰ
駆動装置２００においては、ａ群サステイン電極３ａと
ｂ群サステイン電極３ｂとを駆動するためのａ群電極印
加部３１，ｂ群電極印加部３２（図３）を設け、これを
それぞれの電極と接続する構成としている。さらに、こ
れらの上記電極印加部３１，３２を駆動するタイミング
パルスを発生する群電極駆動タイミングパルス発生部２
９を設けており、上記電極３ａ，３ｂを別々に駆動する
ことができる。これらによって上記駆動方法を実現する
ことができ、従来のようにアドレス放電時における放電
ミスによって、その隣のセルのサステイン電極付近に蓄
積された電荷量を変化させることがないため、ＰＤＰの
アドレス放電ミスの発生を抑制することができる。その
ため、セル間のピッチが小さくても放電ミスの発生を抑
制することができるので、高精細なＰＤＰの駆動方法と
して適している。

【００４７】なお、本第１の実施の形態においては、ａ
群電極印加部３１、ｂ群電極印加部３２と二つの電極印
加部を設けていたが、これに限定されるものではなく、
各電極それぞれに電極印加部を設けるようにしてもａ群
サステイン電極３ａ、ｂ群サステイン電極３ｂを分割し
て駆動できるため、本発明を実施することができる。（第２の実施の形態）次に、本第２の実施の形態に係る
ＰＤＰ駆動装置およびその駆動方法ついて説明する。な
お、本第２の実施の形態に係るＰＤＰ駆動装置およびそ
の駆動方法は、図６において説明した駆動方法が異なる
ほかは第１の実施の形態と同様であるので、主にＰＤＰ
の駆動方法について説明する。

【００４８】図８は、本第２の実施の形態に係るＰＤＰ
の駆動方法を示すための、「フレーム内時分割階調表示
方式」を用いた駆動方法におけるサブフレーム７０での
タイミングチャートの一例を示す図であって、横軸は時
間、縦軸は電圧を示している。同図に示す駆動方法は、
アドレス期間７１において各電極に印加するパルスが図
６と異なっており、サステイン期間７２、イレース期間
７３に印加するパルスについては同じであるため、これ
らの期間については説明を省略する。

【００４９】同図に示すように、本第２の実施の形態に
かかる駆動方法は、第１の実施の形態のように、アドレ
ス放電をスキャン電極４（図１）の１ライン目から順に
行うのではなく、まず、スキャン電極４の配置位置が同
じ群の一方（本実施の形態では奇数列スキャン電極）の
セルに対してアドレス放電を行い、次に他方の群（本実
施の形態では偶数列スキャン電極）のセルに対してアド
レス放電を行うようにしている。

【００５０】まず、アドレス期間７１の始まりである時
間ｔ０からａ群サステイン電極３ａに対してパルス７１
１（電圧Ｖａ）を印加してその電圧を保持するととも
に、ｂ群サステイン電極３ｂに対してパルス７１１より
電圧の低いパルス７１２（電圧Ｖｅ）を印加してその電
圧保持し、かつ奇数列のスキャン電極４（１）に対して
矩形波のスキャンパルスＰｓｃｎ（電圧―Ｖｂ、時間Ｔ
ｂ）を時間ｔ１までを印加する。このとき、アドレス放
電を行うセルのアドレス電極７には、矩形波のアドレス
パルスＰｗ（電圧Ｖｄ、時間Ｔｂ）を印加する。これに
よって１ライン目のアドレス放電が完了する。

【００５１】次に、時間ｔ１からｔ２においては、２ラ
イン目のスキャン電極４（２）ではなく、奇数列である
３ライン目のスキャン電極４（３）に対して１ライン目
と同様スキャンパルスＰｓｃｎを印加する。これを奇数
列のスキャン電極に対して時間ｔ_n/2まで同様に繰り返
すことによって、すべての奇数列のスキャン電極４に対
してスキャンパルスＰｓｃｎを印加する。これによっ
て、各奇数ラインの表示電極に対してアドレス放電が行
われるのであるが、このアドレス放電時においては、と
なりのセルに属する偶数列のサステイン電極３ｂに対し
て、電圧Ｖａよりも低いＶｅが印加されているため、ア
ドレス放電が隣のセルのサステイン電極まで及ぶことが
抑制される。これによって第１の実施の形態と同様、ア
ドレス放電ミスの発生が抑制される。

【００５２】今度は、時間ｔ_n/2＋１から各表示電極の
偶数ラインに対して奇数ラインの表示電極と同様にアド
レス放電を行わせる。このとき、偶数列と奇数列のサス
テイン電極３ａ、３ｂに印加する電圧を入れ替える。す
なわち、ａ群サステイン電極３ａに対しては電圧Ｖｅ
を、ｂ群サステイン電極３ｂに対しては電圧Ｖａを印加
させる。これによって、奇数ラインの表示電極と同様、
アドレス放電ミスの発生が抑制される。

【００５３】さらに、第１の実施の形態では、アドレス
放電時において、表示電極に対して１ライン毎にそのサ
ステイン電極３に印加する電圧を変化させていたが、本
第２の実施の形態においては、サステイン電極３の電圧
を変化させる回数が時間ｔ_n/ ₂＋１における１回のみに
減るので、パネル静電容量負荷の充放電に要する消費電
力、すなわち放電に寄与しない無効電力を第１の実施の
形態よりも少なくすることができる。

【００５４】なお、本第２の実施の形態においては、奇
数列のスキャン電極４に対して先にスキャンパルスを印
加したが、順番を逆にして偶数列のスキャン電極４に対
して先にスキャンパルスＰｓｃｎを印加するようにして
も良い。この場合、サステイン電極３の電圧も偶数列と
奇数列で反転させる必要がある。また、本第２の実施の
形態においては、サステイン電極３の電圧を変化させる
回数を１回のみにしたが、これに限定されるものではな
く、アドレス放電をａ群サステイン電極３ａもしくはｂ
群サステイン電極３ｂにおいて同一サステイン電極で連
続して行うようにすれば、サステイン電極３の電圧を変
化させる回数を第１の実施の形態よりも低減させること
ができ、その分消費電力を抑制することができる。

【００５５】（第３の実施の形態）次に、本第３の実施
の形態に係るＰＤＰ駆動装置およびその駆動方法につい
て説明する。基本的には、本第３の実施の形態に係るＰ
ＤＰ駆動装置およびその駆動方法は、駆動対象のＰＤＰ
の構成が異なることと、図６において説明した駆動方法
が異なるほかは第１の実施の形態と略同様であるので、
主にＰＤＰの構成とＰＤＰの駆動方法について説明す
る。

【００５６】その前に、本第３の実施の形態にかかるＰ
ＤＰ駆動装置が駆動対象とするＰＤＰについて説明す
る。本第３の実施の形態における駆動対象のＰＤＰは、
第１の実施の形態において、図１，２を用いて説明した
ＰＤＰ１００と基本的には同じ構成であるが、パネルの
一部において、奇数列のサステイン電極がｂ群に入れ替
わるとともに偶数列のサステイン電極がａ群に入れ替わ
るセルが存在する点が異なっている。また、駆動タイミ
ングパルス発生部２９の動作もこれにあわせて異なって
いる。

【００５７】図９は、本第３の実施の形態における駆動
対象のＰＤＰ１５０の前面ガラス基板を取り除いた概略
平面図である。なお、図１と同じ番号を付したものは同
じ構成要素であるのでその説明を省略する。同図に示す
ように、表示電極の１ライン目からｋライン目（ここで
はｋ＝偶数と仮定する。）までは、サステイン電極１５
３、スキャン電極１５４ともに図１と同じ配列となって
おり、サステイン電極１５３における奇数列がａ群、偶
数列がｂ群となっている。

【００５８】表示電極の（ｋ＋１）ライン目以降は、奇
数列のサステイン電極１５３がｂ群、すなわち、この電
極が属するセルにおいてサステイン電極１５３がスキャ
ン電極１５４よりもｘ方向上側に配置された状態（偶数
列のサステイン電極１５３はａ群）となっている。ここ
で、サステイン電極１５３は、第１の実施の形態と同
様、ａ群、ｂ群の群毎にそれぞれ電気的に接続されてい
る。

【００５９】図１０は、本第３の実施の形態に係る駆動
方法を示すための、「フレーム内時分割階調表示方式」を
用いた駆動方法におけるサブフレーム８０のタイミング
チャートの一例を示す図であって、横軸は時間、縦軸は
電圧を示している。同図に示す駆動方法は、アドレス期
間８１においてサステイン電極１５３に印加するパルス
が図６と異なっており、サステイン期間８２、イレース
期間８３に印加するパルスについては同じであるため、
これらの期間については説明を省略する。

【００６０】同図に示すように、表示電極のｋライン目
に電圧を印加するｔ＝ｔｋまでは、図６に示す方法と同
様に電圧を印加することによって、各セルに対してアド
レス放電を行う。ｔ＝ｔｋにおいては、ｂ群サステイン
電極１５３ｂに電圧Ｖａを印加するとともに、ａ群サス
テイン電極１５３ａに対してはこの電圧Ｖａよりも低い
電圧Ｖｅを印加するようにしている。

【００６１】次に、表示電極の配置が変化する（ｋ＋
１）ライン目（ｔ＝ｔ（ｋ＋１））においては、サステ
イン電極１５３がｂ群に属するようになるので、ｂ群サ
ステイン電極１５３ｂに対して電圧Ｖａを維持したまま
印加する。また、ａ群サステイン電極１５３ａに対して
は、電圧Ｖｅを印加する。すなわち、表示電極の（ｋ＋
１）ライン目以降において、ａ群サステイン電極１５３
ａとｂ群サステイン電極１５３ｂに印加する矩形波をｔ
＝ｔｋまでよりも半周期ずらすようにしている。これ
は、図３における群電極駆動タイミングパルス発生部２
９から出力されるタイミングパルスを変更するように設
定すればよい。

【００６２】ここで、サステイン電極１５３（ｋ＋１）
においては、隣のセル（ｋライン目）に属するサステイ
ン電極１５３（ｋ）と隣り合わないため、このラインで
はアドレス放電ミスは発生しにくいと考えられる。加え
て、（ｋ＋２）ライン目以降においては、ｋライン目ま
でと同様、アドレス放電を行うサステイン電極１５３に
印加される電圧よりも、その隣のサステイン電極１５３
に印加される電圧が低く印加されるので、上記第１の実
施の形態と同様、アドレス放電ミスの発生を抑制するこ
とができる。

【００６３】なお、本第３の実施の形態においては二つ
の領域、すなわち表示電極における１〜ｋライン目まで
の領域と、（ｋ＋１）〜ｎライン目までの領域とが電極
配置が異なる場合について述べたが、三つ以上の領域に
おいて電極配置が異なる場合であっても本発明を適用す
ることによって同様の効果を得ることができると考えら
れる。

【００６４】（変形例）上記各実施の形態においては、群電極駆動タイミング
パルス発生部２９から、ａ群電極印加部３１およびｂ群
電極印加部３２に対してその駆動を指示するタイミング
パルスを送信していたが、このタイミングパルスを送信
する構成は他の構成であっても良い。

【００６５】図１１は、ＰＤＰ駆動装置２１０の構成を
示すブロック図である。なお、本変形例においては、図
３における群電極駆動タイミングパルス発生部２９が異
なる以外は同じ構成であるので、これらの説明は省略す
る。同図の破線で囲った部分に示すように、ＰＤＰ駆動
装置２９０は、群電極駆動タイミングパルス発生部２９
が、スキャンパルス検出部２９１、セル構造記憶部２９
２、セル構造識別部２９３を備える。

【００６６】スキャンパルス検出部２９１は、パネル駆
動タイミングパルス発生部２８から送信されてくるスキ
ャンパルスのタイミングに基づき、ＰＤＰにおいて、ス
キャン電極４の何ライン目にスキャンパルスを印加する
指示をしているかを検出し、その結果をセル構造識別部
２９３に送信する。セル構造記憶部２９２は、接続され
るＰＤＰにおいて、スキャン電極４のライン番号と、そ
のライン番号のスキャン電極４がａ群サステイン電極３
ａ、ｂ群サステイン電極３ｂのどちらとセルを構成して
いるかを示すテーブルが予め格納されている。

【００６７】セル構造識別部２９３は、スキャンパルス
検出部２９１から送信されてくる結果について、セル構
造記憶部２９２に格納されているテーブルを参照するこ
とにより、ａ群電極印加部３１およびｂ群電極印加部３
２の駆動タイミングを決定するとともに、駆動タイミン
グパルスを各電極印加部３１，３２に印加する。図１４
は、セル構造識別部２９３の制御内容を示すフローチャ
ートである。

【００６８】同図に示すように、まず、ｉ＝１に設定す
る（ステップＳ１）。そして、ｉ＝１ライン目のスキャ
ン電極４においてスキャンパルスが印加されるかどうか
をスキャンパルス検出部２９１から送信されてくる信号
に基づき判断し、ｉ＝１ライン目にスキャンパルスが印
加されるまで待つ（ステップＳ２：Ｎ）。ここで、ｉ＝
１ライン目のスキャン電極４に、スキャンパルスが印加
されると判断された場合（ステップＳ２：Ｙ）には、セ
ル構造記憶部２９２に格納されているテーブルを参照し
（ステップＳ３）、ｉ＝１ライン目のサステイン電極３
がａ群サステイン電極３ａであるかどうかを判断する
（ステップＳ４）。ａ群サステイン電極３ａであると判
断されれば（ステップＳ４：Ｙ）、ａ群電極印加部３１
に駆動パルスを送信し（ステップＳ５）、違うと判断さ
れれば（ステップＳ４：Ｎ）ｂ群電極印加部３２に対し
て駆動パルスを送信する（ステップＳ６）。そして、ｉ
＝ｎでなければ（ステップＳ７：Ｎ）、ｉを１だけイン
クリメントし（ステップＳ７→ステップＳ８→ステップ
Ｓ２）、ｉ＝ｎとなるまで繰り返し、すべての表示電極
にアドレス放電を行う。ｉ＝ｎとなれば、全ての表示電
極においてアドレス放電が終了したと判断されるので図
示しないメインルーチンにリターンする（ステップＳ
７：Ｙ）。

【００６９】このような構成によっても、本発明を実施
することができ、特に上記第３の実施の形態において駆
動対象としたＰＤＰのように、電極配置が異なるＰＤＰ
に対して有効である。上記変形例においては、スキャンパルス発生部３４
に対して、パネル駆動タイミングパルス発生部２８から
タイミングパルスが送信される構成となっているが、本
変形例においては、図１２に示すように、セル構造識別
部２９３からタイミングパルスが送信されるように構成
している。このような構成によれば、上記第２の実施の
形態において説明した駆動方法を用いる場合に適してい
る。すなわち、セル構造識別部２９３が送信するタイミ
ングパルスに基づき、奇数ラインおよび偶数ラインのス
キャン電極４に対してスキャンパルスを選択的に印加で
きるようになっており、第２の実施の形態と同様、アド
レス期間におけるサステイン電極の電位を変化させる回
数を低減することができ、消費電力を抑えることが可能
なＰＤＰ駆動装置を実現することができる。

【００７０】また、上記第２の実施の形態で述べた駆
動方法に適したＰＤＰ駆動装置として、図１３に示すよ
うなＰＤＰ駆動装置を用いることもできる。同図に示す
ＰＤＰ駆動装置２３０は、図３におけるスキャンパルス
発生部３４の代わりに、ａ群スキャンパルス発生部３４
１、ｂ群スキャンパルス発生部３４２が配されている。

【００７１】ａ群スキャンパルス発生部３４１は、ａ群
サステイン電極３ａとセルを構成するａ群スキャン電極
４ａと接続されており、群電極駆動タイミングパルス発
生部２９から送信されてくるタイミングパルスに基づ
き、接続されているａ群スキャン電極４ａに対して上か
ら順にスキャンパルスＰｓｃｎを印加する。ｂ群スキャ
ンパルス発生部３４２は、ｂ群サステイン電極３ｂとセ
ルを構成するｂ群スキャン電極４ｂと接続されており、
ａ群スキャンパルス発生部同様、群電極駆動タイミング
パルス発生部２９から送信されてくるタイミングパルス
に基づき、接続されているｂ群スキャン電極４ｂに対し
て上から順にスキャンパルスＰｓｃｎを印加する。

【００７２】このような構成によっても、上記第２の実
施の形態で述べた駆動方法を実現することができる。上記第２の実施の形態においては、ＰＤＰの全てのセ
ルを、サステイン電極３が隣り合う二つのセルのうち、
スキャン電極４とサステイン電極３の並び順が異なる、
ａ群サステイン電極を有する一方のセルグループと、ｂ
群サステイン電極を有する他方のセルグループとに分
け、アドレス放電を、一方のセルグループおよび他方の
セルグループにおいて同一セルグループ内で連続して実
行するようにしていたが、セルグループの分け方は隣り
合う二つのセルを分けさえすればよく、例えば、両群サ
ステイン電極３ａ，３ｂが混在するセルグループに分け
ても良い。このような場合であってもサステイン電極３
が隣り合う二つのセルにおいては、アドレス放電を行わ
ないセルのサステイン電極３の電圧が低く保たれるの
で、アドレス放電ミスの発生を抑制することができる。
このような場合には、ＰＤＰのサステイン電極を、上記
グループ分けされるもの同士で電気的に接続するように
すればよい。上記駆動方法およびこれを適用した駆動装
置は、第３の実施の形態においても適用することができ
る。

【００７３】上記各実施の形態においては、ＰＤＰに
おける各群サステイン電極３ａ，３ｂがパネル内で電気
的に接続されていたが、これに限定されるものではな
く、ＰＤＰのパネル外で接合するようにしても本発明を
適用することができる。

【００７４】

【発明の効果】以上説明してきたように、本発明に係る
ＰＤＰの駆動方法は、スキャン電極およびアドレス電極
に電圧を印加してのアドレス放電時においては、アドレ
ス放電を行うセルにおけるサステイン電極に印加する電
圧と、隣接セルのサステイン電極であって、前記サステ
イン電極の隣に配されたサステイン電極に印加する電圧
とに電位差を生じさせるようにしているので、例えば、
アドレス放電を行うセルのスキャン電極とサステイン電
極の電位差よりも、当該サステイン電極と隣り合うサス
テイン電極と前記スキャン電極の間の電位差を下げるこ
とができ、誤放電によるアドレス放電ミスの発生を抑制
することができる。

【００７５】また、本発明に係るＰＤＰの駆動装置は、
サステイン電極駆動部が、サステイン電極が隣り合うセ
ルグループのうち、一方のセルグループのサステイン電
極（例えばａ群）に電圧を印加する一の電極印加部（例
えばａ群電極印加部）と、他方のセルグループのサステ
イン電極（例えばｂ群）に、前記一の電極印加部が印加
する電圧と電位差を有する電圧を印加する他の電極印加
部（例えばｂ群電極印加部）と有し、前記一の電極印加
部および他の電極印加部の駆動タイミングを調整する電
極駆動タイミングパルス発生部を備えるので、アドレス
放電を行うセルのスキャン電極とサステイン電極の電位
差よりも、当該サステイン電極と隣り合うサステイン電
極と前記スキャン電極の間の電位差を下げることがで
き、誤放電によるアドレス放電ミスの発生を抑制するこ
とができる。

【図面の簡単な説明】

【図１】第１の実施の形態のＰＤＰ駆動方法およびＰＤ
Ｐ駆動装置を適用するＰＤＰの前面ガラス基板を取り除
いた概略平面図である。

【図２】ＰＤＰの画像表示領域の構造を示す断面斜視図
である。

【図３】第１の実施の形態に係るＰＤＰ駆動装置のブロ
ック図である。

【図４】従来におけるＰＤＰの駆動方法を示すタイミン
グチャートである。

【図５】（ａ）〜（ｄ）従来のＰＤＰ駆動方法を用いた
場合のアドレス放電時におけるＰＤＰを側面から見た電
極配置図である。

【図６】第１の実施の形態に係るＰＤＰの駆動方法を示
すタイミングチャートである。

【図７】アドレス放電時におけるＰＤＰを側面から見た
電極配置図である。

【図８】第２の実施の形態に係るＰＤＰの駆動方法を示
すタイミングチャートである。

【図９】第３の実施の形態のＰＤＰ駆動方法およびＰＤ
Ｐ駆動装置を適用するＰＤＰの前面ガラス基板を取り除
いた概略平面図である。

【図１０】第３の実施の形態に係るＰＤＰの駆動方法を
示すタイミングチャートである。

【図１１】変形例におけるＰＤＰ駆動装置のブロック図
である。

【図１２】変形例におけるＰＤＰ駆動装置のブロック図
である。

【図１３】変形例におけるＰＤＰ駆動装置のブロック図
である。

【図１４】変形例におけるセル構造識別部の制御内容を
示すフローチャートである。

【符号の説明】

３サステイン電極３ａａ群サステイン電極３ｂｂ群サステイン電極４スキャン電極７アドレス電極２１レベル調整部２２Ａ／Ｄ変換部２３フレームメモリ２４出力信号処理部２５メモリ制御部２６同期信号分離部２７タイミングパルス発生部２８パネル駆動タイミングパルス発生部２９群電極駆動タイミングパルス発生部３０サステイン電極印加部３１ａ群電極印加部３２ｂ群電極印加部３３スキャン電極印加部３４スキャンパルス発生部３５アドレス電極駆動部５１アドレス期間２００ＰＤＰ駆動装置

Claims

【特許請求の範囲】

【請求項１】一対の第１行電極および第２行電極から
なる表示電極が複数対列設されるとともに、前記表示電
極と放電空間を介して交差するように列電極が配設され
て当該交差領域にセルが形成され、かつ表示電極のうち少なくとも１つにおいて、第１行電
極と第２行電極の並び順が逆にされたプラズマディスプ
レイパネルの駆動方法であって、前記第１行電極および列電極に電圧を印加してのアドレ
ス放電時においては、アドレス放電を行うセルにおける
第２行電極に印加する電圧と、隣接セルの第２行電極で
あって、前記アドレス放電を行うセルにおける第２行電
極の隣に配された第２行電極に印加する電圧とに電位差
を生じさせることを特徴とするプラズマディスプレイパ
ネルの駆動方法。
【請求項２】前記アドレス放電を行うセルの第２行電
極に印加する電圧よりも、当該第２行電極の隣に配され
た第２行電極に印加する電圧が低くされていることを特
徴とする請求項１に記載のプラズマディスプレイパネル
の駆動方法。
【請求項３】プラズマディスプレイパネルの全てのセ
ルを、第２行電極が隣り合う二つのセルのうち、一方の
セルグループと、他方のセルグループとに分け、アドレ
ス放電は、一方のセルグループおよび他方のセルグルー
プにおいて同一セルグループ内で連続して実行するよう
設定されていることを特徴とする請求項１に記載のプラ
ズマディスプレイパネルの駆動方法。
【請求項４】一対の第１行電極および第２行電極から
なる表示電極が複数対列設されるとともに、前記表示電
極と放電空間を介して交差するように列電極が配設され
て当該交差領域にセルが形成され、かつ表示電極のうち
少なくとも１つにおいて、第１行電極と第２行電極の並
び順が逆にされたプラズマディスプレイパネルの駆動装
置であって、前記第１行電極に電圧を印加する第１行電極駆動部と、前記第２行電極に電圧を印加する第２行電極駆動部と、前記列電極に電圧を印加する列電極駆動部とを備え、アドレス放電時において、前記第１行電極駆動部および
前記列電極駆動部は、前記第１行電極および列電極のそ
れぞれに電圧を印加して選択されたセルに対するアドレ
ス放電を実行し、前記第１行電極駆動部および第２行電極駆動部は、前記
第１行電極および第２行電極に対して電圧を印加して前
記アドレス放電されたセルに対して維持放電を実行し、さらに、前記第２行電極駆動部は、第２行電極が隣り合
うセルグループのうち、一方のセルグループの第２行電
極に電圧を印加する一の電極印加部と、他方のセルグル
ープの第２行電極に、前記一の電極印加部が印加する電
圧と電位差を有する電圧を印加する他の電極印加部とを
有し、前記一の電極印加部および他の電極印加部の駆動タイミ
ングを調整する電極駆動タイミングパルス発生部を備え
ることを特徴とするプラズマディスプレイパネルの駆動
装置。
【請求項５】プラズマディスプレイパネルの全てのセ
ルを、第２行電極が隣り合う二つのセルグループのう
ち、一方のセルグループと、他方のセルグループとに分
け、前記駆動タイミングパルス発生部は、一方のセルグルー
プの第２行電極と、他方のセルグループの第２行電極と
が、プラズマディスプレイパネルのどの位置のセルに配
設されているかを示す情報が記憶されたセル構造記憶部
と、アドレス放電を行うセルの位置を検出する検出部と、前記検出部によって検出されたセルの位置に対して、前
記セル構造記憶部に記憶された情報を参照し、アドレス
放電を行うセルの第２行電極が、一方のセルグループに
属するか、他方のセルグループに属するかを識別して駆
動タイミングを調整するセル構造識別部とを備えること
を特徴とする請求項４に記載のプラズマディスプレイパ
ネル駆動装置。
【請求項６】プラズマディスプレイパネルの全てのセ
ルを、第２行電極が隣り合う二つのセルグループのう
ち、一方のセルグループと、他方のセルグループとに分
け、前記第１行電極駆動部は、前記一方のセルグループおよ
び他方のセルグループにおいて同一セルグループ内で連
続してアドレス放電を実行するように電圧を印加するこ
と特徴とする請求項４に記載のプラズマディスプレイパ
ネル駆動装置。
【請求項７】前記第１行電極駆動部は、前記一方のセ
ルグループの第１行電極にスキャンパルスを印加する一
の電極印加部と、前記他方のセルグループの第１行電極
にスキャンパルスを印加する他の電極印加部とを備える
ことを特徴とする請求項６に記載のプラズマディスプレ
イパネル駆動装置。
【請求項８】前記第２行電極駆動部における一の電極
印加部と、他の電極印加部は、互いに位相が半周期ずれ
た電圧を印加することを特徴とする請求項４に記載のプ
ラズマディスプレイパネル駆動装置。